JP2001077278A - 半導体パッケージと、このためのリードフレーム及び、半導体パッケージの製造方法とそのモールド - Google Patents

半導体パッケージと、このためのリードフレーム及び、半導体パッケージの製造方法とそのモールド

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Eiseki Tei
永 錫 鄭
Zaigaku Ri
在 學 李
Keichu Ri
炯 柱 李
Seishoku Cho
成 植 張
Tae-Hun Lee
泰 憲 李
Bukan Jo
武 煥 徐
Zaikun Kyu
在 勳 丘
Shin Timothy Kuraururii
シン ティモーティ クラウルリー
Engel Dorabuenaa Alvarez
エンゼル ドラブエナー アルバレゾ
Jae Jin Lee
在 眞 李
Kichichin Ri
吉 鎭 李
Kizen Ko
龜 善 洪
Seiyu Ri
政 祐 李
Chingen Boku
珍 元 朴
Shutei Boku
洙 貞 朴
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Abstract

(57)【要約】 （修正有） 【課題】 リードフレームを用いた半導体パッケージの
製法とシンギュレーション不良の低下。 【解決手段】 多数の入出力パッド１２２が具備された
半導体チップ１２０と、半導体チップと接着材で接着さ
れたチップ搭載板２１４と、チップ搭載板から最も遠い
端には上向きのバリ２１７が形成される内部リード２１
６と、半導体チップの入出力パッドと内部リードを電気
的に接続する導電性ワイア１２４からなり、封止材で封
止するが、チップ搭載板及び内部リードの下面が外部に
露出するように形成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体パッケージ
と、このためのリードフレーム及び、半導体パッケージ
の製造方法とそのモールドに関し、より詳しくは、パッ
ケージ本体の底面に入出力端子が形成されるMLF（Micro
Lead Frame）型半導体パッケージと、これを製造す
るためのリードフレーム、及び前記リードフレームを用
いた半導体パッケージの製造方法と、モルディング不良
を最小化し得るモールドに関する。
【０００２】
【従来の技術】近年の電子機器、例えば、携帯フォン、
セルラーフォン、ノートブック等のマザーボードには、
多数の半導体チップ等がパッケージングされ、最小時間
内にこれらが多技能を遂行し得るように設計されると共
に、前記半導体チップをパッケージングした半導体パッ
ケージ及び前記半導体パッケージ等が実装される電子機
器も超小型化の趨勢にある。
【０００３】このような趨勢に付随して、近年、半導体
チップの電気的信号をマザーボードへ伝達させると共
に、マザーボード（mother board）上で、一定の形態
に支持されるようにする半導体パッケージの大きさが、
ほぼ１×１mm〜１０×１０mm内外の範囲で開発されてお
り、このような半導体パッケージの例として米国に出願
された特許出願第０９/１７６、６１４号等のMLF（Micr
o Lead Frame）型半導体パッケージ等が広く知られて
いる。
【０００４】このような、MLF型半導体パッケージ１０
１'の代表的な例を図８４及び図８５に図示している。
図示したように、上面に多数の入出力パッド１２２'が
形成された半導体チップ１２０'が具備されており、前
記半導体チップ１２０'の底面には、接着剤でチップ搭
載板２１４'が接着されている。前記チップ搭載板２１
４'は、ほぼ平面である第１表面２１４a'（半導体チッ
プ１２０'が搭載される面）、ほぼ平面である第２表面
２１４b'、又、ほぼ平面である第３表面２１４c'を具備
するが、前記第２表面２１４b'と前記第３表面２１４c'
は、前記第１表面２１４a'の反対面であり、前記第３表
面２１４c'は前記第２表面２１４b'の外周縁に形成さ
れ、前記第３表面２１４c'は前記第１表面２１４a'と前
記第２表面２１４b'の間に形成されている。
【０００５】又、前記チップ搭載板２１４'の角には、
外側に延長され、又、第３表面（図示せず）が形成され
たタイバー２１２'が形成されている。前記チップ搭載
板２１４'の外周縁には、放射状に配列されている多数
の内部リード２１６'が位置されている。前記内部リー
ド２１６'は、ほぼ平面である第１表面２１６a'、ほぼ
平面である第２表面２１６b'、又、ほぼ平面である第３
表面２１６c'を具備するが、前記第２表面２１６b'と前
記第３表面２１６c'は前記第１表面２１６a'の反対面で
あり、前記第３表面２１６c'は、前記チップ搭載板２１
４'に最も近接した第１表面２１６a'と第２表面２１６
b'の間に形成されている。
【０００６】ここで、前記チップ搭載板２１４'及び内
部リード２１６'の第３表面２１４c'、２１６c'は、通
常、化学溶液を利用する部分エッチング技術等により形
成される。又、前記チップ搭載板２１４'から最も遠い
端部には、半導体パッケージ１０１'の下部方向を向い
て一定長さのバリ（burr）２１７'が形成されており、
これは後述するシンギュレーション段階で形成される。
前記半導体チップ１２０'の入出力パッド１２２'と内部
リード２１６'の第１表面２１６a'は導電性ワイア（ワ
イヤ）１２４'により、互いに電気的に接続されてい
る。
【０００７】前記半導体チップ１２０'、導電性ワイア
１２４'、チップ搭載板２１４'及び内部リード２１６'
は封止材でオンサイド（one side）モルディングさ
れ、所定のパッケージ本体１２６'を形成しており、前
記チップ搭載板２１４'、内部リード２１６'及びタイバ
ー２１２'の第２表面は、パッケージ本体１２６'の底面
を向いて外部に露出されている。勿論、前記チップ搭載
板２１４'、内部リード２１６'及びタイバー２１２'に
形成された第３表面は、前記パッケージ本体１２６'の
内側に位置する。図面中、パッケージ本体１２６'上面
の未説明の符号１２８'は、基準になるリードの位置を
容易に確認できるようにする第１番のリード（内部リー
ド）の位置感知用凹み溝である。又、前記半導体パッケ
ージ１０１'に於いて、次後、マザーボードと直接接触
して実装される内部リード２１６'の第２表面２１６b'
には、ソルダ、ニッケル（Ni）、パラジウム（Pd）等が
鍍金されて溶融されたソルダとの融着力を向上するよう
にする。
【０００８】一方、前記半導体パッケージ１０１'に利
用されるリードフレーム２０１'の構造は、図８６及び
図８７に図示されたとおりである。前記リードフレーム
２０１'は、通常、図８６に図示したように、長いスト
リップ形に形成されており（これをリードフレームスト
リップ２００'という）、前記リードフレームストリッ
プ２００'には、多数の行と列を有し、ほぼマトリック
ス形状に多数のユニット（これを通常リードフレームユ
ニットという、以下、単に'リードフレーム２０１'と称
する）が形成されている。
【０００９】図面中、未説明の符号２２８'は、各種の
半導体パッケージ１０１'の製造工程中、リードフレー
ムストリップ２００'をガイドするか固定させるための
ガイドホールであり、符号２２９'は、熱膨脹によりリ
ードフレームストリップ２００'が曲がるそり（Warpag
e）現象を最小化するための緩衝スロットである。この
ようなリードフレームストリップ２００'に多数のマト
リックス形状に形成されるリードフレーム２０１'の構
造は、図８７に図示されたとおりである。平板形のフレ
ーム本体２１０'（リードフレームストリップ２００'の
本体）が具備されており、前記フレーム本体２１０'の
各々の角から内側へタイバー２１２'が延長されてい
る。前記タイバー２１２'に連結され、フレーム本体２
１０'の中心に位置し、その上部面には半導体チップ１
２０'が搭載されるようにチップ搭載板２１４'が具備さ
れている。
【００１０】前記チップ搭載板２１４'の外周縁には、
そのチップ搭載板２１４'を中心にほぼ放射状に多数の
内部リード２１６'が形成されており、前記内部リード
２１６'から又、外部リード２２０'が延長され、その端
部がフレーム本体２１０'に連結されている。前記多数
の内部リード２１６'及び外部リード２２０'には、これ
とほぼ垂直方向に連結され、前記内部リード２１６'及
び外部リード２２０'を安定的にフレーム本体２１０'内
に支持するようにし、モルディング段階の時に、封止材
が外部リード２２０'の方へ溢れないようにするダムバ
ー２１８'が形成されており、このダムバー２１８'も
又、フレーム本体２１０'に連結されている。勿論、前
記タイバー２１２'、チップ搭載板２１４'及び内部リー
ド２１６'等には、前記半導体パッケージ１０１'で説明
したように厚さがもっと薄い第３表面が形成されてお
り、図面には、これらが斜線で表示されている。前記リ
ードフレーム２０１'は、周知のように、銅（Cu）、銅
合金（Cu alloy）、合金３７（ニッケル（Ni）３７％、
鉄（Fe）５５％）のような金属で製造され、又、次後、
導電性ワイア１２４'とボンディングされる内部リード
２１６'の一定領域は、銀（Ag）または金（Au）等で一
定の厚さの鍍金層２１３'が形成されている。
【００１１】このようなリードフレーム２０１'を利用
して半導体パッケージ１０１'を製造する従来の手順が
図８８に図示されている。まず、前記のように、フレー
ム本体２１０'、タイバー２１２'、チップ搭載板２１
４'、内部リード２１６'、外部リード２２０'及びダム
バー２１８'等で構成されるリードフレーム２０１'がほ
ぼマトリックス形状に具備されたリードフレームストリ
ップ２００'を具備する（S１'）。次に、前記リードフ
レームストリップ２００'の各々のリードフレーム２０
１'のチップ搭載板２１４'上に接着剤を利用して半導体
チップ１２０'を接着させる。ここで、前記半導体チッ
プ１２０'の上面には、多数の入出力パッド１２２'が形
成されている（S２'）。
【００１２】次に、前記半導体チップ１２０'の入出力
パッド１２２'とリードフレーム２０１'の内部リード２
１６'とを導電性ワイア１２４'を利用して相互に電気的
に接続する（S３'）。このようなワイア（ワイヤ）ボン
ディング工程は、ガイドブロック３１４'によりガイド
されるヒートブロック３１０'、クランプ３１６'及び未
図示のワイアボンダーにより遂行される。即ち、図８９
及び図９０に図示されたように、ガイドブロック３１
４'により案内されるヒートブロック３１０'上にリード
フレーム２０１'を安着させ、ワイアボンディング工程
中、内部リード２１６'の位置が変化しないようにその
内部リード２１６'の上部をクランプ３１６'で押えて前
記内部リード２１６'がヒートブロック３１０'上に強堅
に固定及び支持されるようにする。その後、ワイアボン
ダーを利用して半導体チップ１２０'の入出力パッド１
２２'と内部リード２１６'とを導電性ワイア１２４'で
ボンディングし、前記のようにして半導体チップ１２
０'と内部リード２１６'が導電性ワイア１２４'でボン
ディングされた状態が図９１に図示されている。
【００１３】次に、前記半導体チップ１２０'、チップ
搭載板２１４'、タイバー２１２'、導電性ワイア１２
４'及び内部リード２１６'等を封止材でオンサイドモル
ディングして所定のパッケージ本体１２６'を形成する
が、前記チップ搭載板２１４'、タイバー２１２'及び内
部リード２１６'の第２表面２１４b'、２１６b'等はパ
ッケージ本体１２６'の底面に露出されるようにする（S
４'）。このようなモルディング段階は、図９２乃至図
９４に図示されたように、モールド及び封止材を利用し
て遂行する。まず、モールドは、図９２に図示されたよ
うに、下部モールド５１０'と上部モールド５２０'とで
構成される。
【００１４】前記下部モールド５１０'は、その形態が
ほぼ板状であり、その上面に一定の深さに凹むように掘
られ、封止工程中、リードフレームストリップ２００'
が安着されるように安着部５１２'が形成されている。
前記安着部５１２'には、リードフレームストリップ２
００'に形成されたガイドホール２２８'に挿入され、こ
れを固定させるように多数の固定ピン５１４'が形成さ
れている。前記上部モールド５２０'は、その形態がほ
ぼ板状であり、上、下に貫通されたほぼ円形の形態を有
する多数のトランスポート５２２'が形成されており、
前記各々のトランスポート５２２'に連結され、一定の
深さを有する凹み溝形態にランナー５２４'が形成され
ている。又、前記ランナー５２４'に連通され、多数の
ゲート５２６'があたかもトリー（Tree）模様に一定の
深さを有するように形成されている。前記各々のゲート
５２６'端部には、半導体パッケージ１０１'のパッケー
ジ本体１２６'が形成される一定空間のキャビティー５
２８'が形成されている。
【００１５】前記のようなモールドを利用して封止する
方法は次のとおりである。まず、リードフレームストリ
ップ２００'を下部モールド５１０'の安着部５１２'に
安着させた後、上部モールド５２０'を前記下部モール
ド５１０'にクランピングさせる。継続して上部モール
ド５２０'のトランスポート５２２'に一定量の封止材を
入れ、未図示のトランスファーラムで前記封止材を加圧
すれば、前記封止材はランナー５２４'及びゲート５２
６'を通じてキャビティー５２８'内側へ充填される。前
記のように封止材が充填された後には、前記上部モール
ド５２０'を除去し、下部モールド５１０'上に位置した
リードフレームストリップ２００'を取り出し、次の工
程に移送する。前記のように、下部モールド５１０'上
にリードフレームストリップ２００'がモルディングさ
れて位置された状態が図９３に図示されている。ここ
で、前記パッケージ本体１２６'を除外したほかのトラ
ンスポート、ランナー及びゲートに対応する領域が硬化
された封止材をカル６４２'という。
【００１６】前記各々のリードフレーム２０１'のチッ
プ搭載板２１４'、タイバー２１２'及び内部リード２１
６'がモルディングされる状態を図９４を参照してより
詳細に説明する。前記図９４で半導体チップ及び導電性
ワイアは、説明の便宜上図示を省略する。図示したよう
に、上部モールド５２０'は、リードフレーム２０１'の
ダムバー２１８'及びその内側の内部リード２１６'一部
だけをクランピングするようになっており、その内側に
は、半導体チップ等を封止材で封止されるように一定空
間のキャビティー５２８'が形成されている。前記キャ
ビティー５２８'の一側には、既に前述したように封止
材が流れる通路としてゲート５２６'が形成されてお
り、又、モルディング段階で封止材ガス、空気及び封止
材の屑等をキャビティー５２８'外部へ放出するように
多数のエアベント５３４'が形成さている。よって、前
記上部モールド５２０'のキャビティー５２８'の外周縁
によりリードフレーム２０１'の四つの角領域（タイバ
ーが形成された領域）はクランピングされていないの
で、封止材はリードフレーム２０１'のフレーム本体２
１０'、タイバー２１２'の上面及び両側面に沿ってキャ
ビティー５２８'内側へ流れむ。又、カルもまた前記フ
レーム本体２１０'、タイバー２１２'の上面及び側面に
一定の厚さに形成される。前記のようにしてパッケージ
本体１２６'が形成された状態を図９５及び図９６に図
示している。図示したように、パッケージ本体１２６'
の側面には、ゲート５２６'及びエアベント５３４'に対
応するリードフレーム２０１'の上面（タイバー２１
２'）に一定の厚さのカル６４２'が形成される。
【００１７】図面中、未説明の符号S'はシンギュレーシ
ョン段階で切断されるラインを図示したものである。一
方、前記のようにリードフレーム２０１'（チップ搭載
板２１４'、内部リード２１６'及びタイバー２１２'
等）の底面が下部モールド５１０'に密着されている
が、その密着された界面の間へ封止工程中に若干の封止
材が流れむことによって所謂フラッシュ（flash）が発
生する。前記フラッシュは、半導体パッケージ１０１'
の実装時に内部リードとマザーボードとのソルダ結合力
を低下させるために、これを除去するために機械的また
は化学的なディフラッシュ工程を遂行する（S５'）。前
記のようなディフラッシュ工程は、大略、五つの段階で
なる。即ち、モルディングが完了されたリードフレーム
をエム-パイロル化学（M-pyrol chemical）溶液に一定
の時間沈漬（浸漬）させる段階と、前記リードフレーム
を取り出して洗淨する段階と、前記リードフレームを電
解ディフラッシュ（Electro Deflash）して、フラッシ
ュがリードフレームで若干剥離されるようにする段階
と、また前記リードフレームを洗淨する段階と、前記リ
ードフレームの表面に高圧の水を噴射してフラッシュが
完全に除去されるようにする水ジェット段階とからな
る。
【００１８】前記ディフラッシュ工程が完了されれば、
前記封止材の上面に会社名、商標名または各種記号が形
成されるようにインキやレーザー等を利用してマーキン
グを遂行する（S６'）。次に、前記リードフレームスト
リップ２００'から個々の半導体パッケージ１０１'が分
離されるように各々のリードフレームストリップ２０
０'をシンギュレーション装備を利用してシンギュレー
ションする（S７'）。
【００１９】前記シンギュレーションの順序及び方法を
図９７乃至図９９に簡単に図示する。前記シンギュレー
ション装備は、通常、リードフレーム２０１'をクラン
ピングするための下部ダイ４１０'、上部ダイ４１２'、
及び実際に切断を担当するパンチ４１４'等でなる。ま
ず、図９７に図示したように。パッケージ本体１２６'
が上部を向いて位置されるように、リードフレームスト
リップ２００'を下部ダイ４１０'上に位置させ（図面で
は、一つのリードフレーム２０１'が位置されたものだ
けを図示する）、この状態で、前記パッケージ本体１２
６'の外周縁に位置するリードフレーム２０１'の所定領
域を上部ダイ４１２'でクランピングした後、パンチ４
１４'を垂直に下降させることによって内部リード２１
６'及びタイバー２１２'等が切断される。この時、図示
されたように、前記内部リード２１６'の端部には、下
部を向いて一定の長さのバリ２１７'が発生される。
【００２０】このようなシンギュレーション段階は図９
８及び図９９に図示されたように、ほぼ２回にわたって
遂行される。即ち、X方向（またはY方向）に位置する内
部リード２１６'及びタイバー２１２'の一部を切断し、
次に、Y方向（またはX方向）の内部リード２１６'及び
タイバー２１２'の一部を除去することによって、リー
ドフレーム２０１'ストリップから個々の半導体パッケ
ージ１０１'に分離されるようになる。最終的に、前記
各々のシンギュレーションされた半導体パッケージ１０
１'を電気的に検査して良品または不良品であるかを判
別し、トレイ（tray）やチューブ（tube）等に積載する
ことにより半導体パッケージの製造工程が完了される
（S８'）。しかし、前記のような従来の半導体パッケー
ジと、このためのリードフレーム及び半導体パッケージ
の製造方法とそのモールドは、次のように多くの問題点
を有している。
【００２１】１．リードフレーム及びモールドの構造
上、モルディング段階で、封止材がタイバー上面に沿っ
て流れるので、モルディングの完了後に、タイバー上面
に封止材の屑であるカルが残り、これは、シンギュレー
ション時に半導体パッケージの不良要因として作用す
る。即ち、シンギュレーション段階で、前記カルにより
リードフレームストリップが下部ダイ上で若干傾いた状
態に安着され、これはバンチが、内部リード及びタイバ
ー等を不完全であるかまたは歪んだままの状態で切断さ
れるために、完成された半導体パッケージのチップアウ
ト、ワイアボンディング領域の破損等の問題を誘発す
る。
【００２２】２．パッケージ本体に感知マーク、例え
ば、実装時に基準のリード（例えば、１番リード）を表
示する位置感知用凹み溝がパッケージ本体の角の内側に
形成されているので、マーキング面積を非常に制限する
ようになる短点がある。即ち、半導体パッケージの大き
さが１×１mm〜１０×１０mm内外の範囲である状態で、
前記位置感知用凹み溝はマーキング面積をもっと制限す
るようになるので、マーキング工程の遂行が難しいだけ
でなく、そのマーキングのデザインにも制限を受けるよ
うになる。
【００２３】３．リードフレームの内部リードの端部に
ワイアとの良好なボンディングのために、銀や金等で一
定の厚さの鍍金層が形成されるが、実際に半導体パッケ
ージの大きさが、前記のように１×１mm〜１０×１０mm
内外の範囲で開発されている状況下で、前記内部リード
の端部だけに一定範囲の鍍金層を形成するのは、その鍍
金方法が非常に精密でなければならないことを意味す
る。前記のように非常に精密な鍍金方法を利用する場合
はそれだけ制御しなければならないことが多くなる。よ
って、半導体パッケージの価格を上昇させる原因とな
る。
【００２４】４．半導体パッケージ底面に露出される内
部リード（即ち、第２表面）の長さが全部同一に形成さ
れるが、実際に前記半導体パッケージがマザーボードに
実装された後には、熱的ストレスが半導体パッケージの
角部分や各辺の中央部分でもっと大きく作用する。しか
し、全部の内部リードの長さが同一に形成され、前記ス
トレスが大きい部分のソルダ結合力だけを強化し得る別
途の手段がないので、半導体パッケージがマザーボード
で、前記熱的ストレスにより容易に離脱される場合が頻
繁に発生する。
【００２５】５．チップ搭載板の第１表面と第２表面と
の間に形成された第３表面の大きさ乃至長さが充分に大
きくないので、封止材との結合力が弱く、水分が半導体
チップ附近まで容易に浸透するという問題点がある。
【００２６】６．グラウンドまたは電源用のリードが別
途に具備されていないし、一般的な信号用の内部リード
が使用されているので、それだけ信号用リードの数が足
りないという問題がある。
【００２７】７．リードフレームのモルディング段階
で、前記リードフレームを下部モールド上に直接安着し
てモルディングするので、チップ搭載板及び内部リード
底面にフラッシュが酷く発生し、これにより、前記フラ
ッシュを除去するディフラッシュ工程を必ず遂行しなけ
ればならないという問題がある。
【００２８】８．リードフレームのタイバーまたは内部
リードの第３表面を、化学的なエッチング方法に代わり
に機械的なスタンビング方法により形成する場合に、前
記内部リードは、ある程度は可能であるが、タイバー
（より厳密にはチップ搭載板に隣接した領域のタイバ
ー）にスタンビング方法を利用して第３表面を形成する
とする場合には、前記スタンビング作業時、チップ搭載
板の位置が変更されるかまたは斜めになるので、価格が
比較的低廉なスタンビング方法を使用できないという問
題がある。
【００２９】９．パッケージ本体の底面に位置する内部
リードの表面積（第２表面としてソルダが融着される面
積）が比較的小さいので、マザーボードとのソルダ結合
力が低下されるという問題がある。
【００３０】１０．内部リードに形成された第３表面の
長さが長い場合、ワイアボンディング工程時に内部リー
ドの第１表面にキャピラリーが接触してワイアがボンデ
ィングされるが、この時、内部リードの第３表面の長さ
によりその端部が容易に曲がってしまうので、ワイアボ
ンディングの不良が誘発される問題がある。
【００３１】１１．モルディング段階が完了すれば、リ
ードフレームが封止材（またはパッケージ本体）により
上部ダイに堅固に固着されるので、それからリードフレ
ームが容易に分離されないし、また、強制的に前記リー
ドフレームを分離する場合は、そのリードフレームが容
易に破損されるという問題がある。
【００３２】１２．チップ搭載板、内部リード等のフラ
ッシュを除去するためのディフラッシュ工程で、前記リ
ードフレームは、電解ディフラッシュ工程を通じてその
色が変色され、これにより、次後、マザーボードへの実
装工程中に電気的感知装置が前記内部リード等を正確に
感知し得ないので、実装不良を発生させるという問題が
ある。
【００３３】１３．マーキング工程時にリードフレーム
と封止材で形成されたパッケージ本体との物性の差異に
より、前記リードフレームが酷く曲がり、これによりレ
ーザーまたはインキを通じるマーキングの時、そのマー
キィング手段と各々のパッケージ本体との間の距離が全
部若干ずつ違うので、マーキング不良が発生する問題が
ある。
【００３４】１４．リードフレームのシンギュレーショ
ン工程が、X方向及びY方向にダムバー及びタイバーを切
断する二つの工程でなるので、半導体パッケージの上面
又は底面形状がほぼ四角形の模様に形成される。この
時、前記四角の角部分に過度なストレス（パンチによる
ストレス）が発生してチップアウト現象が発生するかま
たは、半導体パッケージが破損された状態でシンギュレ
ーションされるという問題がある。
【００３５】１５．前記シンギュレーション工程時にリ
ードフレームが下部ダイ上に安着され、パンチが上部か
ら下部へ下降して内部リードを切断するので、内部リー
ドの端部にバリ（bur）が下方に形成される。よって、
半導体パッケージの実装時に半導体パッケージとマザー
ボードとの間の電気的接触性が低下され、ソルダが前記
内部リードの端部に沿って充分に上昇しないので、ソル
ダ結合力が低下されるという問題がある。
【００３６】１６．又、シンギュレーション工程が完全
に完了された後、個々の半導体パッケージに対して電気
的テストを遂行するので、そのテスト時間が永くかか
り、また、半導体パッケージの大きさも非常に小さいの
で、取扱上、困難な問題がある。
【００３７】
【発明が解決しようとする課題】本発明は以上のような
問題点を解決するために創案されたものであり、本発明
の目的は、内部リードの端部に形成されるバリが半導体
パッケージの上部（パッケージ本体の上部）方向に向い
て形成されることによって、前記半導体パッケージをマ
ザーボードに実装時において、電気的接触性が優秀で、
また、前記内部リードの第２表面に形成された鍍金層が
内部リードの端部に沿って一定の高さまで押し上がり溶
融されたソルダとの接触面積を大きくすることにより、
ソルダ結合力の向上した半導体パッケージの提供にあ
る。
【００３８】本発明の他の目的は、チップ搭載板に第３
表面及び第４表面が更に形成されることによって、湿気
浸透の経路を長くして湿気浸透を抑制し、またパッケー
ジ本体との結合力が向上された半導体パッケージの提供
にある。本発明の更に他の目的は、チップ搭載板の第３
表面に多数の貫通孔を更に形成させることによって、パ
ッケージ本体との結合力が向上された半導体パッケージ
の提供にある。
【００３９】本発明の更に他の目的は、チップ搭載板の
第３表面に多数のグラウンドボンディング用突出部が更
に形成されることにより、半導体チップのグラウンド信
号を前記突出部に伝達して信号用内部リードの数を最大
限に確保し得る半導体パッケージの提供にある。本発明
の更に他の目的は、チップ搭載板の第３表面面積を第１
表面面積のほぼ２５〜７５％の範囲内で形成させること
により、パッケージ本体との結合面積が大きくなるの
で、その結合力が向上されると共に、湿気の浸透経路も
長くなるので、湿気浸透もまた抑制し得る半導体パッケ
ージの提供にある。
【００４０】本発明の更に他の目的は、チップ搭載板の
第１表面が内部リードの第１表面よりもっと上面に位置
させることによって、パッケージ本体との結合力を向上
させると共に、湿気浸透の経路も長くなるので、湿気浸
透もまた抑制し得る半導体パッケージの提供にある。本
発明の更に他の目的は、チップ搭載板の厚さが内部リー
ドの厚さより薄く形成されるが、チップ搭載板の第２表
面と内部リードの第２表面が同一面となるようにするこ
とにより、半導体パッケージの全体的な厚さを薄型化す
ることができる半導体パッケージの提供にある。
【００４１】本発明の更に他の目的は、チップ搭載板の
厚さが内部リードの厚さより薄く形成されるが、チップ
搭載板の第１表面と内部リードの第１表面が同一面とな
るようにすることにより、前記チップ搭載板がパッケー
ジ本体の内側に完全に位置されて、パッケージ本体との
結合力が向上された半導体パッケージの提供にある。本
発明の更に他の目的は、銀または金等を内部リードの第
１表面の全体に鍍金することによって、従来のような精
密な鍍金装備を使用しなくてよい半導体パッケージの提
供にある。
【００４２】本発明の更に他の目的は、ソルダ結合力が
もっと大きい部分のリードの長さを、もっと長く形成
し、ソルダ結合力が比較的に小さくてもいい部分のリー
ドの長さを短く形成することによって、半導体パッケー
ジとマザーボードとのソルダ結合力が全体的に向上でき
る半導体パッケージの提供にある。本発明の更に他の目
的は、内部リードの第２表面に少なくとも一つ以上の凹
み溝を形成することによって、ソルダとの融着面積を大
きくしてソルダ結合力が向上された半導体パッケージの
提供にある。本発明の更に他の目的は、前記チップ搭載
板に連結されたタイバーに機械的なスタンビング方法に
よりリバースダウンセット（reverse down set）部を
形成することによって、スタンビング方法に依ってもチ
ップ搭載板の位置に変動がなく、また、パッケージ本体
の外側に露出されるタイバーと内部リードとのショート
を抑制することができる半導体パッケージの提供にあ
る。
【００４３】本発明の更に他の目的は、半導体チップが
内部リードの第１表面まで延長されて搭載されることに
より、大型の半導体チップを有する半導体パッケージの
提供にある。本発明の更に他の目的は、パッケージ本体
の上部の角または辺中、いずれかの一つに、１番リード
の位置感知のための位置感知部を形成することにより、
実装時に基準になる１番リードの位置を容易に確認する
ことができると共に、マーキング面積に制限されない半
導体パッケージの提供にある。本発明の更に他の目的
は、パッケージ本体の外側に露出されるチップ搭載板に
１番リードの位置感知のための位置感知部を形成するこ
とによって、実装時に基準になる１番リードの位置を容
易に確認することができる半導体パッケージの提供にあ
る。
【００４４】本発明の更に他の目的は、パッケージ本体
の外側に露出されるタイバーに１番リードの位置感知の
ための位置感知部を形成することによって、実装時に基
準になる１番リードの位置を容易に確認することができ
る半導体パッケージの提供にある。本発明の更に他の目
的は、チップ搭載板が存在しない半導体パッケージで、
半導体チップ及びパッケージ本体の底面と内部リードの
第２表面が同一面となるようにすることによって、半導
体パッケージの厚さを薄型化すると共に、半導体チップ
の底面を外部に露出させることによって、半導体チップ
の放熱性能を向上し得る半導体パッケージの提供にあ
る。
【００４５】本発明の更に他の目的は、モルディング工
程時、封止材等が、リードフレームのタイバーの両側面
に長い空間部の形態で形成されたフレームゲート及びフ
レームエアベントに沿って流れるようにすることによっ
て、前記タイバー上面に封止材等のカルが発生しなくな
り、また、シンギュレーション不良を除去することがで
きるリードフレームの提供にある。本発明の更に他の目
的は、リードフレームのタイバーに連結されたフレーム
本体に貫通孔を形成し、その貫通孔には、ワイアボンデ
ィング工程時に１番リードの位置を容易に確認できるよ
うに１番リードの位置感知用の突出部または凹み溝を更
に形成させることによって、ワイアのボンディング不良
率を減少させることができるリードフレームの提供にあ
る。
【００４６】本発明の更に他の目的は、リードフレーム
の提供段階に於いて、前記のようにタイバーの両側面に
フレームゲートが具備されたリードフレームを提供する
ことによって、シンギュレーション工程時にそのシンギ
ュレーション不良を最小化することができる半導体パッ
ケージ製造方法の提供にある。本発明の更に他の目的
は、ディフラッシュ段階に於いて、リードフレームの色
を、本来の色に復元する工程を追加することによって、
電気的装備が、半導体パッケージの実装時に半導体パッ
ケージの位置を容易に感知することができる半導体パッ
ケージ製造方法の提供にある。
【００４７】本発明の更に他の目的は、ワイアボンディ
ング段階に於いて、内部リードに形成された第３表面の
面積が大きい場合、その底面を支持した状態で、ワイア
ボンディングを遂行することによって、ワイアボンディ
ングの前記内部リードの第３表面が曲がらないようにす
る半導体パッケージ製造方法の提供にある。本発明の更
に他の目的は、マーキング段階に於いて、パッケージ本
体とリードフレームとの物性の差異による曲がったリー
ドフレームを、ジグ等で平坦に伸ばした状態で、良好な
マーキング作業が遂行できる半導体パッケージ製造方法
の提供にある。本発明の更に他の目的は、シンギュレー
ション段階に於いて、まず、タイバーを切断し、その
後、X方向の内部リード及びY方向の内部リードを切断す
ることによって、切断時、半導体パッケージに発生する
衝撃を最小化してチップアウト現象等を最小化すること
ができる半導体パッケージ製造方法の提供にある。
【００４８】本発明の更に他の目的は、シンギュレーシ
ョン段階に於いて、まず、X方向、Y方向のダムバーを切
断した状態で、各々、電気的に独立された内部リードを
利用して半導体パッケージの電気的状態をテストし、最
後にタイバーを切断して個々の半導体パッケージに分離
することによって、テスト作業を一括的に遂行すること
ができる半導体パッケージ製造方法の提供にある。本発
明の更に他の目的は、シンギュレーション段階に於い
て、パッケージ本体が下方に向かうように位置させた
後、上部から下部へパンチを下降させ、内部リードを除
去することによって、内部リードの端部に形成されるバ
リがパッケージ本体の方に向かうようにし、実装工程中
に半導体パッケージとマザーボードとの電気的接触性を
向上させ、また、ソルダ結合力を向上させることができ
る半導体パッケージ製造方法の提供にある。
【００４９】本発明の更に他の目的は、チップ搭載板が
存在しないリードフレームを具備し、底面には、接着テ
ープを接着した状態で半導体チップ搭載、ワイアボンデ
ィング及びモルディングを遂行し、次後、前記接着テー
プを半導体チップ、パッケージ本体及び内部リードから
分離することによって、半導体チップの底面が外部に露
出され、放熱性能を向上させると共に、より薄型化され
た半導体パッケージを具現することができる半導体パッ
ケージ製造方法の提供にある。本発明の更に他の目的
は、上部モールドのランナー等に多数のイジヮクトピン
（イジェクトピン）を形成することによって、モルディ
ング段階の完了後にリードフレームを前記上部モールド
から容易に分離することができるモールドの提供にあ
る。
【００５０】本発明の更に他の目的は、リードフレーム
のタイバーに密着されるように上部モールドに突出部を
形成することによって、封止材が、タイバーの上面でな
く両側面に具備されたフレームゲートだけに沿って流れ
るようにして、結局、パッケージ本体の外周縁に位置し
たタイバー上面には、どんなカルも残留しないようにし
て、次後、シンギュレーション段階で半導体パッケージ
が正確に安着されると共に、正確なシンギュレーション
が遂行することができるモールドの提供にある。
【００５１】
【課題を解決するための手段】前記目的を達成するため
に本発明による半導体パッケージは、多数の入出力パッ
ドが具備された半導体チップと；ほぼ平面である第１表
面と第２表面を有し、前記半導体チップと接着剤で接着
されたチップ搭載板と；前記チップ搭載板の外周縁に放
射状に位置され、ほぼ平面である第１表面、ほぼ平面で
ある第２表面、及び、ほぼ平面である第３表面を具備し
ており、前記第２表面と前記第３表面は前記第１表面の
反対面であり、前記第３表面は前記チップ搭載板にもっ
とも近接した第１表面と第２表面の間に形成され、前記
チップ搭載板からもっとも遠い端部には前記第１表面の
上部を向いてバリが形成される内部リードと；前記半導
体チップの入出力パッドと内部リードの第１表面とを電
気的に接続する多数の導電性ワイアと；前記半導体チッ
プ、導電性ワイア、チップ搭載板、及び内部リードを封
止材で封止するが、前記チップ搭載板及び内部リードの
第２表面が外部に露出されるように形成されたパッケー
ジ本体とで構成されることを特徴とする。
【００５２】ここで、前記チップ搭載板は、前記第１表
面と第２表面との間に前記第１表面と反対面であると共
に、前記第２表面の周囲に第３表面が更に形成されるの
が望ましい。また、前記チップ搭載板は、前記第１表面
と第３表面との間に前記第３表面と反対面であると共
に、前記第１表面の周囲に第４表面が更に形成できる。
また、前記チップ搭載板の第３表面にはパッケージ本体
との結合力を加させるために前記第３表面を貫通する多
数の貫通孔が更に形成できる。また、前記チップ搭載板
の第３表面には前記第３表面から側面へ突出された少な
くとも一つ以上のグラウンドボンディング用突出部が更
に形成できる。また、前記チップ搭載板の第３表面はそ
の面積が第１表面の面積のほぼ２５〜７５％の範囲で形
成できる。
【００５３】また、前記内部リードの第１表面の全体に
は銀（Ag）または金（Au）等で鍍金ができる。また、前
記内部リードは、チップ搭載板の辺中央に隣接する場所
でその長さがもっとも短く、チップ搭載板の角部分に隣
接する場所でその長さがもっとも長く形成できる。ま
た、前記内部リードは、チップ搭載板の辺中央に隣接す
る場所でその長さがもっとも長く、チップ搭載板の角部
分に隣接する場所でその長さがもっとも短く形成でき
る。また、前記内部リードの第２表面各々には、少なく
とも一つ以上の凹み溝が形成することができる。また、
前記チップ搭載板は、その周囲に外部に延長されて少な
くとも二つ以上のタイバーがに更に形成されており、前
記タイバーは上部に折曲されたリバースダウンセット部
が形成され、前記リバースダウンセット部はパッケージ
本体の内側に位置することができる。
【００５４】また、前記半導体チップは、内部リードの
第１表面まで延長されて搭載することができる。また、
前記パッケージ本体は、上部角または辺中、いずれかの
一つの角または辺に１番リードの位置感知のための位置
感知部が更に形成できる。また、前記位置感知部は、パ
ッケージ本体の角中、いずれかの一つに形成されたチャ
ンパー部であることができる。また、前記位置感知部
は、パッケージ本体の辺中、いずれかの一つに形成され
たチャンパー部であることができる。また、前記位置感
知部は、パッケージ本体の辺中、いずれかの一辺にわた
って形成された凹み溝であることができる。
【００５５】また、前記パッケージ本体の外側に露出さ
れたチップ搭載板の第２表面に１番リードの位置感知の
ための位置感知部が更に形成できる。また、前記位置感
知部は、チップ搭載板のいずれかの一つの角部分に形成
されたチャンパー部であることができる。また、前記位
置感知部は、チップ搭載板のいずれかの一つの辺に形成
された凹み溝であることができる。また、前記位置感知
部は、チップ搭載板のいずれかの一つの辺に形成された
突出部であることができる。また、前記チップ搭載板の
周囲には、外部に延長され少なくとも二つ以上のタイバ
ーが更に形成されており、前記タイバーには、１番リー
ドの位置感知のための幅がもっと大きい位置感知部が形
成できる。また、前記半導体パッケージは、上面または
底面から見た時、各々の角部分にチャンパー部が形成で
きる。
【００５６】また、前記目的を達成するために、本発明
による半導体パッケージは、多数の入出力パッドが形成
された半導体チップと；前記半導体チップの外周縁に放
射状に位置し、ほぼ平面である第１表面、ほぼ平面であ
る第２表面、及び、ほぼ平面である第３表面を具備して
おり、前記第２表面と前記第３表面は前記第１表面の反
対面であり、前記第３表面は前記半導体チップにもっと
も近接した第１表面と第２表面の間に形成された内部リ
ードと；前記半導体チップの入出力パッドと内部リード
の第１表面とを電気的に接続する多数の導電性ワイア
と；前記半導体チップ、導電性ワイア、チップ搭載板、
及び内部リードを封止材で封止するが、前記半導体チッ
プの底面及び内部リードの第２表面は外部に露出される
ように形成されたパッケージ本体とで構成されることを
特徴とする。
【００５７】また、前記内部リードは、半導体チップか
らもっとも遠い端部に前記内部リードの第１表面上部を
向いてバリが形成されるのが望ましい。また、前記目的
を達成するために、本発明による半導体パッケージのた
めのリードフレームは、ほぼ平板状のフレーム本体と；
前記フレーム本体の各角から内側へ延長されており、封
止材を利用するモルディング工程時、封止材が両側面だ
けに沿って流れるように両側に長い空間部形状のフレー
ムゲートが形成される少なくとも二つ以上のタイバー
と；前記タイバーに連結されフレーム本体の中心に位置
し、ほぼ平面である第１表面、ほぼ平面である第２表
面、及び、ほぼ平面である第３表面を有し、前記第３表
面は第２表面の周囲に形成され、前記第３表面は前記第
１表面と第２表面との間に形成されるチップ搭載板と；
前記チップ搭載板の外周縁に放射状に位置しており、ほ
ぼ平面である第１表面、ほぼ平面である第２表面、及
び、ほぼ平面である第３表面を有し、前記第２表面と第
３表面は前記第１表面の反対面であり、前記第３表面は
第１表面と第２表面の間に形成される内部リードと；前
記内部リードにほぼ直角の方向に連結されており、各々
の端部は前記タイバーの両側面に形成されるフレームゲ
ートのほぼ中心部に隣接するダムバーとで構成されるこ
とを特徴とする。
【００５８】ここで、前記タイバーが連結されたフレー
ム本体には前記タイバーの長さの方向に一定の大きさの
貫通孔が形成されており、前記貫通孔にはその貫通孔を
中心に突出され１番リードの位置を感知する突出部が形
成できる。また、前記タイバーが連結されたフレーム本
体には前記タイバーの長さの方向に一定の大きさの貫通
孔が形成されており、前記貫通孔の周囲の一側には１番
リードの位置を感知する凹み溝が形成できる。
【００５９】また、前記目的を達成するために、本発明
による半導体パッケージ製造方法は、ほぼ平板状のフレ
ーム本体と；前記フレーム本体の各角の方から内側へ延
長されており、封止材を利用したモルディング工程の時
に封止材または封止材屑等が側面だけに沿って流れるよ
うに両側に長い空間部模様のフレームゲート及びフレー
ムエアベントが形成された少なくとも二つ以上のタイバ
ーと；前記タイバーに連結されフレーム本体の中心に位
置し、ほぼ平面である第１表面、ほぼ平面である第２表
面、及び、ほぼ平面である第３表面を有し、前記第３表
面は第２表面の周囲に形成され、前記第３表面は前記第
１表面と第２表面の間に形成されるチップ搭載板と；前
記チップ搭載板の外周縁に放射状に位置しており、ほぼ
平面である第１表面、ほぼ平面である第２表面、及びほ
ぼ平面である第３表面を有し、前記第２表面と第３表面
は前記第１表面の反対面であり、前記第３表面は第１表
面と第２表面の間に形成される内部リードと；前記内部
リードにほぼ直角の方向に連結されており、各々の端部
は前記タイバー側面に形成されたフレームゲートまたは
フレームエアベントのほぼ中心部に隣接するダムバーと
で構成されるリードフレームを提供する段階と；前記チ
ップ搭載板の第１表面上に多数の入出力パッドが形成さ
れた半導体チップを接着剤で接着する段階と；前記半導
体チップの入出力パッドと内部リードの第１表面とを導
電性ワイアで接続する段階と；前記半導体チップ、導電
性ワイア、チップ搭載板、及び内部リードを封止材でモ
ルディングするが、前記封止材がリードフレームのタイ
バーの両側面に具備されたフレームゲート及びフレーム
エアベントだけに沿って流れるようにしてタイバー上面
また底面に封止材のフラッシュが残留しないようにする
と共に、前記リードフレームのチップ搭載板及び内部リ
ードの第２表面は外側に露出されるようにパッケージ本
体を形成する段階と；前記リードフレームのチップ搭載
板及び内部リードの第２表面に残留する封止材フラッシ
ュをディフラッシュする段階と；前記パッケージ本体の
表面にインキまたはレーザーを利用してマーキングを遂
行する段階と；前記パッケージ本体の外周縁に位置する
内部リード及びタイバー等を切断して個々の半導体パッ
ケージにシンギュレーションする段階とで構成されるこ
とを特徴とする。
【００６０】ここで、前記ディフラッシュ段階は、前記
資材をエム-パイロル化学的（M-pyrol chemical）溶液
に一定の時間、沈漬する工程と；前記沈漬された資材を
引き出し洗淨する工程と；前記洗淨された資材を電解デ
ィフラッシュ（Electro deflash）して、フラッシュが
資材から剥離される工程と；前記資材を引き出し洗淨す
る工程と；前記資材を黄酸（H2SO4 ）系列の溶液に一定
の時間、沈漬してリードフレームの色が元来の色に復元
されるようにする工程と；前記資材の表面に一定の圧力
の水を噴射してフラッシュが完全に除去されるようにす
る水ジェット工程とで構成されることを特徴とする。ま
た、前記ワイアボンディング段階は、ワイアボンディン
グ工程の中に内部リードの第３表面が曲がらないように
前記内部リードの第３表面を下部で支持する状態で遂行
するのが望ましい。また、前記マーキング段階は、リー
ドフレームの外周縁をジグで加圧して平坦にした後に遂
行するのが望ましい。
【００６１】また、前記シンギュレーション段階は、チ
ップ搭載板を支持する各々のタイバーを前記タイバーの
長さの方向に対し直角の方向に切断する工程と；前記リ
ードフレームの２個のX軸の方向に位置したリードを切
断する工程と；前記リードフレームの２個のY軸の方向
に位置したリードを切断する工程とで構成されるのが望
ましい。また、前記シンギュレーション段階は、前記リ
ードフレームの２個のX軸の方向に位置したリードを切
断する工程と；前記リードフレームの２個のY軸の方向
に位置したリードを切断する工程と；前記リードフレー
ムからすべて独立して切断された内部リードを利用して
半導体チップの電気的テストを遂行する工程と；前記リ
ードフレームから各々のタイバーを切断して独立された
半導体パッケージを收得する工程とで構成されることを
特徴とする。また、前記シンギュレーション段階は、前
記パッケージ本体が下部に向かうように資材を覆した状
態で下部ダイ及び上部ダイの間に位置させ資材をクラン
ピングして、前記パッケージ本体外周縁に位置するタイ
バー及び内部リードをパンチで切断するが、内部リード
に形成されるバリがパッケージ本体の方に向かうように
上部ダイの方から下部ダイの方ヘパンチを下降させ切断
することを特徴とする。
【００６２】また、前記目的を達成するために、本発明
による半導体パッケージの製造方法は、一定領域の空間
部を中心にその外周縁に放射状に形成されており、ほぼ
平面である第１表面、ほぼ平面である第２表面、及び、
ほぼ平面である第３表面が形成されており、前記第２表
面と前記第３表面は前記第１表面の反対面であり、前記
第３表面は前記空間部にもっとも近接した第１表面と第
２表面との間に形成された内部リードを包含するリード
フレームを提供する段階と；前記内部リードの第２表面
の全体及び空間部の全体を一体の接着テープで接着する
段階と；前記空間部内側の接着テープに多数の入出力パ
ッドが具備された半導体チップを接着する段階と；前記
半導体チップの入出力パッドと内部リードの第１表面と
を導電性ワイアで接続する段階と；前記接着テープに接
着された半導体チップ、内部リード及び導電性ワイアを
封止材でモルディングしてパッケージ本体を形成する段
階と；前記リードフレームから個々の半導体パッケージ
にシンギュレーションする段階とで構成されることを特
徴とする。ここで、前記モルディング段階の後に半導体
チップ、パッケージ本体、及び内部リードに接着された
接着テープを除去して半導体チップ及び内部リードの第
２表面が外部に露出されるようにする段階を更に包含す
るのを望ましい。また、前記リードフレームは、空間部
にチップ搭載板が具備されることを使用することができ
る。
【００６３】また、前記目的を達成するために、本発明
による半導体パッケージ製造用モールドは、上面にリー
ドフレームが平坦な状態で安着されるように一定空間の
安着部が形成された下部モールドと；上、下に貫通され
トランスポートが形成され、底面には前記トランスポー
トに連結され封止材が流れるように凹み溝の形態のラン
ナーが形成され、前記ランナーにはモルディング工程の
完了の後にリードフレームを押出すように多数のイジヮ
クトピンが形成され、前記ランナーには多数のゲートが
連結されており、前記各々のゲートにはパッケージ本体
が形成されるように一定空間のキャビティーが形成され
る上部モールドを包含することを特徴とする。ここで、
前記イジヮクトピンは、ゲートとランナーが交叉する地
点に形成されるのが望ましい。
【００６４】また、前記各々のキャビティーとゲートが
交叉する領域には、封止材がリードフレームのタイバー
の両側面に具備されたフレームゲートだけに沿って流れ
るように前記タイバーに密着される突出部が更に形成さ
れるのが望ましい。このようにして、本発明による半導
体パッケージによれば、内部リードの端部に形成される
バリが半導体パッケージの上部方向に向いて形成される
ことによって、前記半導体パッケージをマザーボードに
実装時、電気的接触性が良好で、また、前記内部リード
の第２表面に形成された鍍金層が内部リードの端部に沿
って一定の高さまで押し上がり溶融されたソルダとの接
着力が向上される。また、チップ搭載板に第３表面及び
第４表面が更に形成されることによって、湿気浸透の経
路を長くして湿気浸透を抑制し、またパッケージ本体と
の結合力が増強される。また、チップ搭載板の第３表面
に多数の貫通孔を更に形成させることによって、パッケ
ージ本体との結合力が増強される。
【００６５】また、チップ搭載板の第３表面に多数のグ
ラウンドボンディング用突出部が更に形成されることに
よって、半導体チップのグラウンド信号を前記突出部に
伝達して信号用内部リードの数を最大限に確保し得る。
また、チップ搭載板の第３表面面積を第１表面面積のほ
ぼ２５〜７５％の範囲内で形成させることによって、パ
ッケージ本体との結合面積が大きくなるので、その結合
力が向上されると共に、湿気の浸透経路も長くなる。ま
た、チップ搭載板の第１表面が内部リードの第１表面よ
りもっと上面に位置させることによって、パッケージ本
体との結合力を向上させると共に、湿気浸透の経路も長
くなる。
【００６６】また、チップ搭載板の厚さが内部リードの
厚さより薄く形成されるが、チップ搭載板の第２表面と
内部リードの第２表面が同一面となるようにすることに
よって、半導体パッケージの全体的な厚さを薄型化する
ことができる。また、チップ搭載板の厚さが内部リード
の厚さより薄く形成されるが、チップ搭載板の第１表面
と内部リードの第１表面が同一面となるようにすること
によって、前記チップ搭載板がパッケージ本体の内側に
完全に位置されるので、パッケージ本体との結合力が増
加される。また、銀または金等を内部リードの第１表面
の全体に鍍金することによって、従来のような精密な鍍
金装備を使用しなくてもよくなるという長点もある。
【００６７】また、ソルダ結合力がもっと大きい部分の
リードの長さを、もっと長く形成し、ソルダ結合力が比
較的に小さくてもいい部分のリードの長さを、短く形成
することによって、半導体パッケージとマザーボードと
のソルダ結合力が全体的に向上される。また、内部リー
ドの第２表面に少なくとも一つ以上の凹み溝を形成する
ことによって、ソルダとの融着面積を大きくしてソルダ
結合力が向上される。また、前記チップ搭載板に連結さ
れたタイバーに機械的なスタンビング方法によりリバー
スダウンセット部を形成することによって、スタンビン
グ方法に依ってもチップ搭載板の位置に変動がなく、ま
た、パッケージ本体の外側に露出されるタイバーと内部
リードとのショートを抑制することができる。また、半
導体チップが内部リードの第１表面まで延長されて搭載
されることによって、大型の半導体チップを有する半導
体パッケージを具備することができる。
【００６８】また、パッケージ本体の上部の角または辺
中、いずれかの一つに、１番リードの位置感知のための
位置感知部を形成することによって、実装時に基準にな
る１番リードの位置を容易に確認することができる。ま
た、パッケージ本体の外側に露出されるチップ搭載板に
１番リードの位置感知のための位置感知部を形成するこ
とによって、実装時に基準になる１番リードの位置を容
易に確認することができる。また、パッケージ本体の外
側に露出されるタイバーに１番リードの位置感知のため
の位置感知部を形成することによって、実装時に基準に
なる１番リードの位置を容易に確認することができる。
また、チップ搭載板が存在しない半導体パッケージで、
半導体チップ及びパッケージ本体の底面と内部リードの
第２表面が同一面となるようにすることによって、半導
体パッケージの厚さを薄型化すると共に、半導体チップ
の底面を外部に露出させることによって、半導体チップ
の放熱性能を向上し得る。
【００６９】また、本発明による半導体パッケージによ
れば、モルディング工程時、封止材等が、リードフレー
ムのタイバーの両側面に長い空間部の形態で形成された
フレームゲート及びフレームエアベントに沿って流れる
ようにすることによって、前記タイバー上面に封止材等
のカルが発生しなくなり、また、シンギュレーション不
良を除去することができる。また、リードフレームのタ
イバーに連結されたフレーム本体に貫通孔を形成し、そ
の貫通孔には、ワイアボンディング工程時に１番リード
の位置を容易に確認できるように１番リードの位置感知
用の突出部または凹み溝を更に形成させることによっ
て、ワイアのボンディング不良率を減少させることがで
きる。また、前記リードフレームの搭載板またはタイバ
ーにも突出部等を形成しワイアボンンディング工程の中
に１番リードの位置を容易に確認することもできる。
【００７０】また、本発明による半導体パッケージの製
造方法によれば、リードフレーム提供段階に於いて、前
記のように、タイバーの両側面にフレームゲートが具備
されたリードフレームを提供してシンギュレーション工
程の時にそのシンギュレーション不良を最小化すること
ができる。また、ディフラッシュ段階に於いて、リード
フレームの色を、本来の色に復元する工程を追加するこ
とによって、電気的装備が、半導体パッケージの実装時
に半導体パッケージの位置を容易に感知することができ
る。また、ワイアボンディング段階に於いて、内部リー
ドに形成された第３表面の面積が大きい場合、その底面
を支持した状態で、ワイアボンディングを遂行すること
によって、ワイアボンディングの前記内部リードの第３
表面が曲がらないようにすることができる。
【００７１】また、マーキング段階に於いて、パッケー
ジ本体とリードフレームとの物性の差異による曲がった
リードフレームを、ジグ等で平坦に伸ばした状態で、良
好なマーキング作業が遂行できる。また、シンギュレー
ション段階に於いて、まず、タイバーを切断し、その
後、X方向の内部リード及びY方向の内部リードを切断す
ることによって、切断時、半導体パッケージに発生する
衝撃を最小化してチップアウト現象等を最小化すること
ができる。また、シンギュレーション段階に於いて、ま
ず、X方向、Y方向のダムバーを切断した状態で、各々、
電気的に独立された内部リードを利用して半導体パッケ
ージの電気的状態をテストし、最後にタイバーを切断し
て個々の半導体パッケージに分離することによって、テ
スト作業を一括的に遂行することができる。
【００７２】また、シンギュレーション段階に於いて、
パッケージ本体が下方に向かうように位置させた後、上
部から下部へパンチを下降させ、内部リードを除去する
ことによって、内部リードの端部に形成されるバリがパ
ッケージ本体の方に向かうようにし、実装工程中に半導
体パッケージとマザーボードとの電気的接触性を向上さ
せ、また、ソルダ結合力を向上させることができる。ま
た、チップ搭載板が存在しないリードフレームを具備
し、底面には、接着テープを接着した状態で半導体チッ
プ搭載、ワイアボンディング及びモルディングを遂行
し、次後，前記接着テープを半導体チップ、パッケージ
本体及び内部リードから分離することによって、半導体
チップの底面が外部に露出され、放熱性能を向上させる
と共に、より薄型化された半導体パッケージを具現する
ことができる。
【００７３】また、本発明による半導体パッケージ用モ
ールドによれば、上部モールドのランナー等に多数のイ
ジヮクトピンを形成することによって、モルディング段
階の完了後にリードフレームを前記上部モールドから容
易に分離することができる。また、リードフレームのタ
イバーに密着されるように上部モールドに突出部を形成
することによって、封止材が、タイバーの上面でなく両
側面に具備されたフレームゲートだけに沿って流れるよ
うにして、結局、パッケージ本体の外周縁に位置したタ
イバー上面には、どのようなカルも残留しないようにし
て、次後、シンギュレーション段階で半導体パッケージ
が正確に安着されると共に、正確なシンギュレーション
を遂行することができる。
【００７４】
【発明の実施の形態】以下、本発明が属する技術分野で
通常の知識を有する者が本発明を容易に実施し得る程度
に本発明の好ましい実施例を添付図面を参照して詳細に
説明する。まず、図１は本発明の第１実施例１０１によ
る半導体パッケージを図示した断面図で、図示したよう
に、上面に多数の入出力パッド１２２が形成された半導
体チップ１２０が具備されており、前記半導体チップ１
２０の底面には接着剤でチップ搭載板２１４が接着され
ている。前記チップ搭載板２１４は、ほぼ平面である第
１表面２１４a（半導体チップ１２０が接着された
面）、ほぼ平面である第２表面２１４b、及びほぼ平面
である第３表面２１４cを有し、前記第２表面２１４bと
前記第３表面２１４cは、前記第１表面２１４aの反対面
であり、前記第３表面２１４cは前記第２表面２１４bの
周囲に形成されている。また、前記第３表面２１４cは
第１表面２１４aと第２表面２１４bとの間に形成され、
前記第２表面２１４bとは一定の高さで高差を有してい
る。
【００７５】前記チップ搭載板２１４の外周縁には放射
状に内部リード２１６が位置されている。前記内部リー
ド２１６は、ほぼ平面である第１表面２１６a、ほぼ平
面である第２表面２１６b、及び、ほぼ平面である第３
表面２１６cを有しており、前記第２表面２１６bと前記
第３表面２１６cは、前記第１表面２１６aの反対面であ
り、前記第３表面２１６cは、前記チップ搭載板２１４
にもっとも近接した第１表面２１６aと第２表面２１６b
との間に形成され、前記チップ搭載板２１４からもっと
も遠い端部には、前記第１表面２１６aの上部を向いて
一定の長さのバリ２１７が形成されている。
【００７６】また、前記内部リード２１６の第２表面２
１６bには、次後、マザーボードにソルダとして融着が
容易に遂行されるように、銅（Cu）、金（Au）、ソルダ
（Pb/Sn）、錫（Sn）、ニッケル（Ni）またはパラジウ
ム（Pd）等が一定の厚さに鍍金されており、この鍍金層
２１３は、前記内部リード２１６の端部（チップ搭載板
２１４からもっとも遠い方の内部リード２１６の切断
面）の一定領域まで形成されている。このように、鍍金
層２１３が内部リード２１６端部の一定領域まで形成さ
れた理由は、半導体パッケージの製造工程中のシンギュ
レーション段階により形成されたものである（これは、
下述する半導体パッケージの製造方法でより詳細に説明
する）。
【００７７】前記半導体チップ１２０の入出力パッド１
２２と内部リード２１６の第１表面２１６aとの間には
金ワイアやアルミニウムワイアのような導電性ワイア１
２４で相互電気的に接続されている。前記半導体チップ
１２０、導電性ワイア１２４、チップ搭載板２１４及び
内部リード２１６は、エポキシモルディング樹脂または
液相封止材のような封止材でモルディングされており、
前記チップ搭載板２１４及び内部リード２１６の第２表
面２１４b、２１６bは、外部に露出されるようにパッケ
ージ本体１２６が形成されている。よって、前記チップ
搭載板２１４及び内部リード２１６の第３表面２１４
c、２１６cは、パッケージ本体１２６の内側に位置さ
れ、前記パッケージ本体１２６からチップ搭載板２１４
及び内部リード２１６が水平または垂直に離脱されるの
を防止するようになっている。
【００７８】このように、内部リード２１６の第２表面
２１６bが、従来とは異りほぼ平坦に形成され、バリ２
１７が第１表面２１６aの上部方向を向いて形成される
ことによって、前記内部リード２１６の第２表面２１６
bは、マザーボード（M）との電気的な接触性が優秀であ
るだけでなく、前記半導体パッケージをマザーボードに
実装する時には、図２に図示したように、ソルダSが前
記内部リード２１６の端部まで追い付いた状態に融着さ
れるので、結局、半導体パッケージのソルダ結合力が向
上される。即ち、半導体パッケージのシンギュレーショ
ン段階で、パンチが前記内部リード２１６を切断するよ
うになり、この時、パンチが前記内部リード２１６の第
２表面２１６bから第１表面２１６aの方へ移動するよう
になる。よって、第２表面２１６bに形成された鍍金層
２１３がその端部の一定の高さまで押し上げられ、これ
によって、図２でのように、溶融されたソルダSが内部
リード２１６の端部の一定の高さまで容易に追い付いた
状態になりソルダ結合力が向上するようになる。
【００７９】また、前記半導体パッケージは、図３に図
示されたように、四つの角部分に所謂チャンパー（cham
fer）部１２７が形成されており、これも半導体パッケ
ージの製造方法中のシンギュレーション段階による結果
である（これに対しては、下述する半導体パッケージ製
造方法でより詳細に説明する）。図面中、未説明の符号
２１２は、チップ搭載板２１４に連結されたタイバーで
あり、前記タイバーにもチップ搭載板２１４及び内部リ
ード２１６で形成されたように第３表面（図示せず）が
形成され、この第３表面は、パッケージ本体１２６の内
側に位置されるので、図３に図示したように、タイバー
の一定領域が図示されていない。
【００８０】図４は本発明の第２実施例による半導体パ
ッケージ１０２を図示した断面図であり、また、後述す
る全部の半導体パッケージの概略的な構造は、上記第１
実施例の半導体パッケージ１０１と類似するので、その
特徴的な構造だけを説明することにする。第２実施例に
よる半導体パッケージの特徴はチップ搭載板２１４にあ
る。即ち、前記チップ搭載板２１４の第１表面２１４a
と第３表面２１４cとの間の前記第１表面２１４aの周囲
に、前記第３表面２１４cとは反対面である第４表面２
１４dがまた形成されている。よって、前記第４表面２
１４dと第１表面２１４aは一定の高さの高差を有する。
このように、チップ搭載板２１４に、第３表面２１４c
のほかにも第４表面２１４dが更に形成されるので、湿
気浸透の経路がもっと長くなり、よって、半導体チップ
１２０の周辺に到達する湿気は、従来に比べて相当に減
少するようになる。また、半導体チップ１２０の作動中
の高温の環境下でも、上記湿気浸透によるパッケージ本
体１２６または半導体チップ１２０のクラック現象も抑
制されるようになる。また、前記チップ搭載板２１４に
形成された第４表面２１４dによりパッケージ本体１２
６と前記チップ搭載板２１４との結合力がもっと増強さ
れ、半導体パッケージの信性が向上するようになる。
【００８１】ここで、前記チップ搭載板２１４及び内部
リード２１６に形成された第１表面２１４a、２１６a、
第２面２１４b、２１６b、第３表面２１４c、２１６c及
び第４表面２１４d等は、全部化学溶液を利用した部分
エッチング技術により形成される。図５は本発明の第３
実施例による半導体パッケージ１０３を図示した断面図
であり、図６はリードフレームに半導体チップ１２０が
搭載されワイアボンディングされた状態を図示した平面
図である。ここで、特徴的な構造は、またチップ搭載板
２１４にある。即ち、チップ搭載板２１４の第３表面２
１４cには、この第３表面２１４cを貫通する多数の貫通
孔２１３aが更に形成されている。このような貫通孔２
１３aは、化学的エッチングや機械的バンチングにより
形成可能である。即ち、総体的なリードフレームのパタ
ーンの形成の時に、遂行するか、又は、チップ搭載板２
１４及び内部リード２１６に、第３表面２１４cを形成
する工程時に遂行するか、または部分エッチング完了後
に機械的バンチング方法を使用しても遂行し得るので、
これを限定するものではない。
【００８２】また、前記貫通孔２１３aは、長孔、円
形、楕円形等多様な形状に形成が可能であり、その形態
は限定されない。前記のように、チップ搭載板２１４の
第３表面２１４cに形成された多数の貫通孔２１３aは、
パッケージ本体１２６との接着面積を大きくするので、
相互の結合力を向上させ、よってチップ搭載板２１４と
パッケージ本体１２６との界面剥離現象を抑制するよう
になる。図６において、斜線表示の部分は、通常的な部
分エッチング方法により、チップ搭載板、タイバー及び
内部リードに形成された第３表面を示しており、その断
面を表示したものではない。
【００８３】図７は本発明の第４実施例による半導体パ
ッケージ１０４を図示した断面図であり、図８はリード
フレームに半導体チップ１２０が搭載されワイアボンデ
ィングされた状態を図示した平面図である。ここで、特
徴的な半導体パッケージの構造は、チップ搭載板２１４
の第１表面２１４aまたは第３表面２１４cの側面へ一定
の長さに突出して形成された多数の突出部２１５にあ
る。前記突出部２１５の長さは、長いほど望ましいが、
内部リード２１６とショートしないように、その長さを
一定範囲内に制限する必要がある。また、その数は、半
導体チップ１２０のグラウンド用入出力パッド１２２の
数に対応する数で形成するのが望ましい。なぜならば、
前記突出部２１５に半導体チップ１２０のグラウンド用
入出力パッド１２２を導電性ワイア１２４で連結させる
ことができるからである。
【００８４】前記突出部２１５もまた、化学的エッチン
グ方法により形成が可能であり、これは総体的なリード
フレームのパターン形成時、同時に形成するのが望まし
い。前記のような突出部２１５は、チップ搭載板２１４
の第１表面２１４aに対する面積または長さを拡張させ
る役割を遂行することによって、グラウンド用ワイアと
ボンディングが可能になるので、信号用内部リード２１
６の数を最大限に確保可能な長点がある。勿論、パッケ
ージ本体１２６との結合力も強化させ得るので、チップ
搭載板２１４がパッケージ本体１２６から離脱されない
ようにする役割もする。ここで、前記貫通孔２１３aが
形成されたチップ搭載板２１４及び突出部２１５が形成
されたチップ搭載板２１４は、それぞれ異なる図面（図
７及び図８）を利用して説明しているが、前記貫通孔２
１３a及び突出部２１５が同時に形成されたチップ搭載
板２１４もまた、可能であり、前記のようにいずれかの
一つの種類のチップ搭載板２１４で限定するのではな
い。また、前記突出部２１５には、グラウンド用ワイア
１２４との良好なボンディングのための銀や金等を鍍金
することもできる。
【００８５】図９及び図１０は本発明の第５実施例及び
第６実施例による半導体パッケージ１０５、１０６を図
示した断面図である。ここでも、半導体パッケージの特
徴的な構造は、チップ搭載板２１４にある。即ち、図９
に図示したように、チップ搭載板２１４の第３表面２１
４cの面積または総長が、チップ搭載板２１４の第１表
面２１４aの全体の広さまたは総長に比べて１０〜９０
％であるが、望ましくは、２５〜７５％の範囲で形成す
るのが特徴である。ここで、前記チップ搭載板２１４の
第３表面２１４cの面積が第１表面２１４a面積の１０％
より小さくなれば、パッケージ本体１２６との結合力が
はなはだしく低下し、また第３表面２１４cの面積が、
第１表面２１４a面積の９０％より大きくなれれば、製
造工程中にチップ搭載板２１４が斜めになり易い短点が
ある。
【００８６】このように、チップ搭載板２１４の第３表
面２１４cの面積が大きくなれば、前記第３表面２１４c
及びパッケージ本体１２６相互間の結合面積が大きくな
るので、その結合力が増強される。また、モルディング
段階では、封止材が容易に流れるようにしてその封止材
の流動性を向上させ、また半導体パッケージの完成後に
は、湿気浸透の経路が長いので、半導体パッケージの湿
気浸透による影響、例えば、界面剥離、ポップコーン現
象等を抑制するようになる。一方、図１０に図示したよ
うに、チップ搭載板２１４と内部リード２１６の厚さを
互いに異なるように形成することもできる。即ち、チッ
プ搭載板２１４と内部リード２１６の第２表面２１４
b、２１６bは互いに同一面をなすが、前記チップ搭載板
２１４の第１表面２１４aが内部リード２１６の第１表
面２１６aより上部に位置するようにすることができ
る。この時、前記チップ搭載板２１４の厚さを内部リー
ド２１６の厚さに比べて１．１〜２．５倍の範囲にする
のが望ましい。ここで、前記チップ搭載板２１４の厚さ
が内部リード２１６の厚さより２．５倍以上に大きくな
れば、半導体パッケージの製造工程中にワイアループハ
イット（loop height）が非常に大きくなるので、ボン
ディングの收率が低下され、モルディング工程中にワイ
アスウィピッグ（sweeping）の発生確率が大きくなり望
ましくない。
【００８７】一方、前記チップ搭載板２１４に形成され
る第３表面２１４cと内部リード２１６の第２表面２１
６bの間に形成される空間がほぼ内部リード２１６の厚
さと類似するように形成されるので、前記チップ搭載板
２１４とパッケージ本体１２６との結合力を向上させる
ことができる。また、モルディング段階では、封止材の
流動性も向上させることができる。勿論、半導体チップ
１２０への湿気浸透の経路も長くなる長点があり、ま
た、チップ搭載板２１４の厚さまたは体積が大きくなる
ので放熱性能も向上される。
【００８８】図１１及び図１２は本発明の第７実施例及
び第８実施例による半導体パッケージ１０７、１０８を
図示した断面図で、図示したように、チップ搭載板２１
４は、その厚さが内部リード２１６の厚さより薄く形成
されており、チップ搭載板２１４の第２表面２１４b
は、内部リード２１６の第２表面２１６bと同一面をな
している。このように、厚さがより薄いチップ搭載板２
１４は、通常、チップ搭載板２１４の第１表面２１４a
を全体的に化学溶液でエッチングして收得される。前記
チップ搭載板２１４の厚さは、内部リード２１６の厚さ
に比ベてほぼ２５〜７５％の範囲にするのが望ましい
が、これに限定されない。前記のようにチップ搭載板２
１４の厚さが内部リード２１６の厚さより小さくなるの
で、結局、これに搭載される半導体チップ１２０の高さ
も同時に小さくなる。よって、導電性ワイア１２４のル
ープハイットも小さくなり、これは、モルディング段階
でワイアスウィピッグ現象が低下されるのを意味する。
また半導体チップ１２０の高さが従来より小さくなるの
で、パッケージ本体１２６の厚さもまた小さくなり、結
局、半導体パッケージの厚さが薄型化される長点があ
る。
【００８９】一方、図１２に図示したように、前記チッ
プ搭載板２１４の厚さが内部リード２１６の厚さより薄
く形成されており、チップ搭載板２１４の第１表面２１
４aと、内部リード２１６の第１表面２１６aが同一面を
なすようにすることもできる。前記のように、チップ搭
載板２１４の第１表面２１４aと内部リード２１６の第
１表面２１６aが同一面をなすことによって、チップ搭
載板２１４の底面は、パッケージ本体１２６内側に完全
に位置され、よって、前記チップ搭載板２１４とパッケ
ージ本体１２６との結合力を大とすることができるだけ
でなく、半導体チップ１２０への水分浸透の経路を除去
することができる。このような、チップ搭載板２１４も
また、化学的エッチング方法により形成が可能であり、
また、その厚さも内部リード２１６の厚さに対してほぼ
２５〜７５％の範囲にするのが望ましいが、これに限定
するのではない。
【００９０】図１３及び図１４は本発明の第９実施例に
よる半導体パッケージ１０９を図示した断面図である。
前記半導体パッケージの特徴的な構造は、図示したよう
に、内部リード２１６の第１表面２１６aの一定領域
（パッケージ本体１２６との境界領域）まで、または内
部リード２１６の第１表面２１６aの全体に銀または金
等の鍍金層２２２を形成する。即ち、従来には、導電性
ワイア１２４がボンディングされる内部リード２１６の
第１表面２１６aの一定範囲の領域だけが鍍金されてい
るが、本発明は、これを制限せず、パッケージ本体１２
６との境界領域または内部リード２１６の第１表面２１
６a全体に鍍金層２２２を形成することができる。
【００９１】一方、図１５は前記半導体パッケージに利
用されたリードフレームを図示した平面図で、図示した
ように、内部リード２１６の第１表面の全体に、銀や金
等の鍍金層２２２が形成されている。これによって、従
来の非常にタイト（tight）な鍍金層の形成範囲（toler
ance）を外れて内部リード２１６の第１表面全体に広く
鍍金層を形成することができるので、従来のように高精
度の鍍金装備を使用することなく容易に鍍金層を形成す
ることができる長点がある。
【００９２】図１６及び図１７は本発明の第１０実施例
及び第１１実施例による半導体パッケージ１１０、１１
１を図示した底面図で、図示したように、パッケージ本
体１２６の底面に露出される内部リード２１６（より詳
細に説明すれば、内部リード２１６の第２表面２１６
b）の長さが一括的に同一に形成されるのでなく、互い
に異なるように形成されている。即ち、図１６に図示し
たように、内部リード２１６は、チップ搭載板２１４の
辺中央に隣接する内部リード２１６の長さがもっとも長
く、チップ搭載板２１４の角部分に隣接する内部リード
２１６の長さがもっとも短く形成されるか、またはこれ
と反対に、図１７に図示したように、チップ搭載板２１
４の辺中央に隣接する内部リード２１６の長さがもっと
も短く、チップ搭載板２１４の角部分に隣接する内部リ
ード２１６の長さがもっとも長く形成される。このよう
に、もっとも大きいストレスを受ける領域、例えば、パ
ッケージ本体１２６の各々の角部分または各々の辺の中
央部分に位置した内部リード２１６に於いて、その長
を、異なる内部リード２１６の長さより長くなるように
することによって、ソルダ結合力が大きくなり、前記ス
トレスを克服するようになり、よって、マザーボードか
ら半導体パッケージが剥離される現象を抑制するように
なる。
【００９３】図１８及び図１９は本発明の第１２実施例
による半導体パッケージ１１２を図示した断面図及び底
面図で、前記半導体パッケージの特徴的な構造は、図示
したように、内部リード２１６にある。即ち、前記内部
リード２１６の第２表面２１６bには少なくとも一つ以
上の凹み溝２１６fが形成されている。このような凹み
溝２１６fの形状は、断面上、半円形、オメガ（Ω）
形、四角形等の多様な模様の形成が可能であるが、これ
に限定されるのではない。また、前記凹み溝２１６f
は、通常的な化学的エッチング方法で形成するのが望ま
しい。よって、前記のように、ソルダとの融着面積が大
きくなるので、マザーボード上でソルダ結合力が向上さ
れる。
【００９４】一方、図２０及び図２１は本発明の第１３
実施例による半導体パッケージ１１３を図示した断面図
で、図２０はチップ搭載板２１４に連結されたタイバー
２１２等が示された断面図であり、図２１は内部リード
２１６が示された断面図である。また、図２２乃至図２
４は前記半導体パッケージに使用されたリードフレーム
を図示した平面図及び断面図である。前記半導体パッケ
ージの特徴的な構造は、図示したように、タイバー２１
２の一定領域に形成されたリバースダウンセット部２１
２aにある。前記上部へ折曲されたリバースダウンセッ
ト部２１２aは、通常、機械的スタンビング方法（タイ
バーの一定領域をパンチでパンチングして一定部分が折
曲されるようにする方法）により形成される。このよう
にタイバー２１２にリバースダウンセット部２１２aを
折曲することによって、前記折曲工程中に、チップ搭載
板２１４が傾く現象等を抑制することができる。
【００９５】一方、この時、前記内部リード２１６に形
成される第３表面２１６cもパンチでその厚さを薄くす
ることにより、具現することが可能であり、よって、化
学的エッチング方法を全然使用しなくてもよくなること
から製造価格が低廉になる。勿論、前記チップ搭載板２
１４または内部リード２１６の第３表面をエッチング技
術で形成する工程も平行することができる。また、前記
スタンビング技術により形成されたリバースダウンセッ
ト部２１２aはパッケージ本体１２６の内側に位置し、
よって、パッケージ本体１２６と自然にインタラッキン
グされ、またパッケージ本体１２６の底面に露出される
タイバー２１２は、内部リード２１６に一定の距離が更
に隔離されるので、次後、前記半導体パッケージをマザ
ーボードに実装する時に、ソルダによるタイバー２１２
と内部リード２１６とのショート現象を減らすことがで
きる。
【００９６】図２５及び図２６は本発明の第１４実施例
による半導体パッケージ１１４を図示した断面図で、前
記半導体パッケージの特徴的な構造は、図示されたよう
に、半導体チップ１２０が、内部リード２１６の第１表
面２１６aまで延長され、搭載されことにある。ここ
で、前記半導体チップ１２０とチップ搭載板２１４及び
内部リード２１６の接着手段としては両面接着テープ等
が望ましいが、これに制限されるのではなく、通常的な
エポキシ接着剤を利用することもできる。また、パッケ
ージ本体１２６の端部もまた、内部リード２１６の端部
と一致するように拡張形成してワイアボンディング領域
が安定的に保護されるようにするのが望ましいが、これ
に限定するのではない。前記のように、内部リード２１
６の第１表面２１６aに半導体チップ１２０が搭載され
る場合には、図２６に図示されたように、チップ搭載板
が存在しなくても差し支えない。このようにして、半導
体パッケージの厚さ及び大きさに別途の変化なく、大型
の大きな半導体チップ１２０を容易に搭載し得るという
長点がある。
【００９７】図２７乃至図３３は本発明の第１５実施例
による半導体パッケージ１１５（各々の形態は全部異な
るが、便宜上、同一の符号とする）を図示した平面図及
び断面図で、図示したように、前記半導体パッケージの
特徴は、パッケージ本体１２６、即ち、封止材でモルデ
ィング形成されたパッケージ本体１２６の上部角または
側面中のいずれかの一つに１番リードの位置感知が容易
にする多様な形態の位置感知手段が形成される。このよ
うな位置感知手段としては、図２７及び図２８に図示し
たように、パッケージ本体１２６の上部角等の中いずれ
かの一つの角にチャンパー部１２６aを形成して具現す
るのである。前記チャンパー部１２６aにより１番リー
ドを感知する方法は、前記チャンパー部１２６aの一側
に位置する内部リード２１６を１番リードとして約束す
ることによって、前記半導体パッケージの実装時又はテ
スト時に１番リードの位置を容易に感知することができ
る。このようなチャンパー部１２６aは、前記半導体パ
ッケージの製造工程中、モールドを用いたモルディング
工程中に形成できる。即ち、モルディング工程中に、前
記半導体チップ１２０、導電性ワイア１２４、チップ搭
載板２１４、及び内部リード２１６の上部に位置する上
部モールドの所定空間であるキャビティーのデザイン
を、前記のようにチャンパー部１２６aが形成されるよ
うに設計することによって具現することができる。
【００９８】図２９及び図３０に図示したように、前記
位置感知手段はパッケージ本体１２６の上面乃至側面に
わたって凹み溝１２６bを形成することにより具現され
る。このような凹み溝１２６bもまた一側に位置する内
部リード２１６を１番リードに指定することによって、
その位置を容易に感知または確認し得るし、また半導体
パッケージをモルディングするモールドの構造を改善し
て実現できる。図３１乃至図３３に図示したように、前
記位置感知手段は、パッケージ本体１２６の上面から側
面まで全体にわたって形成されたサイドチャンパー部１
２６cまたはサイド凹み溝１２６dとしても具現できる。
これまた、サイドチャンパー部１２６cまたはサイド凹
み溝１２６dの一側に位置する内部リード２１６を１番
リードにと約束することによって、その位置を容易に確
認が可能し、またモールドの構造を改善して具現するこ
ともできる。前記図２７乃至図３３に形成された１番リ
ードの位置感知手段は、全部パッケージ本体１２６の上
面と側面にわたって形成することによって、従来のよう
にマーキング面積に制限されることなく、マーキングデ
ザインの自由度が付与されるという長点がある。
【００９９】図３４乃至図４２は本発明の第１６実施例
による半導体パッケージ１１６（各々の形態は全部異な
るが、便宜上、同一の符号を付す）を図示した底面図、
及び前記半導体パッケージに利用されたリードフレーム
を図示した平面図で、ここでは、前記位置感知手段がパ
ッケージ本体１２６の底面に形成されるのが特徴であ
る。まず、図３４及び図３５に図示されたように、前記
位置感知手段は、パッケージ本体１２６の底面に露出さ
れるチップ搭載板２１４の第２表面の角等の中、いずれ
かの一つの角に形成されたチャンパー部２１４kにより
具現ができる。このようにして前記チャンパー部２１４
kに対応する一定方向または一定領域に存在する内部リ
ード２１６を１番リードにと約束するのによって、その
位置を容易に確認ができる。
【０１００】前記チャンパー部２１４kは、チップ搭載
板２１４に第３表面２１４cを形成されるためのエッチ
ング工程で、同時に形成するのが望ましい。前記エッチ
ング工程は、周知のように、リードフレームの所定部分
を化学溶液で更にエッチングしてリードフレームの一定
領域の厚さが互いに異るようにする方法である。このよ
うなエッチング工程中には、通常そのリードフレームが
除去される部分にフォトレジストが被覆されることな
く、除去されない部分にフォトレジストが被覆される。
よって、前記チップ搭載部の第３表面２１４c及びチャ
ンパー部２１４kが形成される領域には、フォトレジス
トがコーティング（coating）されないので、エッチン
グ工程時に前記第３表面２１４c及びチャンパー部２１
４kが形成されるようになる。前記のように、エッチン
グ完了後にチップ搭載板２１４からフォトレジストが除
去されれば、図３５でのように、チップ搭載板２１４の
第２表面２１４b一側の角部分にチャンパー部２１４kが
自然に形成されるようになる。
【０１０１】また、図３６及び図３７に図示したよう
に、１番リードの位置感知手段は、四つのタイバー中、
いずれかの一つのタイバー２１２に形成された円形露出
面２１２kで形成することもできる。前記のようにして
前記円形の露出面２１２kに対応する一定方向または一
定領域にある内部リード２１６を１番リードと指定して
のその位置を容易に確認することが可能である。前記露
出面２１２kは、円形の外に四角形、三角形、菱形等の
多様な模様で形成が可能であるが、これに限定されるも
のではない。前記露出面２１２kは、パッケージ本体１
２６の底面に露出されるタイバー２１２、内部リード２
１６及びチップ搭載板２１４の第２表面２１４bと同一
の平面をなし、前記パッケージ本体１２６の底面に露出
されたタイバー２１２及びチップ搭載板２１４に隔離
（isolation）されている。このような露出面２１２kも
また、前記のようなエッチング技術により形成するのが
望ましい。
【０１０２】また、図３８及び図３９に図示したよう
に、露出面２１２lは、パッケージ本体１２６の底面に
露出されるタイバー２１２に連結された状態に形成でき
るし、これまた、タイバー２１２のエッチングと共に形
成するのが望ましい。一方、図４０及び図４１に図示し
たように、前記位置感知手段は、パッケージ本体１２６
の底面に露出されたチップ搭載板２１４（第２表面２１
４b）の角または側面中、いずれかの一つの角または側
面に、溝２１４l、２１４mとして形成することができ
る。このような凹み溝２１４l、２１４mもまた、チップ
搭載板２１４のエッチング工程時、同時に形成するのが
望ましい。また、図４２に図示したように、前記位置感
知手段は、パッケージ本体１２６の底面に露出されたチ
ップ搭載板２１４（第２表面２１４b）の側面等中、い
ずれかの一つの側面に、突出部２１４nとして突出され
て形成することもできる。このような突出部２１４n
は、チップ搭載板２１４の側面をエッチングして第３表
面２１４cを形成する時に、前記突出部２１４nが形成さ
れる部分はエッチングをせずに形成が可能である。即
ち、前記突出部２１４nが形成される部分には、フォト
レジストをコーティングし、チップ搭載板２１４の他の
第３表面２１４cには、フォトレジストをコーティング
をしない状態でエッチングし形成することができる。
【０１０３】このようにして、前記凹み溝２１４l、２
１４m、または突出部２１４nに対応する一定方向または
一定領域にある内部リード２１６を１番リードとして指
定することによって、前記半導体パッケージの実装作業
時、１番リードの位置を容易に確認または感知して正確
な位置に実装するようになる。前記図３４乃至図４２に
図示された半導体パッケージは全部１番リードの位置感
知手段が、パッケージ本体１２６の底面に形成されるの
で、パッケージ本体１２６上面のマーキング領域に侵入
するということは全くなくなる。よって、マーキングデ
ザインの自由度が付与され、またマーキング作業を容易
に遂行することができるようになる。
【０１０４】図４３は本発明の第１７実施例による半導
体パッケージ１１７を図示した断面図で、図示したよう
に、上面に多数の入出力パッド１２２が形成された半導
体チップ１２０が具備されており、前記半導体チップ１
２０の外周縁には多数の内部リード２１６が位置されて
いる。前記内部リード２１６は、前記のように、ほぼ平
面である第１表面２１６a、ほぼ平面である第２表面２
１６b、及びほぼ平面である第３表面２１６cが具備され
ており、前記第２表面２１６bと前記第３表面２１６c
は、前記第１表面２１６aの反対面であり、前記第３表
面２１６cは、前記半導体チップ１２０に一番近接した
第１表面２１６aと第２表面２１６bとの間に形成されて
いる。
【０１０５】ここで、前記半導体チップ１２０の底面と
内部リード２１６の第２表面２１６bは、同一平面をな
すので、従来に比べて、非常に薄型化された厚さを有す
る半導体パッケージの構造が可能になる。次に、前記半
導体チップ１２０の入出力パッド１２２と内部リード２
１６の第１表面２１６aとをゴールド（gold）ワイアや
アルミニウムワイアのような導電性ワイア１２４で相互
電気的に接続することになる。ここで、前記入出力パッ
ド１２２が形成された半導体チップ１２０の上面と内部
リード２１６と第１表面２１６aの高さは、ほぼ類似す
るので、前記導電性ワイア１２４のループハイットが、
それだけ小さくなり、よってモルディング工程中の封止
材の圧力によるワイアスウィピッグ現象が低下されるよ
うになる。また、前記半導体チップ１２０、導電性ワイ
ア１２４、チップ搭載板２１４及び内部リード２１６
は、封止材でモルディングされており、前記半導体チッ
プ１２０の底面及び内部リード２１６の第２表面２１６
bは、外部に露出されるようにパッケージ本体１２６が
形成されている。よって、半導体チップ１２０の底面が
パッケージ本体１２６の外側に直接露出されているの
で、従来に比べて上記半導体チップ１２０の放熱性能が
向上されるようになる。
【０１０６】また、前記半導体パッケージの内部リード
２１６端部に、本発明の第１実施例の半導体パッケージ
１０１のようにパッケージ本体１２６上部に向かうバリ
が形成できる。また、内部リード２１６の第１表面２１
６aには、次後、ソルダを用いたマザーボードとの良好
な実装のため各種の金属（銅（Cu）、金（Au）、ソルダ
（Pb/Sn）、錫（Sn）、ニッケル（Ni）、またはパラジ
ウム（Pd）等）が鍍金できる。また、本発明は、第１０
実施例及び第１１実施例による半導体パッケージ１１
０、１１１のように、マザーボードに実装された時、最
も大きいストレスを受ける内部リード２１６（内部リー
ド２１６の第２表面２１６b）の長さを最大に長くし、
また、もっとも少いストレスを受ける内部リード２１６
の長さをもっとも短く形成することもできる。また、本
発明の第１５実施例による半導体パッケージ１１５での
ように、パッケージ本体１２６の上部角または側面中の
いずれかの一つに１番リードの位置を容易に感知するよ
うに多様な形態の位置感知手段を形成することもでき
る。以上、説明した半導体パッケージ構造は、主にMLF
型半導体パッケージに限定して説明したが、前記の全て
の特徴等は、リード下面がパッケージ本体下面に露出さ
れる半導体パッケージ類、例えば、BLP（Bottom Leade
d Package）等に適用が可能であり、前記MLF型半導体
パッケージに限定されるものではない。
【０１０７】図４４及び図４５は本発明の第１８実施例
及び第１９実施例によるリードフレーム２０１、２０２
を図示した平面図である。ここで、前記リードフレーム
のチップ搭載板２１４、タイバー２１２及び内部リード
２１６には、前述のように、第１表面２１４a、２１６
a、第２表面２１４b、２１６b及び第３表面２１４c、２
１６c等が存在するが、これに対する説明は省略する。
まず、図４４に図示したように、ほぼ板状のフレーム本
体２１０が具備されており、前記フレーム本体２１０の
四角の角では内側に多数のタイバー２１２が延長されて
いる。前記タイバー２１２に連結され、次後、半導体チ
ップ１２０が搭載されるチップ搭載板２１４が具備され
ており、前記チップ搭載板２１４の外周縁には、一定距
離に隔離された状態に多数の内部リード２１６が放射状
に形成されている。前記内部リード２１６に延長されて
外部リード２２０が形成されており、前記外部リード２
２０はまた、フレーム本体２１０に連結されている。前
記内部リード２１６及び外部リード２２０には、これら
とほぼ垂直の方向にダムバー２１８が連結されており、
このダムバー２１８もまた、フレーム本体２１０に連結
されている。前記ダムバー２１８は、モルディング工程
中にキャビティー外周縁の上部モールド（下述するモー
ルド構造でもって詳細に説明することにする）表面に密
着され、封止材が外部に流れないようにすると共に、内
部リード２１６をフレーム本体２１０上に支持させる役
割を遂行する。
【０１０８】ここで、前記タイバー２１２中、少なくと
も一つまたは全部のタイバー２１２は、前記上部モール
ド５２０に形成される突出部と密着されると共に、その
外側へも延長されるようにフレーム本体２１０に連結さ
れている。即ち、前記タイバー２１２は、従来と異り、
上部モールドの突出部（従来は、上部モールドに突出部
でない）によって密着されるようにダムバー２１８の長
さ方向に対する延長線よりもっとフレーム本体２１０の
方に延長されている。これにより、前記タイバー２１２
の両側面には、比較的長い空間部形態のフレームゲート
２２５aが形成されるようになる。また、前記ダムバー
２１８は前記フレームゲート２２５aのほぼ中心部に位
置されるようになる。よって、モルディング工程中、封
止材は、上部モールドの突出部の外周縁に位置するタイ
バー２１２及びフレームゲート２２５aに沿ってチップ
搭載板２１４の方に流れるようになる。前記のようにし
て前記上部モールドを除去した後に、前記タイバー２１
２の一定領域即ち、シンギュレーション段階で上部ダイ
及び下部ダイによりクランピングされる領域には、カル
等が全然形成されないようになる。
【０１０９】また、前記リードフレームの他のタイバー
２１２即ち、上部モールドのエアベントに対応する領域
のタイバー２１２にも、前記のように、上部モールドの
突出部により密着されるようにフレーム本体２１０の方
にもっと延長されている。よって、前記突出部の外周縁
であるフレーム本体２１０で、前記突出部により密着さ
れるタイバー２１２の両側面（フレームエアベント２２
５b）及びチップ搭載板２１４の外周縁まで一定空間を
通じて連通されている。結局、モルディング段階で、封
止材の屑、封止材のガス、空気またはカルは、前記上部
モールドの突出部によりクランピングされたタイバー２
１２の両側面であるフレームエアベント２２５b及び突
出部の外周縁に位置したタイバー２１２の上面に沿って
外部へ放出される。このようにして、前記上部モールド
を除去した後には、前記全てのタイバー２１２の一定領
域即ち、シンギュレーション段階で、上部ダイ及び下部
ダイによりクランピングされる領域にはカルが全然発生
しないようになる。ここで、前記いずれかの一つのタイ
バー２１２の両側面にフレームゲート２２５aが形成さ
れた場合に、他の全てのタイバー２１２等の両側には、
フレームエアベント２２５bを形成するのが望ましい。
【０１１０】一方、図４５を参照すれば、チップ搭載板
２１４は、内部リード２１６が延長されて形成されたタ
イバー２１２により支持されている。このようなリード
フレームの場合は、通常、タイバー２１２の領域にフレ
ームゲート２２５aまたはフレームエアベント２２５bを
形成するようにのが困難である。よって、上部モールド
のゲート及びエアベントを前記内部リード２１６及びダ
ムバー２１８に隣接した領域に形成し、また上部モール
ドの突出部が、前記リードフレームのダムバー２１８の
領域またはリードフレームの内部リード２１６が位置し
た領域附近の全体を密着するように形成する。又、前記
上部モールドのゲート及びエアベントの領域は、前記リ
ードフレームのフレームゲート２２５a及びフレームエ
アベント２２５bの附近に形成させる。即ち、リードフ
レームの外部リード２２０の間に形成された所定空間を
フレームゲート２２５aとして活用し、またダムバー２
１８附近の内部リード２１６の間の空間及び外部リード
の間の空間をフレームエアベント２２５bとして活用
し、またこれに対応して上部モールドのゲート及びエア
ベントを形成するものが望ましい。図面中、未説明の符
号５２０は、上部モールドがリードフレーム上面に接触
される状態を図示したものである。
【０１１１】このようにして、モルディングが完了され
た半導体パッケージ用リードフレームをシンギュレーシ
ョンする時、シンギュレーションされるリードフレーム
の領域（即ち、ダムバー２１８及びタイバー２１２の領
域）にはカルが発生しなくなる。よって、リードフレー
ム全体を均一な力でクランピングするようになるので、
シンギュレーション動作が円滑に遂行され、これにより
完成された半導体パッケージのチップアウト現象等を抑
制することが可能となる。また、モルディング段階で、
上部モールドの突出部と底面の下部モールドがタイバー
２１２を強く密着させるので、チップ搭載板２１４が封
止材の圧力等により傾くかまたはフローティング（floa
ting）されるようなこともなくなる。
【０１１２】図４６乃至図４８は本発明の第２０実施例
によるリードフレーム２０３、２０４を図示した平面図
及び要部断面図で、ここで、前記第２０実施例によるリ
ードフレーム２０３の構造は、前記第１８実施例による
リードフレーム２０１の構造と実質的に同一であるの
で、その差異点だけを説明する。まず、図４６を参照し
ながら説明すれば、チップ搭載板２１４の側面の所定領
域（例えば、チップ搭載板２１４の第３表面２１４cの
一定領域）が外側にもっと延長され突出部２１４pが形
成されたのが特徴である。前記突出部２１４pは、ワイ
アボンディング段階時にワイアボンダーが１番リードを
感知し得る位置感知手段として利用するようになる。ま
た図４８に図示したように、突出部はタイバー２１２に
も形成ができる。前記タイバー２１２に形成された突出
部２１２mも、タイバー２１２の側面（第３表面の一定
領域）にもっと延長されるようにして形成されている。
【０１１３】前記のように、チップ搭載板２１４やタイ
バー２１２に形成された突出部２１４p、２１２mはフー
ル（Full）エッチング工程及び部分エッチング工程中に
形成される。即ち、リードフレームの総体的パターンを
形成するフールエッチング工程時には、前記突出部２１
４p、２１２mの輪郭が現われるようにし、部分エッチン
グ工程では、前記突出部２１４p、２１２mの一面が部分
エッチングされるようにして形成される。勿論、この
時、前記チップ搭載板２１４、内部リード２１６及びタ
イバー２１２にも第３表面が形成されるようになる。こ
のような突出部２１４p、２１２mは、モルディング段階
が完了すれば、パッケージ本体１２６の内側に位置する
ので、実装時には１番リードを感知する手段としては使
用できないし、ワイアボンディング工程中だけに、１番
リードの位置感知手段として活用するのが望ましい。
【０１１４】図４９及び図５０は本発明の第２１実施例
によるリードフレーム２０５、２０６を図示した平面図
で、前記リードフレームのタイバー２１２が連結された
領域のフレーム本体２１０には、一定の大きさの貫通孔
２１０aがもっと形成されており、前記貫通孔２１０aの
内側には、１番リードの位置感知のための感知手段がも
っと形成されている。即ち、図４９に図示したように、
貫通孔２１０aの中心を向いて一定の長さの突出部２１
０bが形成されるか、または図５０に図示したように、
前記突出部の代わりに一定の大きさの凹み溝２１０cを
もっと形成するによって、これを位置感知手段として利
用している。このような貫通孔２１０a、突出部２１０
b、及び凹み溝２１０c等は、全部リードフレームの総体
的パターン形成の過程中に形成するのが望ましい。この
ような貫通孔２１０a、突出部２１０b、及び凹み溝２１
０cは、シンギュレーション段階が完了すれば、全部除
去される部分で半導体パッケージの実装時に１番リード
を感知する手段としては使用できないし、ワイアボンデ
ィング段階中、１番リードの位置感知手段としてだけ活
用になる。
【０１１５】以上、説明したリードフレームの構造は、
主にMLF型半導体パッケージに利用されるリードフレー
ムに限定して説明したが、前記の全ての特徴等は、リー
ドの下面がパッケージ本体の下面に露出される半導体パ
ッケージ類、例えは、BLP（Bottom Leaded Package）
等に利用されるリードフレームにも適用が可能であり、
前記MLF型半導体パッケージに利用されるリードフレー
ムとしてだけに限定するものではない。前記のリードフ
レームまたは半導体パッケージの構造で言及さしたリー
ドフレームを利用して、半導体パッケージの製造方法を
説明すれば次のとおりである。まず、前記フレーム本体
２１０、タイバー２１２、チップ搭載板２１４、内部リ
ード２１６、外部リード２２０及びダムバー２１８等で
構成されるリードフレームがほぼマトリックス形状で具
備されたリードフレームストリップを具備する。
【０１１６】次に、前記リードフレームストリップの各
リードフレームのチップ搭載板２１４上に接着剤を利用
して半導体チップ１２０を接着させる。ここで、前記半
導体チップ１２０の上面には、多数の入出力パッド１２
２が形成されている。次に、前記半導体チップ１２０の
入出力パッド１２２とリードフレームの内部リード２１
６とをゴールドワイアかアルミニウムワイアのような導
電性ワイア１２４を利用して相互に電気的に接続する。
このようなワイアボンディング段階は、ガイドブロック
によりガイドされるヒートブロック、クランプ及び未図
示のワイアボンダーにより遂行される。
【０１１７】このようなワイアボンディング段階を、図
５１及び図５２を参照して詳細に説明するが（本発明の
第２２実施例によるワイアボンディング段階）、従来の
技術と同一の部分に対する説明は省略する。図示したよ
うに、ヒートブロック３１０上面には、多数の内部リー
ド２１６に形成された第３表面２１６cを下部で支持す
るようにダム部３１１がもっと形成されている。このよ
うなダム部３１１の材質としては、いかなる材質でも可
能であるが、製造の便宜上、ヒートブロック３１０と同
一材質の金属で形成するものが望ましい。またその高さ
は、ほぼ内部リード２１６の第２表面２１６bから第３
表面２１６cに致るまでの高さと同一するようにする
し、その形状は、平面上で見た時、四角リング模様に形
成するのが望ましい。
【０１１８】よって、このようなダム部３１１を形成す
るのにより、ワイアボンディング段階で、ワイアが内部
リード２１６の第１表面２１６aにワイアボンディング
される時、前記ダム部３１１がその下部で、比較的長い
長さを有する第３表面２１６cがボンディング力により
下部方向に曲がる現象を防止し得るようになる。また、
ガイドブロック３１４の凸部３１４aによりガイドされ
るヒートブロック３１０下部の凹部３１０aをヒートブ
ロック３１０のガイドされる方向と垂直の幅に近く拡張
形成されている。このようにしてガイドブロック３１４
の凸部３１４aはホールダ（holder）として、広い面積
に前記ヒートブロック３１０をその下部で支持するによ
って、ヒートブロック３１０及びリードフレームの曲が
る現象を防止することができて、ワイアボンディング收
率を向上させる。
【０１１９】一方、図５２に図示したように、前記リー
ドフレームの内部リード２１６をヒートブロック３１０
に固定させるクランプ３１６の内側には、一定の大きさ
の凹み溝３１６aを更に形成した。このように、クラン
プ３１６の内側に凹み溝３１６aがまた形成されている
ので、ワイアボンディング時、リードフレームの１番リ
ード（特定な内部リード）の位置を容易に感知すること
ができるし、これにより１番リードの位置を基準にして
所定のプログラムによるワイアボンディングを効果的に
遂行できる。次に、前記半導体チップ１２０、チップ搭
載板２１４、タイバー２１２、導電性ワイア１２４、及
び内部リード２１６等を封止材でオンサイドモルディン
グして所定のパッケージ本体１２６を形成するが、前記
チップ搭載板２１４、タイバー２１２、及び内部リード
２１６の第２表面２１４b、２１６bはパッケージ本体１
２６の底面に露出されるようにする。このようなモルデ
ィング段階は、後述するモールドの構造で詳細に説明す
る。前記のように、モルディング段階の完了後には、リ
ードフレーム即ち、チップ搭載板２１４、内部リード２
１６、及びタイバー２１２等に形成されたフラッシュを
除去するためにディフラッシュ工程を遂行するようにな
る。
【０１２０】図５３及び図５４は、このようなディラッ
シュ工程を図示した順次説明図で（本発明の第２３実施
例による半導体パッケージの製造方法）、まず、図５３
に基づいて説明すれば次のとおりである。 １．オンロード（On Load）工程で、リードフレーム上
に半導体チップ１２０が搭載されてワイアボンディング
され、封止材でパッケージ本体１２６が形成された半導
体パッケージ資材をディフラッシュ装備にオンローディ
ングする（S１）。 ２．エム-パイロル化学的（M-pyrol chemical）工程
で、ほぼ８５℃のC5H9 NO（１− Methyl−２− pyrroli
dinone）溶液に、前記半導体パッケージ資材を大略８分
の間、沈漬させた後に取り出す（S２）。 ３．洗淨（Rinse）工程で、通常的な洗淨溶液（H2 O）
でほぼ２回にわたって前記半導体パッケージ資材を洗淨
する（S３）。 ４．電解ディフラッシュ（Electro Deflash）工程で、K
OH溶液に前記洗淨された半導体パッケージ資材を沈漬さ
せた状態で、前記半導体パッケージ資材（より具体的に
はリードフレーム）は陰極になるようにして、不溶性金
属（例えば、ティタニユウムや白金等）は陽極になるよ
うにした状態で所定電圧を印加する（S４）。このよう
にすれは、前記半導体パッケージ資材即ち、パッケージ
本体１２６の底面に露出されたチップ搭載板２１４や内
部リード２１６等から水素ガスが発生し、前記チップ搭
載板２１４や内部リード２１６の表面に形成されたフラ
ッシュが一定間隔に剥離される。この時、前記リードフ
レーム、例えば、パッケージ本体１２６の底面に露出さ
れたチップ搭載板２１４や内部リード２１６の色は、前
記電気分解作用及び化学的作用によりほぼ黄色に変色さ
れる。
【０１２１】５．洗淨（Rinse）工程で、通常的な洗淨
溶液でほぼ２回にわたって前記半導体パッケージ資材を
洗淨し、これでこの工程は省略することができる（S
５）。 ６．化学処理（Chemical process）工程で、前記半導体
パッケージ資材を黄酸（H2SO4 ）系列の溶液に一定時
間、沈漬させる。すると、前記リードフレームは、前記
黄酸系列溶液との化学作用により、色が元来の色（例え
ば、銀色系統）に復原される（S６）。 ７．水ジェット（Water Jet）工程で、前記半導体パッ
ケージ資材の表面、即ち、パッケージ本体１２６の底面
に露出されたチップ搭載板２１４と内部リード２１６表
面に、ほぼ１００〜２００kgf/cm2の圧力で通常的な水
を強く噴射させ、前記チップ搭載板２１４と内部リード
２１６に形成されたフラッシュが完全に除去されるよう
にする（S７）。 ８．オフ−ロード（Off-Load）工程で、前記フラッシュ
が除去された（ディフラッシュされた）半導体パッケー
ジ資材を、装備からオフローディングする（S８）。
【０１２２】一方、前記化学処理工程は、図５４に図示
したように水ジェット工程（S６）後に直ぐ実施するこ
ともできる。即ち、前記化学処理工程（S７）は、単
に、パッケージ本体１２６の外側に露出された金属性部
分の色を元来の銀色系統に復元させることで、水ジェッ
ト工程でフラッシュを完全に除去した後に実施するのが
より望ましい。このようにして、パッケージ本体１２６
の底面に露出されたチップ搭載板２１４及び内部リード
２１６に形成されたフラッシュを除去させると共に、変
色されたリードフレームの色を元来の色に復元して、消
費者の要求に対応し、また半導体パッケージのテストや
実装時に電気的感知手段が半導体パッケージの位置を容
易に感知し得る。
【０１２３】前記ディフラッシュ工程が完了されれば、
前記封止の上面に会社名、商標名、または各種記号が形
成されるようにインキやレーザー等を利用してマーキン
グを実施する。図５５及び図５６は、このようなマーキ
ング段階の一例を図示したもので（本発明の第２４実施
例による半導体パッケージの製造方法）、図５５を基礎
として説明すれば、次のとおりである。まず、前記のよ
うにモルディング段階が完了されたリードフレームスト
リップ２００は、パッケージ本体１２６とリードフレー
ムストリップ２００の物性の差異により凹かまたは凸の
ように曲がった状態でマーキング工程に投入される。こ
のようなリードフレームストリップ２００の上面を、中
央に貫通孔が形成された六面体形状のクランプ６００で
加圧する。そうすると前記曲がったリードフレームスト
リップ２００は平坦に広げられ、この状態で、図５６で
のようにマーキング段階を遂行するようになる。
【０１２４】ここで、前記クランプ６００は、その中央
に大きい貫通孔が形成された六面体形状であるが、パッ
ケージ本体１２６が各々露出されるように、多数の小さ
い貫通孔が形成されたものを使用することもできる。図
面中、未説明の符号６１０及び６２０はレーザー発生部
及びガラスを図示したように、このように、曲がったリ
ードフレームストリップ２００を平坦に伸ばした状態に
マーキングするようになるので、マーキング作業が容易
または正確に遂行することができる。次に、前記リード
フレームストリップ２００から個々の半導体パッケージ
に分離されるようにリードフレームストリップをシンギ
ュレーション装備を利用してシンギュレーションする。
【０１２５】図５７乃至図５９は、このようなシンギュ
レーション段階の一例を図示した図面である（本発明の
第２５実施例による半導体パッケージの製造方法）。ま
ず、リードフレームのチップ搭載板２１４を支持する各
々のタイバー２１２及びパッケージ本体１２６を、前記
タイバー２１２の長さの方向に対し垂直の方向に切断す
る。換言すれば、封止材で形成されたパッケージ本体１
２６の四つの角に位置したタイバー２１２及びそのタイ
バー２１２附近のパッケージ本体１２６を１次に除去は
するが、前記タイバー２１２の長さの方向に対してほぼ
垂直の方向に切断する。次に、前記リードフレームから
二つのX軸の方向に位置した内部リード２１６と外部リ
ード２２０との境界領域を２次に同時に切断する。次
に、前記リードフレームから二つのY軸の方向に位置し
た内部リード２１６と外部リード２２０との境界領域を
３次に同時に切断する。
【０１２６】図面中、未説明の符号Aは、１次切断部分
であり、Bは２次切断部分を、Cは３次切断部分を示す。
前記のように、シンギュレーション段階を３次にわたっ
て実施するようになるので、パッケージ本体１２６の四
つの角部分に自然にチャンパー部１２７が形成された半
導体パッケージを收得するようになる。このように、シ
ンギュレーション段階で、リードフレームが全３回にわ
たって切断されるので、（即ち全てのタイバー２１２領
域及びその附近のパッケージ本体１２６が１次に切断さ
れ、２個のX軸方向の内部リード２１６と外部リード２
２０の境界領域及びパッケージ本体１２６が２次に切断
され、２個のY軸方向の内部リード２１６と外部リード
２２０との境界領域及びパッケージ本体１２６が３次に
切断される）、パッケージ本体１２６の平面模様が、四
角の四つの角にチャンパー部１２７が形成された形態に
なり、また前記のような工程により、シンギュレーショ
ン段階時に、リードフレームに附加されるストレスが適
切に分配され、前記パッケージ本体１２６の四つの角部
分でのチップアウト現象等が抑制される。
【０１２７】また、前記のように、シンギュレーション
段階でストレスが適切に分配されるので、内部リード２
１６の附近でもチップアウト現象が抑制される。よっ
て、前記のようなチップアウトの抑制はワイアボンディ
ング領域を保護すると共に、水分浸透現象も抑制するよ
うになる。一方、前記のようなシンギュレーション方法
において、内部リードの数が小さい場合（例えば、１０
個以下の内部リードを有する場合）は、前記シンギュレ
ーションを２回だけ実施することもできる。即ち、前記
のように、内部リードの数が小さい場合は、内部リード
及びタイバー等に附加されるストレスが小さくなるの
で、チップアウト現象等は発生しなくなる。勿論、前記
シンギュレーションはX方向及びY方向に対する切断でだ
けなされる。
【０１２８】図６０乃至図６２は本発明の第２６実施例
による半導体パッケージのシンギュレーション段階中に
半導体パッケージをテストする方法を図示した状態図
で、まず、リードフレームから２個のX軸方向に位置し
た内部リード２１６と外部リード２２０との境界領域等
を１次に同時に切断するが、チップ搭載板２１４を支持
する各々の角に形成されるタイバー２１２はそのまま残
留させる。次に、前記リードフレームから２個のY軸方
向に位置したダムバー２１８、内部リード２１６と外部
リード２２０との境界領域等を２次に同時に切断する
が、また、チップ搭載板２１４を支持する各々の角に形
成されたタイバー２１２はそのまま残留させる。前記の
ように１次及び２次の切断工程が完了されれば、各々の
パッケージ本体１２６に形成された全体の内部リード２
１６は電気的に完全に独立された態になる。即ち、電気
的な検査ができる状態になる。従来は、シンギュレーシ
ョン段階が完全に完了された後に個々の半導体パッケー
ジを別途にテストていたが、本発明は、リードフレーム
ストリップ上で一括的に電気的テストが可能になる。
【０１２９】図６２に図示したように、リードフレーム
ストリップは、全部の内部リード２１６が切断され、但
し、タイバー２１２だけがフレーム本体２１０に連結さ
れている多数の半導体パッケージを包含している。一
方、テスト装置６３０により、個々にまたは多数の半導
体パッケージに形成された内部リード２１６に所定の電
気を通電されることによって半導体パッケージが不良品
または良品であるかをテストするようになる。前記のよ
うなテストの完了後には、前記リードフレームストリッ
プ２００に残留している全タイバー２１２を切断して個
々の半導体パッケージを收得する。この時も、前述のよ
うに前記タイバー２１２の長さの方向に対してほぼ垂直
の方向に切断し、完成された半導体パッケージの各々の
角には、各々のチャンパー部１２７が形成されるように
する。
【０１３０】このように、シンギュレーション段階で、
２個のX軸方向の内部リード２１６と外部リード２２０
との境界領域及びパッケージ本体１２６が１次に切断さ
れ、２個のY軸方向の内部リード２１６と外部リード２
２０との境界領域及びパッケージ本体１２６が２次に切
断されるが、リードフレームのチップ搭載板２１４を支
持するタイバー２１２を残留させ、リードフレームスト
リップ上で半導体パッケージのテストを遂行することに
よって、作業時間の短縮が可能になる。図６３は本発明
の第２７実施例による半導体パッケージのシンギュレー
ション段階でパンチでシンギュレーションする状態を図
示した図面である。パッケージ本体１２６が下部に向か
うように（半導体チップ１２０が下部に向かうように）
リードフレームを覆した後、そのリードフレームを上部
ダイ４１２及び下部ダイ４１０の間に位置させ、リード
フレームの内部リード２１６及びタイバー２１２等が堅
固にクランピングされるようにする。
【０１３１】次に、前記リードフレームの内部リード２
１６、内部リード２１６と外部リード２２０との境界部
分、タイバー２１２、及び封止材で形成されたパッケー
ジ本体１２６をパンチ４１４で同時にパッチングする。
この時、前記パンチ４１４は、上部ダイ４１２の方から
下部ダイ４１０の方へ下降させて切断工程を遂行する。
よって、前記パンチ４１４との摩擦によりシンギュレー
ションされる内部リード２１６の側面には、バリ２１７
がパッケージ本体１２６の方、即ち、内部リード２１６
の第１表面２１６aの方向に形成され、その結果は、図
１の半導体パッケージと同一である。
【０１３２】前記のように、バリ２１７の形成中に、内
部リード２１６の第２表面２１６bに形成された鍍金層
（図示せず）は、パンチ４１４により内部リード２１６
の切断面に沿って一定距離に押出されるようになる。即
ち、バリ２１７が形成された方向を向いて前記鍍金層が
内部リード２１６の端部に沿って一定距離押出される。
換言すれば、パンチ４１４により内部リード２１６の第
２表面２１６bに形成された鍍金層が剥離、除去される
ものでなく、前記内部リード２１６の端部に沿って若干
伸び、前記内部リード２１６端部まで位置されるように
なる。結果的に前記鍍金層は、内部リード２１６の第２
表面２１６bだけでなく、内部リード２１６の端部の一
定領域にも自然に形成されるので、次後、半導体パッケ
ージをマザーボードに実装する時、ソルダが前記内部リ
ード２１６の端部まで自然に乗り昇り融着されソルダ結
合力が向上される。勿論、前記リードフレームは、図４
４で図示されたような構造のリードフレームを利用する
ようになる。よって、上部ダイ４１２及び下部ダイ４１
０によりクランピングされる前記リードフレームのタイ
バー２１２にはカルが発生されないので、リードフレー
ムが安定的に安着され、シンギュレーション動作が円
滑、正確に遂行される。
【０１３３】図６４乃至図６９は本発明の第２８実施例
による半導体パッケージの製造方法を図示した状態図
で、これを説明すれば、次のとおりである。 １．その中央に次後、半導体チップ１２０が位置される
空間部２３０を有し、その外周縁には放射状に形成され
た多数の内部リード２１６を包含してなすリードフレー
ムを提供する。ここで、図示していないが、前記内部リ
ード２１６に延長され、外部リード２２０が形成されて
おり、前記内部リード２１６及び外部リード２２０を支
持し封止工程中に封止材が外部リード２２０まで流れな
いようにダムバー２１８が形成され、また、外部リード
２２０を支持するようにフレーム本体２１０がもっと形
成されている。
【０１３４】また、前記空間部に向かう内部リード２１
６は、ほぼ平面である第１表面２１６a、ほぼ平面であ
る第２表面２１６b、及び、ほぼ平面である第３表面２
１６cが形成されており、前記第２表面２１６bと前記第
３表面２１６cは前記第１表面２１６aの反対面であり、
前記第３表面２１６cは、前記空間部２３０にもっとも
近接した第１表面２１６aと第２表面２１６bの間に形成
されると共に、次後パッケージ本体１２６と相互に結合
させるようにするのが望ましい。また、前記内部リード
２１６の第２表面２１６bには、銅（Cu）、金（Au）、
ソルダ（Pb/Sn）、錫（Sn）、ニッケル（Ni）、または
パラジウム（Pd）等が鍍金できるし、導電性ワイア１２
４とボンディングされる内部リード２１６の第１表面２
１６aには、銀または金等の鍍金層が形成できる。 ２．前記空間部２３０及び内部リード２１６の第２表面
２１６bには接着テープ２４０を接着する（図６４）。
【０１３５】３．前記接着テープ２４０上面の空間部２
３０上面に多数の入出力パッド１２２が形成された半導
体チップ１２０を接着して固定させる（図６５）。ここ
で、前記接着テープ２４０に適当な温度を提供し、また
半導体チップ１２０及び内部リード２１６の上面から下
面方向へ適当な圧力を附加すれば、より確実に半導体チ
ップ１２０及び内部リード２１６が前記接着テープ２４
０に接着されるようになる。 ４．前記半導体チップ１２０の入出力パッド１２２と内
部リード２１６とをコールドワイアやアルミニウムワイ
アのような導電性ワイア１２４を利用して電気的に接続
する（図６６）。 ５．前記半導体チップ１２０、導電性ワイア１２４及び
内部リード２１６の一定領域をエポキシモルディング樹
脂または液相封止材をモルディングしてパッケージ本体
１２６を形成する（図６７）。この時、前記エポキシモ
ルディング樹脂を使用する場合、平板状の下部モールド
上面に前記資材を位置させ、前記半導体チップ１２０、
導電性ワイア１２４等が位置されるようにその上部に一
定空間のキャビティーが形成された上部モールドを密着
させた状態で、前記キャビティーに高温高圧の封止材を
充填してパッケージ本体１２６を形成する。また、液相
封止材を使用する場合は、ディスペンサー（dispense
r）を利用して前記半導体チップ１２０及び導電性ワイ
ア１２４の上面でその液相封止材を噴射してパッケージ
本体１２６を形成する。
【０１３６】６．前記内部リード２１６即ち、これに連
結されたダムバー２１８や外部リード２２０及びパッケ
ージ本体１２６の周囲等を切断することによって、リー
ドフレームから独立された一つの半導体パッケージにシ
ンギュレーションされるようにする。この時、前記シン
ギュレーション方法は、図６３に図示されたように、リ
ードフレームを覆した状態で実施するので、内部リード
２１６の端部に形成されるバリが第１表面２１６aの上
部に向かうようにする。ここで、前記パッケージ本体１
２６の形成段階後には、従来のように、インキやレーザ
ーを利用してマーキング工程が実施できるし、これは任
意的である。また、前記パッケージ本体１２６の形成段
階後、またはシンギュレーション段階後には前記半導体
チップ１２０、パッケージ本体１２６及び内部リード２
１６の底面に接着された接着テープ２４０を除去して前
記半導体チップ１２０の底面が外部に直接露出されるよ
うにする（図６８及び図６９）。このように、パッケー
ジ本体１２６の形成段階の前に予め半導体チップ１２０
及び内部リード２１６の底面に接着テープ２４０が接着
されているので、従来のように、下部モールドとの密着
性不足によるフラッシュ発生の虞がなく、よって、従来
のようなディフラッシュ工程が全く不要になる。
【０１３７】図７０乃至図７５は本発明の第２９実施例
による半導体パッケージの製造方法を図示した状態図で
ある。ここで、前記第２９実施例による製造方法は、前
記図６４乃至図６９と類似するので、その差異点に対し
てだけ説明する。即ち、リードフレーム提供段階に於い
て、図４４に図示されたように、ほぼ平板形のフレーム
本体２１０と；前記フレーム本体２１０の各角の方から
内側に延長されており、封止材を利用したモルディング
段階時、封止材または封止材屑等が両側面だけに沿って
流れるように両側に長い空間部形状のフレームゲート２
２５a及びフレームエアベント２２５bが形成された少な
くとも二つ以上のタイバー２１２と；前記タイバー２１
２に連結されフレーム本体２１０の中心に位置し、ほぼ
平面である第１表面２１４a、ほぼ平面である第２表面
２１４b、及び、ほぼ平面である第３表面２１４cを有
し、前記第３表面２１４cは第２表面２１４bの周囲に形
成され、前記第３表面２１４cは前記第１表面２１４aと
第２表面２１４bとの間に形成されるチップ搭載板２１
４と；前記チップ搭載板２１４の外周縁に放射状に位置
されており、ほぼ平面である第１表面２１６a、ほぼ平
面である第２表面２１６b、及びほぼ平面である第３表
面２１６cを有し、前記第２表面２１６bと第３表面２１
６cは前記第１表面２１６aの反対面であり、前記第３表
面２１６cは第１表面２１６aと第２表面２１６bとの間
に形成される内部リード２１６と；前記内部リード２１
６とほぼ直角の方向に連結されており、各々の端部は前
記タイバー２１２の両側面に形成されるフレームゲート
２２５aのほぼ中心部に隣接するダムバー２１８とでな
るリードフレームを提供する。
【０１３８】このようなリードフレームのチップ搭載板
２１４、及び内部リード２１６の第２表面２１４b、２
１６bには一体の接着テープを接着する（図７０）。次
に、前記チップ搭載板２１４の第１表面２１４a上に接
着剤を利用して半導体チップ１２０を接着、固定させる
（図７１）。次に、前記半導体チップ１２０の入出力パ
ッド１２２と内部リード２１６とを導電性ワイア１２４
でボンディングする（図７２）。次に、前記半導体チッ
プ１２０、内部リード２１６、及び導電性ワイア１２４
等を封止材を利用してモルディングすることによってパ
ッケージ本体１２６を形成する（図７３）。次に、前記
半導体チップ１２０及び内部リード２１６の底面から接
着テープ２４０を除去した後、リードフレームから半導
体パッケージをシンギュレーションするか、またはシン
ギュレーションした後に接着テープ２４０を除去する
（図７４、図７５）。また、前記チップ搭載板２１４及
び内部リード２１６の底面に予め接着テープ２４０が接
着されているので、従来のように前記チップ搭載板２１
４及び内部リード２１６の底面に発生するフラッシュは
存在しなくなり、よって、ディフラッシュ工程は全く不
必要であるという長点がある。
【０１３９】図７６乃至図７９は本発明の第３０実施例
による半導体パッケージ製造用モールド中、上部モール
ド５２０及びその上部モールド５２０に設置されたイジ
ヮクトピン５３０を図示した底面図及び断面図である。
まず、図７６に図示したように、上部モールド５２０
は、上、下に貫通され、多数のトランスポート５２２が
形成されており、前記トランスポート５２２に連結さ
れ、封止材が流れるように多数の凹み溝のランナー５２
４が形成されている。前記ランナー５２４には、また凹
み溝形態で多数のゲート５２６が連通されており、前記
ゲート５２６には、パッケージ本体１２６が形成される
キャビティー５２８が形成されている。
【０１４０】一方、前記凹み溝形態のランナー５２４に
は、上、下に移動可能な多数のイジヮクトピン５３０が
設置されており、これはモルディング段階の完了後、前
記ランナー５２４に形成されているカルを押出すことに
よって、結局、リードフレームが前記上部モールド５２
０から容易に分離されるためである。図７７及び図７８
は図７６のD部分の拡大平面図で、イジヮクトピン５３
０の形成位置をより詳細に図示している。前記イジヮク
トピン５３０は、図７７に図示したように、ランナー５
２４とゲート５２６が交叉する部分に形成するのがもっ
とも望ましい。何故ならば、前記カルの体積は、前記ラ
ンナー５２４とゲート５２６が交叉する部分でもっとも
大きく、よって、その部分での接着力がもっとも大きい
ためである。よって前記ランナー５２４とゲート５２６
が交叉する部分のカルをイジヮクトピン５３０で押すよ
うになれば、その外のリードフレームは上部モールド５
２０から比較的容易に分離される。
【０１４１】また、図７８に図示したように、ランナー
５２４の任意な位置に前記イジヮクトピン５３０を形成
することもできる。このようなイジヮクトピン５３０の
形成位置は、当業者の選択事項に過ぎず、これに限定す
るものではない。図７９は図７７のIV-IV線の断面図
で、図示したように、前記イジヮクトピン５３０は、上
部モールド５２０のランナー５２４で上、下に移動可能
になっている。よって、モルディング段階中には前記イ
ジヮクトピン５３０の端部がランナー５２４の表面と同
一面を形成し、モルディング段階の完了後には前記ラン
ナー５２４の下部に形成されたカルを前記イジヮクトピ
ン５３０が押し出すことによって、結局、リードフレー
ムを上部モールド５２０から容易に分離されるようにな
る。
【０１４２】図８０は本発明の第３０実施例による半導
体パッケージ製造用モールド中、上部モールド５２０の
キャビティー５２８を拡大図示した底面図で、図示した
ように、所定空間部であるキャビティー５２８の各角に
は、従来と異り突出部５３２（上部モールド５２０の内
側に向かう方向）が形成されている。前記突出部５３２
は、次後、リードフレームのタイバー２１２上面を密着
するようになり、図面中、未説明の符号５３４は、モル
ディング段階中、各種の封止材ガス（gas）及び屑等が
キャビティー外部に排出されるエアベントである。即
ち、モルディング段階中に封止材は、ランナー５２４及
びゲート５２６に沿ってキャビティー５２８内側へ充填
され、残余のガスや屑はエアベント５３４を通じて外部
に排出される。
【０１４３】図８１は、本発明の第３０実施例によるモ
ールドで、上部モールド５２０のキャビティー５２８に
リードフレームが位置され封止材６４０が充填される状
態を図示した状態図で、図示したように、リードフレー
ムのタイバー２１２は、上部モールド５２０の突出部５
３２によりクランピングされると共に、前記突出部５３
２の外周縁のゲート５２６下部に位置している。勿論、
前記リードフレームにおいては、図４４に図示したよう
に、タイバー２１２の両側面にフレームゲート２２５a
が長く形成されたものである。よって、封止材６４０
は、前記上部モールド５２０のゲート５２６、突出部５
３２の外周縁に位置したタイバー２１２上面及びその両
側面、及び突出部５３２にクランピングされたタイバー
２１２の両側面であるフレームゲート２２５aに沿って
チップ搭載板２１４の方、即ち、上部モールド５２０の
キャビティー５２８内側へ流れるようになる。前記のよ
うに、前記上部モールド５２０からリードフレームを引
き拔いた後には前記タイバー２１２の一定領域（即ち、
シンギュレーション段階で上部ダイ４１２と下部ダイ４
１０により密着される領域）にはカルが全然存在しなく
なる。
【０１４４】一方、前記リードフレームの他のタイバー
２１２（即ち、上部モールド５２０のエアベン５３４に
対応する領域のタイバー２１２）も前記のように、上部
モールド５２０の突出部５３２により密着されるように
フレーム本体２１０まてもっと延長されているので、前
記突出部５３２の外周縁であるフレーム本体２１０で、
前記突出部５３２により密着されるタイバー２１２の両
側面及びチップ搭載板２１４の外周縁まで一定空間に連
通され、フレームエアベント２２５bが形成されてい
る。結局、モルディング段階中の封止材ガス、空気、ま
たは封止材屑は、前記上部モールド５２０の突出部５３
２にクランピングされたタイバー２１２の両側面及び突
出部５３２の外周縁に位置されたタイバー２１２の上面
と両側面のフレームエアベント２２５bに沿って外部へ
放出される。このように、前記上部モールド５２０から
リードフレームを引き出した後には前記みなタイバー２
１２の一定領域即ち、シンギュレーション段階で上部ダ
イ４１２及び下部ダイ４１０によりクランピングされる
領域にカル等が存在しなくなる。
【０１４５】図８２及び図８３は、図８１での封止材が
充填される状態を図示した断面図であり、図８１のＶ−
Ｖ線を示す図８２に図示したように、前記リードフレー
ムの全部のタイバー２１２は、上部モールド５２０の突
出部５３２と密着されているので、前記密着された部分
のタイバー２１２上面及び底面に沿って封止材６４０が
流れなくなり、よって、モルディング段階の完了後、カ
ルはタイバー２１２の上面には存在しなくなる。即ち、
シンギュレーション段階で、上部ダイ４１２と下部ダイ
４１０によりクランピングされるタイバー２１２領域に
はカルが存在しなくなる。また、図８３（図８１のVI-V
I線）に図示したように、前記封止材６４０がタイバー
２１２の両側面（即ち、上部モールド５２０の突出部５
３２と密着された部分のタイバー２１２の両側面）であ
るフレームゲート２２５aに沿ってチップ搭載板２１４
の方ヘ移動している。前記のような封止材ガス、空気、
及びフラッシュ等もまた、前記上部モールド５２０の突
出部５３２と密着された部分のタイバー２１２の両側面
であるフレームエアベント２２５bに沿って放出される
ので、前記上部モールド５２０の突出部５２と密着され
たタイバー２１２上面の一定領域には、何のカルも存在
しなくなる。また、前記上部モールド５２０によりダム
バー２１８だけでなく、タイバー２１２もクランピング
されるので、封止圧力によりチップ搭載板２１４が傾く
か、まははワイアスウィピッグ及びチップ搭載板２１４
のフローティング現象を抑制できるので、チップ搭載板
２１４底面のフラッシュの発生も最小化される。
【０１４６】
【発明の効果】上述したように、本発明による半導体パ
ッケージは、内部リードの端部に形成されるバリが半導
体パッケージの上部方向に向いて形成されることによ
り、前記半導体パッケージをマザーボードに実装時、電
気的接触性が良好で、また、前記内部リードの第２表面
に形成された鍍金層が内部リードの端部を沿って一定の
高さまで押し上がり溶融されたソルダとの接着力が向上
される効果がある。また、チップ搭載板に第３表面及び
第４表面が更に形成されることによって、湿気浸透の経
路を長くして湿気浸透を抑制し、またパッケージ本体と
の結合力を増強される効果がある。また、チップ搭載板
の第３表面に多数の貫通孔を更に形成させることによ
り、パッケージ本体との結合力が増強される効果があ
る。また、チップ搭載板の第３表面に多数のグラウンド
ボンディング用突出部が更に形成されることにより、パ
ッケージ本体との結合力が増強される効果がある。
【０１４７】また、チップ搭載板の第３表面面積を第１
表面面積のほぼ２５〜７５％の範囲内で形成させること
によって、パッケージ本体との結合面積が大きくなり、
その結合力が向上されると共に、湿気の浸透経路も長く
なる効果がある。また、チップ搭載板の第１表面が内部
リードの第１表面よりもっと上面に位置させることによ
って、パッケージ本体との結合力を向上させると共に、
湿気浸透の経路も長くなる効果がある。また、チップ搭
載板の厚さが内部リードの厚さより薄く形成されるが、
チップ搭載板の第２表面と内部リードの第２表面が同一
面となるようにすることによって、半導体パッケージの
全体的な厚さを薄型化することができる効果がある。ま
た、これに反対にチップ搭載板の厚さが内部リードの厚
さより薄く形成されるが、チップ搭載板の第１表面と内
部リードの第１表面が同一面となるようにすることによ
って、前記チップ搭載板がパッケージ本体の内側に完全
に位置されるので、パッケージ本体との結合力が加され
る効果がある。
【０１４８】また、銀または金等を内部リードの第１表
面の全体に鍍金することにより、従来のような精密な鍍
金装備を使用しなくてもよくなる効果がある。また、ソ
ルダ結合力がもっと大きい部分のリードの長さをもっと
長く形成し、ソルダ結合力が比較的に小さくてもいい部
分のリードの長さを、短く形成することによって、半導
体パッケージとマザーボードとのソルダ結合力が全体的
に向上される効果がある。また、内部リードの第２表面
に少なくとも一つ以上の凹み溝を形成することにより、
ソルダとの融着面積を大きくしてソルダ結合力が向上さ
れる効果がある。また、前記チップ搭載板に連結された
タイバーに機械的なスタンビング方法によりリバースダ
ウンセット部を形成することによって、スタンビング方
法に依ってもチップ搭載板の位置に変動がなく、また、
パッケージ本体の外側に露出されるタイバーと内部リー
ドとのショートを抑制ができる効果がある。また、半導
体チップが内部リードの第１表面まで延長されて搭載さ
れることによって、大型の半導体チップを有する半導体
パッケージを具備する効果がある。また、パッケージ本
体の上部の角または辺中、いずれかの一つに、１番リー
ドの位置感知のための位置感知部を形成することによ
り、実装時に基準になる１番リードの位置を容易に確認
ができる効果がある。
【０１４９】また、パッケージ本体の外側に露出される
チップ搭載板に１番リードの位置感知のための位置感知
部を形成することによって、実装時に基準になる１番リ
ードの位置を容易に確認できる効果がある。また、パッ
ケージ本体の外側に露出されるタイバーに１番リードの
位置感知のための位置感知部を形成することによって、
実装時に基準になる１番リードの位置を容易に確認でき
る効果がある。また、チップ搭載板が存在しない半導体
パッケージで、半導体チップ及びパッケージ本体の底面
と内部リードの第２表面が同一面となるようにすること
によって、半導体パッケージの厚さを薄型化すると共
に、半導体チップの底面を外部に露出させることによ
り、半導体チップの放熱性能を向上し得る効果がある。
また、本発明による半導体パッケージは、モルディング
工程時、封止材等が、リードフレームのタイバーの両側
面に長い空間部の形態で形成されたフレームゲート及び
フレームエアベントに沿って流れるようにするによっ
て、前記タイバー上面に封止材等のカルが発生しなくな
る。また、シンギュレーション不良を低下させる効果が
ある。
【０１５０】また、リードフレームのタイバーに連結さ
れたフレーム本体に貫通孔を形成し、その貫通孔には、
ワイアボンディング工程時に１番リードの位置を容易に
確認できるように１番リードの位置感知用の突出部また
は凹み溝を更に形成させることによって、ワイアのボン
ディング不良率を減少させる効果がある。また、前記リ
ードフレームの搭載板またはタイバーにも突出部等を形
成しワイアボンディング工程の中に１番リードの位置を
容易に確認する効果がある。また、本発明による半導体
パッケージの製造方法は、リードフレーム提供段階に於
いて、前記のように、タイバーの両側面にフレームゲー
トが具備されたリードフレームを提供してシンギュレー
ション工程の時にそのシンギュレーション不良を最小化
できる効果がある。また、ディフラッシュ段階に於い
て、リードフレームの色を、本来の色に復元する工程を
追加することにより、電気的装備が、半導体パッケージ
の実装時に半導体パッケージの位置を容易に感知ができ
る効果がある。
【０１５１】また、ワイアボンディング段階に於いて、
内部リードに形成された第３表面の面積が大きい場合、
その底面を支持した状態で、ワイアボンディングを遂行
することにより、ワイアボンディングの前記内部リード
の第３表面が曲がらないようにする効果がある。また、
マーキング段階に於いて、パッケージ本体とリードフレ
ームとの物性の差異による曲がったリードフレームを、
ジグ等で平坦に伸ばした状態で、良好なマーキング作業
が遂行できる効果がある。また、シンギュレーション段
階に於いて、まず、タイバーを切断し、その後、X方向
の内部リード及びY方向の内部リードを切断することに
より、切断時、半導体パッケージに発生する衝撃を最小
化してチップアウト現象等を最小化する効果がある。
【０１５２】また、シンギュレーション段階に於いて、
まず、X方向、Y方向のダムバーを切断した状態で、各
々、電気的に独立された内部リードを利用して半導体パ
ッケージの電気的状態をテストし、最後にタイバーを切
断して個々の半導体パッケージに分離することにより、
テスト作業を一括的に遂行ができる効果がある。また、
シンギュレーション段階に於いて、パッケージ本体が下
方に向かうように位置させた後、上部から下部へパンチ
を下降させ、内部リードを除去することにより、内部リ
ードの端部に形成されるバリがパッケージ本体の方に向
かうようにし、実装工程中に半導体パッケージとマザー
ボードとの電気的接触性を向上させ、また、ソルダ結合
力を向上させる効果がある。また、チップ搭載板が存在
しないリードフレームを具備し、底面には、接着テープ
を接着した状態で半導体チップ搭載、ワイアボンディン
グ及びモルディングを遂行し、次後前記接着テープを半
導体チップ、パッケージ本体及び内部リードから分離す
ることによって、半導体チップの底面が外部に露出さ
れ、放熱性能を向上させると共に、より薄型化された半
導体パッケージを具現ができる効果がある。
【０１５３】また、本発明による半導体パッケージ用モ
ールドは、上部モールドのランナー等に多数のイジヮク
トピンを形成することによって、モルディング段階の完
了後にリードフレームを前記上部モールドから容易に分
離ができる効果がある 。また、リードフレームのタイ
バーに密着されるように上部モールドに突出部を形成す
ることによって、封止材が、タイバーの上面でなく両側
面に具備されたフレームゲートだけに沿って流れるよう
にして、結局、パッケージ本体の外周縁に位置したタイ
バー上面には、どんなカルも残留しないようにし、次
後、シンギュレーション段階で半導体パッケージが正確
に安着されると共に、正確なシンギュレーションを遂行
ができる等の様々な優れた効果を奏する。
【図面の簡単な説明】
【図１】本発明の第１実施例による半導体パッケージの
断面図である。
【図２】本発明の半導体パッケージがマザーボードに実
装された状態を図示した断面図である。
【図３】本発明の半導体パッケージの底面図である。
【図４】本発明の第２実施例による半導体パッケージを
図示した断面図である。
【図５】本発明の第３実施例による半導体パッケージを
図示した断面図である。
【図６】リードフレームに半導体チップが搭載されワイ
アボンディングされた状態を図示した平面図である。
【図７】本発明の第４実施例による半導体パッケージを
図示した断面図である。
【図８】リードフレームに半導体チップが搭載されワイ
アボンディングされた状態を図示した平面図である。
【図９】本発明の第５実施例による半導体パッケージを
図示した断面図である。
【図１０】本発明の第６実施例による半導体パッケージ
を図示した断面図である。
【図１１】本発明の第７実施例による半導体パッケージ
を図示した断面図である。
【図１２】本発明の第８実施例による半導体パッケージ
を図示した断面図である。
【図１３】本発明の第９実施例による半導体パッケージ
を図示した断面図である。
【図１４】本発明の第９実施例による半導体パッケージ
を図示した断面図である。
【図１５】本発明の半導体パッケージに利用されたリー
ドフレームを図示した平面図である。
【図１６】本発明の第１０実施例による半導体パッケー
ジを図示した底面図である。
【図１７】本発明の第１１実施例による半導体パッケー
ジを図示した底面図である。
【図１８】本発明の第１２実施例による半導体パッケー
ジを図示した断面図である。
【図１９】本発明の第１２実施例による半導体パッケー
ジを図示した底面図である。
【図２０】本発明の第１３実施例による半導体パッケー
ジを図示した断面図である。
【図２１】本発明の第１３実施例による半導体パッケー
ジを図示した断面図である。
【図２２】本発明の半導体パッケージに利用されたリー
ドフレームを図示した平面図である。
【図２３】本発明の半導体パッケージに利用されたリー
ドフレームを図示した断面図である。
【図２４】本発明の半導体パッケージに利用されたリー
ドフレームを図示した断面図である。
【図２５】本発明の第１４実施例による半導体パッケー
ジを図示した断面図である。
【図２６】本発明の第１４実施例による半導体パッケー
ジを図示した断面図である。
【図２７】本発明の第１５実施例による半導体パッケー
ジを図示した平面図である。
【図２８】本発明の第１５実施例による半導体パッケー
ジを図示した断面図である。
【図２９】本発明の第１５実施例による半導体パッケー
ジを図示した平面図である。
【図３０】本発明の第１５実施例による半導体パッケー
ジを図示した断面図である。
【図３１】本発明の第１５実施例による半導体パッケー
ジを図示した平面図である。
【図３２】本発明の第１５実施例による半導体パッケー
ジを図示した断面図である。
【図３３】本発明の第１５実施例による半導体パッケー
ジを図示した断面図である。
【図３４】本発明の第１６実施例による半導体パッケー
ジを図示した底面図である。
【図３５】本発明の第１６実施例による半導体パッケー
ジに利用されたリードフレームを図示した平面図であ
る。
【図３６】本発明の第１６実施例による半導体パッケー
ジを図示した底面図である。
【図３７】本発明の第１６実施例による半導体パッケー
ジに利用されたリードフレームを図示した平面図であ
る。
【図３８】本発明の第１６実施例による半導体パッケー
ジを図示した底面図である。
【図３９】本発明の第１６実施例による半導体パッケー
ジに利用されたリードフレームを図示した平面図であ
る。
【図４０】本発明の第１６実施例による半導体パッケー
ジを図示した底面図である。
【図４１】本発明の第１６実施例による半導体パッケー
ジを図示した底面図である。
【図４２】本発明の第１６実施例による半導体パッケー
ジを図示した底面図である。
【図４３】本発明の第１７実施例による半導体パッケー
ジを図示した断面図である。
【図４４】本発明の第１８実施例によるリードフレーム
を図示した平面図である。
【図４５】本発明の第１９実施例によるリードフレーム
を図示した平面図である。
【図４６】本発明の第２０実施例によるリードフレーム
を図示した平面図である。
【図４７】本発明の第２０実施例によるリードフレーム
を図示した要部断面図である。
【図４８】本発明の第２０実施例によるリードフレーム
を図示した平面図である。
【図４９】本発明の第２１実施例によるリードフレーム
を図示した平面図である。
【図５０】本発明の第２１実施例によるリードフレーム
を図示した平面図である。
【図５１】本発明の第２２実施例によるワイアボンディ
ング段階を図示した断面図である。
【図５２】本発明の第２２実施例によるワイアボンディ
ング段階を図示した平面図である。
【図５３】本発明の第２３実施例によるディフラッシュ
工程を図示した順次説明図である。
【図５４】本発明の第２３実施例によるディフラッシュ
工程を図示した順次説明図である。
【図５５】本発明の第２４実施例による半導体パッケー
ジの製造方法中において、マーキング段階を図示した斜
視図である。
【図５６】本発明の第２４実施例による半導体パッケー
ジの製造方法中において、マーキング段階を図示した斜
視図である。
【図５７】本発明の第２５実施例による半導体パッケー
ジの製造方法中において、シンギュレーション段階でシ
ンギュレーション順序を図示した平面図である。
【図５８】本発明の第２５実施例による半導体パッケー
ジの製造方法中において、シンギュレーション段階でシ
ンギュレーション順序を図示した平面図である。
【図５９】本発明の第２５実施例による半導体パッケー
ジの製造方法中において、シンギュレーション段階でシ
ンギュレーション順序を図示した平面図である。
【図６０】本発明の第２６実施例による半導体パッケー
ジの製造方法中において、シンギュレーション段階で、
半導体パッケージのテスト方法を図示した状態図であ
る。
【図６１】本発明の第２６実施例による半導体パッケー
ジの製造方法中において、シンギュレーション段階で、
半導体パッケージのテスト方法を図示した状態図であ
る。
【図６２】本発明の第２６実施例による半導体パッケー
ジの製造方法中において、シンギュレーション段階で、
半導体パッケージのテスト方法を図示した状態図であ
る。
【図６３】本発明の第２７実施例による半導体パッケー
ジの製造方法中において、シンギュレーション段階でパ
ンチでシンギュレーションする状態を図示した状態図で
ある。
【図６４】本発明の第２８実施例による半導体パッケー
ジの製造方法を図示した状態図である。
【図６５】本発明の第２８実施例による半導体パッケー
ジの製造方法を図示した状態図である。
【図６６】本発明の第２８実施例による半導体パッケー
ジの製造方法を図示した状態図である。
【図６７】本発明の第２８実施例による半導体パッケー
ジの製造方法を図示した状態図である。
【図６８】本発明の第２８実施例による半導体パッケー
ジの製造方法を図示した状態図である。
【図６９】本発明の第２８実施例による半導体パッケー
ジの製造方法を図示した状態図である。
【図７０】本発明の第２９実施例による半導体パッケー
ジの製造方法を図示した状態図である。
【図７１】本発明の第２９実施例による半導体パッケー
ジの製造方法を図示した状態図である。
【図７２】本発明の第２９実施例による半導体パッケー
ジの製造方法を図示した状態図である。
【図７３】本発明の第２９実施例による半導体パッケー
ジの製造方法を図示した状態図である。
【図７４】本発明の第２９実施例による半導体パッケー
ジの製造方法を図示した状態図である。
【図７５】本発明の第２９実施例による半導体パッケー
ジの製造方法を図示した状態図である。
【図７６】本発明の第３０実施例による半導体パッケー
ジ製造用モールド中において、上部モールド及びその上
部モールドに設置されたイジヮクトピンを図示した底面
図である。
【図７７】本発明の第３０実施例による半導体パッケー
ジ製造用モールド中において、上部モールド及びその上
部モールドに設置されたイジヮクトピンを図示した底面
図てある。
【図７８】本発明の第３０実施例による半導体パッケー
ジ製造用モールド中において、上部モールド及びその上
部モールドに設置されたイジヮクトピンを図示した底面
図である。
【図７９】本発明の第３０実施例による半導体パッケー
ジ製造用モールド中において、上部モールド及びその上
部モールドに設置されたイジヮクトピンを図示した断面
図である。
【図８０】本発明の第３０実施例による半導体パッケー
ジ製造用モールド中において、上部モールドのキャビテ
ィーを拡大して図示した底面図である。
【図８１】本発明の第３０実施例によるモールドで、上
部モールドのキャビティーにリードフレームが位置され
封止材が充填される状態を図示した状態図である。
【図８２】図８１で封止材が充填される状態を図示した
断面図である。
【図８３】図８１で封止材が充填される状態を図示した
断面図である。
【図８４】従来の半導体パッケージを図示した断面図で
ある。
【図８５】従来の半導体パッケージを図示した底面図で
ある。
【図８６】従来のリードフレームストリップを図示した
平面図である。
【図８７】従来のリードフレームユニットを図示した平
面図である。
【図８８】通常的な半導体パッケージの製造方法を図示
した順次説明図である。
【図８９】半導体パッケージの製造工程中、ワイアボン
ディング状態を図示した状態図である。
【図９０】半導体パッケージの製造工程中、ワイアボン
ディング状態を図示した状態図である。
【図９１】半導体パッケージの製造工程中、ワイアボン
ディング状態を図示した状態図である。
【図９２】モールドによりモルディングされる状態を図
示した状態図である。
【図９３】モールドによりモルディングされる状態を図
示した状態図である。
【図９４】モールドによりモルディングされる状態を図
示した状態図である。
【図９５】モールドによりモルディングされる状態を図
示した状態図である。
【図９６】モールドによりモルディングされる状態を図
示した状態図である。
【図９７】シンギュレーション方法及び順序を図示した
状態図である。
【図９８】シンギュレーション方法及び順序を図示した
状態図である。
【図９９】シンギュレーション方法及び順序を図示した
状態図である。
【符号の説明】
１０１〜１１７本発明による半導体パッケージ １２０半導体チップ １２２ 入出力パッド １２４ 導電性ワイア １２６ パッケージ本体 ２０１〜２０６ 本発明による リードフレーム ２１０ フレーム本体 ２１２ タイバー ２１４ チップ搭載板 ２１４a、２１４b、２１４c チップ搭載板の第１、２、
３表面 ２１６ 内部リード ２１６a、２１６b、２１６c 内部リードの第１、２、３
表面 ２１８ ダムバー ２２０ 外部リード ２２５a フレームゲート ２２５b フレームエアベント ３１０ ヒートブロック ３１１ ダム部 ３１４ ガイドブロック ３１６ クランプ ４１０ 下部ダイ ４１２ 上部ダイ ４１４ パンチ ５１０ 下部モールド ５２０ 上部モールド ５２２ トランスポート ５２４ ランナー ５２６ ゲート ５２８ キャビティー ５３０ イジヮクトピン ５３２ 突出部 ５３４ エアベント
───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 １９９９／Ｐ４４６４７ (32)優先日 平成11年10月15日(1999．10．15) (33)優先権主張国 韓国（ＫＲ） (31)優先権主張番号 １９９９／Ｐ４４６４８ (32)優先日 平成11年10月15日(1999．10．15) (33)優先権主張国 韓国（ＫＲ） (31)優先権主張番号 １９９９／Ｐ４４６４９ (32)優先日 平成11年10月15日(1999．10．15) (33)優先権主張国 韓国（ＫＲ） (31)優先権主張番号 １９９９／Ｐ４４６５０ (32)優先日 平成11年10月15日(1999．10．15) (33)優先権主張国 韓国（ＫＲ） (31)優先権主張番号 １９９９／Ｐ４４６５１ (32)優先日 平成11年10月15日(1999．10．15) (33)優先権主張国 韓国（ＫＲ） (31)優先権主張番号 １９９９／Ｐ４４６５２ (32)優先日 平成11年10月15日(1999．10．15) (33)優先権主張国 韓国（ＫＲ） (31)優先権主張番号 １９９９／Ｐ４４６５３ (32)優先日 平成11年10月15日(1999．10．15) (33)優先権主張国 韓国（ＫＲ） (31)優先権主張番号 １９９９／Ｐ４４６５４ (32)優先日 平成11年10月15日(1999．10．15) (33)優先権主張国 韓国（ＫＲ） (31)優先権主張番号 １９９９／Ｐ４４６５５ (32)優先日 平成11年10月15日(1999．10．15) (33)優先権主張国 韓国（ＫＲ） (31)優先権主張番号 １９９９／Ｐ４４６５６ (32)優先日 平成11年10月15日(1999．10．15) (33)優先権主張国 韓国（ＫＲ） (31)優先権主張番号 １９９９／Ｐ４４６５７ (32)優先日 平成11年10月15日(1999．10．15) (33)優先権主張国 韓国（ＫＲ） (31)優先権主張番号 １９９９／Ｐ４４６５８ (32)優先日 平成11年10月15日(1999．10．15) (33)優先権主張国 韓国（ＫＲ） (31)優先権主張番号 １９９９／Ｐ４４６５９ (32)優先日 平成11年10月15日(1999．10．15) (33)優先権主張国 韓国（ＫＲ） (31)優先権主張番号 １９９９／Ｐ４４６６０ (32)優先日 平成11年10月15日(1999．10．15) (33)優先権主張国 韓国（ＫＲ） (31)優先権主張番号 １９９９／Ｐ４４６６１ (32)優先日 平成11年10月15日(1999．10．15) (33)優先権主張国 韓国（ＫＲ） (31)優先権主張番号 １９９９／Ｐ４４６６２ (32)優先日 平成11年10月15日(1999．10．15) (33)優先権主張国 韓国（ＫＲ） (31)優先権主張番号 １９９９／Ｐ５８１６３ (32)優先日 平成11年12月16日(1999．12．16) (33)優先権主張国 韓国（ＫＲ） (31)優先権主張番号 １９９９／Ｐ５８１６４ (32)優先日 平成11年12月16日(1999．12．16) (33)優先権主張国 韓国（ＫＲ） (31)優先権主張番号 １９９９／Ｐ５８１６５ (32)優先日 平成11年12月16日(1999．12．16) (33)優先権主張国 韓国（ＫＲ） (72)発明者 李 炯 柱 大韓民国 ソウル特別市 東大門區 長安 ３洞 450−６ (72)発明者 張 成 植 大韓民国 京畿道 河南市 下山谷洞 278 (72)発明者 李 泰 憲 大韓民国 京畿道 九里市 仁昌洞 仁昌 ６團地 住公アパート 602−1504 (72)発明者 徐 武 煥 大韓民国 京畿道 九里市 仁昌洞 建榮 アパート 105−1102 (72)発明者 丘 在 勳 大韓民国 ソウル特別市 中浪區 面牧洞 1077−１ 龍馬韓信アパート １−710 (72)発明者 クラウルリー シン ティモーティ アメリカ合衆国 アリゾーナ 85048 マ リコパー カントリー ホーエニックス イースト ディザート トラムペット 826 (72)発明者 アルバレゾ エンゼル ドラブエナー アメリカ合衆国 アリゾーナ 85223 マ リコパー カントリー ギルバート サー ウス カピーストラノ ドライブ 837 (72)発明者 李 在 眞 大韓民国 ソウル特別市 中浪區 中和洞 韓信アパート 104−2306 (72)発明者 李 吉 鎭 大韓民国 ソウル特別市 蘆原區 下溪洞 352−50 (72)発明者 洪 龜 善 大韓民国 ソウル特別市 中浪區 面牧洞 現代アパート 101−204 (72)発明者 李 政 祐 大韓民国 ソウル特別市 江東區 吉洞 400 宇星アパート 106−1103 (72)発明者 朴 珍 元 大韓民国 ソウル特別市 蘆原區 孔陵１ 洞 ３團地 ライプアパート 301−1009 (72)発明者 朴 洙 貞 大韓民国 ソウル特別市 廣津區 九宜洞 253−16 Ｆターム(参考） 4M109 AA01 BA01 CA21 DA09 FA04 5F067 AA01 AA04 AA09 AA13 AB04 BC09 BD05 BD10 BE02 BE10 CC02 CC08 CD03 DA16 DB01 DB02 DB07 DC17 DE19 EA02 EA04

Claims (48)

    【特許請求の範囲】
  1. 【請求項１】 多数の入出力パッドが具備された半導体
    チップと；ほぼ平面である第１表面と第２表面を有し、
    前記半導体チップと接着剤で接着されたチップ搭載板
    と；前記チップ搭載板の外周縁に放射状に位置され、ほ
    ぼ平面である第１表面，ほぼ平面である第２表面，及
    び、ほぼ平面である第３表面を具備しており、前記第２
    表面と前記第３表面は前記第１表面の反対面であり、前
    記第３表面は前記チップ搭載板にもっとも近接した第１
    表面と第２表面の間に形成され、前記チップ搭載板から
    もっとも遠い端部には前記第１表面の上部を向いてバリ
    が形成される内部リードと；前記半導体チップの入出力
    パッドと内部リードの第１表面とを電気的に接続する多
    数の導電性ワイアと；前記半導体チップ，導電性ワイ
    ア，チップ搭載板，及び内部リードを封止材で封止する
    が、前記チップ搭載板及び内部リードの第２表面が外部
    に露出されるように形成されたパッケージ本体とで構成
    されることを特徴とする半導体パッケージ。
  2. 【請求項２】 前記チップ搭載板は、前記第１表面と第
    ２表面との間に形成され、前記第１表面と反対面である
    と共に、前記第２表面の周囲に形成される第３表面を更
    に包含することを特徴とする請求項１記載の半導体パッ
    ケージ。
  3. 【請求項３】 前記チップ搭載板は、前記第１表面と第
    ３表面との間に形成され、前記第３表面と反対面である
    と共に、前記第１表面の周囲に形成される第４表面を更
    に包含することを特徴とする請求項２記載の半導体パッ
    ケージ。
  4. 【請求項４】 前記チップ搭載板の第３表面には前記第
    ３表面を貫通する多数の貫通孔が更に形成されることを
    特徴とする請求項２記載の半導体パッケージ。
  5. 【請求項５】 前記チップ搭載板の第３表面には前記第
    ３表面から側面へ突出された少なくとも一つ以上のグラ
    ウンドボンディング用突出部が更に形成されたことを特
    徴とする請求項２記載の半導体パッケージ。
  6. 【請求項６】 前記チップ搭載板の第３表面はその面積
    が第１表面の面積のほぼ２５〜７５％の範囲で形成され
    ることを特徴とする請求項２記載の半導体パッケージ。
  7. 【請求項７】 前記チップ搭載板の第１表面は内部リー
    ドの第１表面よりさらに上面に位置することを特徴とす
    る請求項２記載の半導体パッケージ。
  8. 【請求項８】 前記チップ搭載板はその厚さが内部リー
    ドの厚さより薄く形成されており、チップ搭載板の第２
    表面は内部リードの第２表面と同一面であることを特徴
    とする請求項１記載の半導体パッケージ。
  9. 【請求項９】 前記チップ搭載板はその厚さが内部リー
    ドの厚さより薄く形成されており、チップ搭載板の第１
    表面は内部リードの第１表面と同一面であることを特徴
    とする請求項１記載の半導体パッケージ。
  10. 【請求項１０】 前記内部リードの第１表面の全体には
    銀（Ag）または金（Au）等で鍍金されたことを特徴とす
    る請求項１記載の半導体パッケージ。
  11. 【請求項１１】 前記内部リードは、チップ搭載板の辺
    中央に隣接する場所でその長さがもっとも短く、チップ
    搭載板の角部分に隣接する場所でその長さがもっとも長
    く形成されることを特徴とする請求項１記載の半導体パ
    ッケージ。
  12. 【請求項１２】 前記内部リードは、チップ搭載板の辺
    中央に隣接する場所でその長さがもっとも長く、チップ
    搭載板の角部分に隣接する場所でその長さがもっとも短
    く形成されることを特徴とする請求項１記載の半導体パ
    ッケージ。
  13. 【請求項１３】 前記内部リードの第２表面各々には、
    少なくとも一つ以上の凹み溝が形成されることを特徴と
    する請求項１記載の半導体パッケージ。
  14. 【請求項１４】 前記チップ搭載板は、その周囲に外部
    に延長され少なくとも二つ以上のタイバーが更に形成さ
    れており、前記タイバーは上部に折曲されたリバースダ
    ウンセット部が形成され、前記リバースダウンセット部
    はパッケージ本体の内側に位置することを特徴とする請
    求項１記載の半導体パッケージ。
  15. 【請求項１５】 前記半導体チップは、内部リードの第
    １表面まで延長されて搭載されることを特徴とする請求
    項１記載の半導体パッケージ。
  16. 【請求項１６】 前記パッケージ本体は、上部角または
    辺中、いずれかの一つの角または辺に１番リードの位置
    感知のための位置感知部が更に形成されることを特徴と
    する請求項１記載の半導体パッケージ。
  17. 【請求項１７】 前記位置感知部は、パッケージ本体の
    角中、いずれかの一つに形成されたチャンパー部である
    ことを特徴とする請求項１６記載の半導体パッケージ。
  18. 【請求項１８】 前記位置感知部は、パッケージ本体の
    辺中、いずれかの一つに形成されたチャンパー部である
    ことを特徴とする請求項１６記載の半導体パッケージ。
  19. 【請求項１９】 前記位置感知部は、パッケージ本体の
    辺中、いずれかの一片にわたって形成された凹み溝であ
    ることを特徴とする請求項１６記載の半導体パッケー
    ジ。
  20. 【請求項２０】 前記パッケージ本体の外側に露出され
    たチップ搭載板の第２表面に１番リードの位置感知のた
    めの位置感知部が更に形成されることを特徴とする請求
    項１記載の半導体パッケージ。
  21. 【請求項２１】 前記位置感知部は、チップ搭載板のい
    ずれかの一つの角部分に形成されたチャンパー部である
    ことを特徴とする請求項２０記載の半導体パッケージ。
  22. 【請求項２２】 前記位置感知部は、チップ搭載板のい
    ずれかの一つの辺に形成された凹み溝であることを特徴
    とする請求項２０記載の半導体パッケージ
  23. 【請求項２３】 前記位置感知部は、チップ搭載板のい
    ずれかの一つの辺に形成された突出部であることを特徴
    とする請求項２０記載の半導体パッケージ。
  24. 【請求項２４】 前記チップ搭載板の周囲には、外部に
    延長され少なくとも二つ以上のタイバーが更に形成され
    ており、前記タイバーには、１番リードの位置感知のた
    めの幅がもっとも大きい位置感知部が形成されることを
    特徴とする請求項１記載の半導体パッケージ。
  25. 【請求項２５】 前記半導体パッケージは、上面または
    底面から見た時各々の角部分にチャンパー部が形成され
    たことを特徴とする請求項１記載の半導体パッケージ。
  26. 【請求項２６】 多数の入出力パッドが形成された半導
    体チップと；前記半導体チップの外周縁に放射状に位置
    し、ほぼ平面である第１表面、ほぼ平面である第２表
    面、及び、ほぼ平面である第３表面を具備しており、前
    記第２表面と前記第３表面は前記第１表面の反対面であ
    り、前記第３表面は前記半導体チップにもっとも近接し
    た第１表面と第２表面の間に形成された内部リードと；
    前記半導体チップの入出力パッドと内部リードの第１表
    面とを電気的に接続する多数の導電性ワイアと；前記半
    導体チップ、導電性ワイア、チップ搭載板、及び内部リ
    ードを封止材で封止するが、前記半導体チップの底面及
    び内部リードの第２表面は外部に露出されるように形成
    されたパッケージ本体とで構成されることを特徴とする
    半導体パッケージ。
  27. 【請求項２７】 前記内部リードは、半導体チップから
    もっとも遠い端部に前記内部リードの第１表面上部を向
    いてバリが形成されたことを特徴とする請求項２６記載
    の半導体パッケージ。
  28. 【請求項２８】 ほぼ平板状のフレーム本体と；前記フ
    レーム本体の各角から内側へ延長されており、封止材を
    利用するモルディング工程時、封止材が両側面だけに沿
    って流れるように両側に長い空間部形状のフレームゲー
    トが形成される少なくとも二つ以上のタイバーと；前記
    タイバーに連結されフレーム本体の中心に位置し、ほぼ
    平面である第１表面、ほぼ平面である第２表面、及び、
    ほぼ平面である第３表面を有し、前記第３表面は第２表
    面の周囲に形成され、前記第３表面は前記第１表面と第
    ２表面との間に形成されるチップ搭載板と；前記チップ
    搭載板の外周縁に放射状に位置しており、ほぼ平面であ
    る第１表面、ほぼ平面である第２表面、及び、ほぼ平面
    である第３表面を有し、前記第２表面と第３表面は前記
    第１表面の反対面であり、前記第３表面は第１表面と第
    ２表面の間に形成される内部リードと；前記内部リード
    にほぼ直角の方向に連結されており、各々の端部は前記
    タイバーの両側面に形成されるフレームゲートのほぼ中
    心部に隣接するダムバーとで構成されることを特徴とす
    る半導体パッケージ用リードフレーム。
  29. 【請求項２９】 前記チップ搭載板の周囲には外部に延
    長され少なくとも二つ以上のタイバーが更に形成されて
    おり、前記タイバーには１番リードの位置感知のために
    側面を向いて突出された突出部が更に形成されることを
    特徴とする請求項２８記載の半導体パッケージ用リード
    フレーム。
  30. 【請求項３０】 前記チップ搭載板の第１表面は、その
    周囲に１番リードの位置感知のために側面を向いて突出
    された突出部が更に形成されたことを特徴とする請求項
    ２８記載の半導体パッケージ用リードフレーム。
  31. 【請求項３１】 前記タイバーが連結されたフレーム本
    体には前記タイバーの長さの方向に一定の大きさの貫通
    孔が形成されており、前記貫通孔にはその貫通孔を中心
    に突出され１番リードの位置を感知する突出部が形成さ
    れたことを特徴とする請求項２８記載の半導体パッケー
    ジ用リードフレーム。
  32. 【請求項３２】 前記タイバーが連結されたフレーム本
    体には前記タイバーの長さの方向に一定の大きさの貫通
    孔が形成されており、前記貫通孔の周囲の一側には１番
    リードの位置を感知する凹み溝が形成されることを特徴
    とする請求項２８記載の半導体パッケージ用リードフレ
    ーム。
  33. 【請求項３３】 前記タイバー中、所定のタイバーは、
    封止材を利用したモルディング工程の時に封止材の屑が
    両側面に沿って流れるように両側に長い空間部形状のフ
    レームエアベントが形成されることを特徴とする請求項
    ２８記載の半導体パッケージ用リードフレーム。
  34. 【請求項３４】 ほぼ平板状のフレーム本体と；前記フ
    レーム本体の各角の方から内側へ延長されており、封止
    材を利用したモルディング工程の時に封止材または封止
    材屑等が側面だけに沿って流れるように両側に長い空間
    部模様のフレームゲート及びフレームエアベントが形成
    された少なくとも二つ以上のタイバーと；前記タイバー
    に連結されフレーム本体の中心に位置し、ほぼ平面であ
    る第１表面、ほぼ平面である第２表面、及び、ほぼ平面
    である第３表面を有し、前記第３表面は第２表面の周囲
    に形成され、前記第３表面は前記第１表面と第２表面の
    間に形成されるチップ搭載板と；前記チップ搭載板の外
    周縁に放射状に位置しており、ほぼ平面である第１表
    面、ほぼ平面である第２表面、及び、ほぼ平面である第
    ３表面を有し、前記第２表面と第３表面は前記第１表面
    の反対面であり、前記第３表面は第１表面と第２表面の
    間に形成される内部リードと；前記内部リードにほぼ直
    角の方向に連結されており、各々の端部は前記タイバー
    側面に形成されたフレームゲートまたはフレームエアベ
    ントのほぼ中心部に隣接するダムバーとで構成されるリ
    ードフレームを提供する段階と；前記チップ搭載板の第
    １表面上に多数の入出力パッドが形成された半導体チッ
    プを接着剤で接着する段階と；前記半導体チップの入出
    力パッドと内部リードの第１表面とを導電性ワイアで接
    続する段階と；前記半導体チップ、導電性ワイア、チッ
    プ搭載板、及び内部リードを封止材でモルディングする
    が、前記封止材がリードフレームのタイバーの両側面に
    具備されたフレームゲート及びフレームエアベントだけ
    に沿って流れるようにしてタイバー上面また底面に封止
    材のフラッシュが残留しないようにすると共に、前記リ
    ードフレームのチップ搭載板及び内部リードの第２表面
    は外側に露出されるようにパッケージ本体を形成する段
    階と；前記リードフレームのチップ搭載板及び内部リー
    ドの第２表面に残留する封止材フラッシュをディフラッ
    シュする段階と；前記パッケージ本体の表面にインキま
    たはレーザーを利用してマーキングを遂行する段階と；
    前記パッケージ本体の外周縁に位置する内部リード及び
    タイバー等を切断して個々の半導体パッケージにシンギ
    ュレーションする段階とで構成されることを特徴とする
    半導体パッケージの製造方法。
  35. 【請求項３５】 前記ディフラッシュ段階は、 前記資材をエム-パイロル化学的（M-pyrol chemical）
    溶液に一定の時間、沈漬する工程と；前記沈漬された資
    材を引き出し洗淨する工程と；前記洗淨された資材を電
    解ディフラッシュ（Electro deflash）して、フラッシ
    ュが資材から剥離される工程と；前記資材を引き出し洗
    淨する工程と；前記資材を黄酸（H2 SO4 ）系列の溶液
    に一定の時間、沈漬してリードフレームの色が元来の色
    に復元されるようにする工程と；前記資材の表面に一定
    の圧力の水を噴射してフラッシュが完全に除去されるよ
    うにする水ジェット工程とで構成されることを特徴とす
    る請求項３４記載の半導体パッケージの製造方法。
  36. 【請求項３６】 前記資材を黄酸系列の溶液に一定の時
    間、沈漬する工程は、水ジェット工程の完了の後に遂行
    されることを特徴とする請求項３５記載の半導体パッケ
    ージの製造方法。
  37. 【請求項３７】 前記ワイアボンディング段階は、ワイ
    アボンディング工程の中に内部リードの第３表面が曲が
    らないように前記内部リードの第３表面を下部で支持す
    る状態で遂行することを特徴とする請求項３４記載の半
    導体パッケージの製造方法。
  38. 【請求項３８】 前記マーキング段階は、リードフレー
    ムの外周縁をジグで加圧して平坦にした後、遂行するこ
    とを特徴とする請求項３４記載の半導体パッケージの製
    造方法。
  39. 【請求項３９】 前記シンギュレーション段階は、 チップ搭載板を支持する各々のタイバーを前記タイバー
    の長さの方向に対し直角の方向に切断する工程と；前記
    リードフレームの２個のＸ軸の方向に位置したリードを
    切断する工程と；前記リードフレームの２個のＹ軸の方
    向に位置したリードを切断する工程とで構成されること
    を特徴とする請求項３４記載の半導体パッケージの製造
    方法。
  40. 【請求項４０】 前記シンギュレーション段階は、前記
    リードフレームの２個のＸ軸の方向に位置したリードを
    切断する工程と；前記リードフレームの２個のＹ軸の方
    向に位置したリードを切断する工程と；前記リードフレ
    ームからすべて独立して切断された内部リードを利用し
    て半導体チップの電気的テストを遂行する工程と；前記
    リードフレームから各々のタイバーを切断して独立され
    た半導体パッケージを收得する工程とで構成されること
    を特徴とする請求項３４記載の半導体パッケージの製造
    方法。
  41. 【請求項４１】 前記シンギュレーション段階は、前記
    パッケージ本体が下部に向かうように資材を覆した状態
    で下部ダイ及び上部ダイの間に位置させ資材をクランピ
    ングして、 前記パッケージ本体外周縁に位置するタイバー及び内部
    リードをパンチで切断するが、内部リードに形成される
    バリがパッケージ本体の方に向かうように上部ダイの方
    から下部ダイの方ヘパンチを下降させ切断することを特
    徴とする請求項３４記載の半導体パッケージの製造方
    法。
  42. 【請求項４２】 一定領域の空間部を中心にその外周縁
    に放射状に形成されており、ほぼ平面である第１表面、
    ほぼ平面である第２表面、及び、ほぼ平面である第３表
    面が形成されており、前記第２表面と前記第３表面は前
    記第１表面の反対面であり、前記第３表面は前記空間部
    にもっとも近接した第１表面と第２表面との間に形成さ
    れた内部リードを包含するリードフレームを提供する段
    階と；前記内部リードの第２表面の全体及び空間部の全
    体を一体の接着テープで接着する段階と；前記空間部内
    側の接着テープに多数の入出力パッドが具備された半導
    体チップを接着する段階と；前記半導体チップの入出力
    パッドと内部リードの第１表面とを導電性ワイアで接続
    する段階と；前記接着テープに接着された半導体チッ
    プ、内部リード及び導電性ワイアを封止材でモルディン
    グしてパッケージ本体を形成する段階と；前記リードフ
    レームから個々の半導体パッケージにシンギュレーショ
    ンする段階とで構成されることを特徴とする半導体パッ
    ケージの製造方法。
  43. 【請求項４３】 前記モルディング段階の後に半導体チ
    ップ、パッケージ本体、及び内部リードに接着された接
    着テープを除去して半導体チップ及び内部リードの第２
    表面が外部に露出されるようにする段階を更に包含する
    ことを特徴とする請求項４２記載の半導体パッケージの
    製造方法。
  44. 【請求項４４】 前記リードフレーム提供段階はリード
    フレームの中心である空間部にチップ搭載板が更に具備
    されることを特徴とする請求項４２記載の半導体パッケ
    ージの製造方法。
  45. 【請求項４５】 上面にリードフレームが平坦な状態で
    安着されるように一定空間の安着部が形成された下部モ
    ールドと；上、下に貫通されトランスポートが形成さ
    れ、底面には前記トランスポートに連結され封止材が流
    れるように凹み溝の形態のランナーが形成され、前記ラ
    ンナーにはモルディング工程の完了の後にリードフレー
    ムを押出すように多数のイジヮクトピンが形成され、前
    記ランナーには多数のゲートが連結されており、前記各
    々のゲートにはパッケージ本体が形成されるように一定
    空間のキャビティーが形成される上部モールドを包含す
    ることを特徴とする半導体パッケージ製造用モールド。
  46. 【請求項４６】 前記イジヮクトピンは、ゲートとラン
    ナーが交叉する地点に形成されることを特徴とする請求
    項４５記載の半導体パッケージ製造用モールド。
  47. 【請求項４７】 前記各々のキャビティーとゲートが交
    叉する領域には、封止材がリードフレームのタイバーの
    両側面に具備されたフレームゲートだけに沿って流れる
    ように前記タイバーに密着される突出部が更に形成され
    ることを特徴とする請求項４５記載の半導体パッケージ
    製造用モールド。
  48. 【請求項４８】 キャビティーの全ての角にはリードフ
    レームのタイバーと密着されるように突出部が更に形成
    されることを特徴とする請求項４５記載の半導体パッケ
    ージ製造用モールド。
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