KR100961602B1 - 반도체장치 및 그 제조방법 - Google Patents

반도체장치 및 그 제조방법 Download PDF

Info

Publication number
KR100961602B1
KR100961602B1 KR20030032008A KR20030032008A KR100961602B1 KR 100961602 B1 KR100961602 B1 KR 100961602B1 KR 20030032008 A KR20030032008 A KR 20030032008A KR 20030032008 A KR20030032008 A KR 20030032008A KR 100961602 B1 KR100961602 B1 KR 100961602B1
Authority
KR
South Korea
Prior art keywords
lead
semiconductor chip
qfn
leads
suspension
Prior art date
Application number
KR20030032008A
Other languages
English (en)
Other versions
KR20040014174A (ko
Inventor
신야 수기모리
Original Assignee
가부시키가이샤 히타치세이사쿠쇼
가부시키가이샤 루네사스키타니혼세미콘다쿠타
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 히타치세이사쿠쇼, 가부시키가이샤 루네사스키타니혼세미콘다쿠타 filed Critical 가부시키가이샤 히타치세이사쿠쇼
Publication of KR20040014174A publication Critical patent/KR20040014174A/ko
Application granted granted Critical
Publication of KR100961602B1 publication Critical patent/KR100961602B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H01L23/49551—Cross section geometry characterised by bent parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3201—Structure
    • H01L2224/32012—Structure relative to the bonding area, e.g. bond pad
    • H01L2224/32014—Structure relative to the bonding area, e.g. bond pad the layer connector being smaller than the bonding area, e.g. bond pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45015—Cross-sectional shape being circular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48095—Kinked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48257—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/49105—Connecting at different heights
    • H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/1016—Shape being a cuboid
    • H01L2924/10162—Shape being a cuboid with a square active surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Wire Bonding (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 신호용의 핀수를 줄이지 않고 그라운드/전원 전위의 안정화를 도모한다.
본 발명의 해결수단에 있어서, 복수의 리드(1a)와, 반도체칩(2)보다 작은 탭과, 상기 탭과 연결하고, 또 현수리드 노출부를 가지는 현수리드(1e)와, 현수리드(1e)와 연결하고, 또 반도체칩(2)의 외측에 배치된 4개의 바리드(1f)와, 반도체칩(2)의 패드(2a)와 리드(1a)를 접속하는 제1의 와이어(4a)와, 반도체칩(2)의 패드(2a)와 바리드(1f)를 접속하는 제2의 와이어(4b)와, 반도체칩(2)을 수지밀봉하는 밀봉체로 이루어지고, 상기 밀봉체의 이면에서 현수리드 노출부와 리드 노출부와의 간격이 리드 노출부끼리의 간격과 같던지 또는 그 이상인 것에 의해, 현수리드(1e)를 외부단자로서 이용할 수 있으며, 그라운드와 전원 전위의 안정화를 도모할 수 있다.
리드 프레임, 현수리드, 굴곡부, 단차면, 밀봉체, 아일랜드, 금형몰드

Description

반도체장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
도1은 본 발명의 실시형태1의 반도체장치(QFN)의 구조의 일예를 나타내는 평면도,
도2는 도1에 나타내는 QFN의 구조의 일예를 나타내는 측면도,
도3은 도1에 나타내는 QFN의 구조의 일예를 나타내는 저면도,
도4는 도1에 나타내는 QFN을 도8에 나타내는 A-A선에 따라 절단한 단면의 구조의 일예를 나타내는 단면도,
도5는 도1에 나타내는 QFN을 도8에 나타내는 B-B선에 따라 절단한 단면의 구조의 일예를 나타내는 단면도,
도6은 도1에 나타내는 QFN에 조립되는 로직칩의 회로의 구성의 일예를 나타내는 회로블럭도,
도7은 도1에 나타내는 QFN의 조립에 이용되는 리드 프레임의 구조의 일예를 나타내는 부분평면도,
도8은 도1에 나타내는 QFN의 조립에서의 다이본딩 후의 구조의 일예를 나타내는 부분평면도,
도9는 도1에 나타내는 QFN의 조립에서의 와이어 본딩 후의 구조의 일예를 나 타내는 부분평면도,
도10은 도1에 나타내는 QFN의 조립에서의 수지몰딩시의 금형 글램프 구조의 일예를 나타내는 부분단면도,
도11은 도1에 나타내는 QFN의 리드 절단 후의 구조의 일예를 나타내는 부분단면도,
도12는 도1에 나타내는 QFN이 실장되는 실장기판의 단자배열의 일예를 나타내는 부분평면도,
도13은 도1에 나타내는 QFN의 실장기판으로의 실장구조의 일예를 리드 위치에서 절단하여 나타내는 부분단면도,
도14는 도1에 나타내는 QFN의 실장기판으로의 실장구조의 일예를 현수리드 위치에서 절단하여 나타내는 부분단면도,
도15는 본 발명의 실시형태2의 반도체장치(QFN)를 도16에 나타내는 C부에서 절단하여 그 단면의 구조의 일예를 나타내는 부분단면도,
도16은 도15에 나타내는 QFN의 조립에서의 와이어 본딩 후의 구조의 일예를 나타내는 부분평면도,
도17은 도15에 나타내는 QFN의 구조의 일예를 나타내는 저면도,
도18은 도15에 나타내는 QFN이 실장되는 실장기판의 단자배열의 일예를 나타내는 부분평면도,
도19는 도15에 나타내는 QFN의 실장기판으로의 실장구조의 일예를 리드 위치에서 절단하여 나타내는 부분단면도,
도20은 도15에 나타내는 QFN의 실장기판으로의 실장구조의 일예를 현수리드 위치에서 절단하여 나타내는 부분단면도,
도21은 본 발명의 실시형태3의 반도체장치(QFN)를 도22에 나타내는 D부에서 절단하여 그 단면의 구조의 일예를 나타내는 부분단면도,
도22는 도21에 나타내는 QFN의 조립에서의 와이어 본딩 후의 구조의 일예를 나타내는 부분평면도,
도23은 도22에 나타내는 반도체칩의 더블사이즈 패드의 구조의 일예를 나타내는 확대 부분평면도,
도24는 도21에 나타내는 QFN의 구조의 일예를 나타내는 저면도,
도25는 도21에 나타내는 QFN이 실장되는 실장기판의 단자배열의 일예를 나타내는 부분평면도,
도26은 도21에 나타내는 QFN의 실장기판으로의 실장구조의 일예를 리드 위치에서 절단하여 나타내는 부분단면도,
도27은 도21에 나타내는 QFN의 실장기판으로의 실장구조의 일예를 현수리드 위치에서 절단하여 나타내는 부분단면도,
도28은 본 발명의 실시형태4의 반도체장치(QFN)를 도30에 나타내는 E-E선에 따라 절단한 단면의 구조의 일예를 나타내는 부분단면도,
도29는 도28에 나타내는 QFN을 도30에 나타내는 F-F선에 따라 절단한 단면의 구조의 일예를 나타내는 부분단면도,
도30은 도28에 나타내는 QFN의 조립에서의 다이본딩 후의 구조의 일예를 나 타내는 부분평면도이다.
(보호의 설명)
1 리드 프레임
1a 리드
1b 탭
1c 칩 지지면
1d 이면
1e 현수리드
1f 바리드(bar lead)(공통 리두부)
1g 노치부
1h 아일랜드(공통 리드부)
1i 리드 노출부(일부)
1j 굴곡부
1k 본딩면
1l 현수리드 노출부(일부)
1m 와이어 피(被)접합부
1n 단차면
2 반도체칩
2a 패드(전극)
2b 주면
2c 이면
2d 더블사이즈 패드(전극)
2e 절연막
2f 저저항 배선(중계배선)
2g 입력부
2h 출력부
2i 로직회로
3 밀봉체
3a 이면(실장면)
4a 제1의 와이어
4b 제2의 와이어
4c 제3의 와이어
5 QFN(반도체장치)
6 그라운드 단자
7 필름재
8 몰드라인
9 몰드금형
9a 상형(제1금형)
9b 하형(제2금형)
9c 캐비티
10 실장기판
10a 기판측 단자
11 땜납 접속부
본 발명은, 반도체 제조기술에 관한 것으로, 특히 반도체장치의 전기적 특성의 향상에 적용하는 유용한 기술에 관한 것이다.
반도체 패키지(반도체장치)에서는, 종래 리플로우 크랙의 문제가 인식되어, 그 해결방법으로서 탭(tab)(칩 탑재부)의 크기를 반도체칩보다도 작게 하는 소(小)탭구조가 고안되었으며, 그 일예로서 소탭구조의 QFP(Quad Flat Package)가 알려져 있다.
또, 소탭구조의 반도체 패키지에 있어서, 고주파 대응 등의 전기적 특성의 향상을 위해, 그라운드/전원 전위의 안정화가 요구되었으며, 예를 들어 일본특허공개 평11-168169호 공보에 그 기술이 개시되어 있다.
상기 일본특허공개 평11-168169호 공보에는, 소탭구조의 QFP에서 탭(tab) 현수리드(suspending lead)에 의해 지지된 그라운드/전원 접속부를 설치하여, 반도체칩의 패드(전극)와 이 그라운드/전원 접속부를 와이어로 접속함으로써 패드 레이아웃 상의 제약을 없앰과 동시에, 그라운드/전원 전위의 안정성을 향상시키는 기술이 기재되어 있다.
그런데, QFP에서는 탭 현수리드는 밀봉체의 실장면에 노출하지 않기 때문에, 외부단자로서 탭 현수리드를 사용할 수 없다.
따라서, 그라운드/전원 핀으로서는 아웃터(outer) 리드를 사용하는 것이 필수가 된다.
그 결과, 다수의 아웃터 리드 중 몇개는 그라운드/전원 핀으로서 사용하지 않으면 안되고, 신호용의 핀수가 적어지게 된다는 것이 문제가 된다.
최근, 반도체 패키지의 기능향상의 목적으로 다(多)핀화 경향이 강하기 때문에, 특히 다핀의 반도체 패키지에서는 신호용의 핀수가 적어지게 된다는 것은 큰 문제가 되며, 더불어 그라운드/전원 전위의 안정화를 도모하는 것도 큰 과제로 되어 있다.
본 발명의 목적은, 신호용의 핀수를 줄이지 않고 그라운드/전원 전위의 안정화를 도모하는 반도체장치 및 그 제조방법을 제공하는데 있다.
본 발명의 그 밖의 목적은, 전기적 특성의 향상을 도모하는 반도체장치 및 그 제조방법을 제공하는데 있다.
본 발명의 상기 및 그 밖의 목적과 신규한 특징은 본 명세서의 기술 및 첨부도면에서 명확하게 될 것이다.
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단하게 설명하면 이하와 같다.
본 발명은 반도체소자 및 복수의 전극을 가지는 반도체칩과, 반도체칩의 주위에 배치된 복수의 리드와, 반도체칩의 주면보다 작고 또 반도체칩의 이면과 접합하는 탭과, 탭과 연결하고 또 탭과 단차를 이루도록 굴곡부가 형성된 복수의 현수리드와, 현수리드와 연결하고 또 반도체칩의 외측에 적어도 그 일부가 배치된 공통 리드부와, 반도체칩의 복수의 전극과 복수의 리드를 각각에 전기적으로 접속하는 복수의 제1의 와이어와, 반도체칩의 전극과 상기 공통 리드부를 전기적으로 접속하는 제2의 와이어와, 반도체칩, 상기 제1과 제2의 와이어, 상기 탭 및 상기 공통 리드부를 수지밀봉하는 밀봉체를 가지고, 복수의 리드 및 현수리드의 각각은 상기 밀봉체의 실장면에 그 일부를 노출하고 있으며, 상기 실장면에서의 현수리드 노출부와 이것에 인접하는 리드 노출부와의 간격이 인접하는 리드 노출부끼리의 간격 이상이다.
또, 본 발명은 반도체칩의 주면보다 작은 탭과, 복수의 리드와, 상기 탭과 연결하는 복수의 현수리드와, 상기 현수리드에 연결하는 공통 리드부를 가지는 리드 프레임을 준비하는 공정과, 복수의 전극이 형성된 반도체칩과 상기 탭을 접착재를 통해서 접착하는 공정과, 반도체칩의 전극과 이것에 대응하는 상기 리드 프레임의 상기 공통 리드부를 제2의 와이어에 의해 전기적으로 접속하는 공정과, 반도체칩의 전극과 이것에 대응하는 상기 리드 프레임의 상기 리드를 제1의 와이어에 의해 전기적으로 접속하는 공정과, 리드 프레임의 현수리드를 몰드금형의 제1금형과 제2금형 사이에 놓여진 상태에서, 상기 복수의 리드 및 상기 현수리드 각각의 일부가 밀봉체의 실장면에 노출하도록 상기 반도체칩, 상기 제1 및 제2의 와이어, 상기 탭 및 공통 리드부를 수지밀봉하는 공정과, 복수의 리드 및 현수리드를 상기 리드 프레임에서 분리하는 공정을 가지는 것이다.
(발명의 실시형태)
이하의 실시형태에서는 특히 필요한 때 이외는 동일 또는 동일한 부분의 설명을 원칙적으로 반복하지 않는다.
또, 이하의 실시형태에서는 편의상 그 필요가 있을 때, 복수의 섹션 또는 실시형태로 분할하여 설명하지만, 특히 명시한 경우를 제외하고, 그들은 서로 관계없는 것이 아니라, 한쪽은 다른쪽의 일부 또는 전부의 변형예, 상세, 보충설명 등의 관계이다.
또한, 이하의 실시형태에 있어서, 요소의 수 등(개수, 수치, 량, 범위 등을 포함한다)을 언급하는 경우, 특히 명시한 경우 및 원리적으로 명백하게 특정의 수에 한정되는 경우를 제외하고, 그 특정의 수에 한정되는 것이 아니라, 특정의 수 이상이라도 이하라도 되는 것으로 한다.
또, 이하의 실시형태에 있어서, 그 구성요소(요소 스텝 등을 포함한다)는 특히 명시한 경우 및 원리적으로 명백하게 필수라고 생각되는 경우 등을 제외하고, 반드시 필수의 것이 아닌것은 말할 필요도 없다.
마찬가지로, 이하의 실시형태에 있어서, 구성요소 등의 형상, 위치관계 등을 언급할 때는 특히 명시한 경우 및 원리적으로 명백하게 그렇치 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사하는 것 등을 포함하는 것으로 한다. 이와 같은 것은 상기 수치 및 범위에 대해서도 마찬가지이다.
이하, 본 발명의 실시형태를 도면에 의거하여 상세하게 설명한다. 또한, 실시형태를 설명하기 위한 전 도면에 있어서, 동일의 기능을 가지는 부재에는 동일부호를 붙이고, 그 반복의 설명은 생략한다.
(실시형태 1)
도1은 본 발명의 실시형태1의 반도체장치(QFN)의 구조의 일예를 나타내는 평면도, 도2는 도1에 나타내는 QFN의 구조의 일예를 나타내는 측면도, 도3은 도1에 나타내는 QFN의 구조의 일예를 나타내는 저면도, 도4는 도1에 나타내는 QFN을 도8에 나타내는 A-A선에 따라 절단한 단면의 구조의 일예를 나타내는 단면도, 도5는 도1에 나타내는 QFN을 도8에 나타내는 B-B선에 따라 절단한 단면의 구조의 일예를 나타내는 단면도, 도6은 도1에 나타내는 QFN에 조립되는 로직칩의 회로의 구성의 일예를 나타내는 회로블럭도, 도7은 도1에 나타내는 QFN의 조립에 이용되는 리드 프레임의 구조의 일예를 나타내는 부분평면도, 도8은 도1에 나타내는 QFN의 조립에서의 다이본딩 후의 구조의 일예를 나타내는 부분평면도, 도9는 도1에 나타내는 QFN의 조립에서의 와이어 본딩 후의 구조의 일예를 나타내는 부분평면도, 도10은 도1에 나타내는 QFN의 조립에서의 수지몰딩시의 금형 글램프 구조의 일예를 나타내는 부분단면도, 도11은 도1에 나타내는 QFN의 리드 절단 후의 구조의 일예를 나타내는 부분단면도, 도12는 도1에 나타내는 QFN이 실장되는 실장기판의 단자배열의 일예를 나타내는 부분평면도, 도13은 도1에 나타내는 QFN의 실장기판으로의 실장구조의 일예를 리드 위치에서 절단하여 나타내는 부분단면도, 도14는 도1에 나타내는 QFN의 실장기판으로의 실장구조의 일예를 현수리드 위치에서 절단하여 나타내는 부 분단면도이다.
본 실시형태1의 반도체장치는, 소형 또 박형이며, 또한 수지밀봉체이고, 또 논리드(non-lead)형의 반도체 패키지이며, 여기서는 상기 반도체장치의 일예로서 QFN(5)을 들어 설명한다.
또, QFN(5)은 도3에 나타내는 바와 같이, 복수의 외부단자인 리드(1a)의 일부가 리드 노출부(1i)로서 수지몰드에 의해 형성된 밀봉체(3)의 실장면(이후, 이 면을 이면(裏面)(3a)이라 한다)의 주연부에 나란히 노출하여 배치된 것이며, 각 리드(1a)는 밀봉체(3)에 매립된 인너리드와, 밀봉체(3)의 이면(3a)에 노출하는 아웃터 리드의 양자의 기능을 겸하고 있다.
또한, 반도체칩(2)이 탑재되는 탭(1b)은 그 크기가 반도체칩(2)의 주면(2b)보다 작고, 또 밀봉체(3)의 내부에 매립되어 노출하지 않는 구조의 것이다.
즉, 본 실시형태1의 QFN(5)은 소(小)탭이며, 또 탭 매립구조의 것이고, 또한 탭(1b)을 그 4개의 각부(角部)에서 지지하는 현수리드(1e)의 일부가 현수리드 노출부(1l)로서 밀봉체(3)의 이면(3a)의 4개의 각부에 각각 노출하고 있으며, 이 현수리드 노출부(1l)를 외부단자로서 활용하는 반도체 패키지이다.
도1 ~ 도5에 나타내는 QFN(5)의 상세의 구성에 대해서 설명하면, 반도체기판의 주면상에 형성된 복수의 반도체소자 및 복수의 본딩용의 패드(전극)(2a)을 가지는 반도체칩(2)과, 반도체칩(2)의 주위에 배치된 복수의 리드(1a)와, 반도체칩의 주면(2b)보다 작고, 또 반도체칩(2)의 이면(2c)과 다이본딩재를 통해서 접합하는 탭(1b)과, 탭(1b)과 연결하고, 또 탭(1b)과 단차를 이루도록 굴곡부(1j)가 형성된 4개의 현수리드(1e)와, 현수리드(1e)와 연결하고, 또 반도체칩(2)의 외측에 배치된 4개의 공통 리드부인 바리드(bar lead)(1f)와, 반도체칩(2)의 복수의 패드(2a)와 복수의 리드(1a)를 각각에 전기적으로 접속하는 제1의 와이어(4a)와, 반도체칩(2)의 패드(2a)와 바리드(1f)를 전기적으로 접속하는 제2의 와이어(4b)와, 반도체칩(2), 제1 및 제2의 와이어(4a, 4b), 탭(1b) 및 바리드(1f)를 수지밀봉하는 밀봉체(3)로 이루어진다.
또한, 복수의 리드(1a) 및 4개의 현수리드(1e)의 각각이 도3에 나타내는 바와 같이 밀봉체(3)의 이면(3a)에 일부 노출해 있으며, 그때 현수리드(1e)의 노출부인 현수리드 노출부(1l)와, 이 현수리드 노출부(1l)에 인접하는 리드(1a)의 노출부인 리드 노출부(1i)와의 간격(M)이 인접하는 리드 노출부(1i)끼리의 간격(L)과 같던지 또는 그 이상으로 되어 있다.
즉, 현수리드 노출부(1l)를 그라운드 단자 등의 외부단자로서 활용하기 위해, 현수리드 노출부(1l)와 이것에 인접하는 리드(1a)와의 간격(M)은 기판측 단자(10a)와의 접속의 관계상 충분히 설치할 필요가 있으며, 밀봉체(3)의 이면(3a)에서 간격(M) ≥ 간격(L)의 관계로 되어 있다.
따라서, 본 실시형태1의 QFN(5)이 실장되는 도12에 나타내는 실장기판(10)에서는 QFN(5)의 단자배열에 대응하여 설치된 기판측 단자(10a)에서 그 4개의 각부에도 각각 기판측 단자(10a)가 형성되어 있다.
이것에 의해, 본 실시형태1의 QFN(5)은 도13 및 도14에 나타내는 바와 같이, 그 실장기판(10)으로의 실장시의 현수리드(1e)를 외부단자로서 이용하여 각 리드(1a)와 함께 각각 실장기판(10)의 기판측 단자(10a)에 땜납 접속부(11)를 통해서 땜납 접속하는 것이 가능하게 된다.
즉, 현수리드 노출부(1l)와 리드 노출부(1i)의 피치를 리드(1a)끼리의 피치와 동일하던지 그 이상으로 함으로써, 현수리드(1e)를 외부단자로서 이용하는 것을 가능하게 한 것이다.
또한, 본 실시형태1의 QFN(5)에서는 1변의 리드(1a)의 갯수가 각부의 현수리드(1e)를 제외하고 각 10개이다. 단, 리드(1a)의 갯수는 10개로 한정되는 것은 아니다.
또, 본 실시형태1의 QFN(5)은 소탭구조의 반도체 패키지에서 고주파 대응 등을 위해 그라운드와 전원의 강화를 도모하는 것이지만, 그때 소탭구조에서는 반도체칩(2)의 그라운드와 전원의 패드(2a)와 탭(1b)을 직접 와이어로 접속할 수(이와 같은 와이어 접속을 다운본딩라고 말한다) 없기 때문에, 현수리드(1e)와 연결한 바리드(1f)를 반도체칩(2)의 외측에 배치하고, 이 바리드(1f)와 반도체칩(2)의 그라운드와 전원의 패드(2a)를 와이어로 접속함과 동시에, 그라운드와 전원으로서 동 전위로 된 4개의 현수리드(1e)를 패키지 실장시에 외부단자로서 실장기판(10)에 전기적으로 접속하는 것에 의해, 그라운드와 전원의 강화를 도모하는 것이다.
즉, 바리드(1f)는 다운본딩용의 공통 리드부이다.
여기서, 도6은 로직칩의 회로의 블럭구성의 일예를 나타낸 것이다. 일반적으로 입력부(2g)와 로직회로(2i)로의 전원공급에서는 전류는 작지만, 출력부(2h)에는 버퍼회로가 형성되어 있어 큰 전류가 흐르는 경우가 있다. 이와 같은 경우, 칩내 배선에 의해 그라운드와 전원라인을 공통화하려고 하면, 배선의 저항을 무시할 수 없으며, 각 회로의 전위가 불안정한 상태로 되어, 동작특성에 지장을 미치는 경우가 있다.
따라서, 도6에 나타내는 바와 같이, 출력부(2h)의 그라운드 단자(6)로의 접속을 복수(예컨대, I/O4핀마다)로 분할하거나, 입력부(2g)와 로직회로(2i)의 그라운드 단자(6)로의 접속을 각각 독립적으로 하여, 복수의 그라운드용과 전원용의 패드(2a)를 인출하여 리드 프레임 상에 그라운드 접속함으로써, 그라운드 전위의 공통화를 도모할 수 있으며, 그 결과, 그라운드와 전원의 안정화를 도모할 수 있다.
그래서, 본 실시형태1의 소탭구조의 QFN(5)에서는, 예컨대 도6에 나타내는 바와 같은 로직칩을 탑재할 때, 반도체칩(2)의 복수의 그라운드용과 전원용의 패드(2a)를 바리드(1f)와 제2의 와이어(4b)에 의해 접속함으로써, 탭(1b), 현수리드(1e) 및 바리드(1f)를 그라운드 전위로서 공통화시킬 수 있다.
또한, 실장기판(10)으로의 실장시에 현수리드(1e)를 외부단자로서 이용하여 실장기판(10)의 기판측 단자(10a)에 땜납 접속하는 것이 가능하므로, 현수리드(1e)를 그라운드 단자로 하고, 이 그라운드 단자를 통해서 실장기판(10)과 그라운드 접속을 행할 수 있으며, 이것에 의해, 소탭구조의 QFN(5)의 그라운드와 전원의 강화를 도모하여 안정화시킬 수 있다.
또, 현수리드(1e)를 외부단자로서 이용하는 것이 가능하므로, 신호용의 핀수를 줄이지 않고 그라운드와 전원 전위의 안정화를 도모할 수 있다. 이와 같은 것은, 그라운드와 전원용 단자의 저감에도 연결되므로, 외부단자 수를 줄일 수도 있 으며, 특히 다(多)핀의 QFN(5)에 있어서는 상당히 효과적이다.
또, 소탭구조의 QFN(5)에서 그라운드와 전원 전위의 안정화를 도모할 수 있으므로, QFN(5)의 전기적 특성의 향상을 도모할 수 있다.
또한, 본 실시형태1의 QFN(5)에서는, 공통 리드부인 바리드(1f)는 4개의 현수리드(1e) 중, 도7에 나타내는 바와 같이, 탭(1b)과 리드열과의 사이의 영역에서 인접한 현수리드(1e)끼리를 다리를 놓는 형상으로 연재하여 연결하고 있으며, 이것에 의해, 각 바리드(1f)는 반도체칩(2)과 리드(1a)열과의 사이에 배치되고, 또 이 리드(1a)열과 반도체칩(2)의 일변에 대해서 거의 평행을 이루도록 설치되어 있다.
이것에 의해, 도4와 도9에 나타내는 바와 같이, 반도체칩(2)의 그라운드와 전원의 패드(2a)와 바리드(1f)를 제2의 와이어(4b)에 의해 전기적으로 접속할 수 있다.
그때, 4개의 바리드(1f)의 각각이 반도체칩(2)의 대응하는 각 변에 대해 다리를 놓는 형상으로 연재하고 있으므로, 반도체칩(2)의 4개의 변의 어느 위치에서도 임의의 방향으로 필요 수의 그라운드와 전원의 와이어를 접속할 수 있으며, 칩 설계에서의 패드 레이아웃시에, 그라운드와 전원의 패드(2a)를 패드열의 각부와 중앙부 등의 어느 개소에 대해서도 배치 가능하게 되어, 그라운드와 전원패드의 배치 자유도를 향상할 수 있다.
또, 본 실시형태1의 QFN(5)에서는 도4에 나타내는 바와 같이, 바리드(1f)는 탭(1b)과 같은 높이로 배치되어 있지만, 리드(1a)의 와이어 피(被)접합부(1m)는 바리드(1f)보다 밀봉체(3)의 이면(3a)에서 먼 위치에 배치되어 있다.
즉, 각 리드(1a)는 밀봉체(3)의 이면(3a)에 노출하는 리드 노출부(1i)를 가짐과 동시에, 위쪽(밀봉체(3)의 이면(3a)에서 멀어지는 방향)으로의 굽힘성형인 굴곡부(1j)가 형성되며, 이것에 의해, 각 리드(1a)의 와이어 피접합부(1m)는 바리드(1f)보다 높은 위치에 배치되어 있다.
그 결과, 와이어 본딩을 행했을 때에, 도4에 나타내는 바와 같이 제1의 와이어(4a)와 제2의 와이어(4b)에서 그 루프(loop) 높이로 차를 둘 수 있다.
이것에 의해, 제1의 와이어(4a)와 제2의 와이어(4b)가 쇼트하는 것을 방지할 수 있다. 또한 QFN(5)이 다핀이고, 패드(2a)의 피치가 파인 피치(좁은 패드 피치)인 경우, 루프 높이로 차를 두는 것은 상당히 유효하다.
또, 각 리드(1a)의 와이어 피접합부(1m)가 바리드(1f)보다 높은 위치에 배치되어 있는 것에 의해, 비교적 큰 반도체칩(2)을 탑재했을 때에, 제1의 와이어(4a)를 낮은 위치까지 낮추지 않아도 되므로, 제1의 와이어(4a)를 본딩하기 쉽게 할 수 있다.
또한, 바리드(1f)는 탭(1b)과 같은 높이이므로, 각 리드(1a)는 탭(1b)보다도 높은 위치에 배치되어 있다.
또, QFN(5)은 탭(1b)이 밀봉체(3)의 내부에 매립된 탭 매립구조이다. 즉, 도5에 나타내는 바와 같이, 탭을 올리기 위한 굽힙성형인 굴곡부(1j)가 현수리드(1e)에도 형성되어 있으므로, 탭(1b)의 칩 지지면(1c)과 이것에 연결된 현수리드(1e)의 단차면(1n)에는 단차가 설치되어 있으며, 이것에 의해 수지몰딩시에 탭(1b)의 이면(1d)측에도 밀봉용 수지가 주위에 스며들기 때문에, 밀봉체(3) 내에 탭(1b)이 매립된다.
또한, 도4 및 도5에 나타내는 바와 같이, 현수리드(1e)의 굴곡부(1j)보다도 리드(1a)의 굴곡부(1j)의 굽힙량의 쪽이 크기 때문에, 각 리드(1a)는 탭(1b)과 바리드(1f) 및 현수리드(1e)보다 높은 위치에 배치되어 있다.
또, 도7에 나타내는 바와 같이, 탭(1b)에는 그 4변의 주연부에 따라 슬릿형상의 노치부(1g)가 형성되어 있으며, 수지몰딩시에 노치부(1g)의 내부에 밀봉용 수지를 삽입시켜 밀봉용 수지와 탭(1b)의 접합력을 높일 수 있다.
또한, 반도체칩(2)은 탭(1b)의 칩 지지면(1c)에 접착재 등의 다이본딩재를 통해서 고착되어 있다.
또, 제1의 와이어(4a) 및 제2의 와이어(4b)는 예컨대 금선(金線) 등이다.
또, 밀봉체(3)는 몰드방법에 의한 수지밀봉에 의해 형성되며, 그때 이용되는 밀봉용 수지는 예컨대 열경화성의 에폭시 수지 등이다.
또, 밀봉체(3)의 이면(3a)의 주연부에 노출하는 각 리드(1a)의 리드 노출부(1i)에는 패키지 실장시의 땜납 접속용의 땜납 도금층이 형성되어 있다.
또한, 땜납 도금층 대신에, 파라디움(Pd) 도금층 등을 형성해도 좋다.
다음에, 본 실시형태1의 QFN(5)의 제조방법에 대해서 설명한다.
먼저, 탑재되는 반도체칩(2)의 주면(2b)보다 작은 탭(1b)과, 탭(1b)의 주위에 배치된 복수의 리드(1a)와, 탭(1b)과 연결하는 4개의 현수리드(1e)와, 현수리드(1e)에 연결하는 공통 리드부인 바리드(1f)를 가지는 도7에 나타내는 리드 프레임(1)을 준비한다.
또, 리드 프레임(1)은 탭을 올리는 구조의 것이다. 즉, 탭(1b)을 지지하는 현수리드(1e)에 굴곡부(1j)가 형성되어 탭을 올리는 구조로 되어 있는 것이다.
또, 각 리드(1a)에도 굴곡부(1j)가 형성되어 있으며, 그때 각 리드(1a)의 와이어 피접합부(1m)의 높이는 탭(1b)과 바리드(1f)보다 높은 위치로 되어 있다.
또한, 도7에 나타내는 리드 프레임(1)은 복수의 QFN(5)을 묶음으로 조립하여 가능한 다수개를 취하는 프레임에 있어서, 1개의 QFN(5)에 상당하는 패키지 영역만을 나타낸 것이며, 그때 리드 프레임(1)은 예컨대 상기 패키지 영역이 1열로 복수 배치된 것이라도 좋으며, 또 복수열×복수행으로 매트릭스 배치된 것이라도 좋다.
또한, 도7에 나타내는 일점쇄선은 몰드 후의 몰드라인(8)을 나타내는 것이다.
한편, 주면(2b)에 반도체 집적회로가 형성된 반도체칩(2)을 준비한다.
그후, 복수의 패드(2a)가 형성된 반도체칩(2)과 탭(1b)을 다이본딩재 등의 접착재를 통해서 접착한다.
즉, 탭(1b)의 칩 지지면(1c)에 상기 접착재를 도포하고, 그곳에 반도체칩(2)을 배치한 후, 반도체칩(2)의 이면(2c)과 탭(1b)의 칩 지지면(1c)을 접합하는 도8에 나타내는 다이본딩을 행한다.
그후, 반도체칩(2)의 그라운드와 전원의 패드(2a)와 그것에 대응하는 리드 프레임(1)의 바리드(1f)를 제2의 와이어(4b)에 의해 전기적으로 접속함과 동시에, 반도체칩(2)의 신호 등의 패드(2a)와 이것에 대응하는 리드 프레임(1)의 리드(1a)의 본딩면(1k)을 제1의 와이어(4a)에 의해 전기적으로 접속하는 도9에 나타내는 와 이어 본딩을 행한다.
그때, 도4에 나타내는 바와 같이, 각 리드(1a)의 와이어 피접합부(1m)의 높이가 바리드(1f)보다 높은 위치로 되어 있으므로, 제1의 와이어(4a)의 와이어 루프를 제2의 와이어(4b)의 와이어 루프보다 높게 하여 와이어 본딩을 행한다. 제1의 와이어(4a)의 와이어 루프를 제2의 와이어(4b)의 와이어 루프보다 높게 하는 것에 의해, 양 와이어 사이의 접촉에 의한 쇼트의 발생을 막을 수 있다.
그후, 수지몰딩에 의한 반도체칩(2)의 수지밀봉을 행한다.
그때, 도10에 나타내는 바와 같이, 한쌍을 이루는 상형(제1금형)(9a)과 하형(제2금형)(9b)으로 이루어지는 몰드금형(9)을 이용하여, 하형(9b) 위에 도9에 나타내는 와이어 본딩이 끝난 리드 프레임(1)을 시트형상의 필름재(7)를 통해 배치하고, 그후 상형(9a)의 캐비티(9c)에 의해 반도체칩(2), 제1의 와이어(4a), 제2의 와이어(4b), 탭(1b) 및 바리드(1f)를 덮어 리드 프레임(1)을 상형(9a)과 하형(9b)으로 틀맞춤 한다.
틀을 맞붙일 때, 상형(9a)과 하형(9b)에서 리드 프레임(1)의 현수리드(1e)를 필름재(7)를 통해 사이에 끼우고, 이 상태에서 캐비티(9c) 내에 밀봉용 수지를 공급하여 수지밀봉을 행한다.
그때, 도3에 나타내는 바와 같이, 복수의 리드(1a) 각각의 리드 노출부(일부)(1i)가 밀봉체(3)의 이면(3a)의 주연부에 노출함과 동시에, 현수리드(1e)의 노출부인 현수리드 노출부(일부)(1l)가 밀봉체(3)의 이면(3a)의 4개의 각부 각각에 노출하도록 수지밀봉한다.
또한, 본 실시형태의 몰드는 몰드금형(9)의 상형(9a)에만 캐비티(9c)가 형성되어 있으므로, 편면(片面)몰드가 된다.
수지몰딩 종료후, 각 리드(1a) 및 현수리드(1e)를 리드 프레임(1)에서 절단 분리하는 리드 절단(개편화)을 행한다.
그때, 각 리드(1a) 및 현수리드(1e)를 도7의 일점쇄선으로 나타내는 몰드라인(8)의 아주 조금 외측으로 절단하여, 도11에 나타내는 구조로 한다.
그 결과, 도1 ~ 도3에 나타내는 탭 매립구조의 QFN(5)이 완성된다.
(실시형태 2)
도15는 본 발명의 실시형태2의 반도체장치(QFN)를 도16에 나타내는 C부에서 절단하여 그 단면의 구조의 일예를 나타내는 부분단면도, 도16은 도15에 나타내는 QFN의 조립에서의 와이어 본딩 후의 구조의 일예를 나타내는 부분평면도, 도17은 도15에 나타내는 QFN의 구조의 일예를 나타내는 저면도, 도18은 도15에 나타내는 QFN이 실장되는 실장기판의 단자배열의 일예를 나타내는 부분평면도, 도19는 도15에 나타내는 QFN의 실장기판으로의 실장구조의 일예를 리드 위치에서 절단하여 나타내는 부분단면도, 도20은 도15에 나타내는 QFN의 실장기판으로의 실장구조의 일예를 현수리드 위치에서 절단하여 나타내는 부분단면도이다.
본 실시형태2의 QFN(5)은 실시형태1의 QFN(5)과 거의 같은 구조의 것이지만, 실시형태1의 QFN(5)과의 상위점은 밀봉체(3)의 이면(3a)에 노출한 복수의 리드(1a)와 4개의 현수리드(1e)에 있어서, 현수리드(1e)의 노출부인 현수리드 노출부(1l)와 리드(1a)의 노출부인 리드 노출부(1i)에서 도3에 나타내는 리드 노출부(1i)와 현수 리드 노출부(1l)과의 간격(M)이 인접하는 리드 노출부(1i)끼리의 간격(L)보다 작게 되어 있는 것이며, 또 각부에서의 현수리드 노출부(1l)의 양측에 배치된 리드(1a)사이끼리의 간격(N)은 상기 간격(L)보다도 크게 되어 있다.
즉, 밀봉체(3)의 이면(3a)에서, 도17에 나타내는 바와 같이 간격(M) < 간격(L) < 간격(N)의 관계로 되어 있으며, 밀봉체(3)의 4개의 각부에 배치된 현수리드 노출부(1l)를 외부단자로서 이용하지 않는 경우의 구조이다.
이 경우에도, 도15, 도16에 나타내는 바와 같이, 다운본딩용의 공통 리드부인 바리드(1f)는 4개의 현수리드(1e) 중, 인접한 현수리드(1e)끼리를 다리를 놓는 형상으로 연재하여 연결하고 있으며, 또한 반도체칩(2)과 리드(1a)열과의 사이에 배치되고, 또 이 리드(1a)열과 반도체칩(2)의 일변에 대해 거의 평행을 이루도록 설치되어 있다.
이것에 의해, 반도체칩(2)의 그라운드와 전원의 패드(2a)와 바리드(1f)를 제2의 와이어(4b)에 의해 전기적으로 접속할 수 있으며, 또 바리드(1f)와 각 리드(1a)를 제3의 와이어(4c)에 의해 접속할 수 있다.
또, 현수리드 노출부(1l)를 외부단자로서 활용하지 않으므로, 각부 근방의 리드(1a)를 현수리드(1e)에 근접하여 설치하는 것이 가능하게 되며, 도17에 나타내는 간격(M)을 작게 할 수 있다.
따라서, 본 실시형태2의 QFN(5)에서는 1변에 설치되는 리드(1a)의 갯수를 증가시킬 수 있다. 예컨대 도16, 도17에 나타내는 바와 같이, 1변의 리드(1a)의 갯수를 12개로 할 수 있으며, 실시형태1의 QFN(5)과 비교하여 각 변에서 2개씩 리드(1a)의 갯수를 증가시킬 수 있다.
또한, 현수리드 노출부(1l)를 외부단자로서 활용하지 않으므로, 이 QFN(5)이 실장되는 도18에 나타내는 실장기판(10)의 기판측 단자(10a)의 배열에서는 4개의 각부에는 기판측 단자(10a)가 설치되어 있지 않다.
그래서, 이 QFN(5)을 실장기판(10)에 실장했을 때에는, 리드(1a)는 도19에 나타내는 바와 같이 땜납 접속부(11)를 통해서 땜납 접속되며, 한편 현수리드 노출부(1l)는 도20에 나타내는 바와 같이 땜납 접속은 되어 있지 않다.
또, 각부에 노출한 현수리드 노출부(1l)의 양측에 인접하여 배치되는 리드(1a)끼리의 간격(N)은 이면(3a)의 각 변에 따라 배열된 복수의 리드(1a)에서의, 인접하는 리드 노출부(1i)끼리의 간격(L)보다도 크게 하는 것으로, 땜납을 용융시켜 리드(1a)와 기판측 단자(10a)를 접속시키는 실장공정시에, 땜납리크에 의한 불량의 발생을 미연에 방지할 수 있는 효과를 가진다.
본 실시형태2의 QFN(5)에서는 현수리드(1e)를 외부단자로서 이용하지 않으므로, 도16의 C부에 나타내는 바와 같이 바리드(1f)와 소망의 리드(1a)를 제3의 와이어(4c)에 의해 접속함으로써, 공통 리드부인 바리드(1f)의 그라운드와 전원의 전위를 제3의 와이어(4c)를 통해서 접속한 리드(1a)에 떨어뜨릴 수 있으며, 이 리드(1a)를 실장기판(10)에 그라운드 접속하는 것에 의해, 본 실시형태2의 소탭구조의 QFN(5)에서도 그라운드와 전원의 강화를 도모할 수 있다.
또, 반도체칩(2)의 복수의 그라운드와 전원의 패드(2a)를 바리드(1f)를 통해서 1개의 리드(1a)에 접속 가능하므로, 신호용의 핀수를 그다지 줄이지 않고 그라 운드/전원 전위의 안정화를 도모할 수 있으며, 따라서 다핀의 QFN(5)이라도 전기적 특성의 향상을 도모할 수 있다.
(실시형태 3)
도21은 본 발명의 실시형태3의 반도체장치(QFN)를 도22에 나타내는 D부에서 절단하여 그 단면의 구조의 일예를 나타내는 부분단면도, 도22는 도21에 나타내는 QFN의 조립에서의 와이어 본딩 후의 구조의 일예를 나타내는 부분평면도, 도23은 도22에 나타내는 반도체칩의 더블사이즈 패드의 구조의 일예를 나타내는 확대 부분평면도, 도24는 도21에 나타내는 QFN의 구조의 일예를 나타내는 저면도, 도25는 도21에 나타내는 QFN이 실장되는 실장기판의 단자배열의 일예를 나타내는 부분평면도, 도26은 도21에 나타내는 QFN의 실장기판으로의 실장구조의 일예를 리드 위치에서 절단하여 나타내는 부분단면도, 도27은 도21에 나타내는 QFN의 실장기판으로의 실장구조의 일예를 현수리드 위치에서 절단하여 나타내는 부분단면도이다.
본 실시형태3의 QFN(5)은 실시형태2의 QFN(5)과 거의 같은 구조의 것이며, 도3에 나타내는 리드 노출부(1i)와 현수리드 노출부(1l)와의 간격(M)이 인접하는 리드 노출부(1i)끼리의 간격(L)보다 작게 되어 있는 것이며, 또 각부에서의 현수리드 노출부(1l)의 양측에 배치된 리드(1a)사이끼리의 간격(N)은 상기 간격(L)보다도 크게 되어 있다.
즉, 도24에 나타내는 바와 같이, 간격(M) < 간격(L) < 간격(N)이며, 실시형태2의 QFN(5)과 마찬가지로 밀봉체(3)의 4개의 각부에 배치된 현수리드 노출부(1l)를 외부단자로서 이용하지 않는 경우의 구조이다.
그래서, 본 실시혀태의 QFN(5)에서는 바리드(1f)와 리드(1a)를 제3의 와이어(4c)로 접속하지 않고, 도22의 D부에 나타내는 바와 같이, 반도체칩(2)에, 저저항 배선(2f)으로 접속된 2개의 전극인 더블사이즈 패드(2d)를 설치(도23 참조)하며, 이 더블사이즈 패드(2d)에 제1의 와이어(4a)와 제2의 와이어(4b)를 접속하는 것이다.
이 더블사이즈 패드(2d)는 도23에 나타내는 바와 같이, 제1의 와이어(4a)와 제2의 와이어(4b)가 접속할 때의 볼 지름보다 폭이 넓은 중계배선인 저저항 배선(2f)에 의해 2개의 패드(2a)를 접속한 것이며, 이것에 의해 중계배선의 저항치를 낮추어 2개의 전극 사이를 접속할 수 있다. 그때, 저저항 배선(2f) 부분을 절연막(2e)에 의해 덮는 것에 의해, 미관상은 2개의 패드(2a)로 되어 있으며, 반도체칩(2)의 표면보호막을 형성할 때의 마스크 패턴은 증가시키지 않아도 된다.
또한, 본 실시형태3에서도, 도21, 도22에 나타내는 바와 같이, 다운본딩용의 공통 리드부인 바리드(1f)는 4개의 현수리드(1e) 중, 인접한 현수리드(1e)끼리를 다리가 놓여진 형상으로 연재하여 연결하고 있으며, 또한 반도체칩(2)과 리드(1a)열과의 사이에 배치되고, 또 이 리드(1a)열과 반도체칩(2)의 한변에 대해서 거의 평행을 이루도록 설치되어 있다.
이것에 의해, 반도체칩(2)의 그라운드와 전원의 더블사이즈 패드(2d)와 바리드(1f)를 제1의 와이어(4a)와 제2의 와이어(4b)에 의해 전기적으로 접속할 수 있다.
따라서, 본 실시형태3의 QFN(5)에서는 저저항 배선(2f)을 내부에 가지는 더 블사이즈 패드(2d)가 형성된 반도체칩(2)을 탑재하고, 더블사이즈 패드(2d) 중 한쪽의 전극에 제1의 와이어(4a)를 통해서 소망의 리드(1a)를 접속하며, 다른쪽의 전극에 제2의 와이어(4b)를 통해서 바리드(1f)를 접속하는 것에 의해, 반도체칩(2)의 복수의 그라운드와 전원의 패드(2a)를 바리드(1f) 및 더블사이즈 패드(2d)를 통해서 1개의 리드(1a)에 접속할 수 있다.
이것에 의해, 상기 리드(1a)를 실장기판(10)에 그라운드 접속하는 것에 의해, 본 실시형태3의 소탭구조의 QFN(5)에서도 그라운드와 전원의 강화를 도모할 수 있음과 동시에, 반도체칩(2)의 복수의 그라운드와 전원의 패드(2a)를 바리드(1f) 및 더블사이즈 패드(2d)를 통해서 1개의 리드(1a)에 접속 가능하므로, 신호용의 핀수를 그다지 줄이지 않고 그라운드/전원 전위의 안정화를 도모할 수 있다.
그 결과, 다핀의 QFN(5)이라도 전기적 특성의 향상을 도모할 수 있다.
또한, 현수리드 노출부(1l)를 외부단자로서 활용하지 않으므로, 각부 부근의 리드(1a)를 현수리드(1e)에 근접하여 설치하는 것이 가능하게 되며, 실시형태2와 마찬가지로, 도17에 나타내는 간격(M)을 작게 할 수 있다.
따라서, 본 실시형태2의 QFN(5)에서는 1변에 설치하는 리드(1a)의 갯수를 증가시킬 수 있다. 예컨대 도16, 도17에 나타내는 바와 같이, 1변의 리드(1a)의 갯수를 12개로 할 수 있으며. 실시형태1의 QFN(5)과 비교하여 각 변에 2개씩 리드(1a)의 갯수를 증가시킬 수 있다.
또, 실시형태2와 마찬가지로 현수리드 노출부(1l)를 외부단자로서 활용하지 않으므로, 이 QFN(5)이 실장되는 도18에 나타내는 실장기판(10)의 기판측 단자(10a)의 배열에서는, 4개의 각부에는 기판측 단자(10a)가 설치되어 있지 않다.
그래서, 이 QFN(5)을 실장기판(10)에 실장했을 때에는 리드(1a)는 도19에 나타내는 바와 같이 땜납 접속부(11)를 통해서 땜납 접속되고, 한편 현수리드 노출부(1l)는 도20에 나타내는 바와 같이 땜납 접속은 되어 있지 않다.
(실시형태 4)
도28은 본 발명의 실시형태4의 반도체장치(QFN)를 도30에 나타내는 E-E선에 따라 절단한 단면의 구조의 일예를 나타내는 부분단면도, 도29는 도28에 나타내는 QFN을 도30에 나타내는 F-F선에 따라 절단한 단면의 구조의 일예를 나타내는 부분단면도, 도30은 도28에 나타내는 QFN의 조립에서의 다이본딩 후의 구조의 일예를 나타내는 부분평면도이다.
도28, 도29에 나타내는 본 실시형태4의 QFN(5)은 다운본딩용의 공통 리드부가 바(bar) 형상의 것이 아니라, 각각의 현수리드(1e)에만 연결하는 아일랜드(1h)이다.
즉, 도30에 나타내는 바와 같이, 반도체칩(2)의 외측에 적어도 일부가 배치된 아일랜드(1h)가 각각의 현수리드(1e)에 설치되어 있으며, 여기서는 이 아일랜드(1h)가 원형의 경우를 나타내고 있다. 단, 아일랜드(1h)의 형상은 특히 한정되는 것이 아니라, 다운본딩이 가능하면, 다각형이라도 혹은 원형이라도 된다.
또한, 아일랜드(1h)는 모두 현수리드(1e)에 설치되지 않아도 되고, 특정의 현수리드(1e)에만 설치되어 있어도 된다.
도28에 나타내는 바와 같이, 각 패드(2a)와 이것에 대응하는 리드(1a)의 각 각은 제1의 와이어(4a)에 의해 접속되어 있음과 동시에, 도29에 나타내는 바와 같이, 그라운드와 전원 등의 패드(2a)가 제2의 와이어(4b)에 의해 아일랜드(1h)에 접속되고, 이것에 의해 탭(1b)을 통해서 그라운드와 전원을 공통전위로 할 수 있다.
따라서, 본 실시형태4의 QFN(5)에서는 그라운드와 전원의 패드(2a)를 그 근방의 아일랜드(1h)에 다운본딩하는 것에 의해, 반도체칩(2)의 복수의 그라운드와 전원의 패드(2a)를 아일랜드(1h) 및 탭(1b)을 통해서 공통화할 수 있다.
또한, 그라운드와 전원 등의 그 밖의 1개의 패드(2a)와 1개의 리드(1a)를 접속하고, 이 리드(1a)를 실장기판(10)(도25 참조)에 그라운드 접속하는 것에 의해, 본 실시형태4의 소탭구조의 QFN(5)에서도 그라운드와 전원의 강화를 도모할 수 있음과 동시에, 반도체칩(2)의 복수의 그라운드와 전원의 패드(2a)를 아일랜드(1h) 및 탭(1b)을 통해서 1개의 리드(1a)에 접속 가능하게 되기 때문에, 신호용의 핀수를 그다지 줄이지 않고 그라운드/전원 전위의 안정화를 도모할 수 있다.
그 결과, 다핀의 QFN(5)이라도 전기적 특성의 향상을 도모할 수 있다.
이상, 본 발명자에 의해 행해진 발명을 발명의 실시형태에 기초하여 구체적으로 설명했으나, 본 발명은 상기 발명의 실시형태에 한정되는 것이 아니라, 그 요지를 이탈하지 않는 범위에서 여러가지 변경 가능한 것은 말할 필요도 없다.
예컨대, 상기 실시형태 1 ~ 3에서는, 바리드(1f)가 반도체칩(2)의 4변 모두에 대응하여 4개 설치되어 있는 경우를 설명했으나, 반드시 반도체칩(2)의 4변 모두에 대응하여 설치되지 않아도 되고, 적어도 1변에 대응하여 설치되어 있으면 된다.
본원에서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면, 이하와 같다.
현수리드와 연결하고, 또 반도체칩의 외측에 적어도 그 일부가 배치된 공통 리드부가 설치되며, 이 공통 리드부에 와이어 본딩을 행하고, 또 현수리드 노출부와 이것에 인접하는 리드 노출부와의 간격이 인접하는 리드 노출부끼리의 간격 이상인 것에 의해, 현수리드를 외부단자로서 이용할 수 있으므로, 신호용의 핀수를 줄이지 않고 그라운드/전원 전위의 안정화를 도모하는 것이 가능하게 된다.

Claims (12)

  1. 반도체소자 및 복수의 전극을 가지는 반도체칩과,
    상기 반도체칩의 주위에 배치된 복수의 리드와,
    상기 반도체칩의 주면보다 작고, 상기 반도체칩의 이면과 접합하는 탭(tab)과,
    상기 탭과 연결하고, 상기 탭과 단차를 이루도록 굴곡부가 형성된 복수의 현수리드(suspending lead)와,
    상기 현수리드와 연결하고, 상기 반도체칩과 상기 복수의 리드와의 사이에 배치된 공통 리드부와,
    상기 반도체칩의 복수의 전극 중 제1전극과 상기 복수의 리드를 각각에 전기적으로 접속하는 복수의 제1의 와이어와,
    상기 반도체칩의 복수의 전극 중 제2전극과 상기 공통 리드부를 전기적으로 접속하는 제2의 와이어와,
    상기 반도체칩, 상기 제1과 제2의 와이어, 상기 탭 및 상기 공통 리드부를 수지밀봉하는 밀봉체를 가지고,
    상기 탭의 저면은 상기 밀봉체의 내부에 위치하고,
    상기 제1전극은 신호용 전극이며,
    상기 제2전극은 그라운드 전극이고,
    상기 복수의 리드 및 현수리드의 각각은 상기 밀봉체의 실장면에 그 일부를 노출하고 있으며, 상기 실장면에서의 현수리드 노출부와 이것에 인접하는 리드 노출부와의 간격이 인접하는 리드 노출부끼리의 간격 이상인 것을 특징으로 하는 반도체장치.
  2. 제 1 항에 있어서,
    각각에 상기 밀봉체의 각부(角部)에 향하는 4개의 상기 현수리드가 설치되어 있으며, 상기 공통 리드부는 인접한 현수리드끼리를 연결하고 있음과 동시에, 상기 반도체칩과 리드열과의 사이에 배치되어 있는 것을 특징으로 하는 반도체장치.
  3. 제 1 항에 있어서,
    상기 공통 리드부는 상기 탭과 같은 높이로 배치되어 있음과 동시에, 상기 리드의 와이어 피(被)접합부는 상기 공통 리드부보다 상기 밀봉체의 실장면에서 먼 위치에 배치되어 있는 것을 특징으로 하는 반도체장치.
  4. 제 1 항에 있어서,
    복수의 현수리드에 대해서, 각각의 현수리드에만 연결하는 상기 공통 리드부가 설치되어 있는 것을 특징으로 하는 반도체장치.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
KR20030032008A 2002-06-06 2003-05-20 반도체장치 및 그 제조방법 KR100961602B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002166156A JP3851845B2 (ja) 2002-06-06 2002-06-06 半導体装置
JPJP-P-2002-00166156 2002-06-06

Publications (2)

Publication Number Publication Date
KR20040014174A KR20040014174A (ko) 2004-02-14
KR100961602B1 true KR100961602B1 (ko) 2010-06-04

Family

ID=29706709

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20030032008A KR100961602B1 (ko) 2002-06-06 2003-05-20 반도체장치 및 그 제조방법

Country Status (4)

Country Link
US (2) US6774464B2 (ko)
JP (1) JP3851845B2 (ko)
KR (1) KR100961602B1 (ko)
TW (1) TWI306656B (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005191342A (ja) * 2003-12-26 2005-07-14 Renesas Technology Corp 半導体装置およびその製造方法
KR100751892B1 (ko) * 2004-08-06 2007-08-23 옵티멈 케어 인터내셔널 테크 인코포레이티드 리드프레임의 고밀도 리드선 배열구조
JP4624170B2 (ja) * 2005-04-25 2011-02-02 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7489022B2 (en) * 2005-08-02 2009-02-10 Viasat, Inc. Radio frequency over-molded leadframe package
TWI318443B (en) * 2006-07-12 2009-12-11 Chipmos Technologies Shanghai Ltd Chip package structure
US7847376B2 (en) * 2007-07-19 2010-12-07 Renesas Electronics Corporation Semiconductor device and manufacturing method of the same
JP5155644B2 (ja) * 2007-07-19 2013-03-06 ルネサスエレクトロニクス株式会社 半導体装置
JP4827808B2 (ja) * 2007-08-15 2011-11-30 パナソニック株式会社 半導体デバイス
US8097934B1 (en) 2007-09-27 2012-01-17 National Semiconductor Corporation Delamination resistant device package having low moisture sensitivity
JP5130566B2 (ja) * 2008-07-01 2013-01-30 ルネサスエレクトロニクス株式会社 半導体装置
CN102044514A (zh) * 2010-04-29 2011-05-04 中颖电子股份有限公司 芯片引线键合区及应用其的半导体器件
JP5618873B2 (ja) * 2011-03-15 2014-11-05 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN105097749B (zh) * 2014-04-15 2019-01-08 恩智浦美国有限公司 组合的qfn和qfp半导体封装
US10629533B2 (en) * 2018-03-13 2020-04-21 Toshiba Memory Corporation Power island segmentation for selective bond-out

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001077278A (ja) 1999-10-15 2001-03-23 Amkor Technology Korea Inc 半導体パッケージと、このためのリードフレーム及び、半導体パッケージの製造方法とそのモールド
JP2001257217A (ja) 2000-03-10 2001-09-21 Matsushita Electric Ind Co Ltd 半導体装置の実装構造および半導体装置の実装方法
JP2001313363A (ja) 2000-05-01 2001-11-09 Rohm Co Ltd 樹脂封止型半導体装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3012816B2 (ja) * 1996-10-22 2000-02-28 松下電子工業株式会社 樹脂封止型半導体装置およびその製造方法
US6072228A (en) * 1996-10-25 2000-06-06 Micron Technology, Inc. Multi-part lead frame with dissimilar materials and method of manufacturing
KR20040045045A (ko) * 1996-12-26 2004-05-31 가부시키가이샤 히타치세이사쿠쇼 반도체장치
KR100500919B1 (ko) * 1997-02-10 2005-07-14 마츠시타 덴끼 산교 가부시키가이샤 수지봉입형 반도체장치 및 그 제조방법
JPH11168169A (ja) 1997-12-04 1999-06-22 Hitachi Ltd リードフレームおよびそれを用いた半導体装置ならびにその製造方法
JP3420057B2 (ja) * 1998-04-28 2003-06-23 株式会社東芝 樹脂封止型半導体装置
JP2000077435A (ja) * 1998-08-31 2000-03-14 Hitachi Ltd 半導体装置及びその製造方法
KR100298692B1 (ko) * 1998-09-15 2001-10-27 마이클 디. 오브라이언 반도체패키지제조용리드프레임구조
JP3062192B1 (ja) * 1999-09-01 2000-07-10 松下電子工業株式会社 リ―ドフレ―ムとそれを用いた樹脂封止型半導体装置の製造方法
JP3878781B2 (ja) * 1999-12-27 2007-02-07 株式会社ルネサステクノロジ 半導体装置の製造方法
US6545347B2 (en) * 2001-03-06 2003-04-08 Asat, Limited Enhanced leadless chip carrier
TW544901B (en) * 2001-06-13 2003-08-01 Matsushita Electric Ind Co Ltd Semiconductor device and manufacture thereof
JP2003017646A (ja) * 2001-06-29 2003-01-17 Matsushita Electric Ind Co Ltd 樹脂封止型半導体装置およびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001077278A (ja) 1999-10-15 2001-03-23 Amkor Technology Korea Inc 半導体パッケージと、このためのリードフレーム及び、半導体パッケージの製造方法とそのモールド
JP2001257217A (ja) 2000-03-10 2001-09-21 Matsushita Electric Ind Co Ltd 半導体装置の実装構造および半導体装置の実装方法
JP2001313363A (ja) 2000-05-01 2001-11-09 Rohm Co Ltd 樹脂封止型半導体装置

Also Published As

Publication number Publication date
JP2004014801A (ja) 2004-01-15
US6774464B2 (en) 2004-08-10
US6967128B2 (en) 2005-11-22
TWI306656B (en) 2009-02-21
US20030227076A1 (en) 2003-12-11
US20040256707A1 (en) 2004-12-23
KR20040014174A (ko) 2004-02-14
JP3851845B2 (ja) 2006-11-29
TW200406903A (en) 2004-05-01

Similar Documents

Publication Publication Date Title
KR100864781B1 (ko) 반도체 장치
JP5379189B2 (ja) 半導体装置
KR100462105B1 (ko) 수지밀봉형 반도체장치의 제조방법
KR100961602B1 (ko) 반도체장치 및 그 제조방법
US6444905B1 (en) Semiconductor device
US20060049523A1 (en) Wire-bonding method for connecting wire-bond pads and chip and the structure formed thereby
KR19980015059A (ko) 리드 프레임을 이용한 칩 스케일 패키지 제조 방법
JP3470111B2 (ja) 樹脂封止型半導体装置の製造方法
JP2007180077A (ja) 半導体装置
JP2005116687A (ja) リードフレーム、半導体装置及び半導体装置の製造方法
JPH10270623A (ja) ボールグリッドアレイ用リードフレームおよびこれを用いた半導体装置、並びにその製造方法
JP5499437B2 (ja) モールドパッケージ
JP2007141947A (ja) 半導体装置およびその製造方法
JP2990645B2 (ja) 半導体集積回路用リードフレームおよび半導体集積回路
JP3994084B2 (ja) 半導体装置
JP2642074B2 (ja) ボールグリッドアレイ型半導体装置およびその製造方法
JP2005135938A (ja) 半導体装置およびその製造方法
KR100308116B1 (ko) 칩스케일반도체패키지및그제조방법_
JP4357519B2 (ja) 半導体装置
JP2004200719A (ja) 半導体装置
KR20010009337A (ko) 볼 그리드 어레이 패키지 및 그 제조 방법
JP2000323641A (ja) リードフレームおよびその製造方法
KR20010000425U (ko) 반도체 패키지
JPH0817996A (ja) リードフレーム並びに半導体装置及びその製造方法
JPS6345824A (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130503

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee