JP2001069003A - Ｐｌｌ制御回路及びその制御方法 - Google Patents
Ｐｌｌ制御回路及びその制御方法Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
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- H03L7/187—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using means for coarse tuning the voltage controlled oscillator of the loop
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- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
- H03L7/199—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division with reset of the frequency divider or the counter, e.g. for assuring initial synchronisation
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Superheterodyne Receivers (AREA)
Abstract
(57)【要約】
【課題】PLL回路の出力周波数を切替える際の周波数飛
びによる周波数収束時間を短縮するPLL制御回路及び制
御方法を提供する。 【解決手段】基準発振器１０１とVCO１０２の出力を夫
々可変分周器１０４、１０５で分周して位相比較器１０
６で位相比較するPLL回路の可変分周器１０４、１０５
の分周数は、夫々レジスタ１０８、１０９の出力とS／P
変換回路１１０の出力により同時に切替える。また、レ
ジスタ１１４〜１１６に記憶されたシリアルデータは、
タイマ回路１１２の所定タイミングでP／S変換回路１１
１を介してS／P変換回路１１０に送られる。
びによる周波数収束時間を短縮するPLL制御回路及び制
御方法を提供する。 【解決手段】基準発振器１０１とVCO１０２の出力を夫
々可変分周器１０４、１０５で分周して位相比較器１０
６で位相比較するPLL回路の可変分周器１０４、１０５
の分周数は、夫々レジスタ１０８、１０９の出力とS／P
変換回路１１０の出力により同時に切替える。また、レ
ジスタ１１４〜１１６に記憶されたシリアルデータは、
タイマ回路１１２の所定タイミングでP／S変換回路１１
１を介してS／P変換回路１１０に送られる。
Description
【０００１】
【発明の属する技術分野】本発明はデジタル的に発振周
波数を可変制御するPLL（Phase Locked Loop）制御回路
及びその制御方法に関する。
波数を可変制御するPLL（Phase Locked Loop）制御回路
及びその制御方法に関する。
【０００２】
【従来の技術】ヘテロダイン方式の受信機、特に携帯電
話等の通信機には、局部発振器にて希望する受信信号の
周波数と一定周波数差の中間周波数信号を得るよう混合
し、高利得の中間周波数増幅器で増幅することにより高
受信感度を実現している。この為の局部発振器としてPL
L回路が使用される場合が多い。
話等の通信機には、局部発振器にて希望する受信信号の
周波数と一定周波数差の中間周波数信号を得るよう混合
し、高利得の中間周波数増幅器で増幅することにより高
受信感度を実現している。この為の局部発振器としてPL
L回路が使用される場合が多い。
【０００３】従来のPLL回路の一例のブロック図を図５
に示し、一般的なデジタル携帯電話装置のフレームタイ
ミングを図１０に示す。先ず、図１０に示す如く、デジ
タル携帯電話装置では、受信チャンネル、周辺チャンネ
ル及び送信チャンネルを一定周期で切替える。この場合
に、PLL回路の出力周波数も切替えが必要である。
に示し、一般的なデジタル携帯電話装置のフレームタイ
ミングを図１０に示す。先ず、図１０に示す如く、デジ
タル携帯電話装置では、受信チャンネル、周辺チャンネ
ル及び送信チャンネルを一定周期で切替える。この場合
に、PLL回路の出力周波数も切替えが必要である。
【０００４】この場合に、周波数切替時に、PLL回路の
周波数が短時間で収束することが必要である。一例を挙
げると、 受信チャンネル時のPLL回路の周波数を６８０MHz 周辺チャンネル時のPLL回路の周波数を６９０MHz 送信チャンネル時のPLL回路の周波数を７４０MHz として、以下に従来のPLL回路を図５を参照して説明す
る。
周波数が短時間で収束することが必要である。一例を挙
げると、 受信チャンネル時のPLL回路の周波数を６８０MHz 周辺チャンネル時のPLL回路の周波数を６９０MHz 送信チャンネル時のPLL回路の周波数を７４０MHz として、以下に従来のPLL回路を図５を参照して説明す
る。
【０００５】図５のPLL回路は、基準発振器１０１、電
圧制御発振器（VCO）１０２、これら両発振器１０１、
１０２の出力を夫々可変分周する可変分周器１０４、１
０５、両可変分周器１０４、１０５の出力位相を比較す
る位相比較器１０６、その出力に接続されたチャージポ
ンプ１０７、その出力をフィルタしてVCO１０２に帰還
する低域フィルタ１０３により典型的なPLL回路を構成
する。更に、可変分周器１０４、１０５を制御するシリ
アル／パラレル（S／P）変換回路１１０、これを制御す
るパラレル／シリアル（P／S）変換回路１１１、タイマ
回路１１２及びCPU（中央処理装置）１１３より構成さ
れる。これら各構成要素は、当業者に周知であるので、
ここで説明は省略する。
圧制御発振器（VCO）１０２、これら両発振器１０１、
１０２の出力を夫々可変分周する可変分周器１０４、１
０５、両可変分周器１０４、１０５の出力位相を比較す
る位相比較器１０６、その出力に接続されたチャージポ
ンプ１０７、その出力をフィルタしてVCO１０２に帰還
する低域フィルタ１０３により典型的なPLL回路を構成
する。更に、可変分周器１０４、１０５を制御するシリ
アル／パラレル（S／P）変換回路１１０、これを制御す
るパラレル／シリアル（P／S）変換回路１１１、タイマ
回路１１２及びCPU（中央処理装置）１１３より構成さ
れる。これら各構成要素は、当業者に周知であるので、
ここで説明は省略する。
【０００６】次に、受信チャンネル時にVCO１０２の出
力周波数を６８０MHzにする場合について説明する。こ
こで、基準発振器１０１の基準周波数を１４．４MHzと
する。 位相比較器１０６の比較周波数＝２００ＫＨｚ 可変分周器１０４の分周数＝１４．４MHz／２００ＫＨ
ｚ＝７２ 可変分周器１０５の分周数＝６８０MHz／２００ＫＨｚ
＝３，４００
力周波数を６８０MHzにする場合について説明する。こ
こで、基準発振器１０１の基準周波数を１４．４MHzと
する。 位相比較器１０６の比較周波数＝２００ＫＨｚ 可変分周器１０４の分周数＝１４．４MHz／２００ＫＨ
ｚ＝７２ 可変分周器１０５の分周数＝６８０MHz／２００ＫＨｚ
＝３，４００
【０００７】次に、周辺チャンネル時にVCO１０２の出
力周波数を６９０MHzとする場合には、次のとおりであ
る。 位相比較器１０６の比較周波数＝２００ＫＨｚ 可変分周器１０４分周数＝１４．４MHz／２００ＫＨｚ
＝７２ 可変分周器１０５の分周数＝６９０MHz／２００ＫＨｚ
＝３，４５０
力周波数を６９０MHzとする場合には、次のとおりであ
る。 位相比較器１０６の比較周波数＝２００ＫＨｚ 可変分周器１０４分周数＝１４．４MHz／２００ＫＨｚ
＝７２ 可変分周器１０５の分周数＝６９０MHz／２００ＫＨｚ
＝３，４５０
【０００８】また、送信チャンネル時にVCO１０２の出
力周波数を７４０MHzとする場合には、次のとおりであ
る。 位相比較器１０６の比較周波数＝１６０ＫＨｚ 可変分周器１０４の分周数＝１４．４MHz／１６０ＫＨ
ｚ＝９０ 可変分周器１０５の分周数＝７４０MHz／１６０ＫＨｚ
＝４，６２５
力周波数を７４０MHzとする場合には、次のとおりであ
る。 位相比較器１０６の比較周波数＝１６０ＫＨｚ 可変分周器１０４の分周数＝１４．４MHz／１６０ＫＨ
ｚ＝９０ 可変分周器１０５の分周数＝７４０MHz／１６０ＫＨｚ
＝４，６２５
【０００９】上述の如き設定を図１０のタイムスケジュ
ールに従って順次指定する場合の動作を、図７のフロー
チャート、即ち図５に示すCPU１１３の制御フローチャ
ートに基づいて説明する。また、シリアルデータのフォ
ーマットを図６に示す。このシリアルデータはD００乃
至D１６より成り、可変分周器１０４及び１０５の分周
数を２進数で指定する。
ールに従って順次指定する場合の動作を、図７のフロー
チャート、即ち図５に示すCPU１１３の制御フローチャ
ートに基づいて説明する。また、シリアルデータのフォ
ーマットを図６に示す。このシリアルデータはD００乃
至D１６より成り、可変分周器１０４及び１０５の分周
数を２進数で指定する。
【００１０】図７のフローチャートにおいて、ステップ
S１で、CPU１１３はタイマ回路１１２からの割り込みを
待つ。タイマ回路１１２から割り込みが入ると、その種
類を判定する。即ち、ステップS２で、割り込みの種類
が「A」か否かを判断する。「A」である場合には、ステ
ップS３〜S５に進む。即ち、「A」の場合には受信チャ
ンネル時の周波数設定であり、図６のD００＝「０」の
フォーマットを用いて可変分周器１０４の分周数を設定
する（ステップS３）。P／S変換回路１１１のシリアル
出力の完了を待つ（ステップS４）。そして、図６のD０
０＝「１」のフォーマットを用いて可変分周器１０５の
分周数を設定する（ステップS５）。
S１で、CPU１１３はタイマ回路１１２からの割り込みを
待つ。タイマ回路１１２から割り込みが入ると、その種
類を判定する。即ち、ステップS２で、割り込みの種類
が「A」か否かを判断する。「A」である場合には、ステ
ップS３〜S５に進む。即ち、「A」の場合には受信チャ
ンネル時の周波数設定であり、図６のD００＝「０」の
フォーマットを用いて可変分周器１０４の分周数を設定
する（ステップS３）。P／S変換回路１１１のシリアル
出力の完了を待つ（ステップS４）。そして、図６のD０
０＝「１」のフォーマットを用いて可変分周器１０５の
分周数を設定する（ステップS５）。
【００１１】次に、ステップS２で割り込みの種類が
「A」でない場合には、ステップS６に進み、割り込みの
種類が「B」か否かを判断する。ステップS６で割り込み
の種類が「B」と判定した場合には、図１０の周辺チャ
ンネル時の周波数設定を行う為に、ステップS７〜S９に
進む。即ち、ステップS７で、D００＝「０」のフォーマ
ットを用いて可変分周器１０４の分周数を設定する。次
に、P／S変換回路１１１のシリアル出力の完了を待つ
（ステップS８）。そして、ステップS９で、D００＝
「１」のフォーマットを用いて、可変分周器１０５の分
周数を設定する。
「A」でない場合には、ステップS６に進み、割り込みの
種類が「B」か否かを判断する。ステップS６で割り込み
の種類が「B」と判定した場合には、図１０の周辺チャ
ンネル時の周波数設定を行う為に、ステップS７〜S９に
進む。即ち、ステップS７で、D００＝「０」のフォーマ
ットを用いて可変分周器１０４の分周数を設定する。次
に、P／S変換回路１１１のシリアル出力の完了を待つ
（ステップS８）。そして、ステップS９で、D００＝
「１」のフォーマットを用いて、可変分周器１０５の分
周数を設定する。
【００１２】最後に、ステップS６で割り込みの種類がB
でない場合には、ステップS１０へ進み割り込みの種類
がCか否か判断する。「C」の場合には、ステップS１１
〜S１３に進み、図１０の送信チャンネル時の周波数設
定を行う。即ち、ステップS１１で、図６のD００＝
「０」のフォーマットを用いて可変分周器１０４の分周
数を設定する。次に、ステップS１２でP／S変換回路１
１１のシリアル出力の完了を待つ。そして、ステップS
１３で、図６のD００＝「１」のフォーマットを用いて
可変分周器１０５の分周数を設定する。
でない場合には、ステップS１０へ進み割り込みの種類
がCか否か判断する。「C」の場合には、ステップS１１
〜S１３に進み、図１０の送信チャンネル時の周波数設
定を行う。即ち、ステップS１１で、図６のD００＝
「０」のフォーマットを用いて可変分周器１０４の分周
数を設定する。次に、ステップS１２でP／S変換回路１
１１のシリアル出力の完了を待つ。そして、ステップS
１３で、図６のD００＝「１」のフォーマットを用いて
可変分周器１０５の分周数を設定する。
【００１３】
【発明が解決しようとする課題】上述した従来技術の問
題点を、送信チャンネルから受信チャンネルへ周波数を
切替える場合を例に説明する。
題点を、送信チャンネルから受信チャンネルへ周波数を
切替える場合を例に説明する。
【００１４】送信チャンネル時には、可変分周器１０４
の分周数は９０に設定されており、可変分周器１０４の
出力周波数は１４．４MHz／９０＝１６０ＫＨｚであ
る。また、可変分周器１０５の分周数は４，６２５に設
定されており、その出力周波数は、可変分周器１０４の
出力周波数（１６０ＫＨｚ）になるようPLL回路が制御
され、VCO１０２の周波数は１６０ＫＨｚ×４，６２５
＝７４０MHzとなっている。
の分周数は９０に設定されており、可変分周器１０４の
出力周波数は１４．４MHz／９０＝１６０ＫＨｚであ
る。また、可変分周器１０５の分周数は４，６２５に設
定されており、その出力周波数は、可変分周器１０４の
出力周波数（１６０ＫＨｚ）になるようPLL回路が制御
され、VCO１０２の周波数は１６０ＫＨｚ×４，６２５
＝７４０MHzとなっている。
【００１５】ここで、受信チャンネルの周波数に切替え
るには、上述の如く可変分周器１０４の分周数を７２に
設定し、その出力周波数を１４．４MHz／７２＝２００
ＫＨｚとする。この時点では、可変分周器１０５は４，
６２５分周設定のままであるので、PLL回路はVCO１０２
の出力周波数を２００ＫＨｚ×４，６２５＝９２５MHz
に近付けようとする制御を行う。その後、可変分周器１
０５の分周数は３，４００に設定され、ここで初めてPL
L回路はVCO１０２の周波数を２００ＫＨｚ×３，４００
＝６８０MHzに制御される。
るには、上述の如く可変分周器１０４の分周数を７２に
設定し、その出力周波数を１４．４MHz／７２＝２００
ＫＨｚとする。この時点では、可変分周器１０５は４，
６２５分周設定のままであるので、PLL回路はVCO１０２
の出力周波数を２００ＫＨｚ×４，６２５＝９２５MHz
に近付けようとする制御を行う。その後、可変分周器１
０５の分周数は３，４００に設定され、ここで初めてPL
L回路はVCO１０２の周波数を２００ＫＨｚ×３，４００
＝６８０MHzに制御される。
【００１６】上述の如きプロセスでPLL回路の出力周波
数を切替えると、周波数を７４０MHz→６８０MHzに切替
えたいにも拘らず、７４０MHz→９２５MHz→６８０MHz
の如き周波数変化をする。従って、周波数切替動作を開
始してから希望周波数になるまでに時間がかかるという
問題がある。
数を切替えると、周波数を７４０MHz→６８０MHzに切替
えたいにも拘らず、７４０MHz→９２５MHz→６８０MHz
の如き周波数変化をする。従って、周波数切替動作を開
始してから希望周波数になるまでに時間がかかるという
問題がある。
【００１７】更に、図７のフローチャートから明らかな
如く、CPU１１３の制御が複雑で、PLL回路の周波数切替
えに要するCPU１１３の負荷が大きいという問題もあ
る。
如く、CPU１１３の制御が複雑で、PLL回路の周波数切替
えに要するCPU１１３の負荷が大きいという問題もあ
る。
【００１８】また、別の従来例の構成（ブロック図）を
図８に示し、その動作フローチャートを図９に示す。
尚、図８は図５のブロック図と類似するので、対応要素
には同一符号を使用し、相違点を中心に以下に説明す
る。図８のPLL制御回路では、CPU１１３により周波数帯
域が切替可能な周波数帯域切替型のVCO２０２を使用し
ている。斯かるVCO２０２は、発振すべき周波数範囲が
広い場合によく使用される。この場合には、可変分周器
１０５の周波数を設定した後に、更にVCO２０２の帯域
切替信号をCPU１１３のポートから出力する。
図８に示し、その動作フローチャートを図９に示す。
尚、図８は図５のブロック図と類似するので、対応要素
には同一符号を使用し、相違点を中心に以下に説明す
る。図８のPLL制御回路では、CPU１１３により周波数帯
域が切替可能な周波数帯域切替型のVCO２０２を使用し
ている。斯かるVCO２０２は、発振すべき周波数範囲が
広い場合によく使用される。この場合には、可変分周器
１０５の周波数を設定した後に、更にVCO２０２の帯域
切替信号をCPU１１３のポートから出力する。
【００１９】図８のPLL回路の動作は、図９のフローチ
ャートのとおりである。即ち、ステップS２０〜S２４、
S２６〜S２９及びS３１〜S３４は、夫々図７のステップ
S１〜S５、S６〜S９及びS１０〜S１３に対応する。従っ
て、割り込みの種類が夫々「A」、「B」及び「C」であ
ると判断されたとき、VCO２０２の制御出力を設定する
ステップS２５、S３０及びS３５が加えられている点が
相違し、その為にVCO２０２の帯域切替を行った後にPLL
回路が引込み動作を行うので、周波数が安定する迄に更
に時間がかかるという問題がある。
ャートのとおりである。即ち、ステップS２０〜S２４、
S２６〜S２９及びS３１〜S３４は、夫々図７のステップ
S１〜S５、S６〜S９及びS１０〜S１３に対応する。従っ
て、割り込みの種類が夫々「A」、「B」及び「C」であ
ると判断されたとき、VCO２０２の制御出力を設定する
ステップS２５、S３０及びS３５が加えられている点が
相違し、その為にVCO２０２の帯域切替を行った後にPLL
回路が引込み動作を行うので、周波数が安定する迄に更
に時間がかかるという問題がある。
【００２０】本発明の目的は、周波数を切替えた際に比
較的短時間に希望する周波数に収束するPLL制御回路及
びその制御方法を提供することである。
較的短時間に希望する周波数に収束するPLL制御回路及
びその制御方法を提供することである。
【００２１】
【課題を解決するための手段】前述の課題を解決するた
め、本発明によるＰＬＬ制御回路及びその制御方法は、
次のような特徴的な構成を採用している。
め、本発明によるＰＬＬ制御回路及びその制御方法は、
次のような特徴的な構成を採用している。
【００２２】（１）基準周波数を発振する基準発振器
と、制御電圧に対応した周波数を出力する電圧制御発振
器（VCO）と、夫々前記基準発振器及びVCOの出力を分周
する第１及び第２可変分周器と、該両可変分周器の分周
出力の位相比較を行う位相比較器と、該位相比較器の出
力をろ波して前記VCOに制御電圧を入力する低域フィル
タとを備えるPLL回路を制御するPLL制御回路において、
前記可変分周器の分周数を記憶する複数のレジスタを備
えるPLL制御回路。
と、制御電圧に対応した周波数を出力する電圧制御発振
器（VCO）と、夫々前記基準発振器及びVCOの出力を分周
する第１及び第２可変分周器と、該両可変分周器の分周
出力の位相比較を行う位相比較器と、該位相比較器の出
力をろ波して前記VCOに制御電圧を入力する低域フィル
タとを備えるPLL回路を制御するPLL制御回路において、
前記可変分周器の分周数を記憶する複数のレジスタを備
えるPLL制御回路。
【００２３】（２）前記可変分周器の分周数を異なる値
に切替える為のシリアルデータを記憶する複数のレジス
タを備える上記（１）のPLL制御回路。
に切替える為のシリアルデータを記憶する複数のレジス
タを備える上記（１）のPLL制御回路。
【００２４】（３）前記可変分周器の分周数を切替える
タイミングを決定するタイマ回路を備える上記（１）又
は（２）のPLL制御回路。
タイミングを決定するタイマ回路を備える上記（１）又
は（２）のPLL制御回路。
【００２５】（４）前記タイマ回路は前記PLL回路の前
記基準発振器の出力に基づき動作する上記（３）のPLL
制御回路。
記基準発振器の出力に基づき動作する上記（３）のPLL
制御回路。
【００２６】（５）前記タイマ回路により制御されるCP
Uを含み、前記シリアルデータを記憶する前記レジスタ
の記憶内容を読出し後、前記CPUに割り込みを発生する
上記（１）、（２）、（３）又は（４）のPLL制御回
路。
Uを含み、前記シリアルデータを記憶する前記レジスタ
の記憶内容を読出し後、前記CPUに割り込みを発生する
上記（１）、（２）、（３）又は（４）のPLL制御回
路。
【００２７】（６）基準発振器及びVCOの出力を夫々可
変分周器で分周し位相比較器で比較するPLL回路の前記
可変分周器の分周数を異なる値に切替えるPLL制御方法
において、前記可変分周器の分周数を記憶するレジスタ
により前記分周数を同時に順次異なる値に切替えるPLL
制御方法。
変分周器で分周し位相比較器で比較するPLL回路の前記
可変分周器の分周数を異なる値に切替えるPLL制御方法
において、前記可変分周器の分周数を記憶するレジスタ
により前記分周数を同時に順次異なる値に切替えるPLL
制御方法。
【００２８】
【発明の実施の形態】以下、本発明によるＰＬＬ制御回
路及びその制御方法の好適実施形態例の構成及び動作を
添付図を参照して詳細に説明する。
路及びその制御方法の好適実施形態例の構成及び動作を
添付図を参照して詳細に説明する。
【００２９】先ず、図１は、本発明によるPLL制御回路
の第１実施形態例の構成を示すブロック図である。尚、
これら構成要素のうち上述した従来回路の構成要素と対
応するものには、同様の参照符号を使用することとす
る。
の第１実施形態例の構成を示すブロック図である。尚、
これら構成要素のうち上述した従来回路の構成要素と対
応するものには、同様の参照符号を使用することとす
る。
【００３０】このPLL制御回路は、基準発振器１０１、V
CO１０２、可変分周器１０４、１０５、位相比較器１０
６、チャージポンプ１０７、低域フィルタ１０３、S／P
変換回路１１０、P／S変換回路１１１、CPU１１３及び
タイマ回路１１２を有する点で従来回路と同じである。
更に、S／P変換回路１１０と可変分周器１０４間に接続
されたレジスタ１０８、１０９と、P／S変換回路１１
１、タイマ回路１１２及びCPU１１３に夫々接続された
レジスタ１１４、１１５及び１１６を有する。
CO１０２、可変分周器１０４、１０５、位相比較器１０
６、チャージポンプ１０７、低域フィルタ１０３、S／P
変換回路１１０、P／S変換回路１１１、CPU１１３及び
タイマ回路１１２を有する点で従来回路と同じである。
更に、S／P変換回路１１０と可変分周器１０４間に接続
されたレジスタ１０８、１０９と、P／S変換回路１１
１、タイマ回路１１２及びCPU１１３に夫々接続された
レジスタ１１４、１１５及び１１６を有する。
【００３１】従って、図１のPLL制御回路は、可変分周
器１０４の分周数を記憶するレジスタ１０８、１０９を
有すること及び周波数指定に必要なレジスタ１１４、１
１５、１１６を有することを特徴とする。これら、新し
く付加されたレジスタ１０８、１０９、１１４〜１１６
を中心に図１のPLL制御回路の動作の特徴を以下に説明
する。
器１０４の分周数を記憶するレジスタ１０８、１０９を
有すること及び周波数指定に必要なレジスタ１１４、１
１５、１１６を有することを特徴とする。これら、新し
く付加されたレジスタ１０８、１０９、１１４〜１１６
を中心に図１のPLL制御回路の動作の特徴を以下に説明
する。
【００３２】PLL回路の周波数を切替える際には、可変
分周器１０４及び１０５の分周数を同時に書替える。そ
の為に、タイマ回路１１２は、予め設定されたタイミン
グに従って、レジスタ１１４、１１５、１１６のデータ
を順次P／S変換回路１１１より出力する。更に、出力が
終了したら、CPU１１３に割り込みを発生する。
分周器１０４及び１０５の分周数を同時に書替える。そ
の為に、タイマ回路１１２は、予め設定されたタイミン
グに従って、レジスタ１１４、１１５、１１６のデータ
を順次P／S変換回路１１１より出力する。更に、出力が
終了したら、CPU１１３に割り込みを発生する。
【００３３】次に、図１のPLL制御回路の構成及び動作
を詳述する。先ず、構成を説明すると、基準発振器１０
１は、例えば１４．４MHzの正確な周波数を発振する発
振器であり、一般に水晶振動子を使用する。基準発振器
１０１の出力は、可変分周器１０４に入力されると共
に、タイマ回路１１２のクロックとしても使用する。可
変分周器１０４は、指定された（プログラム可能な）分
周数で基準発振器１０１の周波数を分周した出力を位相
比較器１０６へ出力する。この特定例では、分周数を７
２、９０とすると、２００ＫＨｚ及び１６０ＫＨｚを出
力する。
を詳述する。先ず、構成を説明すると、基準発振器１０
１は、例えば１４．４MHzの正確な周波数を発振する発
振器であり、一般に水晶振動子を使用する。基準発振器
１０１の出力は、可変分周器１０４に入力されると共
に、タイマ回路１１２のクロックとしても使用する。可
変分周器１０４は、指定された（プログラム可能な）分
周数で基準発振器１０１の周波数を分周した出力を位相
比較器１０６へ出力する。この特定例では、分周数を７
２、９０とすると、２００ＫＨｚ及び１６０ＫＨｚを出
力する。
【００３４】VCO１０２は、低域フィルタ１０３の出力
電圧に従った周波数を出力する発振器である。VCO１０
２の出力は、可変分周器１０５に入力される。この特定
例では、VCO１０２は６８０〜７６８MHzの周波数を発振
する。また、可変分周器１０５は、指定された分周数で
VCO１０２の周波数を分周して位相比較器１０６へ出力
する。この特定例では、分周数を３，４００〜３，７７
５及び４，６２５〜４，８００を用いる。可変分周器１
０５は、整数分周器又は分数分周器のどちらでもよい。
位相比較器１０６は、可変分周器１０４の出力信号の位
相に対し、可変分周器１０５の出力信号の位相が遅れて
いるか進んでいるかを判定し、進み信号又は遅れ信号を
チャージポンプ１０７に出力する。そこで、チャージポ
ンプ１０７は、位相比較器１０６の出力する進み／遅れ
信号により、低域フィルタ１０３に電荷を充電／放電す
る。低域フィルタ１０３は、チャージポンプ１０７よ
り、充電／放電される電荷量に応じた電圧をVCO１０２
へ出力し、PLL回路を構成する。周知の如く、次式で示
される周波数をVCO１０２の出力から安定して得ること
ができる。 VCO１０２の周波数：F 基準発振器１０１の周波数：Fr 可変分周器１０４の分周数：R 可変分周器１０５の分周数：N F＝（Fr／R）×N
電圧に従った周波数を出力する発振器である。VCO１０
２の出力は、可変分周器１０５に入力される。この特定
例では、VCO１０２は６８０〜７６８MHzの周波数を発振
する。また、可変分周器１０５は、指定された分周数で
VCO１０２の周波数を分周して位相比較器１０６へ出力
する。この特定例では、分周数を３，４００〜３，７７
５及び４，６２５〜４，８００を用いる。可変分周器１
０５は、整数分周器又は分数分周器のどちらでもよい。
位相比較器１０６は、可変分周器１０４の出力信号の位
相に対し、可変分周器１０５の出力信号の位相が遅れて
いるか進んでいるかを判定し、進み信号又は遅れ信号を
チャージポンプ１０７に出力する。そこで、チャージポ
ンプ１０７は、位相比較器１０６の出力する進み／遅れ
信号により、低域フィルタ１０３に電荷を充電／放電す
る。低域フィルタ１０３は、チャージポンプ１０７よ
り、充電／放電される電荷量に応じた電圧をVCO１０２
へ出力し、PLL回路を構成する。周知の如く、次式で示
される周波数をVCO１０２の出力から安定して得ること
ができる。 VCO１０２の周波数：F 基準発振器１０１の周波数：Fr 可変分周器１０４の分周数：R 可変分周器１０５の分周数：N F＝（Fr／R）×N
【００３５】次に、本発明によるPLL制御回路を説明す
る。制御回路は、レジスタ１０８、１０９、S／P変換回
路１１０、P／S変換回路１１１、タイマ回路１１２、CP
U１１３及びレジスタ１１４〜１１６により構成され
る。レジスタ１０８は、S／P変換回路１１０を入力と
し、出力は可変分周器１０４に接続される。レジスタ１
０９も同様にS／P変換回路１１０を入力とし、出力は可
変分周器１０４に接続される。S／P変換回路１１０は、
P／S変換回路１１１を入力とし、出力はレジスタ１０
８、１０９及び可変分周器１０５に接続される。S／P変
換回路１１０は、シリアルデータを受信し、データ内容
を解読し、パラレルデータに変換して適切な出力先にデ
ータを出力する。P／S変換回路１１１は、レジスタ１１
４〜１１６、タイマ回路１１２及びCPU１１３を入力と
し、パラレルにて入力したデータをシリアルに変換して
出力する。P／S変換回路１１１は、タイマ回路１１２よ
り指定されたタイミングでレジスタ１１４〜１１６の内
容をシリアル出力する。また、CPU１１３からデータを
受け取ると、シリアル出力する。
る。制御回路は、レジスタ１０８、１０９、S／P変換回
路１１０、P／S変換回路１１１、タイマ回路１１２、CP
U１１３及びレジスタ１１４〜１１６により構成され
る。レジスタ１０８は、S／P変換回路１１０を入力と
し、出力は可変分周器１０４に接続される。レジスタ１
０９も同様にS／P変換回路１１０を入力とし、出力は可
変分周器１０４に接続される。S／P変換回路１１０は、
P／S変換回路１１１を入力とし、出力はレジスタ１０
８、１０９及び可変分周器１０５に接続される。S／P変
換回路１１０は、シリアルデータを受信し、データ内容
を解読し、パラレルデータに変換して適切な出力先にデ
ータを出力する。P／S変換回路１１１は、レジスタ１１
４〜１１６、タイマ回路１１２及びCPU１１３を入力と
し、パラレルにて入力したデータをシリアルに変換して
出力する。P／S変換回路１１１は、タイマ回路１１２よ
り指定されたタイミングでレジスタ１１４〜１１６の内
容をシリアル出力する。また、CPU１１３からデータを
受け取ると、シリアル出力する。
【００３６】レジスタ１１４は、CPU１１３より入力し
たデータを記憶する。その出力は、P／S変換回路１１１
に供給される。レジスタ１１５は、CPU１１３より入力
したデータを記憶し、その出力はP／S変換回路１１１に
供給される。また、レジスタ１１６は、CPU１１３より
入力したデータを記憶し、その出力はP／S変換回路１１
１に供給される。
たデータを記憶する。その出力は、P／S変換回路１１１
に供給される。レジスタ１１５は、CPU１１３より入力
したデータを記憶し、その出力はP／S変換回路１１１に
供給される。また、レジスタ１１６は、CPU１１３より
入力したデータを記憶し、その出力はP／S変換回路１１
１に供給される。
【００３７】タイマ回路１１２は、基準発振器１０１の
出力をクロック入力とし、予め定められた間隔でレジス
タ１１４〜１１６の値をP／S変換回路１１１を介してシ
リアル出力する。また、CPU１１３に接続されており、
レジスタ１１６の出力が終了すると割り込みを発生させ
る。CPU１１３は、レジスタ１１４〜１１６、タイマ回
路１１２及びP／S変換回路１１１に接続されている。CP
U１１３は、予めプログラムされた手順に従って制御す
る。また、可変分周器１０４と１０５、位相比較器１０
６、チャージポンプ１０７、レジスタ１０８、１０９及
びS／P変換回路１１０は１つのLSI（大規模集積回路）
上に構成される。更にまた、P／S変換回路１１１と、タ
イマ回路１１２、CPU１１３及びレジスタ１１４〜１１
６は１つのLSI上に回路構成されている。
出力をクロック入力とし、予め定められた間隔でレジス
タ１１４〜１１６の値をP／S変換回路１１１を介してシ
リアル出力する。また、CPU１１３に接続されており、
レジスタ１１６の出力が終了すると割り込みを発生させ
る。CPU１１３は、レジスタ１１４〜１１６、タイマ回
路１１２及びP／S変換回路１１１に接続されている。CP
U１１３は、予めプログラムされた手順に従って制御す
る。また、可変分周器１０４と１０５、位相比較器１０
６、チャージポンプ１０７、レジスタ１０８、１０９及
びS／P変換回路１１０は１つのLSI（大規模集積回路）
上に構成される。更にまた、P／S変換回路１１１と、タ
イマ回路１１２、CPU１１３及びレジスタ１１４〜１１
６は１つのLSI上に回路構成されている。
【００３８】次に、図１のPLL制御回路の動作を詳細に
説明する。このPLL回路は、例えば携帯電話装置の局部
発振回路に使用される。図１０に示す如く、デジタル携
帯電話装置では、受信チャンネル、周辺チャンネル及び
送信チャンネルを一定周期で切替える。その場合に、PL
L回路の出力周波数も切替える必要があり、この周波数
切替時に、短時間でPLL回路の周波数が収束（安定化）
することが重要である。一例として、PLL回路の周波数
を、受信チャンネル、周辺チャンネル及び送信チャンネ
ル時に夫々６８０MHz、６９０MHz及び７４０MHzとす
る。
説明する。このPLL回路は、例えば携帯電話装置の局部
発振回路に使用される。図１０に示す如く、デジタル携
帯電話装置では、受信チャンネル、周辺チャンネル及び
送信チャンネルを一定周期で切替える。その場合に、PL
L回路の出力周波数も切替える必要があり、この周波数
切替時に、短時間でPLL回路の周波数が収束（安定化）
することが重要である。一例として、PLL回路の周波数
を、受信チャンネル、周辺チャンネル及び送信チャンネ
ル時に夫々６８０MHz、６９０MHz及び７４０MHzとす
る。
【００３９】受信チャンネル時にVCO１０２の出力周波
数を６８０MHzとする場合： 位相比較器１０６の比較周波数＝２００ＫＨｚ 可変分周器１０４の分周数＝１４．４MHz／２００ＫＨ
ｚ＝７２ 可変分周器１０５の分周数＝６８０MHz／２００ＫＨｚ
＝３，４００
数を６８０MHzとする場合： 位相比較器１０６の比較周波数＝２００ＫＨｚ 可変分周器１０４の分周数＝１４．４MHz／２００ＫＨ
ｚ＝７２ 可変分周器１０５の分周数＝６８０MHz／２００ＫＨｚ
＝３，４００
【００４０】また、周辺チャンネル時にVCO１０２の出
力周波数を６９０MHzとする場合： 位相比較器１０６の比較周波数＝２００ＫＨｚ 可変分周器１０４の分周数＝１４．４MHz／２００ＫＨ
ｚ＝７２ 可変分周器１０５の分周数＝６９０MHz／２００ＫＨｚ
＝３，４５０
力周波数を６９０MHzとする場合： 位相比較器１０６の比較周波数＝２００ＫＨｚ 可変分周器１０４の分周数＝１４．４MHz／２００ＫＨ
ｚ＝７２ 可変分周器１０５の分周数＝６９０MHz／２００ＫＨｚ
＝３，４５０
【００４１】他方、送信チャンネル時にVCO１０２の出
力周波数を７４０MHzとする場合： 位相比較器１０６の比較周波数＝１６０ＫＨｚ 可変分周器１０４の分周数＝１４．４MHz／１６０ＫＨ
ｚ＝９０ 可変分周器１０５の分周数＝７４０MHz／１６０ＫＨｚ
＝４，６２５ となる。
力周波数を７４０MHzとする場合： 位相比較器１０６の比較周波数＝１６０ＫＨｚ 可変分周器１０４の分周数＝１４．４MHz／１６０ＫＨ
ｚ＝９０ 可変分周器１０５の分周数＝７４０MHz／１６０ＫＨｚ
＝４，６２５ となる。
【００４２】以上のような設定を図１０のタイムスケジ
ュールに従って、順次指定を行う場合の動作について説
明する。図３のCPU１１３の制御フローチャートを参照
して説明する。また、図２にシリアルデータのフォーマ
ットを示す。ステップA１で、CPU１１３はレジスタ１０
８に分周数＝７２を書込む。図２のフォーマットに展開
すると、データは０００００００００１００１００００
０である。この値をP／S変換回路１１１に渡す。そこ
で、P／S変換回路１１１は、データを受け取ると、シリ
アルデータとして、S／P変換回路１１０に送信する。S
／P変換回路１１０は、データを受信すると、D０１−D
００＝「００」であるので、分周数の数値部分の０００
００００００１００１０００をレジスタ１０８に書込
む。
ュールに従って、順次指定を行う場合の動作について説
明する。図３のCPU１１３の制御フローチャートを参照
して説明する。また、図２にシリアルデータのフォーマ
ットを示す。ステップA１で、CPU１１３はレジスタ１０
８に分周数＝７２を書込む。図２のフォーマットに展開
すると、データは０００００００００１００１００００
０である。この値をP／S変換回路１１１に渡す。そこ
で、P／S変換回路１１１は、データを受け取ると、シリ
アルデータとして、S／P変換回路１１０に送信する。S
／P変換回路１１０は、データを受信すると、D０１−D
００＝「００」であるので、分周数の数値部分の０００
００００００１００１０００をレジスタ１０８に書込
む。
【００４３】次に、ステップA２で、CPU１１３は、レジ
スタ１０９に分周数＝９０を書込む。図２に示すフォー
マットに展開すると、データは０００００００００１０
１１０１０１０である。この値をP／S変換回路１１１に
渡す。P／S変換回路１１１は、データを受取ると、シリ
アルデータとしてS／P変換回路１１０に送信する。S／P
変換回路１１０は、データを受信すると、D０１―D００
＝「１０」であるので、分周数の数値部分の０００００
００００１０１１０１０をレジスタ１０９に書込む。
スタ１０９に分周数＝９０を書込む。図２に示すフォー
マットに展開すると、データは０００００００００１０
１１０１０１０である。この値をP／S変換回路１１１に
渡す。P／S変換回路１１１は、データを受取ると、シリ
アルデータとしてS／P変換回路１１０に送信する。S／P
変換回路１１０は、データを受信すると、D０１―D００
＝「１０」であるので、分周数の数値部分の０００００
００００１０１１０１０をレジスタ１０９に書込む。
【００４４】次に、ステップA３で、CPU１１３はタイマ
回路１１２からの割り込みを待つ。割り込みがあると
（YES）、ステップA４に進み、レジスタ１１４に受信チ
ャンネル時の設定値を書込む。図２のフォーマットに展
開すると、００００１１０１０１００１００００１であ
る。
回路１１２からの割り込みを待つ。割り込みがあると
（YES）、ステップA４に進み、レジスタ１１４に受信チ
ャンネル時の設定値を書込む。図２のフォーマットに展
開すると、００００１１０１０１００１００００１であ
る。
【００４５】その後、ステップA５で、レジスタ１１５
に周辺チャンネル時の設定値を書込む。図２に示すフォ
ーマットに展開すると、００００１１０１０１１１１０
１００１である。次に、ステップA６で、レジスタ１１
６に送信チャンネル時の設定値を書込む。図２のフォー
マットに展開すると、０００１００１００００１０００
１１１である。
に周辺チャンネル時の設定値を書込む。図２に示すフォ
ーマットに展開すると、００００１１０１０１１１１０
１００１である。次に、ステップA６で、レジスタ１１
６に送信チャンネル時の設定値を書込む。図２のフォー
マットに展開すると、０００１００１００００１０００
１１１である。
【００４６】次に、タイマ回路１１２によるタイムスケ
ジュールに従ったタイミングでレジスタ１１４〜１１６
のデータを順次出力する動作を説明する。タイマ回路１
１２には、予め図１０に示すタイミングに合致するよう
にタイマ値が書込まれている。タイマ回路１１２は、初
めにレジスタ１１４のデータを読出し、P／S変換回路１
１１を介してシリアルデータにてS／P変換回路１１０に
送信する。S／P変換回路１１０は、データを受信する
と、D０１―D００＝「０１」であるので、分周数の数値
部分００００１１０１０１００１０００を可変分周器１
０５に設定すると同時に、レジスタ１０８の値を可変分
周器１０４に設定する。このとき、 可変分周器１０４は、分周数＝７２ 可変分周器１０５は、分周数＝３，４００ に同時に設定する。可変分周器１０４と１０５の分周数
が同時に設定されることにより、従来技術の如く別々の
タイミングで設定される場合に生じる周波数飛びの発生
が阻止できるので、短時間に送信チャンネル時の周波数
（例えば７４０MHz）から受信チャンネル時の周波数
（例えば６８０MHz）に切替え可能となる。
ジュールに従ったタイミングでレジスタ１１４〜１１６
のデータを順次出力する動作を説明する。タイマ回路１
１２には、予め図１０に示すタイミングに合致するよう
にタイマ値が書込まれている。タイマ回路１１２は、初
めにレジスタ１１４のデータを読出し、P／S変換回路１
１１を介してシリアルデータにてS／P変換回路１１０に
送信する。S／P変換回路１１０は、データを受信する
と、D０１―D００＝「０１」であるので、分周数の数値
部分００００１１０１０１００１０００を可変分周器１
０５に設定すると同時に、レジスタ１０８の値を可変分
周器１０４に設定する。このとき、 可変分周器１０４は、分周数＝７２ 可変分周器１０５は、分周数＝３，４００ に同時に設定する。可変分周器１０４と１０５の分周数
が同時に設定されることにより、従来技術の如く別々の
タイミングで設定される場合に生じる周波数飛びの発生
が阻止できるので、短時間に送信チャンネル時の周波数
（例えば７４０MHz）から受信チャンネル時の周波数
（例えば６８０MHz）に切替え可能となる。
【００４７】次にタイマ回路１１２は、予め設定された
時間の経過後、レジスタ１１５のデータを読出し、P／S
変換回路１１１を介してシリアルデータにてS／P変換回
路１１０に送信する。S／P変換回路１１０は、データを
受信すると、D０１−D００＝「０１」であるので、分周
数の数値部分の００００１１０１０１１１１０１０を可
変分周器１０５に設定すると同時に、レジスタ１０８の
値を可変分周器１０４に設定する。このとき、 可変分周器１０４は、分周数＝７２ 可変分周器１０５は、分周数＝３，４５０ に同時に設定する。
時間の経過後、レジスタ１１５のデータを読出し、P／S
変換回路１１１を介してシリアルデータにてS／P変換回
路１１０に送信する。S／P変換回路１１０は、データを
受信すると、D０１−D００＝「０１」であるので、分周
数の数値部分の００００１１０１０１１１１０１０を可
変分周器１０５に設定すると同時に、レジスタ１０８の
値を可変分周器１０４に設定する。このとき、 可変分周器１０４は、分周数＝７２ 可変分周器１０５は、分周数＝３，４５０ に同時に設定する。
【００４８】更に次のタイミングでタイマ回路１１２
は、レジスタ１１６のデータを読出し、P／S変換回路１
１１を介してシリアルデータにてS／P変換回路１１０に
送信する。S／P変換回路１１０は、データを受信する
と、D０１−D００＝「１１」であるので、分周数の数値
部分０００１００１００００１０００１を可変分周器１
０５に設定すると同時に、レジスタ１０９の値を可変分
周器１０４に設定する。このとき、 可変分周器１０４は、分周数＝９０ 可変分周器１０５は、分周数＝４，６２５ に同時に設定する。このように、可変分周器１０４と１
０５が同時に設定されることにより、従来技術の如く別
のタイミングで設定される場合に生じ得る周波数飛びは
阻止され、短時間で周辺チャンネル時の周波数（例えば
６９０MHz）から送信チャンネル時の周波数（７４０MH
z）に切替え可能である。更に、タイマ回路１１２は、
レジスタ１１６のデータ送出を完了すると、CPU１１３
へ割り込みを発生する。
は、レジスタ１１６のデータを読出し、P／S変換回路１
１１を介してシリアルデータにてS／P変換回路１１０に
送信する。S／P変換回路１１０は、データを受信する
と、D０１−D００＝「１１」であるので、分周数の数値
部分０００１００１００００１０００１を可変分周器１
０５に設定すると同時に、レジスタ１０９の値を可変分
周器１０４に設定する。このとき、 可変分周器１０４は、分周数＝９０ 可変分周器１０５は、分周数＝４，６２５ に同時に設定する。このように、可変分周器１０４と１
０５が同時に設定されることにより、従来技術の如く別
のタイミングで設定される場合に生じ得る周波数飛びは
阻止され、短時間で周辺チャンネル時の周波数（例えば
６９０MHz）から送信チャンネル時の周波数（７４０MH
z）に切替え可能である。更に、タイマ回路１１２は、
レジスタ１１６のデータ送出を完了すると、CPU１１３
へ割り込みを発生する。
【００４９】次に、図４に本発明によるPLL制御回路の
第２実施形態例のブロック図を示す。尚、図１のPLL制
御回路と対応する構成要素には、便宜上同じ参照符号を
使用している。図１の第１実施形態例との主要相違点を
中心に説明することとする。
第２実施形態例のブロック図を示す。尚、図１のPLL制
御回路と対応する構成要素には、便宜上同じ参照符号を
使用している。図１の第１実施形態例との主要相違点を
中心に説明することとする。
【００５０】図４のPLL制御回路は、周波数帯域の切替
端子付きVCO２０２を使用し、S／P変換回路２１０は、
このVCO２０２への周波数帯域切替信号を出力する。そ
の他、PLL回路及び制御回路は図１と同じであり、レジ
スタ１０８、１０９及び１１４〜１１６を有する点も同
じである。
端子付きVCO２０２を使用し、S／P変換回路２１０は、
このVCO２０２への周波数帯域切替信号を出力する。そ
の他、PLL回路及び制御回路は図１と同じであり、レジ
スタ１０８、１０９及び１１４〜１１６を有する点も同
じである。
【００５１】VCO２０２の発振周波数範囲が広い場合に
は、周波数帯域毎に発振器の共振器の共振周波数帯域を
切替えて、広帯域の発振を可能にする。斯かるVCO２０
２を使用する場合には、周波数帯域毎に帯域制御端子に
L（低）又はH（高）電圧を印加する必要がある。そこ
で、S／P変換回路２１０は、VCO２０２の発振周波数帯
域の切替え制御信号を出力する。
は、周波数帯域毎に発振器の共振器の共振周波数帯域を
切替えて、広帯域の発振を可能にする。斯かるVCO２０
２を使用する場合には、周波数帯域毎に帯域制御端子に
L（低）又はH（高）電圧を印加する必要がある。そこ
で、S／P変換回路２１０は、VCO２０２の発振周波数帯
域の切替え制御信号を出力する。
【００５２】図４のPLL制御回路では、VCO２０２の発振
周波数が、受信チャンネル及び周辺チャンネル時には６
８０〜７５５MHz、送信チャンネル時には、７４０〜７
６８MHzである。また、図２のシリアルデータフォーマ
ットにてD００＝「１」のときのRビットは、受信／周辺
チャンネル時が「０」で、送信チャンネル時が「１」で
ある。S／P変換回路２１０は、シリアルデータを受信
し、D００＝「１」のとき、Rビットが「０」であればVC
O２０２にLを出力し、Rビットが「１」であればVCO２０
２にHを、可変分周器１０４、１０５の分周数を書替え
るタイミングと同時に送出する。
周波数が、受信チャンネル及び周辺チャンネル時には６
８０〜７５５MHz、送信チャンネル時には、７４０〜７
６８MHzである。また、図２のシリアルデータフォーマ
ットにてD００＝「１」のときのRビットは、受信／周辺
チャンネル時が「０」で、送信チャンネル時が「１」で
ある。S／P変換回路２１０は、シリアルデータを受信
し、D００＝「１」のとき、Rビットが「０」であればVC
O２０２にLを出力し、Rビットが「１」であればVCO２０
２にHを、可変分周器１０４、１０５の分周数を書替え
るタイミングと同時に送出する。
【００５３】以上、本発明によるＰＬＬ制御回路及びそ
の制御方法の好適実施形態例を詳述した。しかし、本発
明は斯かる特定実施形態例のみに限定されるべきではな
く、本発明の要旨を逸脱することなく種々の変形変更が
可能であること当業者には容易に理解できよう。
の制御方法の好適実施形態例を詳述した。しかし、本発
明は斯かる特定実施形態例のみに限定されるべきではな
く、本発明の要旨を逸脱することなく種々の変形変更が
可能であること当業者には容易に理解できよう。
【００５４】
【発明の効果】上述の説明から明らかな如く、本発明に
よると、周波数を切替えた場合の周波数の収束時間が従
来方式に比較して短時間となる。その理由は、両可変分
周器を同時に切替えることにより、一時的な周波数飛び
の発生を阻止する為である。また、PLL回路のVCOの周波
数帯域の切替えも同時に行うことにより、広い周波数帯
域での切替も一時的な周波数飛びが阻止できる為であ
る。
よると、周波数を切替えた場合の周波数の収束時間が従
来方式に比較して短時間となる。その理由は、両可変分
周器を同時に切替えることにより、一時的な周波数飛び
の発生を阻止する為である。また、PLL回路のVCOの周波
数帯域の切替えも同時に行うことにより、広い周波数帯
域での切替も一時的な周波数飛びが阻止できる為であ
る。
【００５５】更に、本発明によると、CPUの制御が単純
であり、CPUの負担が軽減され、消費電流も低減可能で
ある。その理由は、レジスタを備えることにより、図３
及び図７又は図９を対比すると明らかな如く、CPUの動
作が単純化する為である。
であり、CPUの負担が軽減され、消費電流も低減可能で
ある。その理由は、レジスタを備えることにより、図３
及び図７又は図９を対比すると明らかな如く、CPUの動
作が単純化する為である。
【図１】本発明によるPLL制御回路の第１実施形態例の
ブロック図である。
ブロック図である。
【図２】図１におけるシリアルデータフォーマットの例
である。
である。
【図３】図１のPLL制御回路のCPUの制御フローチャート
である。
である。
【図４】本発明によるPLL制御回路の第２実施形態例の
ブロック図である。
ブロック図である。
【図５】従来のPLL制御回路のブロック図である。
【図６】図５におけるシリアルデータフォーマットの例
である。
である。
【図７】図５のPLL制御回路のCPU制御フローチャートで
ある。
ある。
【図８】従来のPLL制御回路の他のブロック図である。
【図９】図８のPLL制御回路のCPU制御フローチャートで
ある。
ある。
【図１０】デジタル携帯電話装置のフレームタイミング
図である。
図である。
１０１ 基準発振器 １０２、２０２ VCO（電圧制御発振器） １０４、１０５ 可変分周器 １０３ 低域フィルタ １０６ 位相比較器 １０８、１０９、１１４〜１１６ レジスタ １１２ タイマ回路 １１３ CPU
Claims (6)
- 【請求項１】基準周波数を発振する基準発振器と、制御
電圧に対応した周波数を出力する電圧制御発振器（VC
O）と、夫々前記基準発振器及びVCOの出力を分周する第
１及び第２可変分周器と、該両可変分周器の分周出力の
位相比較を行う位相比較器と、該位相比較器の出力をろ
波して前記VCOに制御電圧を入力する低域フィルタとを
備えるPLL回路を制御するPLL制御回路において、 前記可変分周器の分周数を記憶する複数のレジスタを備
えることを特徴とするPLL制御回路。 - 【請求項２】前記可変分周器の分周数を異なる値に切替
える為のシリアルデータを記憶する複数のレジスタを備
えることを特徴とする請求項１に記載のPLL制御回路。 - 【請求項３】前記可変分周器の分周数を切替えるタイミ
ングを決定するタイマ回路を備えることを特徴とする請
求項１又は２に記載のPLL制御回路。 - 【請求項４】前記タイマ回路は前記PLL回路の前記基準
発振器の出力に基づき動作することを特徴とする請求項
３に記載のPLL制御回路。 - 【請求項５】前記タイマ回路により制御されるCPUを含
み、前記シリアルデータを記憶する前記レジスタの記憶
内容を読出し後、前記CPUに割り込みを発生することを
特徴とする請求項１、２、３又は４に記載のPLL制御回
路。 - 【請求項６】基準発振器及びVCOの出力を夫々可変分周
器で分周し位相比較器で比較するPLL回路の前記可変分
周器の分周数を異なる値に切替えるPLL制御方法におい
て、 前記可変分周器の分周数を記憶するレジスタにより前記
分周数を同時に順次異なる値に切替えることを特徴とす
るPLL制御方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23825499A JP2001069003A (ja) | 1999-08-25 | 1999-08-25 | Ｐｌｌ制御回路及びその制御方法 |
| US09/644,680 US6469583B1 (en) | 1999-08-25 | 2000-08-24 | PLL control circuit for digital oscillation frequency control and control method adopted in the same |
| GB0021108A GB2356501B (en) | 1999-08-25 | 2000-08-25 | PLL control circuit and method for digital oscillation frequency control |
| CNB001228072A CN1193505C (zh) | 1999-08-25 | 2000-08-25 | 锁相环控制电路 |
| HK01106360A HK1035813A1 (en) | 1999-08-25 | 2001-09-07 | Pll control circuit. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23825499A JP2001069003A (ja) | 1999-08-25 | 1999-08-25 | Ｐｌｌ制御回路及びその制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001069003A true JP2001069003A (ja) | 2001-03-16 |
Family
ID=17027454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23825499A Pending JP2001069003A (ja) | 1999-08-25 | 1999-08-25 | Ｐｌｌ制御回路及びその制御方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6469583B1 (ja) |
| JP (1) | JP2001069003A (ja) |
| CN (1) | CN1193505C (ja) |
| GB (1) | GB2356501B (ja) |
| HK (1) | HK1035813A1 (ja) |
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|---|---|---|---|---|
| JP4493164B2 (ja) * | 2000-06-16 | 2010-06-30 | 富士通マイクロエレクトロニクス株式会社 | データ・バースト転送回路、パラレル・シリアル変換回路およびシリアル・パラレル変換回路、発振回路 |
| TWI264876B (en) * | 2001-03-21 | 2006-10-21 | Mediatek Inc | PLL frequency synthesizer |
| WO2004006478A1 (en) * | 2002-07-08 | 2004-01-15 | Globespanvirata Incorporated | System and method for providing network timing recovery |
| DE102004051835A1 (de) | 2004-10-25 | 2006-05-04 | Siemens Ag | Sende- und/oder Empfangsverfahren mit hoher Kanalkapazität, Sende- und/oder Empfangsvorrichtung sowie mobiles Endgerät |
| US7664166B2 (en) * | 2004-12-17 | 2010-02-16 | Rambus Inc. | Pleisiochronous repeater system and components thereof |
| JP5495779B2 (ja) * | 2009-12-28 | 2014-05-21 | キヤノン株式会社 | 送信装置および通信システム |
| WO2016050221A1 (en) * | 2014-10-02 | 2016-04-07 | Mediatek Inc. | Hardware-accelerated dynamic voltage and frequency scaling |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5008629A (en) * | 1988-06-20 | 1991-04-16 | Matsushita Electric Industrial Co., Ltd. | Frequency synthesizer |
| GB2236922B (en) | 1989-08-31 | 1993-02-24 | Multitone Electronics Plc | Frequency synthesisers |
| JPH05304469A (ja) | 1992-04-24 | 1993-11-16 | Sanyo Electric Co Ltd | Ｐｌｌ周波数シンセサイザ回路 |
| DE4216714A1 (de) | 1992-05-20 | 1993-12-02 | Siemens Ag | Verfahren zum Einstellen von PLL-Parametern |
| US5317283A (en) | 1993-06-08 | 1994-05-31 | Nokia Mobile Phones, Ltd. | Method to reduce noise in PLL frequency synthesis |
| JPH08279749A (ja) | 1995-04-05 | 1996-10-22 | Tec Corp | Ｐｌｌ周波数設定装置 |
| GB2340680B (en) | 1995-05-19 | 2000-04-12 | Prince Corp | A phase-locked loop circuit for use in a transmitter |
| JPH1065535A (ja) | 1996-08-20 | 1998-03-06 | Fujitsu Ltd | Ｐｌｌ回路 |
-
1999
- 1999-08-25 JP JP23825499A patent/JP2001069003A/ja active Pending
-
2000
- 2000-08-24 US US09/644,680 patent/US6469583B1/en not_active Expired - Fee Related
- 2000-08-25 GB GB0021108A patent/GB2356501B/en not_active Expired - Fee Related
- 2000-08-25 CN CNB001228072A patent/CN1193505C/zh not_active Expired - Fee Related
-
2001
- 2001-09-07 HK HK01106360A patent/HK1035813A1/xx not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| GB2356501B (en) | 2003-11-26 |
| HK1035813A1 (en) | 2001-12-07 |
| GB0021108D0 (en) | 2000-10-11 |
| CN1193505C (zh) | 2005-03-16 |
| US6469583B1 (en) | 2002-10-22 |
| GB2356501A (en) | 2001-05-23 |
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