JP2002164785A - 低雑音かつ高速応答の周波数シンセサイザおよび対応する周波数合成方法 - Google Patents
低雑音かつ高速応答の周波数シンセサイザおよび対応する周波数合成方法Info
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- 238000000034 method Methods 0.000 title claims description 7
- 230000002194 synthesizing effect Effects 0.000 title claims description 5
- 230000004044 response Effects 0.000 title description 2
- 230000010355 oscillation Effects 0.000 claims abstract description 26
- 239000003990 capacitor Substances 0.000 claims description 43
- 230000001052 transient effect Effects 0.000 claims description 8
- 230000001172 regenerating effect Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 6
- 230000008859 change Effects 0.000 description 5
- 239000013078 crystal Substances 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000001105 regulatory effect Effects 0.000 description 2
- 238000003786 synthesis reaction Methods 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000003466 anti-cipated effect Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 238000001308 synthesis method Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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- H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
- H03L7/1976—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】 (修正有)
【課題】端数分周器を有する周波数シンセサイザにおい
て基準周波数を高くして周波数切り替え時間を短縮す
る。 【解決手段】位相周波数比較器16、電圧制御発振器1
2および分周器14を備えた位相ロックトループによる
周波数シンセサイザにおいて、電圧制御発振器12に発
振周波数帯域が選択可能なバラクタライン82と、バラ
クタライン82のバラクタを選択させるための電圧源9
0を備える。分周比Nの整数部分の設定に応じて電圧源
90からの制御電圧に基づいて最適なバラクタを選択し
電圧制御発振器12の発振周波数帯域を切り替える。
て基準周波数を高くして周波数切り替え時間を短縮す
る。 【解決手段】位相周波数比較器16、電圧制御発振器1
2および分周器14を備えた位相ロックトループによる
周波数シンセサイザにおいて、電圧制御発振器12に発
振周波数帯域が選択可能なバラクタライン82と、バラ
クタライン82のバラクタを選択させるための電圧源9
0を備える。分周比Nの整数部分の設定に応じて電圧源
90からの制御電圧に基づいて最適なバラクタを選択し
電圧制御発振器12の発振周波数帯域を切り替える。
Description
【0001】
【発明の属する技術分野】本発明は、端数分周比をもつ
周波数シンセサイザと対応する周波数合成方法とに関す
る。
周波数シンセサイザと対応する周波数合成方法とに関す
る。
【0002】本発明は特に、周波数の正確な調整を行わ
せ、順に選択された種々の周波数の間で高速に切り替え
ることができる低雑音周波数シンセサイザに関する。
せ、順に選択された種々の周波数の間で高速に切り替え
ることができる低雑音周波数シンセサイザに関する。
【0003】本発明は、周波数の正確な調整が可能で、
選択周波数の間で高速に切替可能な周波数シンセサイザ
に関する。
選択周波数の間で高速に切替可能な周波数シンセサイザ
に関する。
【0004】この種の周波数シンセサイザは、種々の無
線回路に用いられ、特にこれらの回路の受信および/ま
たは送信段に用いられうる。一例として、本発明による
周波数シンセサイザは、携帯電話等のコードレス電話装
置に用いられうる。
線回路に用いられ、特にこれらの回路の受信および/ま
たは送信段に用いられうる。一例として、本発明による
周波数シンセサイザは、携帯電話等のコードレス電話装
置に用いられうる。
【0005】
【従来の技術】添付された図1および図2は、整数値を
調整可能な周波数シンセサイザと端数値を調整可能な周
波数シンセサイザとを示す。端数値を調整可能な周波数
シンセサイザは、基準周波数の整数値および非整数値に
より調整可能な周波数シンセサイザであると理解されう
る。この種の装置は公知であり、例えば文献(1)EP-B
-0 661 816、(2)EP-A-0 563 400、および(3)アー
ルボルグ大学のトーマス・スティチェルブルト著の「デ
ルタ−シグマ変調を用いた端数N P11」(1997年8月5
日、1〜21頁)に図示されている。
調整可能な周波数シンセサイザと端数値を調整可能な周
波数シンセサイザとを示す。端数値を調整可能な周波数
シンセサイザは、基準周波数の整数値および非整数値に
より調整可能な周波数シンセサイザであると理解されう
る。この種の装置は公知であり、例えば文献(1)EP-B
-0 661 816、(2)EP-A-0 563 400、および(3)アー
ルボルグ大学のトーマス・スティチェルブルト著の「デ
ルタ−シグマ変調を用いた端数N P11」(1997年8月5
日、1〜21頁)に図示されている。
【0006】図1は位相ロックドループ10の周辺の構
成を示す周波数シンセサイザの基本構成図である。位相
ロックドループは、基本的には、電圧制御型発振器12
と、周波数分周器14と、位相周波数比較器16と、ル
ープフィルタ18とを備えている。
成を示す周波数シンセサイザの基本構成図である。位相
ロックドループは、基本的には、電圧制御型発振器12
と、周波数分周器14と、位相周波数比較器16と、ル
ープフィルタ18とを備えている。
【0007】本明細書ではVCO発振器として参照され
る電圧制御型発振器12は、入力端子に印加された制御
電圧の関数として周波数が増減されない出力信号を供給
する。この制御電圧は、ループフィルタ18を介してV
CO発振器12の入力端子に接続された位相周波数比較
器16により生成される。
る電圧制御型発振器12は、入力端子に印加された制御
電圧の関数として周波数が増減されない出力信号を供給
する。この制御電圧は、ループフィルタ18を介してV
CO発振器12の入力端子に接続された位相周波数比較
器16により生成される。
【0008】位相周波数比較器16は、周波数分周器1
4により供給される信号の周波数を、図の例では水晶装
置20により供給される基準信号の周波数と比較する。
周波数分周器により供給される信号の周波数が基準信号
の周波数より低いとき、ループフィルタ18に接続され
た位相周波数比較器はVCO発振器12の周波数を指示
する電圧を大きくする。逆に、VCO発振器12の周波
数は、周波数分周器により供給された信号の周波数が基
準信号の周波数より高いとき、低く制御される。
4により供給される信号の周波数を、図の例では水晶装
置20により供給される基準信号の周波数と比較する。
周波数分周器により供給される信号の周波数が基準信号
の周波数より低いとき、ループフィルタ18に接続され
た位相周波数比較器はVCO発振器12の周波数を指示
する電圧を大きくする。逆に、VCO発振器12の周波
数は、周波数分周器により供給された信号の周波数が基
準信号の周波数より高いとき、低く制御される。
【0009】周波数分周器14は、所定数のフリップフ
ロップからなる装置であり、VCO発振器12の信号周
波数を整数値によってのみ分周する。整数値によって調
整可能な分周比は、Nとして参照される整数である。矢
印22によって示される調整入力端子は、値Nを固定す
ることができる。
ロップからなる装置であり、VCO発振器12の信号周
波数を整数値によってのみ分周する。整数値によって調
整可能な分周比は、Nとして参照される整数である。矢
印22によって示される調整入力端子は、値Nを固定す
ることができる。
【0010】FVCOとして参照されるVCO発振器の周
波数は、(1)式で表される。
波数は、(1)式で表される。
【0011】FVCO=N*Fref (1) ここで、Frefは、水晶装置20により供給される基準
信号の周波数である。
信号の周波数である。
【0012】分周比Nの値(整数値)を単位とする変更
は、VCO発振器の周波数Frefに等しい変更を引き起
こす。したがって、Frefより高い分解能をもつVCO
発振器12の周波数を調整することはできない。基準信
号の周波数が高い場合には、この分解能は不十分であり
うる。
は、VCO発振器の周波数Frefに等しい変更を引き起
こす。したがって、Frefより高い分解能をもつVCO
発振器12の周波数を調整することはできない。基準信
号の周波数が高い場合には、この分解能は不十分であり
うる。
【0013】ループ10の出力信号の周波数、すなわち
VCO発振器12により供給された信号の周波数のさら
なる調整は、図2に示す周波数シンセサイザで得られう
る。
VCO発振器12により供給された信号の周波数のさら
なる調整は、図2に示す周波数シンセサイザで得られう
る。
【0014】図2に示した周波数シンセサイザは、図1
のループ10と同じ構成をもつ位相ロックドループ10
を有する。
のループ10と同じ構成をもつ位相ロックドループ10
を有する。
【0015】一方、周波数分周器14は、分周比の値N
を固定化する調整入力端子だけでなく、値Nに近い2以
上の連続値の間で分周比を切り替える切替入力端子24
を有する。図2の例では、周波数分周器14の切替入力
端子24は、2つの値NとN+1の間の分周比を切り替
えることができる。
を固定化する調整入力端子だけでなく、値Nに近い2以
上の連続値の間で分周比を切り替える切替入力端子24
を有する。図2の例では、周波数分周器14の切替入力
端子24は、2つの値NとN+1の間の分周比を切り替
えることができる。
【0016】切替入力端子24は、シグマ−デルタ変調
器30、より正確には、この変調器のオーバーフロー端
子32に接続される。
器30、より正確には、この変調器のオーバーフロー端
子32に接続される。
【0017】図の例では、ワードアダー31をもつ第1
順序デジタル変調器であるシグマ−デルタ変調器30
は、Kとして参照される調整指示用の第1のデジタル入
力端子34を有する。調整指示は,変調器のシフトレジ
スタ36により供給されるデジタル値に加えられる。レ
ジスタ36は、周波数分周器14の出力信号によりクロ
ックされ、ワードアダー31の出力を受信する。レジス
タ36は、アダーの第2のデジタル入力端子38に接続
される。調整指示とレジスタ36の出力との和がアダー
31のデジタル容量より低いとき、オーバーフローキャ
リーは例えば論理0値になる。一方、和がアダー31の
容量より高いとき、オーバーフローキャリーはその場合
における相補的な論理1値になる。
順序デジタル変調器であるシグマ−デルタ変調器30
は、Kとして参照される調整指示用の第1のデジタル入
力端子34を有する。調整指示は,変調器のシフトレジ
スタ36により供給されるデジタル値に加えられる。レ
ジスタ36は、周波数分周器14の出力信号によりクロ
ックされ、ワードアダー31の出力を受信する。レジス
タ36は、アダーの第2のデジタル入力端子38に接続
される。調整指示とレジスタ36の出力との和がアダー
31のデジタル容量より低いとき、オーバーフローキャ
リーは例えば論理0値になる。一方、和がアダー31の
容量より高いとき、オーバーフローキャリーはその場合
における相補的な論理1値になる。
【0018】周波数分周器14は、切替入力端子24が
第1の論理状態を受信するとき第1の分周比をもつ周波
数分周を行うように配置され、入力端子24が第2の切
替状態を受信するとき+/-1とは異なる第2の分周比を
もつ周波数分周を行うように配置される。
第1の論理状態を受信するとき第1の分周比をもつ周波
数分周を行うように配置され、入力端子24が第2の切
替状態を受信するとき+/-1とは異なる第2の分周比を
もつ周波数分周を行うように配置される。
【0019】記述された例において、分周比は論理0状
態用のNと論理1状態用のN+1である。
態用のNと論理1状態用のN+1である。
【0020】どんな場合でも、周波数分周器の分周比は
整数であるが、NとN+1の間で比を繰り返し切り替え
ると、2つの値の間の結果的な平均分周比、すなわち非
積分比を得ることができる。
整数であるが、NとN+1の間で比を繰り返し切り替え
ると、2つの値の間の結果的な平均分周比、すなわち非
積分比を得ることができる。
【0021】より正確には、次式の関係が成り立つ。
【0022】
【数1】 すなわち、次式の関係が成り立つ。
【0023】
【数2】 これらの式において、TNとTN+1はそれぞれ分周比が
N,N+1の期間である。
N,N+1の期間である。
【0024】シグマ−デルタ変調器の第1入力端子34
に供給される調整指示KがLビットにコード化され、ア
ダーの最大容量が2L−1であると仮定すると、K/2L
に等しい分周比の端数比が定義されうる。端数部分K/
2Lは本明細書ではkとして示され、次式で表される。
に供給される調整指示KがLビットにコード化され、ア
ダーの最大容量が2L−1であると仮定すると、K/2L
に等しい分周比の端数比が定義されうる。端数部分K/
2Lは本明細書ではkとして示され、次式で表される。
【0025】
【数3】 調整指示(K=約0)が小さい値の場合、出力周波数は
Fref *(N)に近く、調整指示(K=約2L)が大きい
値の場合、出力周波数はFref *(N+1)に近い。
Fref *(N)に近く、調整指示(K=約2L)が大きい
値の場合、出力周波数はFref *(N+1)に近い。
【0026】したがって、周波数分周器14の調整入力
端子22に入力される分周比Nの選択とシグマ−デルタ
変調器に入力される調整指示Kの選択とにより固定化さ
れる2つの値の間の位相ロックドループの周波数を連続
的に調整することができる。
端子22に入力される分周比Nの選択とシグマ−デルタ
変調器に入力される調整指示Kの選択とにより固定化さ
れる2つの値の間の位相ロックドループの周波数を連続
的に調整することができる。
【0027】図1に示した従来の位相ロックドループに
おいて、電圧制御型発振器の発振周波数は、周波数値F
refの周波数"step"を介して調整されるかもしれない。"
step"は、NからN+1までか、NからN−1までの分
周比の変化に対応する。これは明らかに、基準が上述し
た(1)式による場合である。
おいて、電圧制御型発振器の発振周波数は、周波数値F
refの周波数"step"を介して調整されるかもしれない。"
step"は、NからN+1までか、NからN−1までの分
周比の変化に対応する。これは明らかに、基準が上述し
た(1)式による場合である。
【0028】ループの周波数の比較的正確な調整を行う
ために、基準信号の周波数Frefの値は小さくするのが
好ましい。単一の例として、周波数Frefと調整ステッ
プは、200kHzのオーダーでありうる。
ために、基準信号の周波数Frefの値は小さくするのが
好ましい。単一の例として、周波数Frefと調整ステッ
プは、200kHzのオーダーでありうる。
【0029】低い基準周波数は分周比の値Nを高く維持
することもわかる。実際、電圧制御型発振器の周波数は
(比較的低い)基準周波数と(比較的高い)分周比Nの
積であることに注意されたい。
することもわかる。実際、電圧制御型発振器の周波数は
(比較的低い)基準周波数と(比較的高い)分周比Nの
積であることに注意されたい。
【0030】しかしながら、基準周波数用の比較的低い
値を選択することによる制約は図2に示した位相ロック
ドループには存在しない。
値を選択することによる制約は図2に示した位相ロック
ドループには存在しない。
【0031】上述した(2)式は、端数部分kの値、す
なわちK/2Lを変化させることにより、周波数を調整
することができることを実際に示している。調整ステッ
プは、Fref/2Lでありうる。8〜16ビットのコード
化、すなわちL=8または16の場合、例えば調整は、
ほとんど連続的に、かつ基準周波数とはほとんど独立の
手法で行われる。
なわちK/2Lを変化させることにより、周波数を調整
することができることを実際に示している。調整ステッ
プは、Fref/2Lでありうる。8〜16ビットのコード
化、すなわちL=8または16の場合、例えば調整は、
ほとんど連続的に、かつ基準周波数とはほとんど独立の
手法で行われる。
【0032】このように、端数分周器をもつ位相ロック
ドループの場合、基準周波数は非常に高く選択するのが
望ましい。例えば、26MHzのオーダーにする。高い周
波数は、よりきめ細かくループのドリフトを校正でき、
信頼性がより高くなる。
ドループの場合、基準周波数は非常に高く選択するのが
望ましい。例えば、26MHzのオーダーにする。高い周
波数は、よりきめ細かくループのドリフトを校正でき、
信頼性がより高くなる。
【0033】比較的高い周波数を選択すると、Nが小さ
くなり、すなわち分周比の整数部分が小さくなることが
わかる。
くなり、すなわち分周比の整数部分が小さくなることが
わかる。
【0034】ωnと示される位相ロックドループの振動
は、電圧制御発振器12のゲインKV CO、位相周波数比
較器16のチャージポンプのゲインKφ、ループフィル
タ18の容量の容量値C、および分周器22の分周比の
整数部分Nの関数として表される。この関係は、(3)
式で表される。
は、電圧制御発振器12のゲインKV CO、位相周波数比
較器16のチャージポンプのゲインKφ、ループフィル
タ18の容量の容量値C、および分周器22の分周比の
整数部分Nの関数として表される。この関係は、(3)
式で表される。
【0035】
【数4】 位相ロックドループの切替時間tsはまたループの振動
値ωnに依存する。切替時間tsは、所定の振動発振シス
テムで設定されるループに必要な時間、またはある振動
または周波数値から他に切り替えるのに必要な時間であ
ると理解されうる。
値ωnに依存する。切替時間tsは、所定の振動発振シス
テムで設定されるループに必要な時間、またはある振動
または周波数値から他に切り替えるのに必要な時間であ
ると理解されうる。
【0036】切替時間tsは、次の関係を介して振動と
関連付けられる。
関連付けられる。
【0037】ts=(2.5×2×π)/ωn 上述した振動ωnの(3)式も参照することにより、同
様の振動とともに、比較的小さい値の分周比N、または
その整数部分の少なくともすべては、ループフィルタの
容量値Cの比較的高い値によって補償される。実際、値
KVCO,Kφは、発振器と位相周波数比較器のチャージ
ポンプとに関連付けた定数因子である。
様の振動とともに、比較的小さい値の分周比N、または
その整数部分の少なくともすべては、ループフィルタの
容量値Cの比較的高い値によって補償される。実際、値
KVCO,Kφは、発振器と位相周波数比較器のチャージ
ポンプとに関連付けた定数因子である。
【0038】ループフィルタ用の大きな値のキャパシタ
の選択は、このキャパシタの充電時間である他の時間パ
ラメータTの影響を明らかにする。ループフィルタは、
位相周波数変換器のチャージポンプのフィルタリングさ
れた周波数でない電流iと、フィルタリングされた周波
数でVCO発振器を制御するために用いられる電圧V
tuneとを変換できるキャパシタをもつ通過域フィルタと
考えられる。キャパシタCの充電時間tは、次式の関係
を介して、電流iと電圧Vtuneと関連づけられる。
の選択は、このキャパシタの充電時間である他の時間パ
ラメータTの影響を明らかにする。ループフィルタは、
位相周波数変換器のチャージポンプのフィルタリングさ
れた周波数でない電流iと、フィルタリングされた周波
数でVCO発振器を制御するために用いられる電圧V
tuneとを変換できるキャパシタをもつ通過域フィルタと
考えられる。キャパシタCの充電時間tは、次式の関係
を介して、電流iと電圧Vtuneと関連づけられる。
【0039】t=C×Vtune/i (4) この式において、Cはループフィルタの容量値である。
【0040】キャパシタの充電時間tは、上述した切替
時間tsに加えられ、所望の周波数でループの調整速度
には好ましくない。この問題は、端数分周器を有するル
ープに特有であり、すなわち、ループは、高い基準周波
数で制御され、低い分周比をもつ。
時間tsに加えられ、所望の周波数でループの調整速度
には好ましくない。この問題は、端数分周器を有するル
ープに特有であり、すなわち、ループは、高い基準周波
数で制御され、低い分周比をもつ。
【0041】本発明の目的は、上述した制限をもたな
い、周波数シンセサイザと対応する周波数合成方法を提
供することにある。
い、周波数シンセサイザと対応する周波数合成方法を提
供することにある。
【0042】特に、本発明の目的は、端数分周器をも
ち、高い基準周波数で動作可能で、非常に短時間の全体
的な切替時間をもつ周波数シンセサイザを提供すること
にある。
ち、高い基準周波数で動作可能で、非常に短時間の全体
的な切替時間をもつ周波数シンセサイザを提供すること
にある。
【0043】本発明の他の目的は、チャージポンプの数
を増やす必要がなく、位相ロックドループをもつ位相周
波数変換器を提供するチャージポンプのサイズを大きく
する必要がないシンセサイザを提供することにある。
を増やす必要がなく、位相ロックドループをもつ位相周
波数変換器を提供するチャージポンプのサイズを大きく
する必要がないシンセサイザを提供することにある。
【0044】本発明のさらに他の目的は、部品の特性と
温度ドリフトの影響のばらつきがないシンセサイザを提
供することにある。
温度ドリフトの影響のばらつきがないシンセサイザを提
供することにある。
【0045】本発明の最後の目的は、特に少ない位相雑
音をもつ低雑音周波数シンセサイザを提供することにあ
る。
音をもつ低雑音周波数シンセサイザを提供することにあ
る。
【0046】これらの目的を達成するため、本発明は、
発振周波数帯域選択手段に接続された電圧制御型発振器
をもつ位相ロックドループを備えることを目的とする。
周波数シンセサイザは、パスバンドとも呼ばれる種々の
発振周波数帯域を配置しているが、これら帯域は、周波
数シンセサイザにより生成される可能性のある周波数全
体より狭い。より狭い周波数帯域に対して制御電圧V
tuneを変更しないように維持しながら、これら周波数帯
域内の電圧制御型発振器のゲインgVCOを減らすことが
できる。電圧制御型発振器のゲインgVCOは結局、制御
電圧のゲインに関する周波数の比である。
発振周波数帯域選択手段に接続された電圧制御型発振器
をもつ位相ロックドループを備えることを目的とする。
周波数シンセサイザは、パスバンドとも呼ばれる種々の
発振周波数帯域を配置しているが、これら帯域は、周波
数シンセサイザにより生成される可能性のある周波数全
体より狭い。より狭い周波数帯域に対して制御電圧V
tuneを変更しないように維持しながら、これら周波数帯
域内の電圧制御型発振器のゲインgVCOを減らすことが
できる。電圧制御型発振器のゲインgVCOは結局、制御
電圧のゲインに関する周波数の比である。
【0047】本明細書の冒頭部分で説明した位相ロック
ドループの振動を表す(3)式を参照すると、ゲインK
VCOの減少は等しい振動値とともに、ループフィルタの
容量Cの値を減少させることがわかる。より低い容量値
Cは、充電時間tを減少させる。この目的のため、冒頭
部分で説明した(4)式が参照されてもよい。
ドループの振動を表す(3)式を参照すると、ゲインK
VCOの減少は等しい振動値とともに、ループフィルタの
容量Cの値を減少させることがわかる。より低い容量値
Cは、充電時間tを減少させる。この目的のため、冒頭
部分で説明した(4)式が参照されてもよい。
【0048】この同じ式を参照すると、電流iの増加は
充電時間tの減少にもなることがわかる。一方、本発明
により維持されない他の解決手法として、供給される電
流iの強度を増大するために、位相周波数比較器のチャ
ージポンプの新しい概念を要求した。
充電時間tの減少にもなることがわかる。一方、本発明
により維持されない他の解決手法として、供給される電
流iの強度を増大するために、位相周波数比較器のチャ
ージポンプの新しい概念を要求した。
【0049】発振周波数の選択は制御電圧に依存し、そ
の結果、選択が自動的に行われる。制御電圧は、容量ま
たは発振段を選択するために用いられうる。このこと
は、後述される。本発明は特に、自身の電圧源、すなわ
ち、雑音を起こさない電圧源を有する周波数シンセサイ
ザを備え、この電圧源の電圧を制御電圧として選択手段
に入力することを提案する。
の結果、選択が自動的に行われる。制御電圧は、容量ま
たは発振段を選択するために用いられうる。このこと
は、後述される。本発明は特に、自身の電圧源、すなわ
ち、雑音を起こさない電圧源を有する周波数シンセサイ
ザを備え、この電圧源の電圧を制御電圧として選択手段
に入力することを提案する。
【0050】本発明は特に、位相ロックドループを有す
る周波数シンセサイザに関し、位相ロックドループは、
位相周波数比較器と、発振周波数帯域を選択する選択手
段に接続された少なくとも一つの電圧制御型発振器と、
発振器および比較器の間に接続された周波数分周器と、
前記制御手段に接続され、それ自身の制御電圧を選択手
段に供給する電圧源と、を備える。
る周波数シンセサイザに関し、位相ロックドループは、
位相周波数比較器と、発振周波数帯域を選択する選択手
段に接続された少なくとも一つの電圧制御型発振器と、
発振器および比較器の間に接続された周波数分周器と、
前記制御手段に接続され、それ自身の制御電圧を選択手
段に供給する電圧源と、を備える。
【0051】それ自身の電圧を使用することが特徴であ
り、これにより、位相雑音シンセサイザを省略すること
ができる。位相雑音の影響は結局、無線チャネルによる
信号の伝送と関連した多くの応用分野で望ましくない。
り、これにより、位相雑音シンセサイザを省略すること
ができる。位相雑音の影響は結局、無線チャネルによる
信号の伝送と関連した多くの応用分野で望ましくない。
【0052】パスバンドを選択する選択手段は、種々の
手法で実現可能である。一例として、これらの手段は、
電圧制御型発振器の種々の段を選択させるスイッチを有
し、各段はそれ自身のパスバンドと中心周波数をもつ自
律VCO発振器を形成する。他の可能性として、選択手
段は、中心周波数とパスバンドを変更するために、単一
のVCOに接続されるよう切り替えられるキャパシタ列
を有する。
手法で実現可能である。一例として、これらの手段は、
電圧制御型発振器の種々の段を選択させるスイッチを有
し、各段はそれ自身のパスバンドと中心周波数をもつ自
律VCO発振器を形成する。他の可能性として、選択手
段は、中心周波数とパスバンドを変更するために、単一
のVCOに接続されるよう切り替えられるキャパシタ列
を有する。
【0053】容量は、キャパシタやバラクタにより形成
されうる。これら容量は、単一のVCO発振器を有する
場合において、複数の独立した発振器に比較されうる。
バラクタ(電圧可変容量)は、容量値が制御電圧を介し
て調整可能なキャパシタである。バラクタの容量値は、
供給される電圧の関数として連続的に導き出され、その
容量値は例えば0〜4ボルトの間で変化する。2つの電
圧値の間で、場合によっては、2値の間で切り替わるバ
ラクタを用いることもできる。この場合、バラクタに
は、第1の非ゼロ制御電圧(例えば4ボルト)、または
第2の、好ましくは0ボルトのいずれかが供給される。
バラクタは、固定値のキャパシタに直列に接続されたス
イッチにも関する。バラクタは、制御電圧を介して容量
が調整可能なキャパシタとしてそれぞれが動作する、種
々の自律段を有する。後者の場合、シンセサイザは、バ
ラクタ段に制御電圧を分配するマルチプレクサを有す
る。
されうる。これら容量は、単一のVCO発振器を有する
場合において、複数の独立した発振器に比較されうる。
バラクタ(電圧可変容量)は、容量値が制御電圧を介し
て調整可能なキャパシタである。バラクタの容量値は、
供給される電圧の関数として連続的に導き出され、その
容量値は例えば0〜4ボルトの間で変化する。2つの電
圧値の間で、場合によっては、2値の間で切り替わるバ
ラクタを用いることもできる。この場合、バラクタに
は、第1の非ゼロ制御電圧(例えば4ボルト)、または
第2の、好ましくは0ボルトのいずれかが供給される。
バラクタは、固定値のキャパシタに直列に接続されたス
イッチにも関する。バラクタは、制御電圧を介して容量
が調整可能なキャパシタとしてそれぞれが動作する、種
々の自律段を有する。後者の場合、シンセサイザは、バ
ラクタ段に制御電圧を分配するマルチプレクサを有す
る。
【0054】制御の一つの問題は、それ自身の制御電圧
の供給に関連する。供給電圧は、発振段の選択の安定性
の阻害になる雑音の影響を非常に受けやすい。電圧源と
して機能するキャパシタを有するシンセサイザとキャパ
シタの過渡充電手段とを備えることにより、本発明はこ
の問題を解決できる。
の供給に関連する。供給電圧は、発振段の選択の安定性
の阻害になる雑音の影響を非常に受けやすい。電圧源と
して機能するキャパシタを有するシンセサイザとキャパ
シタの過渡充電手段とを備えることにより、本発明はこ
の問題を解決できる。
【0055】過渡充電手段は、簡単には、過渡期間中に
のみアクティブである充電手段のキャパシタであると理
解され、周波数シンセサイザが動作中のときに動作を開
始させるのが望ましい。
のみアクティブである充電手段のキャパシタであると理
解され、周波数シンセサイザが動作中のときに動作を開
始させるのが望ましい。
【0056】選択手段は、制御電圧のみを必要とし、供
給電圧は必要とせず、電流もほとんどキャパシタから取
り出されない。このように、過渡期間の間、キャパシタ
はトリクル充電を行わない。選択手段は、自律的であ
り、シンセサイザの電源の雑音の影響を受けず、それ自
身の電源を構成する。
給電圧は必要とせず、電流もほとんどキャパシタから取
り出されない。このように、過渡期間の間、キャパシタ
はトリクル充電を行わない。選択手段は、自律的であ
り、シンセサイザの電源の雑音の影響を受けず、それ自
身の電源を構成する。
【0057】本発明の特定の応用分野では、周波数シン
セサイザの一般的な供給電圧は、発振周波数帯域の選択
手段により要求された制御電圧より低い。例として、一
般的な(調整された)供給電圧は、2ボルト(1.8ボ
ルト)のオーダーでありうる。一方、バラクタ用の制御
電圧は4ボルト(3.5ボルト)のオーダーである。こ
のような場合、本発明は、非再生倍電圧器を有する過渡
充電手段を備えることを提案する。非再生倍電圧器はま
た、キャパシタの基準電位のシフトに影響する過渡機能
ももつ。深刻な雑音発生器としてのシフトスイッチング
は、周波数シンセサイザが動作を行うたびに、一回だけ
短時間だけ行われる。
セサイザの一般的な供給電圧は、発振周波数帯域の選択
手段により要求された制御電圧より低い。例として、一
般的な(調整された)供給電圧は、2ボルト(1.8ボ
ルト)のオーダーでありうる。一方、バラクタ用の制御
電圧は4ボルト(3.5ボルト)のオーダーである。こ
のような場合、本発明は、非再生倍電圧器を有する過渡
充電手段を備えることを提案する。非再生倍電圧器はま
た、キャパシタの基準電位のシフトに影響する過渡機能
ももつ。深刻な雑音発生器としてのシフトスイッチング
は、周波数シンセサイザが動作を行うたびに、一回だけ
短時間だけ行われる。
【0058】本発明は、上述したシンセサイザによる周
波数合成方法にも関する。この方法は、それ自身の電圧
を確立する過渡段を有し、この過渡段の後段には少なく
とも一つの周波数合成段が設けられる。
波数合成方法にも関する。この方法は、それ自身の電圧
を確立する過渡段を有し、この過渡段の後段には少なく
とも一つの周波数合成段が設けられる。
【0059】次に、本発明の他の特徴と効果を図面を参
照して説明する。この記載は、一例であり、本発明を限
定するものではない。
照して説明する。この記載は、一例であり、本発明を限
定するものではない。
【0060】
【発明の実施の形態】後述する説明において、図3およ
び図4は、図1および図2ですでに説明されたものと同
じまたは類似の構成には同一符号を付している。これら
については、上述した説明を参照されたい。
び図4は、図1および図2ですでに説明されたものと同
じまたは類似の構成には同一符号を付している。これら
については、上述した説明を参照されたい。
【0061】図1及び図2の単一の発振器は、図3にお
いて、バラクタ80に接続された発振器12に置き換え
られる。バラクタ80は、ラインとも呼ばれる種々の段
82を有し、これらはそれぞれ制御電圧を介して調整可
能なキャパシタである。
いて、バラクタ80に接続された発振器12に置き換え
られる。バラクタ80は、ラインとも呼ばれる種々の段
82を有し、これらはそれぞれ制御電圧を介して調整可
能なキャパシタである。
【0062】種々のバラクタライン82は、電圧制御型
発振器12に並列に接続される。ループフィルタ18に
接続された位相周波数比較器16により供給される発振
器の制御電圧と、電圧源90により供給されるバラクタ
ラインの制御電圧との間で区別がなされうる。
発振器12に並列に接続される。ループフィルタ18に
接続された位相周波数比較器16により供給される発振
器の制御電圧と、電圧源90により供給されるバラクタ
ラインの制御電圧との間で区別がなされうる。
【0063】バラクタライン82は、VCO発振器12
に種々の容量を入力するために用いられる。これは、発
振器を種々の発振中心周波数に調整させ、種々の発振周
波数帯域を選択させる。発振周波数は、制御電圧が0ボ
ルトのオーダーの最小電圧から、4ボルトのオーダーの
最大電圧まで変わるとき、電圧制御型発振器により生成
される信号の周波数範囲である。中心周波数は、平均制
御電圧が入力されるとき、発振信号の周波数として定義
される。
に種々の容量を入力するために用いられる。これは、発
振器を種々の発振中心周波数に調整させ、種々の発振周
波数帯域を選択させる。発振周波数は、制御電圧が0ボ
ルトのオーダーの最小電圧から、4ボルトのオーダーの
最大電圧まで変わるとき、電圧制御型発振器により生成
される信号の周波数範囲である。中心周波数は、平均制
御電圧が入力されるとき、発振信号の周波数として定義
される。
【0064】単一のバラクタラインのキャパシタの制御
電圧を変えることにより、発振周波数バンドを単に選択
することは、従来から予期されていた可能性がある。し
かしながら、雑音が発生しない可変電圧源を設計するこ
とは難しい。
電圧を変えることにより、発振周波数バンドを単に選択
することは、従来から予期されていた可能性がある。し
かしながら、雑音が発生しない可変電圧源を設計するこ
とは難しい。
【0065】この困難さのために、複数の個別のライン
をもつバラクタ80を設けるのが望ましく、各ラインは
オン/オフ・モードで2つの容量値の間で制御される。
各バラクタライン82は、図1ではキャパシタ15で表
される。キャパシタ15は、VCO発振器にキャパシタ
を接続するか否かを切り替えるスイッチ13に直列に接
続されている。
をもつバラクタ80を設けるのが望ましく、各ラインは
オン/オフ・モードで2つの容量値の間で制御される。
各バラクタライン82は、図1ではキャパシタ15で表
される。キャパシタ15は、VCO発振器にキャパシタ
を接続するか否かを切り替えるスイッチ13に直列に接
続されている。
【0066】スイッチを制御するために、一方では論理
テーブル50を有し、他方では後述する制御電圧源90
を有する。
テーブル50を有し、他方では後述する制御電圧源90
を有する。
【0067】本明細書の冒頭部分で説明したように、周
波数シンセサイザに重要である2つの制御パラメータ
は、分周比の整数部分Nと、シグマ−デルタ変調器40
に入力される調整指示Kにより制御される端数部分であ
る。
波数シンセサイザに重要である2つの制御パラメータ
は、分周比の整数部分Nと、シグマ−デルタ変調器40
に入力される調整指示Kにより制御される端数部分であ
る。
【0068】値Nは、周波数分周器14と論理テーブル
50に直接入力される。論理テーブルのポインタ51
は、値Nの関数として、バラクタライン82のデジタル
コマンド指示を選択させる。
50に直接入力される。論理テーブルのポインタ51
は、値Nの関数として、バラクタライン82のデジタル
コマンド指示を選択させる。
【0069】以下に示す表1は、値N、バラクタライン
の論理制御指示、および電圧Vtuneの最小最大値用の周
波数制御発振器の応答信号の周波数範囲の間の関係を示
す一例である。周波数は、メガヘルツで表される。コマ
ンド指示の各ビットは、例えば、一つのバラクタライン
の活性化に対応する。表1は正確には図3には対応しな
いことがわかる。図3は、5つのバラクタラインのみを
示すのに対し、表1は7つの異なる指示を識別する。
の論理制御指示、および電圧Vtuneの最小最大値用の周
波数制御発振器の応答信号の周波数範囲の間の関係を示
す一例である。周波数は、メガヘルツで表される。コマ
ンド指示の各ビットは、例えば、一つのバラクタライン
の活性化に対応する。表1は正確には図3には対応しな
いことがわかる。図3は、5つのバラクタラインのみを
示すのに対し、表1は7つの異なる指示を識別する。
【0070】
【表1】 さらに、表1は、正確には、論理テーブルの内容に一致
しない。しかし、Nのある値は、バラクタラインのキャ
パシタの種々の接続に対応する。これは、発振器の各周
波数バンドの選択により生成される周波数範囲のオーバ
ーラップに対応する。
しない。しかし、Nのある値は、バラクタラインのキャ
パシタの種々の接続に対応する。これは、発振器の各周
波数バンドの選択により生成される周波数範囲のオーバ
ーラップに対応する。
【0071】バラクタラインのキャパシタを2つ組み合
わせることは同じ値Nに対応し、一致のテーブルは、以
前に選択された組み合わせ、または所望の発振周波数に
最も近い中心周波数に対応する組み合わせを維持するよ
うプログラムされうる。
わせることは同じ値Nに対応し、一致のテーブルは、以
前に選択された組み合わせ、または所望の発振周波数に
最も近い中心周波数に対応する組み合わせを維持するよ
うプログラムされうる。
【0072】一致のテーブルは、製造中にプログラムさ
れたメモリROM、または可能であればEPROMタイプの
プログラム可能なメモリを有する。
れたメモリROM、または可能であればEPROMタイプの
プログラム可能なメモリを有する。
【0073】周波数合成の通常の動作において、周波数
分周器の出力は、位相周波数比較器16の入力端子に接
続される。しかしながら、スイッチ60は、オンされる
とき、あるいは分周比の整数部分の値Nが変更されるた
びに、校正段62に周波数分周信号を送信させる。
分周器の出力は、位相周波数比較器16の入力端子に接
続される。しかしながら、スイッチ60は、オンされる
とき、あるいは分周比の整数部分の値Nが変更されるた
びに、校正段62に周波数分周信号を送信させる。
【0074】校正段は、2つの実質的に同一のカウンタ
64a,64bを有する。第1のカウンタ64aは、ス
イッチ60を介して、周波数分周器14の出力端子に接
続される。一方、第2のカウンタ64bは、基準周波数
源20の水晶装置に直接接続される。同期コマンド66
は、2つのカウンタ64a,64bの計測を同時に開始
終了させる。
64a,64bを有する。第1のカウンタ64aは、ス
イッチ60を介して、周波数分周器14の出力端子に接
続される。一方、第2のカウンタ64bは、基準周波数
源20の水晶装置に直接接続される。同期コマンド66
は、2つのカウンタ64a,64bの計測を同時に開始
終了させる。
【0075】原則として、発振段が完全によく校正さ
れ、Nの選択により選択された周波数で発振段が発振す
るとき、2つのカウンタのカウント結果に相違はない。
実際、もしFvcoなら、選択された発振段の発振周波数
は、Fvco=Fref*Nである。この発振周波数は分周器
の出力、すなわち第1のカウンタの入力端子で得られ
る。周波数Fvco/NまたはFrefは、基準周波数源の周
波数である。校正を行っている間は、端数部分kはゼロ
に維持されることがわかる。
れ、Nの選択により選択された周波数で発振段が発振す
るとき、2つのカウンタのカウント結果に相違はない。
実際、もしFvcoなら、選択された発振段の発振周波数
は、Fvco=Fref*Nである。この発振周波数は分周器
の出力、すなわち第1のカウンタの入力端子で得られ
る。周波数Fvco/NまたはFrefは、基準周波数源の周
波数である。校正を行っている間は、端数部分kはゼロ
に維持されることがわかる。
【0076】一方、2つのカウンタの間にカウント値の
差異がある場合、校正がなされうる。差異Mb-Maは、2
つのカウンタ64a,64bの出力に接続された減算器68に
より確立される。Ma,Mbは、カウントの開始および終了
の同期コマンドを分離するカウント周期Δtの間に得ら
れた2つのカウンタのカウント値を示す。
差異がある場合、校正がなされうる。差異Mb-Maは、2
つのカウンタ64a,64bの出力に接続された減算器68に
より確立される。Ma,Mbは、カウントの開始および終了
の同期コマンドを分離するカウント周期Δtの間に得ら
れた2つのカウンタのカウント値を示す。
【0077】2つのカウンタを介して得られた和の間の
最小エラーが1の例では、その最小エラーは、基準周波
数Frefの値の一回当たりの周波数エラーに対応する。
すなわち、FVCO=(N+ΔN)*Frefである。
最小エラーが1の例では、その最小エラーは、基準周波
数Frefの値の一回当たりの周波数エラーに対応する。
すなわち、FVCO=(N+ΔN)*Frefである。
【0078】ここで、ΔNは分周比の変化に関連した発
振器の周波数エラーであり、以下のようにも記載され
る。
振器の周波数エラーであり、以下のようにも記載され
る。
【0079】 Min|Mb-Ma|=Δt*Fref/N*Min(ΔN) この式において、Minは最小値を示す。
【0080】Min(ΔN)の値は、必ずしも整数ではない
が、周波数範囲と種々の発振器段に関連した分周比の範
囲との間のオーバーラップの重要性の関数として選択す
るのが望ましい。ΔNの選択は、Δtの選択にも依存す
る。
が、周波数範囲と種々の発振器段に関連した分周比の範
囲との間のオーバーラップの重要性の関数として選択す
るのが望ましい。ΔNの選択は、Δtの選択にも依存す
る。
【0081】ここで説明した例において、ΔNは1であ
り、Min|Mb-Ma|=1のとき、Δt=Fref/Nである。
り、Min|Mb-Ma|=1のとき、Δt=Fref/Nである。
【0082】時間Δtは、単純には、上述した時間t,
tsにたとえられる。単一の例として、ts=100μsecと
t=1000μsecのとき、Δt=20μsecである。
tsにたとえられる。単一の例として、ts=100μsecと
t=1000μsecのとき、Δt=20μsecである。
【0083】減算器68は、差異Mb-Maを値Nに加算す
るための論理テーブル50の入力端子に設けられたアダ
ー70に接続される。これは、発振器段を選択する際に
カウントエラーを考慮に入れさせる。分周器14に入力
される値Nは変化しないことがわかる。
るための論理テーブル50の入力端子に設けられたアダ
ー70に接続される。これは、発振器段を選択する際に
カウントエラーを考慮に入れさせる。分周器14に入力
される値Nは変化しないことがわかる。
【0084】他の可能性として、点線で示すように、カ
ウント値の差異に関連した校正が、代わりにテーブル5
0の出力で考慮に入れられてもよい。しかしながら、こ
の場合、カウント値の差異は、スイッチの論理コマンド
指示Swの変更であると解釈される。この動作は、レジ
スタ72を介して実行される。
ウント値の差異に関連した校正が、代わりにテーブル5
0の出力で考慮に入れられてもよい。しかしながら、こ
の場合、カウント値の差異は、スイッチの論理コマンド
指示Swの変更であると解釈される。この動作は、レジ
スタ72を介して実行される。
【0085】校正の最後に、スイッチ60の新しい切替
は、新しい値Nか、発振器段VCOの選択を変更する値
Nが再び選択されるまで、ループを閉じさせる。
は、新しい値Nか、発振器段VCOの選択を変更する値
Nが再び選択されるまで、ループを閉じさせる。
【0086】図4は制御電圧源90を実現するより正確
な手法を示している。制御電圧源90は、論理テーブル
50またはレジスタ72とバラクタ80との間に接続さ
れる。制御電圧源は、外部キャパシタと呼ばれるキャパ
シタ94を供給電圧端子Valimに接続する低雑音調整器
92を有する。調整器は、例えば、2.7Vの供給電圧
Valimを受けて、1.8Vの調整DC電圧を出力する。
な手法を示している。制御電圧源90は、論理テーブル
50またはレジスタ72とバラクタ80との間に接続さ
れる。制御電圧源は、外部キャパシタと呼ばれるキャパ
シタ94を供給電圧端子Valimに接続する低雑音調整器
92を有する。調整器は、例えば、2.7Vの供給電圧
Valimを受けて、1.8Vの調整DC電圧を出力する。
【0087】外部キャパシタ94は、非再生倍電圧器9
6に接続される。後者は、同期コマンド98をもち、内
部キャパシタ100を有する。
6に接続される。後者は、同期コマンド98をもち、内
部キャパシタ100を有する。
【0088】内部キャパシタは、第1および第2の同期
パルスの間の時間間隔で充電される。これらパルスは、
周波数シンセサイザがスイッチオンした後に供給され
る。これらパルスは、同期コマンドで供給され、例え
ば、2.5〜5μsecの時間間隔でスイッチオンする。
これらの期間内に、内部キャパシタは、例えば1.8ボ
ルトの同じ充電電圧が得られるまで、外部キャパシタに
より充電される。
パルスの間の時間間隔で充電される。これらパルスは、
周波数シンセサイザがスイッチオンした後に供給され
る。これらパルスは、同期コマンドで供給され、例え
ば、2.5〜5μsecの時間間隔でスイッチオンする。
これらの期間内に、内部キャパシタは、例えば1.8ボ
ルトの同じ充電電圧が得られるまで、外部キャパシタに
より充電される。
【0089】内部キャパシタ100は、外部キャパシタ
により実現される電位と例えば接地電位である基準電位
との間で充電される。第2の同期パルスの間で、充電は
遮断され、内部キャパシタの基準電位は外部キャパシタ
の電位に設定される。外部キャパシタの容量が放電を無
視できるほど内部キャパシタの容量より十分に大きいと
き、基準電位のシフトは、平均電圧の2倍に等しい。
により実現される電位と例えば接地電位である基準電位
との間で充電される。第2の同期パルスの間で、充電は
遮断され、内部キャパシタの基準電位は外部キャパシタ
の電位に設定される。外部キャパシタの容量が放電を無
視できるほど内部キャパシタの容量より十分に大きいと
き、基準電位のシフトは、平均電圧の2倍に等しい。
【0090】電圧の2倍に等しいスイッチングは、かな
りの雑音発生器であるが、スイッチオンのとき一回だけ
動作する。その後、内部キャパシタは、供給電圧とは独
立にそれ自身の電圧源を形成する。倍電圧に充電して切
り替える期間は、所望の発振周波数(大体100μse
c)に設定される発振器12に必要な時間と比較して、
例えば10μsecのオーダーの短い時間である。スイッ
チングの間に最初に生成された雑音は、シンセサイザの
後の動作を妨げない。
りの雑音発生器であるが、スイッチオンのとき一回だけ
動作する。その後、内部キャパシタは、供給電圧とは独
立にそれ自身の電圧源を形成する。倍電圧に充電して切
り替える期間は、所望の発振周波数(大体100μse
c)に設定される発振器12に必要な時間と比較して、
例えば10μsecのオーダーの短い時間である。スイッ
チングの間に最初に生成された雑音は、シンセサイザの
後の動作を妨げない。
【0091】公知のバラクタは、数ピコアンペアのオー
ダーの超低制御電圧をもつ。その結果、内部キャパシタ
100の放電は無視してよい。
ダーの超低制御電圧をもつ。その結果、内部キャパシタ
100の放電は無視してよい。
【0092】倍電圧器により生成された自身の電圧は、
マルチプレクサ102を介してバラクタラインに入力さ
れる。マルチプレクサの役割は、図3に示す論理テーブ
ル50により生成される論理コードの役割として制御電
圧の分配を実現することである。
マルチプレクサ102を介してバラクタラインに入力さ
れる。マルチプレクサの役割は、図3に示す論理テーブ
ル50により生成される論理コードの役割として制御電
圧の分配を実現することである。
【0093】図5は、周波数変換器、より正確には、信
号トランシーバ内の周波数変換器を実現するための本発
明による周波数シンセサイザの応用例を示す図である。
号トランシーバ内の周波数変換器を実現するための本発
明による周波数シンセサイザの応用例を示す図である。
【0094】この周波数変換器は、一方では、変換され
るべき信号源、例えばフィルタ204に接続されたアン
テナ202、他方では処理ユニット206を有する。処
理ユニット206は周波数が変換されるべき信号を受信
する。これは例えば携帯電話の処理ユニットである。
るべき信号源、例えばフィルタ204に接続されたアン
テナ202、他方では処理ユニット206を有する。処
理ユニット206は周波数が変換されるべき信号を受信
する。これは例えば携帯電話の処理ユニットである。
【0095】ミキサ200はまた、第2の信号源の基準
周波数信号を受信する。この信号は、上述した例におい
て、本発明による周波数シンセサイザのVCO発振器1
2から発生される。
周波数信号を受信する。この信号は、上述した例におい
て、本発明による周波数シンセサイザのVCO発振器1
2から発生される。
【0096】(参照文献) (1)EP-B-0 661 816 (2)EP-A-0 563 400 (3)アールボルグ大学のトーマス・スティチェルブル
ト著の「デルタ−シグマ変調を用いた端数N P11」(199
7年8月5日、1〜21頁) (4)WO 89/06456 (5)EP-A-0 910 170 (6)EP-A-0 664 616 (7)EP-A-0 944 171 (8)US-5 053 723 (9)US-5 648 744
ト著の「デルタ−シグマ変調を用いた端数N P11」(199
7年8月5日、1〜21頁) (4)WO 89/06456 (5)EP-A-0 910 170 (6)EP-A-0 664 616 (7)EP-A-0 944 171 (8)US-5 053 723 (9)US-5 648 744
【図1】離散的な周波数調整を行う公知の周波数シンセ
サイザを簡易的に表した基本回路図。
サイザを簡易的に表した基本回路図。
【図2】連続的な周波数調整を行う公知の周波数シンセ
サイザを簡易的に表した基本回路図。
サイザを簡易的に表した基本回路図。
【図3】本発明による周波数シンセサイザを簡易的に表
した図。
した図。
【図4】図3に示す装置に用いられる電圧源を表す図。
【図5】本発明による周波数シンセサイザを利用する周
波数変換器を簡易的に表した図。
波数変換器を簡易的に表した図。
フロントページの続き (71)出願人 590000248 Groenewoudseweg 1, 5621 BA Eindhoven, Th e Netherlands Fターム(参考) 5J106 AA04 BB01 BB10 CC01 CC24 CC41 CC53 DD09 DD13 DD17 DD33 DD38 EE18 GG01 HH01 KK03 KK12 PP03 QQ02 QQ09 RR05 RR14 RR17 RR18 RR20
Claims (11)
- 【請求項1】位相ロックドループを備えた周波数シンセ
サイザであって、 位相周波数比較器と、 発振周波数帯域の選択手段に接続された少なくとも一つ
の電圧制御型発振器と、 前記発振器および前記比較器の間に接続され、前記選択
手段に適切な制御電圧を供給する選択手段に接続された
適切な電圧源をさらに有する周波数分周器と、を備える
ことを特徴とする周波数シンセサイザ。 - 【請求項2】前記選択手段は、少なくとも一つのバラク
タ(電圧可変キャパシタ)を有することを特徴とする請
求項1に記載の周波数シンセサイザ。 - 【請求項3】前記選択手段は、複数段のバラクタを有
し、 前記適切な電圧源は、前記バラクタ段に適切な制御電圧
を供給するマルチプレクサを有することを特徴とする請
求項2に記載の周波数シンセサイザ。 - 【請求項4】前記適切な電圧源は、第1の電気キャパシ
タと、このキャパシタの過渡充電手段と、を有すること
を特徴とする請求項1に記載の周波数シンセサイザ。 - 【請求項5】前記充電手段は、第2のキャパシタに接続
された電圧調整器を有することを特徴とする請求項4に
記載の周波数シンセサイザ。 - 【請求項6】前記充電手段は、非再生倍電圧器を有する
ことを特徴とする請求項5に記載の周波数シンセサイ
ザ。 - 【請求項7】前記電圧分周器は、調整可能な整数部分と
端数部分をもつ分周比の端数分周器であり、 前記バラクタ段の選択手段は、分周比Nの整数部分の値
を前記バラクタ段の選択に関連づける論理テーブルを有
することを特徴とする請求項2に記載の周波数シンセサ
イザ。 - 【請求項8】請求項1に記載された周波数シンセサイザ
による周波数合成方法において、 適切な電圧を確立する過渡段階を有し、過渡段階の後に
少なくとも一つの周波数合成段階を有することを特徴と
する方法。 - 【請求項9】前記周波数シンセサイザが最初にスイッチ
オンし、次のスイッチオンまで、一回実行されるとき、
前記過渡段階は開始されることを特徴とする請求項8に
記載の方法。 - 【請求項10】変換されるべき周波数をもつ信号を供給
する第1の信号源に接続された第1の入力端子をもつミ
キサーと、基準周波数をもち前記ミキサーの第2の入力
端子に接続された第2の信号源と、を備え、 基準周波数をもつ前記第2の信号源は、請求項1に記載
の周波数シンセサイザを有することを特徴とする周波数
変換器。 - 【請求項11】携帯電話に使用されることを特徴とする
請求項10に記載の周波数変換器。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR0012459 | 2000-09-29 | ||
FR0012459 | 2000-09-29 | ||
FR0017041 | 2000-12-26 | ||
FR0017041A FR2818832A1 (fr) | 2000-12-26 | 2000-12-26 | Synthetiseur de frequences a faible bruit et a reponse rapide, et procede de synthese de frequences correspondant |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002164785A true JP2002164785A (ja) | 2002-06-07 |
Family
ID=26212642
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001301657A Pending JP2002164785A (ja) | 2000-09-29 | 2001-09-28 | 低雑音かつ高速応答の周波数シンセサイザおよび対応する周波数合成方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6597250B2 (ja) |
EP (1) | EP1193879A1 (ja) |
JP (1) | JP2002164785A (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
NZ507555A (en) * | 1999-04-14 | 2002-10-25 | Tait Electronics Ltd | Phase lock loop frequency synthesis with extended range of fractional divisors |
US7546097B2 (en) * | 2002-03-06 | 2009-06-09 | Qualcomm Incorporated | Calibration techniques for frequency synthesizers |
US7180334B2 (en) * | 2003-04-03 | 2007-02-20 | Altera Corporation | Apparatus and method for decreasing the lock time of a lock loop circuit |
US7038507B2 (en) * | 2003-11-14 | 2006-05-02 | Teledyne Technologies Incorporated | Frequency synthesizer having PLL with an analog phase detector |
US7482885B2 (en) * | 2005-12-29 | 2009-01-27 | Orca Systems, Inc. | Method of frequency synthesis for fast switching |
US7519349B2 (en) * | 2006-02-17 | 2009-04-14 | Orca Systems, Inc. | Transceiver development in VHF/UHF/GSM/GPS/bluetooth/cordless telephones |
US7656236B2 (en) | 2007-05-15 | 2010-02-02 | Teledyne Wireless, Llc | Noise canceling technique for frequency synthesizer |
US8396003B2 (en) * | 2007-12-28 | 2013-03-12 | Nokia Corporation | Control of radio process |
US8179045B2 (en) | 2008-04-22 | 2012-05-15 | Teledyne Wireless, Llc | Slow wave structure having offset projections comprised of a metal-dielectric composite stack |
JP5799536B2 (ja) | 2011-03-17 | 2015-10-28 | 株式会社リコー | フラクショナルpll回路 |
CN103825552A (zh) * | 2012-11-19 | 2014-05-28 | 苏州工业园区新宏博通讯科技有限公司 | 一种多芯片共用晶振电路 |
US9202660B2 (en) | 2013-03-13 | 2015-12-01 | Teledyne Wireless, Llc | Asymmetrical slow wave structures to eliminate backward wave oscillations in wideband traveling wave tubes |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB1444860A (en) * | 1974-12-12 | 1976-08-04 | Mullard Ltd | Frequency synthesiser |
US4205272A (en) * | 1977-04-13 | 1980-05-27 | Trio Kabushiki Kaisha | Phase-locked loop circuit for use in synthesizer tuner and synthesizer tuner incorporating same |
US4320357A (en) * | 1978-11-13 | 1982-03-16 | Wulfsberg Paul G | VHF-FM Frequency synthesizer |
US4344187A (en) * | 1979-10-18 | 1982-08-10 | Nippon Gakki Seizo Kabushiki Kaisha | Radio receiver with system for maintaining optimum tuning |
US4360788A (en) * | 1980-07-14 | 1982-11-23 | John Fluke Mfg. Co., Inc. | Phase-locked loop frequency synthesizer |
JPS6216617A (ja) * | 1985-07-15 | 1987-01-24 | Nec Corp | Pll周波数シンセサイザ |
US4893087A (en) | 1988-01-07 | 1990-01-09 | Motorola, Inc. | Low voltage and low power frequency synthesizer |
DE3920008A1 (de) * | 1989-06-20 | 1991-01-10 | Philips Patentverwaltung | Phasenregelkreis |
JP3425976B2 (ja) | 1991-10-17 | 2003-07-14 | 真作 森 | 周波数変換回路 |
FR2714552B1 (fr) | 1993-12-28 | 1996-01-26 | Thomson Csf | Synthétiseur de fréquences à boucle unique et ensemble électronique comportant un tel synthétiseur. |
US5473640A (en) | 1994-01-21 | 1995-12-05 | At&T Corp. | Phase-lock loop initialized by a calibrated oscillator-control value |
FI942753A (fi) * | 1994-06-10 | 1995-12-11 | Nokia Mobile Phones Ltd | Menetelmä jänniteregulaattorin sisältävän elektronisen laitteen tehonkulutuksen pienentämiseksi |
US5528199A (en) * | 1994-12-30 | 1996-06-18 | At&T Corp. | Closed-loop frequency control of an oscillator circuit |
US5648744A (en) | 1995-12-22 | 1997-07-15 | Microtune, Inc. | System and method for voltage controlled oscillator automatic band selection |
JPH1051304A (ja) * | 1996-08-02 | 1998-02-20 | Oki Electric Ind Co Ltd | Pll |
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EP0944171A1 (fr) | 1998-03-17 | 1999-09-22 | Koninklijke Philips Electronics N.V. | Appareil électronique comportant un synthétiseur de fréquence et procédé pour régler un synthétiseur de fréquence |
-
2001
- 2001-09-25 EP EP01203623A patent/EP1193879A1/fr not_active Withdrawn
- 2001-09-27 US US09/965,413 patent/US6597250B2/en not_active Expired - Fee Related
- 2001-09-28 JP JP2001301657A patent/JP2002164785A/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
US6597250B2 (en) | 2003-07-22 |
EP1193879A1 (fr) | 2002-04-03 |
US20020118074A1 (en) | 2002-08-29 |
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