JPH08288843A - Ｐｌｌシンセサイザ - Google Patents
ＰｌｌシンセサイザInfo
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- JPH08288843A JPH08288843A JP7083999A JP8399995A JPH08288843A JP H08288843 A JPH08288843 A JP H08288843A JP 7083999 A JP7083999 A JP 7083999A JP 8399995 A JP8399995 A JP 8399995A JP H08288843 A JPH08288843 A JP H08288843A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 チャージポンプの制御や記憶が容易な部品で
構成されるＰＬＬシンセサイザーを供給する。 【構成】 チャージポンプ６を、位相比較器５のアップ
信号Pu及びダウン信号Pdの位相差をカウントするアップ
ダウンカウンタ９と、該アップダウンカウンタ９の出力
値を保持するラッチ１０と、該ラッチ１０の出力をアナ
ログ信号に変換するデジタルアナログコンバータ１１と
で構成する。 【効果】 省電力や温度補正を容易に行うことができ
る。また、ノイズに強くすることができる。更に、ロッ
クアップ時間を短縮するために、チャージポンプを２つ
設けてこれを切り替えたり、抵抗を２つ設けてこれを切
り替えたりする対策を必要としない。
構成されるＰＬＬシンセサイザーを供給する。 【構成】 チャージポンプ６を、位相比較器５のアップ
信号Pu及びダウン信号Pdの位相差をカウントするアップ
ダウンカウンタ９と、該アップダウンカウンタ９の出力
値を保持するラッチ１０と、該ラッチ１０の出力をアナ
ログ信号に変換するデジタルアナログコンバータ１１と
で構成する。 【効果】 省電力や温度補正を容易に行うことができ
る。また、ノイズに強くすることができる。更に、ロッ
クアップ時間を短縮するために、チャージポンプを２つ
設けてこれを切り替えたり、抵抗を２つ設けてこれを切
り替えたりする対策を必要としない。
Description
【０００１】
【産業上の利用分野】本発明はチャージポンプを有する
ＰＬＬシンセサイザに関する。
ＰＬＬシンセサイザに関する。
【０００２】
【従来の技術】ＰＬＬシンセサイザはラジオや携帯用電
話機等に多く使用されている。このＰＬＬシンセサイザ
には位相比較器からの位相差信号を低域濾波器への電圧
に変換するチャージポンプがある。このチャージポンプ
は例えば実公昭５８−２２３４３号公報に開示される如
く、２つのＦＥＴ（Field Effect Transisitor）で構成
される。チャージポンプの動作について説明する。図５
は図６に示す様なチャージポンプ（１５）を有するＰＬ
Ｌシンセサイザのブロック図であり、図７は位相比較器
（φ／Ｄ）（５）とチャージポンプ（１５）の動作を示
すタイミングチャートである。これらの図のfpはプログ
ラマブル分周器で分周された電圧制御発振器からの出力
であり、frは分周器で分周された基準周波数発振器から
の出力である。fp及びfrが位相比較器に入力されると、
fpの位相がfrよりも進んでいる間だけ位相比較器のアッ
プ信号PuがLowとなり、fpの位相がfrよりも遅れている
間は位相比較器のダウン信号PdがLowとなる。fpとfrが
いずれもHighであればチャージポンプの各ＦＥＴは共に
オフ状態にあり、低域濾波器（１２）のコンデンサーは
一定電位を保持し、ロックを保持する。しかし、PuがLo
wになると低域濾波器（１２）のコンデンサーを充電さ
せ、PdがLowになると低域濾波器のコンデンサーを放電
させる。かくして、電圧制御発振器からは常に安定した
発振周波数を得ることができる。
話機等に多く使用されている。このＰＬＬシンセサイザ
には位相比較器からの位相差信号を低域濾波器への電圧
に変換するチャージポンプがある。このチャージポンプ
は例えば実公昭５８−２２３４３号公報に開示される如
く、２つのＦＥＴ（Field Effect Transisitor）で構成
される。チャージポンプの動作について説明する。図５
は図６に示す様なチャージポンプ（１５）を有するＰＬ
Ｌシンセサイザのブロック図であり、図７は位相比較器
（φ／Ｄ）（５）とチャージポンプ（１５）の動作を示
すタイミングチャートである。これらの図のfpはプログ
ラマブル分周器で分周された電圧制御発振器からの出力
であり、frは分周器で分周された基準周波数発振器から
の出力である。fp及びfrが位相比較器に入力されると、
fpの位相がfrよりも進んでいる間だけ位相比較器のアッ
プ信号PuがLowとなり、fpの位相がfrよりも遅れている
間は位相比較器のダウン信号PdがLowとなる。fpとfrが
いずれもHighであればチャージポンプの各ＦＥＴは共に
オフ状態にあり、低域濾波器（１２）のコンデンサーは
一定電位を保持し、ロックを保持する。しかし、PuがLo
wになると低域濾波器（１２）のコンデンサーを充電さ
せ、PdがLowになると低域濾波器のコンデンサーを放電
させる。かくして、電圧制御発振器からは常に安定した
発振周波数を得ることができる。
【０００３】
【発明が解決しようとする課題】従来のチャージポンプ
は上述のようなアナログのＦＥＴで構成されているため
に、制御回路で制御したり、チャージポンプの値を記憶
することが容易ではなかった。このために、チャージポ
ンプの値に基づいて、省電力や温度補正等のＰＬＬ動作
の制御が困難であった。また、チャージポンプの制御は
困難であった為、従来のＰＬＬ制御は分周比の変更が行
われた場合、そのときの状態から帰還制御を開始するた
めに、分周比の変更が大きく行われた場合は、ロックア
ップ時間が長くかかるという問題があった。
は上述のようなアナログのＦＥＴで構成されているため
に、制御回路で制御したり、チャージポンプの値を記憶
することが容易ではなかった。このために、チャージポ
ンプの値に基づいて、省電力や温度補正等のＰＬＬ動作
の制御が困難であった。また、チャージポンプの制御は
困難であった為、従来のＰＬＬ制御は分周比の変更が行
われた場合、そのときの状態から帰還制御を開始するた
めに、分周比の変更が大きく行われた場合は、ロックア
ップ時間が長くかかるという問題があった。
【０００４】さらに、上述の如く従来例のチャージポン
プは充電と放電により低域濾波器の制御電圧を補正して
いたために、ロックアップ時間を短縮するには低域濾波
器（１２）の時定数を変化させる必要があった。このた
めに、図８に示すようにチャージポンプ（１５），（１
６）を２つ設けてこれをＣＯＮＴ信号で切り替えたり、
抵抗を２つ設けてこれをスイッチ（１７）で切り替える
必要があった。
プは充電と放電により低域濾波器の制御電圧を補正して
いたために、ロックアップ時間を短縮するには低域濾波
器（１２）の時定数を変化させる必要があった。このた
めに、図８に示すようにチャージポンプ（１５），（１
６）を２つ設けてこれをＣＯＮＴ信号で切り替えたり、
抵抗を２つ設けてこれをスイッチ（１７）で切り替える
必要があった。
【０００５】
【課題を解決するための手段】本発明はかかる点に鑑み
てなされたもので、その第１の特徴は、チャージポンプ
が、前記アップ信号Pu及びダウン信号Pdの位相差をカウ
ントするカウンタと、該カウンタの出力値を保持するラ
ッチと、該ラッチの出力をアナログ信号に変換するデジ
タルアナログコンバータとで構成されることである。
てなされたもので、その第１の特徴は、チャージポンプ
が、前記アップ信号Pu及びダウン信号Pdの位相差をカウ
ントするカウンタと、該カウンタの出力値を保持するラ
ッチと、該ラッチの出力をアナログ信号に変換するデジ
タルアナログコンバータとで構成されることである。
【０００６】第２の特徴は、前記カウンタの出力に係る
データを記憶する記憶手段と、該記憶手段に基づき前記
制御電圧の変動を制御する制御回路を備えたことであ
る。
データを記憶する記憶手段と、該記憶手段に基づき前記
制御電圧の変動を制御する制御回路を備えたことであ
る。
【０００７】第３の特徴は前記カウンタの出力値とプロ
グラマブル分周器の分周比の相関関係を記憶する記憶手
段と、分周比の変更があるとき、前記記憶手段に基づき
変更する分周比に対応する前記カウンタの出力値でもっ
て前記ラッチを制御する制御回路を備えることである。
グラマブル分周器の分周比の相関関係を記憶する記憶手
段と、分周比の変更があるとき、前記記憶手段に基づき
変更する分周比に対応する前記カウンタの出力値でもっ
て前記ラッチを制御する制御回路を備えることである。
【０００８】第４の特徴は記憶手段とを備え、前記制御
回路は、ラッチの出力を前記記憶手段に記憶させ、前記
記憶手段に記憶されたラッチの出力をデジタルアナログ
コンバータに出力し、電圧制御発振器とデジタルアナロ
グコンバータ間の少なくとも１箇所を遮断することであ
る。
回路は、ラッチの出力を前記記憶手段に記憶させ、前記
記憶手段に記憶されたラッチの出力をデジタルアナログ
コンバータに出力し、電圧制御発振器とデジタルアナロ
グコンバータ間の少なくとも１箇所を遮断することであ
る。
【０００９】第５の特徴はプログラマブル分周器を不動
作にさせることにより省電力動作を行わせる制御回路
と、記憶手段とを備え、前記制御回路は、省電力動作直
前の前記カウンタの出力を前記記憶手段に記憶させ、省
電力動作時に前記記憶手段に基づき前記ラッチを制御す
ることにより、省電力動作直前の前記低域濾波器の出力
制御電圧を保持することである。
作にさせることにより省電力動作を行わせる制御回路
と、記憶手段とを備え、前記制御回路は、省電力動作直
前の前記カウンタの出力を前記記憶手段に記憶させ、省
電力動作時に前記記憶手段に基づき前記ラッチを制御す
ることにより、省電力動作直前の前記低域濾波器の出力
制御電圧を保持することである。
【００１０】第６の特徴は温度補正可能な基準周波数発
振器と、所定の分周比における前記カウンタの出力値と
基準周波数発振器の温度の相関関係を記憶する記憶手段
と、前記記憶手段に基づき所定の分周比における前記カ
ウンタの出力値でもって基準周波数発振器を温度補正す
る制御回路を備えることである。
振器と、所定の分周比における前記カウンタの出力値と
基準周波数発振器の温度の相関関係を記憶する記憶手段
と、前記記憶手段に基づき所定の分周比における前記カ
ウンタの出力値でもって基準周波数発振器を温度補正す
る制御回路を備えることである。
【００１１】
【作用】チャージポンプを制御や出力の記憶が容易なも
ので構成することができる。これにより、プログラマブ
ル分周器を不動作にする省電力や、ロックアップ時間の
短縮や、基準周波数発振器を温度補正させる。
ので構成することができる。これにより、プログラマブ
ル分周器を不動作にする省電力や、ロックアップ時間の
短縮や、基準周波数発振器を温度補正させる。
【００１２】
【実施例】本発明の実施例を図に基づき説明する。図１
はＰＬＬシンセサイザのブロック図である。（１）は電
圧制御発振器（ＶＣＯ）であり、所望の周波数を外部に
出力する。（２）はプログラマブル分周器（Ｐ／Ｄ）で
あり、電圧制御発振器（１）の出力を可変的に分周す
る。（３）は温度補償水晶発振器（ＴＣＸＯ）であり、
発振周波数を微調整可能である。（４）は分周器であ
り、温度補償水晶発振器（３）の出力を分周する。
（５）は位相比較器（φ／Ｄ）であり、分周された電圧
制御発振器（１）の出力fpと分周された温度補償水晶発
振器（３）の出力frの位相差及びロックの検出を出力す
る。位相差はアップ信号Puとダウン信号Pdで出力され
る。（６）はチャージポンプであり、位相比較器（５）
からのアップ信号Pu及びダウン信号Pdを電圧に変換す
る。位相比較器（５）とチャージポンプ（６）を合わせ
て広義の位相比較器（７）という。これに対し、チャー
ジポンプ（６）を含まない（５）は狭義の位相比較器で
ある。ここでは、狭義の位相比較器を単に位相比較器と
いう。
はＰＬＬシンセサイザのブロック図である。（１）は電
圧制御発振器（ＶＣＯ）であり、所望の周波数を外部に
出力する。（２）はプログラマブル分周器（Ｐ／Ｄ）で
あり、電圧制御発振器（１）の出力を可変的に分周す
る。（３）は温度補償水晶発振器（ＴＣＸＯ）であり、
発振周波数を微調整可能である。（４）は分周器であ
り、温度補償水晶発振器（３）の出力を分周する。
（５）は位相比較器（φ／Ｄ）であり、分周された電圧
制御発振器（１）の出力fpと分周された温度補償水晶発
振器（３）の出力frの位相差及びロックの検出を出力す
る。位相差はアップ信号Puとダウン信号Pdで出力され
る。（６）はチャージポンプであり、位相比較器（５）
からのアップ信号Pu及びダウン信号Pdを電圧に変換す
る。位相比較器（５）とチャージポンプ（６）を合わせ
て広義の位相比較器（７）という。これに対し、チャー
ジポンプ（６）を含まない（５）は狭義の位相比較器で
ある。ここでは、狭義の位相比較器を単に位相比較器と
いう。
【００１３】チャージポンプ（６）はクロックパルス
（８），アップダウンカウンタ（Up/Downカウンタ）
（９），ラッチ（Latch）（１０）とデジタルアナログ
コンバータ（ＤＡＣ）（１１）より構成される。アップ
ダウンカウンタ（９）は位相比較器（５）からのアップ
信号Pu及びダウン信号Pdより各位相差をカウントする。
クロックパルス（８）はアップダウンカウンタ（９）の
カウントのための基準パルス信号を送出する。ラッチ
（１０）はアップダウンカウンタ（９）の出力を保持す
る。即ち、アップダウンカウンタ（９）の出力を一時的
に記憶することができる。デジタルアナログコンバータ
（１１）はデジタル信号であるラッチ（１０）の出力を
カウント値に応じた電圧に変更する。（１２）は低域濾
波器（ＬＰＦ）であり、デジタルアナログコンバータ
（１１）の出力電圧に基づいて電圧制御発振器（１）へ
の制御電圧を補正する。
（８），アップダウンカウンタ（Up/Downカウンタ）
（９），ラッチ（Latch）（１０）とデジタルアナログ
コンバータ（ＤＡＣ）（１１）より構成される。アップ
ダウンカウンタ（９）は位相比較器（５）からのアップ
信号Pu及びダウン信号Pdより各位相差をカウントする。
クロックパルス（８）はアップダウンカウンタ（９）の
カウントのための基準パルス信号を送出する。ラッチ
（１０）はアップダウンカウンタ（９）の出力を保持す
る。即ち、アップダウンカウンタ（９）の出力を一時的
に記憶することができる。デジタルアナログコンバータ
（１１）はデジタル信号であるラッチ（１０）の出力を
カウント値に応じた電圧に変更する。（１２）は低域濾
波器（ＬＰＦ）であり、デジタルアナログコンバータ
（１１）の出力電圧に基づいて電圧制御発振器（１）へ
の制御電圧を補正する。
【００１４】（１３）は制御回路であり、各部を制御す
る。（１４）はＲＡＭやＲＯＭ等の記憶手段であり、制
御回路（１３）の動作に必要なデータを記憶する。例え
ば、アップダウンカウンタ（９）の出力に対する分周比
や温度の相関関係を記憶する。
る。（１４）はＲＡＭやＲＯＭ等の記憶手段であり、制
御回路（１３）の動作に必要なデータを記憶する。例え
ば、アップダウンカウンタ（９）の出力に対する分周比
や温度の相関関係を記憶する。
【００１５】１２は位相比較器（５）とアップダウンカ
ウンタ（９）の動作を示すタイミングチャートである。
プログラマブル分周器（２）の出力fp及び分周器（４）
の出力frが位相比較器（５）に入力されると、fpの位相
がfrよりも進んでいる間だけ位相比較器（５）のアップ
信号PuがLowとなり、fpの位相がfrよりも遅れている間
は位相比較器（５）のダウン信号PdがLowとなる。PuとP
dのLowのパルス幅はfpとfrの位相差を示している。この
パルス幅をクロックパルス（８）と論理素子（インバー
タとＡＮＤゲート）によりHighのパルス幅で表す信号
（Pu’及びPd’）に変換する。アップダウンカウンタ
（９）はこのPu’及びPd’のパルス数をカウントしてそ
の値をデシタル信号として出力する。アップダウンカウ
ンタ（９）のデジタル出力信号はラッチ（１０）にて保
持され、デジタルアナログコンバータ（１１）にてカウ
ント値（位相差）に応じた電圧（アナログ）に変換され
る。この電圧にて低域濾波器（１２）の制御電圧が補正
される。
ウンタ（９）の動作を示すタイミングチャートである。
プログラマブル分周器（２）の出力fp及び分周器（４）
の出力frが位相比較器（５）に入力されると、fpの位相
がfrよりも進んでいる間だけ位相比較器（５）のアップ
信号PuがLowとなり、fpの位相がfrよりも遅れている間
は位相比較器（５）のダウン信号PdがLowとなる。PuとP
dのLowのパルス幅はfpとfrの位相差を示している。この
パルス幅をクロックパルス（８）と論理素子（インバー
タとＡＮＤゲート）によりHighのパルス幅で表す信号
（Pu’及びPd’）に変換する。アップダウンカウンタ
（９）はこのPu’及びPd’のパルス数をカウントしてそ
の値をデシタル信号として出力する。アップダウンカウ
ンタ（９）のデジタル出力信号はラッチ（１０）にて保
持され、デジタルアナログコンバータ（１１）にてカウ
ント値（位相差）に応じた電圧（アナログ）に変換され
る。この電圧にて低域濾波器（１２）の制御電圧が補正
される。
【００１６】このようにして、fpの位相がfrよりも進ん
でおれば低域濾波器（１２）の制御電圧が上昇させら
れ、fpの位相がfrよりも遅れている間は低域濾波器（１
２）の制御電圧が降下させられる。かくして、電圧制御
発振器からは常に安定した発振周波数を得ることができ
る。
でおれば低域濾波器（１２）の制御電圧が上昇させら
れ、fpの位相がfrよりも遅れている間は低域濾波器（１
２）の制御電圧が降下させられる。かくして、電圧制御
発振器からは常に安定した発振周波数を得ることができ
る。
【００１７】以上が本発明の基本構成と基本動作であ
り、以下のような特徴を有する。
り、以下のような特徴を有する。
【００１８】従来例のチャージポンプは充電と放電に
より低域濾波器（１２）の制御電圧を補正していたため
に、ロックアップ時間を短縮するには低域濾波器（１
２）の時定数を変化させる必要があった。このために、
図８に示すようにチャージポンプを２つ設けてこれを切
り替えたり、抵抗を２つ設けてこれを切り替える必要が
あった。しかしながら、本発明のチャージポンプは直接
電圧を発生するために、また、電圧制御発振器（１）に
対する印加電圧のスピードアップ／スピードダウンはク
ロックパルス（８）の速度に依存するために低域濾波器
（１２）の時定数を考慮する必要はなく、従来のように
チャージポンプや抵抗を２重にもったり、これを切り替
える動作は必要としない。
より低域濾波器（１２）の制御電圧を補正していたため
に、ロックアップ時間を短縮するには低域濾波器（１
２）の時定数を変化させる必要があった。このために、
図８に示すようにチャージポンプを２つ設けてこれを切
り替えたり、抵抗を２つ設けてこれを切り替える必要が
あった。しかしながら、本発明のチャージポンプは直接
電圧を発生するために、また、電圧制御発振器（１）に
対する印加電圧のスピードアップ／スピードダウンはク
ロックパルス（８）の速度に依存するために低域濾波器
（１２）の時定数を考慮する必要はなく、従来のように
チャージポンプや抵抗を２重にもったり、これを切り替
える動作は必要としない。
【００１９】チャージポンプ（６）内部での処理がデ
ジタル信号であるために、マイクロコンピュータやＲＡ
Ｍや論理素子等を使用したデジタル制御が容易である。
ジタル信号であるために、マイクロコンピュータやＲＡ
Ｍや論理素子等を使用したデジタル制御が容易である。
【００２０】従来のＰＬＬ制御は、分周比の変更が行
われた場合、そのときの状態から帰還制御を開始するた
めに、分周比の変更が大きく行われた場合は、ロックア
ップ時間が長くかかる。本発明の制御回路（１３）は、
図３に示す如く、キー操作等にて分周比の設定変更が行
われた場合（Ｓ１のＹ）、記憶手段（１４）より分周比
とアップダウンカウンタ（９）の出力値との相関関係を
読み出す（Ｓ２）。相関関係はそれそれの分周比に対応
したアップダウンカウンタ（９）出力値の表形式でもよ
く、最小二乗法等の統計学による関数でもよい。この相
関関係により、分周比の変化値に対応するアップダウン
カウンタ（９）の変化値を計算し、この値をアップダウ
ンカウンタ（９）へ出力する（Ｓ３）。この値を初期値
として、ＰＬＬの帰還動作を行う（Ｓ４）。
われた場合、そのときの状態から帰還制御を開始するた
めに、分周比の変更が大きく行われた場合は、ロックア
ップ時間が長くかかる。本発明の制御回路（１３）は、
図３に示す如く、キー操作等にて分周比の設定変更が行
われた場合（Ｓ１のＹ）、記憶手段（１４）より分周比
とアップダウンカウンタ（９）の出力値との相関関係を
読み出す（Ｓ２）。相関関係はそれそれの分周比に対応
したアップダウンカウンタ（９）出力値の表形式でもよ
く、最小二乗法等の統計学による関数でもよい。この相
関関係により、分周比の変化値に対応するアップダウン
カウンタ（９）の変化値を計算し、この値をアップダウ
ンカウンタ（９）へ出力する（Ｓ３）。この値を初期値
として、ＰＬＬの帰還動作を行う（Ｓ４）。
【００２１】更に、位相比較器（５）からのロックアッ
プ信号により（Ｓ５のＹ）、このときのアップダウンカ
ウンタ（９）の出力値でもって、記憶手段（１４）の前
記相関関係のデータを更新（学習）する（Ｓ６）。
プ信号により（Ｓ５のＹ）、このときのアップダウンカ
ウンタ（９）の出力値でもって、記憶手段（１４）の前
記相関関係のデータを更新（学習）する（Ｓ６）。
【００２２】従来は、ループによる動作をしないと減衰
の収束値が分からなかった。しかし、本発明はアップダ
ウンカウンタ（９）やラッチ（１０）がデジタル信号で
あるために容易に想定する電圧をチャージポンプ（６）
から出力することができる。このために、ロックアップ
時間を短縮することができ、特に、分周比の変更が大き
く行われた場合の効果は絶大である。
の収束値が分からなかった。しかし、本発明はアップダ
ウンカウンタ（９）やラッチ（１０）がデジタル信号で
あるために容易に想定する電圧をチャージポンプ（６）
から出力することができる。このために、ロックアップ
時間を短縮することができ、特に、分周比の変更が大き
く行われた場合の効果は絶大である。
【００２３】クロックパルス（８）とラッチ（１０）
は出力がデジタルであるため、制御回路（１３）はこの
出力値を記憶手段（１４）に記憶させ、記憶させた出力
値を次の回路に入力することが容易である。そして、電
圧制御発振器（１）とチャージポンプ（６）間を遮断し
ても、低域濾波器（１２）の制御電圧を保持することが
できる。
は出力がデジタルであるため、制御回路（１３）はこの
出力値を記憶手段（１４）に記憶させ、記憶させた出力
値を次の回路に入力することが容易である。そして、電
圧制御発振器（１）とチャージポンプ（６）間を遮断し
ても、低域濾波器（１２）の制御電圧を保持することが
できる。
【００２４】例えば、図４に示す如く、制御回路（１
３）は、位相比較器（５）からのロック信号を受信する
と（Ｓ７）、ラッチ（１０）の出力値を記憶手段（１
４）に記憶させ（Ｓ８）、この出力値を記憶手段（１
４）より読み出してデジタルアナログコンバータ（１
１）に出力する（Ｓ９）。そして、ラッチ（１０）とデ
ジタルアナログコンバータ（１１）の間を遮断し（Ｓ１
０）、位相比較器（５）とチャージポンプ（６）の間を
遮断する（Ｓ１１）。次に、プログラマブル分周器
（２）への電源の供給（図示せず）を遮断してこれを不
動作にする（Ｓ１２）。
３）は、位相比較器（５）からのロック信号を受信する
と（Ｓ７）、ラッチ（１０）の出力値を記憶手段（１
４）に記憶させ（Ｓ８）、この出力値を記憶手段（１
４）より読み出してデジタルアナログコンバータ（１
１）に出力する（Ｓ９）。そして、ラッチ（１０）とデ
ジタルアナログコンバータ（１１）の間を遮断し（Ｓ１
０）、位相比較器（５）とチャージポンプ（６）の間を
遮断する（Ｓ１１）。次に、プログラマブル分周器
（２）への電源の供給（図示せず）を遮断してこれを不
動作にする（Ｓ１２）。
【００２５】このようにして、ループが遮断され、プロ
グラマブル分周器（２）が不動作となるが、記憶されて
いるラッチ（１０）の出力値により低域濾波器（１２）
の制御電圧を保持することができる。そして、ループが
遮断されることにより、位相比較器（５）の変化による
ノイズがなくなり、また、ノイズが生じてもノイズがル
ープすることはなく、ノイズに強いＰＬＬシンセサイザ
を供給することができる。更に、プログラマブル分周器
（２）を不動作にすることにより、消費電力を少なくす
ることができる。
グラマブル分周器（２）が不動作となるが、記憶されて
いるラッチ（１０）の出力値により低域濾波器（１２）
の制御電圧を保持することができる。そして、ループが
遮断されることにより、位相比較器（５）の変化による
ノイズがなくなり、また、ノイズが生じてもノイズがル
ープすることはなく、ノイズに強いＰＬＬシンセサイザ
を供給することができる。更に、プログラマブル分周器
（２）を不動作にすることにより、消費電力を少なくす
ることができる。
【００２６】上述の例では特に消費電力大きいプログラ
マブル分周器（２）のみを不動作にしたが、分周器
（４）や位相比較器（５）やアップダウンカウンタ
（９）を不動作にしても低域濾波器の出力制御電圧を保
持することができる。
マブル分周器（２）のみを不動作にしたが、分周器
（４）や位相比較器（５）やアップダウンカウンタ
（９）を不動作にしても低域濾波器の出力制御電圧を保
持することができる。
【００２７】また、上述の例ではラッチ（１０）の出力
値に基づきＤＡＣ（１１）を制御したが、アップダウン
カウンタ（９）の出力値に基づきラッチ（１０）を制御
（９）してもよい。
値に基づきＤＡＣ（１１）を制御したが、アップダウン
カウンタ（９）の出力値に基づきラッチ（１０）を制御
（９）してもよい。
【００２８】基準周波数発振器から出力される周波数
は温度により僅か変化する。このために制御回路（１
３）は、予め記憶手段（１４）に所定の分周比における
アップダウンカウンタの出力値と基準周波数発振器の温
度の相関関係を記憶させておく。そして、記憶手段（１
４）より読み出した相関関係を用いて、設定されている
分周比とアップダウンカウンタの出力値より基準周波数
発振器を温度補正する。これにより、精度の高い温度制
御が可能となる。
は温度により僅か変化する。このために制御回路（１
３）は、予め記憶手段（１４）に所定の分周比における
アップダウンカウンタの出力値と基準周波数発振器の温
度の相関関係を記憶させておく。そして、記憶手段（１
４）より読み出した相関関係を用いて、設定されている
分周比とアップダウンカウンタの出力値より基準周波数
発振器を温度補正する。これにより、精度の高い温度制
御が可能となる。
【００２９】
【発明の効果】チャージポンプ（６）内部での処理がデ
ジタル信号であるために、マイクロコンピュータやＲＡ
Ｍや論理素子等を使用したデジタル制御が容易である。
この記憶や制御により、省電力や温度補正を行うことが
できる。また、ノイズに強いＰＬＬシンセサイザーを供
給することができる。
ジタル信号であるために、マイクロコンピュータやＲＡ
Ｍや論理素子等を使用したデジタル制御が容易である。
この記憶や制御により、省電力や温度補正を行うことが
できる。また、ノイズに強いＰＬＬシンセサイザーを供
給することができる。
【００３０】更に、ロックアップ時間を短縮するため
に、チャージポンプを２つ設けてこれを切り替えたり、
抵抗を２つ設けてこれを切り替えたりする対策を必要と
しない。
に、チャージポンプを２つ設けてこれを切り替えたり、
抵抗を２つ設けてこれを切り替えたりする対策を必要と
しない。
【図面の簡単な説明】
【図１】本発明の実施例を示すブロック図である。
【図２】実施例のタイミングチャートである。
【図３】実施例の制御回路のロックアップタイムが早い
動作を示す図である。
動作を示す図である。
【図４】実施例の制御回路のノイズに強く且つ省電力と
なる動作を示す図である。
なる動作を示す図である。
【図５】従来のチャージポンプを有するＰＬＬシンセサ
イザーの構成を示すブロック図である。
イザーの構成を示すブロック図である。
【図６】従来のチャージポンプの構成を示す図である。
【図７】従来のタイミングチャートである。
【図８】従来のロックアップタイムを早める対策を施し
たブロック図である。
たブロック図である。
１ 電圧制御発振器 ２ プログラマブル分周器 ３ 温度補償水晶発振器 ４ 分周器 ５ 位相比較器 ６ チャージポンプ ７ 位相比較器 ８ クロックパルス ９ アップダウンカウンタ １０ ラッチ １１ デジタルシグナルコンバータ １２ 低域濾波器 １３ 制御回路 １４ 記憶手段
Claims (6)
- 【請求項１】 電圧制御発振器と、該電圧制御発振器の
出力を可変的に分周するプログラマブル分周器と、基準
周波数発振器と、該周波数発振器からの出力とプログラ
マブル分周器の出力の位相差を検出し該位相差をパルス
幅で示すアップ信号Pu及びダウン信号Pdを出力する位相
比較器と、該位相比較器からのアップ信号Pu及びダウン
信号Pdを電圧に変換するチャージポンプと、該チャージ
ポンプの電圧を電圧制御発振器への制御電圧に変換する
低域濾波器で構成されたＰＬＬシンセサイザにおいて、 前記チャージポンプが、前記アップ信号Pu及びダウン信
号Pdの位相差をカウントするカウンタと、該カウンタの
出力値を保持するラッチと、該ラッチの出力をアナログ
信号に変換するデジタルアナログコンバータとで構成さ
れることを特徴とするＰＬＬシンセサイザ。 - 【請求項２】 前記カウンタの出力に係るデータを記憶
する記憶手段と、該記憶手段に基づき前記制御電圧の変
動を制御する制御回路を備えたことを特徴とする請求項
１に記載するＰＬＬシンセサイザ。 - 【請求項３】 前記カウンタの出力値とプログラマブル
分周器の分周比の相関関係を記憶する記憶手段と、分周
比の変更があるとき、前記記憶手段に基づき変更する分
周比に対応する前記カウンタの出力値でもって前記ラッ
チを制御する制御回路を備えることを特徴とする請求項
１に記載するＰＬＬシンセサイザ。 - 【請求項４】 制御回路と記憶手段とを備え、前記制御
回路は、ラッチの出力を前記記憶手段に記憶させ、前記
記憶手段に記憶されたラッチの出力をデジタルアナログ
コンバータに出力し、電圧制御発振器とデジタルアナロ
グコンバータ間の少なくとも１箇所を遮断することを特
徴とする請求項１に記載するＰＬＬシンセサイザ。 - 【請求項５】 前記プログラマブル分周器を不動作にさ
せることにより省電力動作を行わせる制御回路と、記憶
手段とを備え、前記制御回路は、省電力動作直前の前記
カウンタの出力を前記記憶手段に記憶させ、省電力動作
時に前記記憶手段に基づき前記ラッチを制御することに
より、省電力動作直前の前記低域濾波器の出力制御電圧
を保持することを特徴とする請求項１に記載するＰＬＬ
シンセサイザ。 - 【請求項６】 温度補正可能な基準周波数発振器と、所
定の分周比における前記カウンタの出力値と基準周波数
発振器の温度の相関関係を記憶する記憶手段と、前記記
憶手段に基づき所定の分周比における前記カウンタの出
力値でもって基準周波数発振器を温度補正する制御回路
を備えることを特徴とする請求項１に記載するＰＬＬシ
ンセサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7083999A JPH08288843A (ja) | 1995-04-10 | 1995-04-10 | Ｐｌｌシンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7083999A JPH08288843A (ja) | 1995-04-10 | 1995-04-10 | Ｐｌｌシンセサイザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08288843A true JPH08288843A (ja) | 1996-11-01 |
Family
ID=13818235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7083999A Pending JPH08288843A (ja) | 1995-04-10 | 1995-04-10 | Ｐｌｌシンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08288843A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6781469B2 (en) | 2002-09-13 | 2004-08-24 | Mediatek Incorporation | Phase-locked loop having phase detector error signal reshaping and method thereof |
| US7551037B2 (en) | 2004-12-02 | 2009-06-23 | Sharp Kabushiki Kaisha | PLL circuit having reduced pull-in time |
| JP2009189016A (ja) * | 2008-02-05 | 2009-08-20 | Sony Corp | デジタル位相ロックループを実施するためのシステム及び方法 |
| DE102009046398A1 (de) | 2008-11-12 | 2010-05-20 | Kabushiki Kaisha Toyota Jidoshokki, Kariya | PLL-Schaltung |
| JP2011120000A (ja) * | 2009-12-03 | 2011-06-16 | Casio Electronics Co Ltd | クロック信号生成装置、電子装置、及び、ＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ）制御装置 |
-
1995
- 1995-04-10 JP JP7083999A patent/JPH08288843A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6781469B2 (en) | 2002-09-13 | 2004-08-24 | Mediatek Incorporation | Phase-locked loop having phase detector error signal reshaping and method thereof |
| US7551037B2 (en) | 2004-12-02 | 2009-06-23 | Sharp Kabushiki Kaisha | PLL circuit having reduced pull-in time |
| JP2009189016A (ja) * | 2008-02-05 | 2009-08-20 | Sony Corp | デジタル位相ロックループを実施するためのシステム及び方法 |
| DE102009046398A1 (de) | 2008-11-12 | 2010-05-20 | Kabushiki Kaisha Toyota Jidoshokki, Kariya | PLL-Schaltung |
| JP2011120000A (ja) * | 2009-12-03 | 2011-06-16 | Casio Electronics Co Ltd | クロック信号生成装置、電子装置、及び、ＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ）制御装置 |
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Legal Events
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Effective date: 20050413 Free format text: JAPANESE INTERMEDIATE CODE: A621 |
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| A977 | Report on retrieval |
Effective date: 20061222 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20061226 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20070807 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061222 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090127 |