JP3037147B2 - Pll型周波数シンセサイザ - Google Patents
Pll型周波数シンセサイザInfo
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- JP3037147B2 JP3037147B2 JP8214821A JP21482196A JP3037147B2 JP 3037147 B2 JP3037147 B2 JP 3037147B2 JP 8214821 A JP8214821 A JP 8214821A JP 21482196 A JP21482196 A JP 21482196A JP 3037147 B2 JP3037147 B2 JP 3037147B2
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Description
【0001】
【発明の属する技術分野】本発明は移動通信システムの
変復調用の局部発振信号等,高い周波数安定度を要求さ
れる高周波数信号発生に用いるPLL型周波数シンセサ
イザに関し、特に周期的にチャネル指定(周波数指定)
をされるPLL型周波数シンセサイザに関する。
変復調用の局部発振信号等,高い周波数安定度を要求さ
れる高周波数信号発生に用いるPLL型周波数シンセサ
イザに関し、特に周期的にチャネル指定(周波数指定)
をされるPLL型周波数シンセサイザに関する。
【0002】
【従来の技術】従来のPLL型周波数シンセサイザとし
て、公開特許公報(特開昭61−35625:周波数シ
ンセサイザ)に開示された技術がある。この周波数シン
セサイザは、電圧制御発振器が発生する高周波数信号を
分配器により出力端子と可変分周器とに2分配して出力
する。可変分周器は分周数制御信号(分周比信号)に従
って上記高周波数信号を分周する。可変分周器からの分
周信号は基準発振器からの基準信号とともに位相比較器
に入力され、位相比較器はこれら2つの入力信号の位相
差に比例した電圧を出力する。この位相比較器の出力
は、ループフィルタにより交流成分が除去され、直流成
分のみが制御電圧として上記電圧制御発振器に加えられ
る。電圧制御発振器はこの制御電圧に対応する発振周波
数の上記高周波数信号を生じる。この動作は、位相比較
器に入力される2つの信号の位相差がなくなるまで繰り
返され、電圧制御発振器が発生する高周波数信号は可変
分周器に入力された分周比信号に基づく一定の周波数に
ロックされる。
て、公開特許公報(特開昭61−35625:周波数シ
ンセサイザ)に開示された技術がある。この周波数シン
セサイザは、電圧制御発振器が発生する高周波数信号を
分配器により出力端子と可変分周器とに2分配して出力
する。可変分周器は分周数制御信号(分周比信号)に従
って上記高周波数信号を分周する。可変分周器からの分
周信号は基準発振器からの基準信号とともに位相比較器
に入力され、位相比較器はこれら2つの入力信号の位相
差に比例した電圧を出力する。この位相比較器の出力
は、ループフィルタにより交流成分が除去され、直流成
分のみが制御電圧として上記電圧制御発振器に加えられ
る。電圧制御発振器はこの制御電圧に対応する発振周波
数の上記高周波数信号を生じる。この動作は、位相比較
器に入力される2つの信号の位相差がなくなるまで繰り
返され、電圧制御発振器が発生する高周波数信号は可変
分周器に入力された分周比信号に基づく一定の周波数に
ロックされる。
【0003】
【発明が解決しようとする課題】上述した従来技術を用
いたPLL型周波数シンセサイザは、可変分周器にプロ
グラマブルデバイダを用いている。このプログラマブル
デバイダには上記高周波数信号を分周する分周回路に分
周カウンタを用いることが多い。この種の可変分周器で
は、現在与えられている分周比信号と同一の分周比信号
が外部から指定された場合に、再び分周比信号を設定す
ると同時に上記分周カウンタにリセットがかかって可変
分周器の分周数が一瞬不連続になるので、発生する高周
波数信号に瞬時のロックはずれが生じるという欠点があ
った。
いたPLL型周波数シンセサイザは、可変分周器にプロ
グラマブルデバイダを用いている。このプログラマブル
デバイダには上記高周波数信号を分周する分周回路に分
周カウンタを用いることが多い。この種の可変分周器で
は、現在与えられている分周比信号と同一の分周比信号
が外部から指定された場合に、再び分周比信号を設定す
ると同時に上記分周カウンタにリセットがかかって可変
分周器の分周数が一瞬不連続になるので、発生する高周
波数信号に瞬時のロックはずれが生じるという欠点があ
った。
【0004】上述したような高周波数信号の瞬時のロッ
クはずれがあると、この高周波数信号を局部発振信号と
する移動通信システムでは、送受信信号に瞬時のS/N
の劣化を生じ、安定した通信品質を提供できなくなると
いう欠点がある。
クはずれがあると、この高周波数信号を局部発振信号と
する移動通信システムでは、送受信信号に瞬時のS/N
の劣化を生じ、安定した通信品質を提供できなくなると
いう欠点がある。
【0005】
【課題を解決するための手段】本発明によるPLL型周
波数シンセサイザは、制御電圧に対応する周波数のシン
セサイザ出力信号を生じる電圧制御発振器と、供給され
た分周比信号の指示する分周比で前記シンセザイザ出力
信号対応の高周波数信号を分周して分周信号を生じる可
変分周器と、前記分周信号と基準発振器からの基準信号
とを比較して前記制御電圧を生じる位相比較回路とを備
えるPLL型周波数シンセサイザにおいて、前記可変分
周器に供給されている前記分周比信号を保持し,また保
持された前記分周比信号とは異なる分周比の新たな分周
比信号とリセット信号とが供給されたときには新たな前
記分周比信号を記憶する分周比信号記憶部と、新たに供
給された前記分周比信号の分周比が前記分周比信号記憶
部に記憶されている前記分周比信号の分周比と異なると
きには,前記リセット信号を生じる分周比信号比較部と
をさらに備え、前記可変分周器が、前記分周比信号の指
示する分周比が変化したときには,前記リセット信号を
受けてリセットされる分周カウンタで前記高周波数信号
を分周し、また、縦続接続されたDフリップフロップ回
路を前記分周カウンタに含み、前記分周比信号記憶部
が、新たに供給された前記分周比信号をD端子に,前記
リセット信号をCK端子にそれぞれ供給され、Q端子に
前記分周比信号を保持するDフリップフロップ回路を含
み、前記分周比信号比較部が、新たに供給された前記分
周比信号と前記分周比信号記憶部に記憶されている前記
分周比信号とをビットごとにANDゲートをとって比較
するAND回路と、全ての前記アンド回路の出力のNA
NDゲートをとるNAND回路とを含んでいる。
波数シンセサイザは、制御電圧に対応する周波数のシン
セサイザ出力信号を生じる電圧制御発振器と、供給され
た分周比信号の指示する分周比で前記シンセザイザ出力
信号対応の高周波数信号を分周して分周信号を生じる可
変分周器と、前記分周信号と基準発振器からの基準信号
とを比較して前記制御電圧を生じる位相比較回路とを備
えるPLL型周波数シンセサイザにおいて、前記可変分
周器に供給されている前記分周比信号を保持し,また保
持された前記分周比信号とは異なる分周比の新たな分周
比信号とリセット信号とが供給されたときには新たな前
記分周比信号を記憶する分周比信号記憶部と、新たに供
給された前記分周比信号の分周比が前記分周比信号記憶
部に記憶されている前記分周比信号の分周比と異なると
きには,前記リセット信号を生じる分周比信号比較部と
をさらに備え、前記可変分周器が、前記分周比信号の指
示する分周比が変化したときには,前記リセット信号を
受けてリセットされる分周カウンタで前記高周波数信号
を分周し、また、縦続接続されたDフリップフロップ回
路を前記分周カウンタに含み、前記分周比信号記憶部
が、新たに供給された前記分周比信号をD端子に,前記
リセット信号をCK端子にそれぞれ供給され、Q端子に
前記分周比信号を保持するDフリップフロップ回路を含
み、前記分周比信号比較部が、新たに供給された前記分
周比信号と前記分周比信号記憶部に記憶されている前記
分周比信号とをビットごとにANDゲートをとって比較
するAND回路と、全ての前記アンド回路の出力のNA
NDゲートをとるNAND回路とを含んでいる。
【0006】
【0007】
【0008】本発明によるPLL型周波数シンセサイザ
は、シンセサイザ出力信号でもある高周波数信号を分周
カウンタで分周する。分周カウンタの分周比は、外部か
ら,例えば無線機の制御部等から供給される分周比信号
によって指示されている。この分周比信号は分周比信号
記憶部に記憶されている。分周比信号比較部は、新たな
分周比信号が記憶されている分周比信号と異なる場合の
み、分周カウンタにリセット信号を送って可変分周器の
分周比を更新する。一方、新たな分周比(分周比信号)
が記憶されている分周比と同じ場合には分周信号比較部
は分周カウンタにリセット信号を送らず、分周カウンタ
の分周比は更新されずに現在設定されている分周比を保
持する。従って、本発明によるPLL型周波数シンセサ
イザは、前回と同じ分周比信号を受けた場合には、分周
カウンタがリセットされず,このリセットに伴なう高周
波数信号の瞬時のロックはずれを生じない。
は、シンセサイザ出力信号でもある高周波数信号を分周
カウンタで分周する。分周カウンタの分周比は、外部か
ら,例えば無線機の制御部等から供給される分周比信号
によって指示されている。この分周比信号は分周比信号
記憶部に記憶されている。分周比信号比較部は、新たな
分周比信号が記憶されている分周比信号と異なる場合の
み、分周カウンタにリセット信号を送って可変分周器の
分周比を更新する。一方、新たな分周比(分周比信号)
が記憶されている分周比と同じ場合には分周信号比較部
は分周カウンタにリセット信号を送らず、分周カウンタ
の分周比は更新されずに現在設定されている分周比を保
持する。従って、本発明によるPLL型周波数シンセサ
イザは、前回と同じ分周比信号を受けた場合には、分周
カウンタがリセットされず,このリセットに伴なう高周
波数信号の瞬時のロックはずれを生じない。
【0009】
【発明の実施の形態】図1は本発明によるPLL型周波
数シンセサイザの一実施の形態を示すブロック図であ
る。
数シンセサイザの一実施の形態を示すブロック図であ
る。
【0010】このPLL型周波数シンセサイザの電圧制
御発振器1は、ループフィルタ7からの制御電圧S7に
よって周波数制御され,制御電圧S7に対応する周波数
の高周波数信号S1を生じる。高周波数信号S1は分配
器2によって出力端子3に出力するシンセサイザ出力信
号S2aと可変分周器4に供給する高周波数信号S2b
とに分けられる。可変分周器4は高周波信号S2bを分
周比信号S21が指示する分周比で分周して分周信号S
4を生じる。なお、分周比信号S21は、外部から,例
えばシンセサイザ出力信号S1を局部発振信号とする無
線機の制御部から周期的に供給される。ここで、水晶発
振器等を用い,高い周波数安定度を有する基準発振器5
が基準信号S5を発生している。位相比較器6は分周信
号S4と基準信号S5の位相差に比例した誤差信号S6
をループフィルタ7に供給する。ループフィルタ7は誤
差信号S6の交流成分を除去して制御電圧S7を生じ、
この制御電圧S7は上述のとおり電圧制御発振器1の周
波数制御を行う。上記の位相同期(PLL)動作は位相
比較器6が分周信号S4と基準信号S5との間に位相差
がなくなるまで繰り返され、位相差がなくなると電圧制
御発振器1が出力する高周波数信号S1が周波数ロック
または位相ロックする。
御発振器1は、ループフィルタ7からの制御電圧S7に
よって周波数制御され,制御電圧S7に対応する周波数
の高周波数信号S1を生じる。高周波数信号S1は分配
器2によって出力端子3に出力するシンセサイザ出力信
号S2aと可変分周器4に供給する高周波数信号S2b
とに分けられる。可変分周器4は高周波信号S2bを分
周比信号S21が指示する分周比で分周して分周信号S
4を生じる。なお、分周比信号S21は、外部から,例
えばシンセサイザ出力信号S1を局部発振信号とする無
線機の制御部から周期的に供給される。ここで、水晶発
振器等を用い,高い周波数安定度を有する基準発振器5
が基準信号S5を発生している。位相比較器6は分周信
号S4と基準信号S5の位相差に比例した誤差信号S6
をループフィルタ7に供給する。ループフィルタ7は誤
差信号S6の交流成分を除去して制御電圧S7を生じ、
この制御電圧S7は上述のとおり電圧制御発振器1の周
波数制御を行う。上記の位相同期(PLL)動作は位相
比較器6が分周信号S4と基準信号S5との間に位相差
がなくなるまで繰り返され、位相差がなくなると電圧制
御発振器1が出力する高周波数信号S1が周波数ロック
または位相ロックする。
【0011】分周比信号比較部9は、新たに供給された
分周比信号S21と分周比信号記憶部8が記憶している
分周比信号S22とを比較する。ここで、分周比記憶部
8が記憶している分周比信号S22は、可変分周器4に
現在設定されている分周比の分周比信号(S21)であ
る。分周比信号比較部9は、分周比信号S21が分周比
信号S22と異なる場合のみ、リセット信号S23を可
変分周器4と分周比信号記憶部8とに出力する。なお、
可変分周器4は図2を参照して詳述するとおり分周カウ
ンタを含む。この分周カウンタは、高周波数信号S2b
を分周信号S4に分周する分周回路の主要部を構成し、
リセット信号S23を受けたときだけリセットされる。
分周比信号S21と分周比信号記憶部8が記憶している
分周比信号S22とを比較する。ここで、分周比記憶部
8が記憶している分周比信号S22は、可変分周器4に
現在設定されている分周比の分周比信号(S21)であ
る。分周比信号比較部9は、分周比信号S21が分周比
信号S22と異なる場合のみ、リセット信号S23を可
変分周器4と分周比信号記憶部8とに出力する。なお、
可変分周器4は図2を参照して詳述するとおり分周カウ
ンタを含む。この分周カウンタは、高周波数信号S2b
を分周信号S4に分周する分周回路の主要部を構成し、
リセット信号S23を受けたときだけリセットされる。
【0012】次に、図1のPLL型周波数シンセサイザ
における可変分周器4のリセット動作について詳しく説
明する。
における可変分周器4のリセット動作について詳しく説
明する。
【0013】現在、高周波数信号S1が所定の周波数に
ロックしている(即ち、分周比信号S22が分周比信号
記憶部8に保持されている)時に、分周比信号S22と
同一である分周比信号S21が供給されたとする。分周
比信号比較部9は新たに供給された分周比信号S21と
分周比信号記憶部8に現在保持されている分周比信号S
22とを比較する。この場合には信号S21とS22と
が同一であるので、分周比信号比較部9はリセット信号
S23を出力しない。従って、可変分周器4の分周カウ
ンタはリセットされることなく連続して現在の分周信号
S4を出力し続ける。
ロックしている(即ち、分周比信号S22が分周比信号
記憶部8に保持されている)時に、分周比信号S22と
同一である分周比信号S21が供給されたとする。分周
比信号比較部9は新たに供給された分周比信号S21と
分周比信号記憶部8に現在保持されている分周比信号S
22とを比較する。この場合には信号S21とS22と
が同一であるので、分周比信号比較部9はリセット信号
S23を出力しない。従って、可変分周器4の分周カウ
ンタはリセットされることなく連続して現在の分周信号
S4を出力し続ける。
【0014】一方、現在と異なる分周比の分周比信号S
21が供給されたとする。この分周比信号S21は、分
周比信号比較部9によって、分周比信号記憶部8に現在
保持されている分周比信号22と比較される。この場合
には信号S21とS22とが異なるので、分周比信号比
較部9はリセット信号23を可変分周器4および分周比
記憶部8に出力する。従って、可変分周器4には新たな
分周比信号21がセットされると同時に内蔵する分周カ
ウンタにもリセットがかかり、可変分周器4は新しい分
周比の分周信号S4を出力する。この結果、電圧制御発
振器4は新しい分周比に対応する周波数にロックした高
周波数信号S1を生じる。また、可変分周器4には新た
な分周比信号21がセットされると同時に、分周比信号
記憶部8にも新たな分周比信号21がセットされるの
で、分周比信号比較部9による信号S21とS22と比
較結果はすぐに同一となり、比較部9はリセット信号S
23の発生を停止する。
21が供給されたとする。この分周比信号S21は、分
周比信号比較部9によって、分周比信号記憶部8に現在
保持されている分周比信号22と比較される。この場合
には信号S21とS22とが異なるので、分周比信号比
較部9はリセット信号23を可変分周器4および分周比
記憶部8に出力する。従って、可変分周器4には新たな
分周比信号21がセットされると同時に内蔵する分周カ
ウンタにもリセットがかかり、可変分周器4は新しい分
周比の分周信号S4を出力する。この結果、電圧制御発
振器4は新しい分周比に対応する周波数にロックした高
周波数信号S1を生じる。また、可変分周器4には新た
な分周比信号21がセットされると同時に、分周比信号
記憶部8にも新たな分周比信号21がセットされるの
で、分周比信号比較部9による信号S21とS22と比
較結果はすぐに同一となり、比較部9はリセット信号S
23の発生を停止する。
【0015】上述のとおり、本実施の形態のPLL型周
波数シンセサイザは、現在と同一周波数の分周比信号S
21が再び供給された場合には、この分周比信号S21
を無視して同一の分周比を設定し続けるので、可変分周
器4をリセットすることによる高周波数信号S1の瞬時
のロック外れを回避することができる。
波数シンセサイザは、現在と同一周波数の分周比信号S
21が再び供給された場合には、この分周比信号S21
を無視して同一の分周比を設定し続けるので、可変分周
器4をリセットすることによる高周波数信号S1の瞬時
のロック外れを回避することができる。
【0016】図2は本実施の形態における可変分周器4
のブロック図である。
のブロック図である。
【0017】この分周器4は分周カウンタとこの分周カ
ウンタに分周比を設定する分周比設定部とからなる。分
周カウンタは、4つのDフリップフロップ回路であるフ
リップフロップ31,32,33および34の縦続回路
で構成される4ビットカウンタと、AND回路35,3
6,37,38および43と、OR回路44とからな
る。この分周カウンタは4ビットカウンタであるので高
周波数信号S2bを1分周(分周なし)から15分周ま
でのいずれにも分周可能である。
ウンタに分周比を設定する分周比設定部とからなる。分
周カウンタは、4つのDフリップフロップ回路であるフ
リップフロップ31,32,33および34の縦続回路
で構成される4ビットカウンタと、AND回路35,3
6,37,38および43と、OR回路44とからな
る。この分周カウンタは4ビットカウンタであるので高
周波数信号S2bを1分周(分周なし)から15分周ま
でのいずれにも分周可能である。
【0018】上記分周カウンタにおいて、フリップフロ
ップ31〜34の各各は、CK端子に高周波数信号S2
b等の分周すべきクロックを入力し、反転Q端子の出力
をD端子に帰還し、Q端子の出力S31〜S34を次段
フリップフロップのCK端子(最終段のフリップフロッ
プ34には次段フリップフロップは存在しない)および
AND回路35〜38の一方の入力端子にそれぞれ供給
する。AND回路35〜38の出力は、4入力AND回
路43によってさらにANDゲートがとられ、4入力A
ND回路43の出力はOR回路44の一方の入力端子に
供給される。なお、OR回路44の他方の入力端子には
分周比信号比較部9から“1”のリセット信号S23が
供給される。フリップフロップ31〜34の各各は、O
R回路44の出力端子から各R端子に一斉に供給される
“1”によってリセットされる。また、OR回路44の
出力は分周信号S4になる。
ップ31〜34の各各は、CK端子に高周波数信号S2
b等の分周すべきクロックを入力し、反転Q端子の出力
をD端子に帰還し、Q端子の出力S31〜S34を次段
フリップフロップのCK端子(最終段のフリップフロッ
プ34には次段フリップフロップは存在しない)および
AND回路35〜38の一方の入力端子にそれぞれ供給
する。AND回路35〜38の出力は、4入力AND回
路43によってさらにANDゲートがとられ、4入力A
ND回路43の出力はOR回路44の一方の入力端子に
供給される。なお、OR回路44の他方の入力端子には
分周比信号比較部9から“1”のリセット信号S23が
供給される。フリップフロップ31〜34の各各は、O
R回路44の出力端子から各R端子に一斉に供給される
“1”によってリセットされる。また、OR回路44の
出力は分周信号S4になる。
【0019】上記分周比設定部は、Dフリップフロップ
回路であるフリップフロップ39,40,41および4
2と、分周カウンタとの共通部であるAND回路35,
36,37,38,43およびOR回路44とからな
る。フリップフロップ39,40,41および42の各
各は、D端子に分周比信号S21の対応するデータD
1,D2,D3およびD4をそれぞれ供給され、CK端
子にリセット信号S23を一斉に受け、Q端子の出力S
39〜S42をAND回路35,36,37および38
の他方の入力端子にそれぞれ供給する。
回路であるフリップフロップ39,40,41および4
2と、分周カウンタとの共通部であるAND回路35,
36,37,38,43およびOR回路44とからな
る。フリップフロップ39,40,41および42の各
各は、D端子に分周比信号S21の対応するデータD
1,D2,D3およびD4をそれぞれ供給され、CK端
子にリセット信号S23を一斉に受け、Q端子の出力S
39〜S42をAND回路35,36,37および38
の他方の入力端子にそれぞれ供給する。
【0020】次に、分周回路4の動作について説明する
と、この回路に外部から供給される分周比信号S21は
4ビットの2進符号(バイナリー)である。現在設定さ
れている分周比信号S21がD1=“0”(Lレベ
ル),D2=“1”(Hレベル),D3=“0”,D4
=“1”(01012 ),つまり分周比=5だとする
と、フリップフロップ39〜フリップフロップ42の出
力S39〜S42は5(01012 )になっている。フ
リップフロップ31〜34は4ビットカウンタの動作を
するため、高周波数信号S2bのパルス数に相当する出
力がフリップフロップ31〜34のQ端子に表われる。
フリップフロップ31〜34からなる4ビットカウンタ
が高周波数信号S2bをパルス数が5になるまでカウン
トすると、フリップフロップ31〜34の出力S31〜
S34がフリップフロップ39〜42の出力S39〜S
42にそれぞれ一致する。すると、AND回路35〜3
8の出力が全て“1”になるので、AND回路43およ
びOR回路44の出力が“0”から“1”に変化する。
この結果、分周信号S4は、高周波数信号S2bを5分
周したものとなる。なお、フリップフロップ31〜34
は、リセット信号S23が“0”から“1”に変化した
とき,つまりリセット信号S23を受けたときに、分周
比信号21のデータD1〜D4をラッチして分周比信号
S21の比較値,つまり分周カウンタの比較値を設定す
る。
と、この回路に外部から供給される分周比信号S21は
4ビットの2進符号(バイナリー)である。現在設定さ
れている分周比信号S21がD1=“0”(Lレベ
ル),D2=“1”(Hレベル),D3=“0”,D4
=“1”(01012 ),つまり分周比=5だとする
と、フリップフロップ39〜フリップフロップ42の出
力S39〜S42は5(01012 )になっている。フ
リップフロップ31〜34は4ビットカウンタの動作を
するため、高周波数信号S2bのパルス数に相当する出
力がフリップフロップ31〜34のQ端子に表われる。
フリップフロップ31〜34からなる4ビットカウンタ
が高周波数信号S2bをパルス数が5になるまでカウン
トすると、フリップフロップ31〜34の出力S31〜
S34がフリップフロップ39〜42の出力S39〜S
42にそれぞれ一致する。すると、AND回路35〜3
8の出力が全て“1”になるので、AND回路43およ
びOR回路44の出力が“0”から“1”に変化する。
この結果、分周信号S4は、高周波数信号S2bを5分
周したものとなる。なお、フリップフロップ31〜34
は、リセット信号S23が“0”から“1”に変化した
とき,つまりリセット信号S23を受けたときに、分周
比信号21のデータD1〜D4をラッチして分周比信号
S21の比較値,つまり分周カウンタの比較値を設定す
る。
【0021】図3は本実施の形態における分周比信号記
憶部8のブロック図である。
憶部8のブロック図である。
【0022】この分周比信号記憶部8は4つのDフリッ
プフロップであるフリップフロップ51,52,53お
よび54からなる。フリップフロップ51,52,53
および54の各各は、D端子に分周比信号S21の4ビ
ットのデータD1〜D4をそれぞれ供給され、CK端子
にリセット信号S23を一斉に供給され、Q端子に分周
比信号S22のデータD5,D6,D7およびD7をそ
れぞれ生じる。フリップフロップ51〜54の各各は、
リセット信号S23が生じたとき,つまりリセット信号
S23が“0”から“1”に変化した場合のみ、分周比
信号S21のデータD1〜D4をそれぞれラッチして分
周比信号S22として記憶する。
プフロップであるフリップフロップ51,52,53お
よび54からなる。フリップフロップ51,52,53
および54の各各は、D端子に分周比信号S21の4ビ
ットのデータD1〜D4をそれぞれ供給され、CK端子
にリセット信号S23を一斉に供給され、Q端子に分周
比信号S22のデータD5,D6,D7およびD7をそ
れぞれ生じる。フリップフロップ51〜54の各各は、
リセット信号S23が生じたとき,つまりリセット信号
S23が“0”から“1”に変化した場合のみ、分周比
信号S21のデータD1〜D4をそれぞれラッチして分
周比信号S22として記憶する。
【0023】図4は本実施の形態における分周比信号比
較部9のブロック図である。
較部9のブロック図である。
【0024】この分周比信号比較部9は、分周比信号S
21のデータD1,D2,D3およびD4の各各と分周
比信号S22のデータD5,D6,D7およびD8の各
各とのANDゲートをそれぞれとる,AND回路61,
62,63および64を備える。4入力NAND回路6
5はAND回路61〜64の出力のNANDゲートをと
ってリセット信号S23を生じる。即ち、この分周比信
号比較部9は、分周比信号S21の4ビットのデータD
1〜D4と分周比信号S22の4ビットのデータD5〜
D8とをビットごとに比較する。そして、全ビットが同
一の場合,つまり分周比信号S21とS22とが同一の
場合には、この分周比信号比較部9はリセット信号S2
3を“0”とし,つまりリセット信号S23を送出しな
い。
21のデータD1,D2,D3およびD4の各各と分周
比信号S22のデータD5,D6,D7およびD8の各
各とのANDゲートをそれぞれとる,AND回路61,
62,63および64を備える。4入力NAND回路6
5はAND回路61〜64の出力のNANDゲートをと
ってリセット信号S23を生じる。即ち、この分周比信
号比較部9は、分周比信号S21の4ビットのデータD
1〜D4と分周比信号S22の4ビットのデータD5〜
D8とをビットごとに比較する。そして、全ビットが同
一の場合,つまり分周比信号S21とS22とが同一の
場合には、この分周比信号比較部9はリセット信号S2
3を“0”とし,つまりリセット信号S23を送出しな
い。
【0025】
【発明の効果】以上説明したように本発明のPLL型周
波数シンセサイザは、可変分周器が分周比信号の指示す
る分周比が変化したときだけリセットされる分周カウン
タをシンセサイザ出力信号に対応する高周波数信号を分
周する分周回路に含んでいるので、外部から指定される
上記分周比信号(チャネルデータ)を現在設定されてい
る分周比信号(チャネルデータ)と比較することによっ
て、外部から新たに指定された分周比が現在設定されて
いるチャネルデータと同一の場合には、新たな分周比信
号を上記分周カウンタに転送せず,即ち無視することに
より、分周比設定時における上記シンセサイザ出力信号
の瞬時のロックはずれを防ぐことができるという利点が
ある。
波数シンセサイザは、可変分周器が分周比信号の指示す
る分周比が変化したときだけリセットされる分周カウン
タをシンセサイザ出力信号に対応する高周波数信号を分
周する分周回路に含んでいるので、外部から指定される
上記分周比信号(チャネルデータ)を現在設定されてい
る分周比信号(チャネルデータ)と比較することによっ
て、外部から新たに指定された分周比が現在設定されて
いるチャネルデータと同一の場合には、新たな分周比信
号を上記分周カウンタに転送せず,即ち無視することに
より、分周比設定時における上記シンセサイザ出力信号
の瞬時のロックはずれを防ぐことができるという利点が
ある。
【0026】上述の効果により、このPLL型周波数シ
ンセサイザを局部発振回路とする無線機では、送受信信
号の瞬時のS/Nの劣化を回避でき、安定した通信品質
で通信できるという効果がある。
ンセサイザを局部発振回路とする無線機では、送受信信
号の瞬時のS/Nの劣化を回避でき、安定した通信品質
で通信できるという効果がある。
【図1】本発明によるPLL型周波数シンセサイザの一
実施の形態を示すブロック図である。
実施の形態を示すブロック図である。
【図2】本実施の形態における可変分周器4のブロック
図である。
図である。
【図3】本実施の形態における分周比信号記憶部8のブ
ロック図である。
ロック図である。
【図4】本実施の形態における分周比信号比較部9のブ
ロック図である。
ロック図である。
1 電圧制御発振器 2 分配器 3 出力端子 4 可変分周器 5 基準発振器 6 位相比較器 7 ループフィルタ 8 分周比信号記憶部 9 分周比信号比較部 31〜34,39〜42,51〜54 フリップフロ
ップ 35〜38,61〜64 AND回路 43 4入力AND回路 44 OR回路 65 4入力NAND回路
ップ 35〜38,61〜64 AND回路 43 4入力AND回路 44 OR回路 65 4入力NAND回路
Claims (1)
- 【請求項1】 制御電圧に対応する周波数のシンセサイ
ザ出力信号を生じる電圧制御発振器と、供給された分周
比信号の指示する分周比で前記シンセザイザ出力信号対
応の高周波数信号を分周して分周信号を生じる可変分周
器と、前記分周信号と基準発振器からの基準信号とを比
較して前記制御電圧を生じる位相比較回路とを備えるP
LL型周波数シンセサイザにおいて、前記可変分周器に供給されている前記分周比信号を保持
し,また保持された前記分周比信号とは異なる分周比の
新たな分周比信号とリセット信号とが供給されたときに
は新たな前記分周比信号を記憶する分周比信号記憶部
と、新たに供給された前記分周比信号の分周比が前記分
周比信号記憶部に記憶されている前記分周比信号の分周
比と異なるときには,前記リセット信号を生じる分周比
信号比較部とをさらに備え、 前記可変分周器が、前記分周比信号の指示する分周比が
変化したときには,前記リセット信号を受けてリセット
される分周カウンタで前記高周波数信号を分周し、ま
た、縦続接続されたDフリップフロップ回路を前記分周
カウンタに含み、 前記分周比信号記憶部が、新たに供給された前記分周比
信号をD端子に,前記リセット信号をCK端子にそれぞ
れ供給され、Q端子に前記分周比信号を保持するDフリ
ップフロップ回路を含み、 前記分周比信号比較部が、新たに供給された前記分周比
信号と前記分周比信号記憶部に記憶されている前記分周
比信号とをビットごとにANDゲートをとって比較する
AND回路と、全ての前記アンド回路の出力のNAND
ゲートをとるNAND回路とを含む ことを特徴とするP
LL型周波数シンセサイザ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8214821A JP3037147B2 (ja) | 1996-08-14 | 1996-08-14 | Pll型周波数シンセサイザ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8214821A JP3037147B2 (ja) | 1996-08-14 | 1996-08-14 | Pll型周波数シンセサイザ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1065537A JPH1065537A (ja) | 1998-03-06 |
JP3037147B2 true JP3037147B2 (ja) | 2000-04-24 |
Family
ID=16662092
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8214821A Expired - Fee Related JP3037147B2 (ja) | 1996-08-14 | 1996-08-14 | Pll型周波数シンセサイザ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3037147B2 (ja) |
-
1996
- 1996-08-14 JP JP8214821A patent/JP3037147B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH1065537A (ja) | 1998-03-06 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000208 |
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R250 | Receipt of annual fees |
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