JPH05304469A - Ｐｌｌ周波数シンセサイザ回路 - Google Patents
Ｐｌｌ周波数シンセサイザ回路Info
- Publication number
- JPH05304469A JPH05304469A JP4106610A JP10661092A JPH05304469A JP H05304469 A JPH05304469 A JP H05304469A JP 4106610 A JP4106610 A JP 4106610A JP 10661092 A JP10661092 A JP 10661092A JP H05304469 A JPH05304469 A JP H05304469A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- frequency
- dividing
- voltage
- oscillation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 本発明は、ＰＬＬ周波数シンセサイザ回路の
電源投入から動作開始までの時間を短縮するとともにデ
ータ転送のためのソフトウェアを短縮することを目的と
する。 【構成】 水晶発振回路６の出力を分周しＰＬＬの基準
周波数を生成する基準分周回路７と電圧制御発振回路２
の出力を分周する可変分周回路５の分周数を設定するデ
ータが外部装置から伝達されるプリセッタブルシフトレ
ジスタ９と、電源電圧の印加時に初期設定パルスを発生
する電源電圧検出回路１０を備え、電源投入時に発生す
る初期設定パルスにより電圧制御発振回路２の発振周波
数が所定の周波数となるデータがプリセッタブルシフト
レジスタ９にセットされることにより、基準分周回路７
と可変分周回路５の分周数が設定される。
電源投入から動作開始までの時間を短縮するとともにデ
ータ転送のためのソフトウェアを短縮することを目的と
する。 【構成】 水晶発振回路６の出力を分周しＰＬＬの基準
周波数を生成する基準分周回路７と電圧制御発振回路２
の出力を分周する可変分周回路５の分周数を設定するデ
ータが外部装置から伝達されるプリセッタブルシフトレ
ジスタ９と、電源電圧の印加時に初期設定パルスを発生
する電源電圧検出回路１０を備え、電源投入時に発生す
る初期設定パルスにより電圧制御発振回路２の発振周波
数が所定の周波数となるデータがプリセッタブルシフト
レジスタ９にセットされることにより、基準分周回路７
と可変分周回路５の分周数が設定される。
Description
【０００１】
【産業上の利用分野】本発明は、コードレス電話や携帯
電話等の移動体無線通信機器分野あるいは放送受信機器
分野に使用されるＰＬＬ周波数シンセサイザ回路に関す
る。
電話等の移動体無線通信機器分野あるいは放送受信機器
分野に使用されるＰＬＬ周波数シンセサイザ回路に関す
る。
【０００２】
【従来の技術】一般に、無線通信機器あるいは放送受信
機器に使用されるＰＬＬ周波数シンセサイザ集積回路
は、外部接続された水晶振動子によって基準発信信号を
発生する水晶発振回路と、水晶発振回路の発振出力を分
周して基準信号を生成する基準分周回路と、外部に設け
られた電圧制御発振回路（ＶＣＯ）の発振出力を分周す
る可変分周回路と、基準分周回路の分周出力周波数ｆR
と可変分周回路の分周出力周波数ｆPの位相比較を行い
その位相差に応じた電圧をＶＣＯに印加する位相比較回
路と、基準分周回路の分周数と可変分周回路の分周数を
設定するデータを受け取るシフトレジスタとから構成さ
れている。
機器に使用されるＰＬＬ周波数シンセサイザ集積回路
は、外部接続された水晶振動子によって基準発信信号を
発生する水晶発振回路と、水晶発振回路の発振出力を分
周して基準信号を生成する基準分周回路と、外部に設け
られた電圧制御発振回路（ＶＣＯ）の発振出力を分周す
る可変分周回路と、基準分周回路の分周出力周波数ｆR
と可変分周回路の分周出力周波数ｆPの位相比較を行い
その位相差に応じた電圧をＶＣＯに印加する位相比較回
路と、基準分周回路の分周数と可変分周回路の分周数を
設定するデータを受け取るシフトレジスタとから構成さ
れている。
【０００３】このようなＰＬＬ周波数シンセサイザ集積
回路を使用したシステムでは、マイクロコンピュータか
ら受信あるいは送信周波数に応じた分周数データをシフ
トレジスタに転送し、この分周数データを基準分周回路
及び可変分周回路にセットすることによって希望の周波
数を得ている。特に、電源投入直後は、基準分周回路及
び可変分周回路の分周数データは共に不定であるため、
ＰＬＬ周波数シンセサイザ集積回路の電源が安定した後
に、分周数データをマイクロコンピュータからシフトレ
ジスタに転送することによって電圧制御発振回路の周波
数を制御していた。
回路を使用したシステムでは、マイクロコンピュータか
ら受信あるいは送信周波数に応じた分周数データをシフ
トレジスタに転送し、この分周数データを基準分周回路
及び可変分周回路にセットすることによって希望の周波
数を得ている。特に、電源投入直後は、基準分周回路及
び可変分周回路の分周数データは共に不定であるため、
ＰＬＬ周波数シンセサイザ集積回路の電源が安定した後
に、分周数データをマイクロコンピュータからシフトレ
ジスタに転送することによって電圧制御発振回路の周波
数を制御していた。
【０００４】尚、電源投入後、設定される周波数は、コ
ードレス電話や携帯電話等の移動体無線通信のシステム
においては、電波法、郵政省令により制御チャネルの指
定周波数に決められている。
ードレス電話や携帯電話等の移動体無線通信のシステム
においては、電波法、郵政省令により制御チャネルの指
定周波数に決められている。
【０００５】
【発明が解決しようとする課題】一般に、コードレス電
話や携帯電話等では、消費電力を節約するために間欠動
作で、制御チャネルの受信を行っている。この場合、間
欠的に電源が投入されるごとに、基準分周回路及び可変
分周回路の分周数データをマイクロコンピュータからシ
フトレジスタに転送し、制御チャネルの周波数を設定し
なければならない。しかも、マイクロコンピュータが分
周数データの転送を開始する時間は、ＰＬＬ周波数シン
セサイザ集積回路の電源電圧が安定するまでの一定時間
を待って行わなければならない。
話や携帯電話等では、消費電力を節約するために間欠動
作で、制御チャネルの受信を行っている。この場合、間
欠的に電源が投入されるごとに、基準分周回路及び可変
分周回路の分周数データをマイクロコンピュータからシ
フトレジスタに転送し、制御チャネルの周波数を設定し
なければならない。しかも、マイクロコンピュータが分
周数データの転送を開始する時間は、ＰＬＬ周波数シン
セサイザ集積回路の電源電圧が安定するまでの一定時間
を待って行わなければならない。
【０００６】従って、従来のシステムにおいては、電源
投入毎の分周数データの転送や、電源電圧の安定待ち時
間設定等のため、マイクロコンピュータのソフトウェア
が増す欠点がある。また、電源電圧の安定待ち時間だけ
分周数データの転送が遅れるために、消費電力の提言を
図る上で不都合であった。
投入毎の分周数データの転送や、電源電圧の安定待ち時
間設定等のため、マイクロコンピュータのソフトウェア
が増す欠点がある。また、電源電圧の安定待ち時間だけ
分周数データの転送が遅れるために、消費電力の提言を
図る上で不都合であった。
【０００７】
【課題を解決するための手段】本発明は、上述した点に
鑑みて創作されたものであり、基準発信信号を発生する
水晶発振回路と、該水晶発振回路の出力を分周しＰＬＬ
の基準周波数を生成する基準分周回路と、印加される電
圧によって発振周波数が制御される電圧制御発振回路
（ＶＣＯ）と、該電圧制御発振回路の出力を分周する可
変分周回路と、該可変分周回路の分周出力と前記基準分
周回路の分周出力の位相を比較し位相差に応じた電圧を
前記電圧制御発振回路に印加する位相比較回路と、前記
基準分周回路の分周数と前記可変分周回路の分周数を設
定するデータが外部装置から伝達されるプリセッタブル
シフトレジスタと、電源電圧の印加時に初期設定パルス
を発生する電源電圧検出回路とを備え、電源投入時に発
生する前記初期設定パルスにより前記電圧制御発振回路
の発振周波数が所定の周波数となるデータが前記プリセ
ッタブルシフトレジスタにセットされることを特徴とす
るものである。
鑑みて創作されたものであり、基準発信信号を発生する
水晶発振回路と、該水晶発振回路の出力を分周しＰＬＬ
の基準周波数を生成する基準分周回路と、印加される電
圧によって発振周波数が制御される電圧制御発振回路
（ＶＣＯ）と、該電圧制御発振回路の出力を分周する可
変分周回路と、該可変分周回路の分周出力と前記基準分
周回路の分周出力の位相を比較し位相差に応じた電圧を
前記電圧制御発振回路に印加する位相比較回路と、前記
基準分周回路の分周数と前記可変分周回路の分周数を設
定するデータが外部装置から伝達されるプリセッタブル
シフトレジスタと、電源電圧の印加時に初期設定パルス
を発生する電源電圧検出回路とを備え、電源投入時に発
生する前記初期設定パルスにより前記電圧制御発振回路
の発振周波数が所定の周波数となるデータが前記プリセ
ッタブルシフトレジスタにセットされることを特徴とす
るものである。
【０００８】また、所定のデータを固定的に保持する保
持回路と、前記シフトレジスタと前記保持回路の出力を
切り換えて前記基準分周回路と可変分周回路に印加する
切り換え回路とを備え、電源投入時に発生する前記初期
設定パルスにより前記切り換え回路が制御制御され、前
記電圧制御発振回路の発振周波数が所定の周波数となる
データが前記保持回路から前記基準分周回路及び可変分
周回路にセットされることを特徴とするものである。
持回路と、前記シフトレジスタと前記保持回路の出力を
切り換えて前記基準分周回路と可変分周回路に印加する
切り換え回路とを備え、電源投入時に発生する前記初期
設定パルスにより前記切り換え回路が制御制御され、前
記電圧制御発振回路の発振周波数が所定の周波数となる
データが前記保持回路から前記基準分周回路及び可変分
周回路にセットされることを特徴とするものである。
【０００９】
【作用】上述の手段によれば、ＰＬＬ周波数シンセサイ
ザ集積回路の電源が投入されると、電源電圧検出回路か
ら出力される初期設定パルスによって、プログラマブル
シフトレジスタが所定の分周数データにプリセットさ
れ、この所定の分周数データが基準分周回路及び可変分
周回路にプリセットされる。あるいは、初期設定パルス
によって、保持回路に記憶された分周数データが切り換
え回路を介して基準分周回路及び可変分周回路にプリセ
ットされる。これにより、マイクロコンピュータのソフ
トウェア負担が低減され、消費電力も低減されるもので
ある。
ザ集積回路の電源が投入されると、電源電圧検出回路か
ら出力される初期設定パルスによって、プログラマブル
シフトレジスタが所定の分周数データにプリセットさ
れ、この所定の分周数データが基準分周回路及び可変分
周回路にプリセットされる。あるいは、初期設定パルス
によって、保持回路に記憶された分周数データが切り換
え回路を介して基準分周回路及び可変分周回路にプリセ
ットされる。これにより、マイクロコンピュータのソフ
トウェア負担が低減され、消費電力も低減されるもので
ある。
【００１０】
【実施例】図１は、本発明の実施例を示すブロック図で
ある。破線で示される部分はＰＬＬ周波数シンセサイザ
集積回路１であり、ＰＬＬ周波数シンセサイザ集積回路
１には、電圧制御発振回路（ＶＣＯ）２、ＶＣＯ２に制
御電圧を印加するローパスフィルタ３、及び、水晶振動
子４が接続されて、通信機器あるいは放送受信機器のＰ
ＬＬ周波数シンセサイザ回路が構成される。ＰＬＬ周波
数シンセサイザ集積回路１は、ＶＣＯ２の発信信号ｆV
を設定された分周数で分周する可変分周回路６と、接続
された水晶振動子４によって発振周波数が決定される水
晶発振回路６と、水晶発振回路６の発振出力を設定され
た分周数で分周する基準分周回路７と、可変分周回路５
の分周出力ｆPと基準分周回路７の分周出力である基準
周波数信号ｆRの位相差を検出しその位相差に応じたパ
ルスをローパスフィルタ３に供給し、ＶＣＯ２の制御電
圧を発生させる位相比較回路８と、外部装置、例えば、
マイクロコンピュータから可変分周回路５及び基準分周
回路７の分周数データを受け取るためのプリセッタブル
シフトレジスタ９と、電源がＰＬＬ周波数シンセサイザ
集積回路１に印加されたことを検出し初期設定パルスＰ
Sをプリセッタブルシフトレジスタ９に供給する電源電
圧検出回路１０とから構成される。
ある。破線で示される部分はＰＬＬ周波数シンセサイザ
集積回路１であり、ＰＬＬ周波数シンセサイザ集積回路
１には、電圧制御発振回路（ＶＣＯ）２、ＶＣＯ２に制
御電圧を印加するローパスフィルタ３、及び、水晶振動
子４が接続されて、通信機器あるいは放送受信機器のＰ
ＬＬ周波数シンセサイザ回路が構成される。ＰＬＬ周波
数シンセサイザ集積回路１は、ＶＣＯ２の発信信号ｆV
を設定された分周数で分周する可変分周回路６と、接続
された水晶振動子４によって発振周波数が決定される水
晶発振回路６と、水晶発振回路６の発振出力を設定され
た分周数で分周する基準分周回路７と、可変分周回路５
の分周出力ｆPと基準分周回路７の分周出力である基準
周波数信号ｆRの位相差を検出しその位相差に応じたパ
ルスをローパスフィルタ３に供給し、ＶＣＯ２の制御電
圧を発生させる位相比較回路８と、外部装置、例えば、
マイクロコンピュータから可変分周回路５及び基準分周
回路７の分周数データを受け取るためのプリセッタブル
シフトレジスタ９と、電源がＰＬＬ周波数シンセサイザ
集積回路１に印加されたことを検出し初期設定パルスＰ
Sをプリセッタブルシフトレジスタ９に供給する電源電
圧検出回路１０とから構成される。
【００１１】図において、分周出力ｆPはプリセット制
御端子ＰＥにも印加され、分周出力ｆPが出力されるた
びに、プリセッタブルシフトレジスタ９に転送された可
変分周回路５の分周数データが可変分周回路５にセット
される。一方、基準分周回路９では、プリセッタブルシ
フトレジスタ９に転送された基準分周回路７の分周数デ
ータに基づき、基準分周回路７の複数の分周段の出力か
ら１つを選択して出力している。このプリセッタブルシ
フトレジスタ９は、マイクロコンピュータとのインター
フェイスを行うものであり、マイクロコンピュータから
印加されるクロック信号ＣＬ及び制御信号ＣＥによって
制御され、クロック信号ＣＬと同期して供給されるデー
タ信号ＤＩがプリセッタブルシフトレジスタ９にシフト
される。
御端子ＰＥにも印加され、分周出力ｆPが出力されるた
びに、プリセッタブルシフトレジスタ９に転送された可
変分周回路５の分周数データが可変分周回路５にセット
される。一方、基準分周回路９では、プリセッタブルシ
フトレジスタ９に転送された基準分周回路７の分周数デ
ータに基づき、基準分周回路７の複数の分周段の出力か
ら１つを選択して出力している。このプリセッタブルシ
フトレジスタ９は、マイクロコンピュータとのインター
フェイスを行うものであり、マイクロコンピュータから
印加されるクロック信号ＣＬ及び制御信号ＣＥによって
制御され、クロック信号ＣＬと同期して供給されるデー
タ信号ＤＩがプリセッタブルシフトレジスタ９にシフト
される。
【００１２】次に、図１に示されたプリセッタブルシフ
トレジスタ９と電源電圧検出回路１０の内部回路を図２
に示す。プリセッタブルシフトレジスタ９は、複数段の
セット、リセット入力付きのＤ−ＦＦ１１で構成され、
初段のＤ−ＦＦ１１の入力端子Ｄにはデータ信号ＤＩが
印加され、全てのＤ−ＦＦ１１のクロック入力Ｃには、
制御信号ＣＥで制御されるＡＮＤゲート１２を介してク
ロック信号ＣＬが印加される。また、各Ｄ−ＦＦ１１の
セット入力Ｓとリセット入力Ｒには初期設定パルスＰS
と接地電圧ＶSSが選択的に印加される。即ち、セット入
力Ｓに初期設定パルスＰSを印加した場合には、リセッ
ト入力Ｒには接地電圧ＶSSが印加され、データとして
「１」がセットされる。逆の接続をすれば「０」がセッ
トされる。これらの設定は、集積回路の製造時に配線の
マスク変更によって自由に行える。
トレジスタ９と電源電圧検出回路１０の内部回路を図２
に示す。プリセッタブルシフトレジスタ９は、複数段の
セット、リセット入力付きのＤ−ＦＦ１１で構成され、
初段のＤ−ＦＦ１１の入力端子Ｄにはデータ信号ＤＩが
印加され、全てのＤ−ＦＦ１１のクロック入力Ｃには、
制御信号ＣＥで制御されるＡＮＤゲート１２を介してク
ロック信号ＣＬが印加される。また、各Ｄ−ＦＦ１１の
セット入力Ｓとリセット入力Ｒには初期設定パルスＰS
と接地電圧ＶSSが選択的に印加される。即ち、セット入
力Ｓに初期設定パルスＰSを印加した場合には、リセッ
ト入力Ｒには接地電圧ＶSSが印加され、データとして
「１」がセットされる。逆の接続をすれば「０」がセッ
トされる。これらの設定は、集積回路の製造時に配線の
マスク変更によって自由に行える。
【００１３】電源電圧検出回路１０は、電源電圧の立ち
上がりを検出する立ち上がり検出回路１３とその出力に
よって所定の幅の初期設定パルスＰSを発生するワンシ
ョット回路１４とから構成され、初期設定パルスＰ
Sは、プリセッタブルシフトレジスタ９に印加されると
共に可変分周回路５のプリセット制御端子ＰＥにも印加
される。即ち、初期設定パルスＰSによってプリセッタ
ブルシフトレジスタ９のデータ設定が行われると同時
に、そのデータが可変分周回路５に設定される。
上がりを検出する立ち上がり検出回路１３とその出力に
よって所定の幅の初期設定パルスＰSを発生するワンシ
ョット回路１４とから構成され、初期設定パルスＰ
Sは、プリセッタブルシフトレジスタ９に印加されると
共に可変分周回路５のプリセット制御端子ＰＥにも印加
される。即ち、初期設定パルスＰSによってプリセッタ
ブルシフトレジスタ９のデータ設定が行われると同時
に、そのデータが可変分周回路５に設定される。
【００１４】上述の如く構成されたＰＬＬ周波数シンセ
サイザ回路では、間欠受信を行うために電源電圧が間欠
的に集積回路１に印加されると、電源電圧検出回路１０
から出力される初期設定パルスＰSによって、制御チャ
ネルの周波数を得るための分周数データがプリセッタブ
ルシフトレジスタ９にセットされると共に基準分周回路
７及び可変分周回路５の分周数が決定され、効率的に制
御チャネルの受信が行われる。その後、チャネルを変更
する場合には、マイクロコンピュータから希望のチャネ
ルの分周数データをプリセッタブルシフトレジスタ９に
転送することによってチャネルを設定できる。
サイザ回路では、間欠受信を行うために電源電圧が間欠
的に集積回路１に印加されると、電源電圧検出回路１０
から出力される初期設定パルスＰSによって、制御チャ
ネルの周波数を得るための分周数データがプリセッタブ
ルシフトレジスタ９にセットされると共に基準分周回路
７及び可変分周回路５の分周数が決定され、効率的に制
御チャネルの受信が行われる。その後、チャネルを変更
する場合には、マイクロコンピュータから希望のチャネ
ルの分周数データをプリセッタブルシフトレジスタ９に
転送することによってチャネルを設定できる。
【００１５】図３は、他の実施例を示すブロック図であ
るが、図１と同一回路には同一符号を付して説明を略
す。本実施例の特徴は、データが転送されるシフトレジ
スタ１５をプリセット出来ない、即ち、セット入力及び
リセット入力の無いＤーＦＦで構成し、制御チャネルの
分周数データを保持回路１６に固定的に記録しておくこ
とにある。そして、初期設定パルスＰSが出力された際
に切り換え回路１７を制御し、保持回路１６の出力を基
準分周回路７及び可変分周回路５に印加している。従っ
て、電源が投入されるごとに、保持回路１６に記録され
た制御チャネルの分周数データに基づき制御チャネルの
受信が行われる。
るが、図１と同一回路には同一符号を付して説明を略
す。本実施例の特徴は、データが転送されるシフトレジ
スタ１５をプリセット出来ない、即ち、セット入力及び
リセット入力の無いＤーＦＦで構成し、制御チャネルの
分周数データを保持回路１６に固定的に記録しておくこ
とにある。そして、初期設定パルスＰSが出力された際
に切り換え回路１７を制御し、保持回路１６の出力を基
準分周回路７及び可変分周回路５に印加している。従っ
て、電源が投入されるごとに、保持回路１６に記録され
た制御チャネルの分周数データに基づき制御チャネルの
受信が行われる。
【００１６】尚、初期設定パルスＰSが発生し消滅した
後も、切り換え回路１７は、保持回路１６の出力を選択
した状態を保持し、シフトレジスタ１５にデータの転送
が行われたとき、シフトレジスタ１５の出力を選択す
る。即ち、制御信号ＣＥの立ち上がりによって切り換え
回路１７が切り換えられるようにする。これにより、集
積回路１に電源電圧が印加される毎に、制御チャネルの
受信が行われる。
後も、切り換え回路１７は、保持回路１６の出力を選択
した状態を保持し、シフトレジスタ１５にデータの転送
が行われたとき、シフトレジスタ１５の出力を選択す
る。即ち、制御信号ＣＥの立ち上がりによって切り換え
回路１７が切り換えられるようにする。これにより、集
積回路１に電源電圧が印加される毎に、制御チャネルの
受信が行われる。
【００１７】
【発明の効果】上述の如く本発明によれば、集積回路１
に電源電圧が間欠的に印加された場合に、初期設定パル
スＰSによって制御チャネルの分周数データが基準分周
回路７と可変分周回路５に設定されるため、マイクロコ
ンピュータが分周数データを転送する必要がなくなるた
め、マイクロコンピュータのソフトウェアが短縮される
利点があり、更に、電源を投入してから受信動作を行う
までの時間が短縮されるために消費電力の低減が図れる
ものである。
に電源電圧が間欠的に印加された場合に、初期設定パル
スＰSによって制御チャネルの分周数データが基準分周
回路７と可変分周回路５に設定されるため、マイクロコ
ンピュータが分周数データを転送する必要がなくなるた
め、マイクロコンピュータのソフトウェアが短縮される
利点があり、更に、電源を投入してから受信動作を行う
までの時間が短縮されるために消費電力の低減が図れる
ものである。
【図１】本発明の実施例を示すブロック図である。
【図２】図１に示されたブロックの具体的回路を示す回
路図である。
路図である。
【図３】他の実施例を示すブロック図である。
１ ＰＬＬ周波数シンセサイザ集積回路 ２ 電圧制御発振回路 ３ ローパスフィルタ ４ 水晶振動子 ５ 可変分周回路 ６ 水晶発振回路 ７ 基準分周回路 ８ 位相比較回路 ９ プリセッタブルシフトレジスタ １０ 電源電圧検出回路
Claims (2)
- 【請求項１】 基準発信信号を発生する水晶発振回路
と、該水晶発振回路の出力を分周しＰＬＬの基準周波数
を生成する基準分周回路と、印加される電圧によって発
振周波数が制御される電圧制御発振回路（ＶＣＯ）と、
該電圧制御発振回路の出力を分周する可変分周回路と、
該可変分周回路の分周出力と前記基準分周回路の分周出
力の位相を比較し位相差に応じた電圧を前記電圧制御発
振回路に印加する位相比較回路と、前記基準分周回路の
分周数と前記可変分周回路の分周数を設定するデータが
外部装置から伝達されるプリセッタブルシフトレジスタ
と、電源電圧の印加時に初期設定パルスを発生する電源
電圧検出回路とを備え、電源投入時に発生する前記初期
設定パルスにより前記電圧制御発振回路の発振周波数が
所定の周波数となるデータが前記プリセッタブルシフト
レジスタにセットされることを特徴とするＰＬＬ周波数
シンセサイザ。 - 【請求項２】 基準発信信号を発生する水晶発振回路
と、該水晶発振回路の出力を分周しＰＬＬの基準周波数
を生成する基準分周回路と、印加される電圧によって発
振周波数が制御される電圧制御発振回路（ＶＣＯ）と、
該電圧制御発振回路の出力を分周する可変分周回路と、
該可変分周回路の分周出力と前記基準分周回路の分周出
力の位相を比較し位相差に応じた電圧を前記電圧制御発
振回路に印加する位相比較回路と、前記基準分周回路の
分周数と前記可変分周回路の分周数を設定するデータが
外部装置から伝達されるシフトレジスタと、電源電圧の
印加時に初期設定パルスを発生する電源電圧検出回路
と、所定のデータを固定的に保持する保持回路と、前記
シフトレジスタと前記保持回路の出力を切り換えて前記
基準分周回路と可変分周回路に印加する切り換え回路と
を備え、電源投入時に発生する前記初期設定パルスによ
り前記切り換え回路が制御制御され、前記電圧制御発振
回路の発振周波数が所定の周波数となるデータが前記保
持回路から前記基準分周回路及び可変分周回路にセット
されることを特徴とするＰＬＬ周波数シンセサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4106610A JPH05304469A (ja) | 1992-04-24 | 1992-04-24 | Ｐｌｌ周波数シンセサイザ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4106610A JPH05304469A (ja) | 1992-04-24 | 1992-04-24 | Ｐｌｌ周波数シンセサイザ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05304469A true JPH05304469A (ja) | 1993-11-16 |
Family
ID=14437893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4106610A Pending JPH05304469A (ja) | 1992-04-24 | 1992-04-24 | Ｐｌｌ周波数シンセサイザ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05304469A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2356501A (en) * | 1999-08-25 | 2001-05-23 | Nec Corp | PLL control circuit |
| JP2009044215A (ja) * | 2007-08-06 | 2009-02-26 | Nippon Dempa Kogyo Co Ltd | Ｐｌｌシンセサイザー回路 |
| JP2022097200A (ja) * | 2020-12-18 | 2022-06-30 | 株式会社タムラ製作所 | ワイヤレスマイクロフォン |
-
1992
- 1992-04-24 JP JP4106610A patent/JPH05304469A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2356501A (en) * | 1999-08-25 | 2001-05-23 | Nec Corp | PLL control circuit |
| US6469583B1 (en) | 1999-08-25 | 2002-10-22 | Nec Corporation | PLL control circuit for digital oscillation frequency control and control method adopted in the same |
| GB2356501B (en) * | 1999-08-25 | 2003-11-26 | Nec Corp | PLL control circuit and method for digital oscillation frequency control |
| JP2009044215A (ja) * | 2007-08-06 | 2009-02-26 | Nippon Dempa Kogyo Co Ltd | Ｐｌｌシンセサイザー回路 |
| JP2022097200A (ja) * | 2020-12-18 | 2022-06-30 | 株式会社タムラ製作所 | ワイヤレスマイクロフォン |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR960700578A (ko) | 자동 주파수 제어 장치(Automatic Frequency Control Apparatus) | |
| US5757216A (en) | Electronic device using phase synchronous circuit | |
| JPS61157028A (ja) | 周波数シンセサイザ | |
| JPH05304469A (ja) | Ｐｌｌ周波数シンセサイザ回路 | |
| US5075638A (en) | Standby system for a frequency synthesizer | |
| JP2816038B2 (ja) | Ｐｌｌ周波数シンセサイザ回路 | |
| JP2001069003A (ja) | Ｐｌｌ制御回路及びその制御方法 | |
| JP3006805B2 (ja) | ダイレクトディジタルシンセサイザを用いた局部発振回路 | |
| JPS60170327A (ja) | シンセサイザ | |
| JPH05303444A (ja) | クロック信号供給装置 | |
| JPH0758636A (ja) | 周波数シンセサイザ | |
| JPH0774671A (ja) | 送受信機の発振回路及びｐｌｌｉｃ | |
| JPH05152946A (ja) | Ｐｌｌ回路 | |
| JPH11168405A (ja) | 無線回路とそれを用いた移動無線機 | |
| JP3270268B2 (ja) | Ｐｌｌシンセサイザ装置及びこれを用いた無線装置 | |
| JP2001119317A (ja) | 無線通信装置、無線通信装置の周波数切替え方法および記録媒体 | |
| JP2828807B2 (ja) | Ｐｌｌ回路のデッドロック防止回路 | |
| JP2001127599A (ja) | 基準クロック生成回路および携帯機 | |
| JPS62128211A (ja) | 周波数シンセサイザ | |
| JPH02148914A (ja) | Ｐｌｌ周波数シンセサイザ装置 | |
| JPH05327492A (ja) | Ｐｌｌシンセサイザ回路 | |
| KR19990049646A (ko) | 알에프-모듈의 동작전원 인가장치 | |
| JPH0818448A (ja) | 位相同期式周波数シンセサイザ用制御回路 | |
| JP2911276B2 (ja) | Ｐｌｌ周波数シンセサイザ回路 | |
| JP2000353953A (ja) | デュアルｐｌｌ周波数シンセサイザ回路 |