CN1286531A - 锁相环控制电路和所用的控制方法 - Google Patents

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Abstract

在PLL中,变频分频器104和105分别将基准频率振荡器101和VCO102的输出分频。其输出在相位比较器106进行相位比较。变频分频器104和105的分频数根据寄存器108和109的输出以及S/P转换器110的输出被同时切换。寄存器114至116中的串行数据在定时器电路112预设的时刻通过P/S转换器111被送至S/P转换器110。这样PLL控制电路和PLL控制方法就可以缩短在切换PLL输出频率时由于跳频而引起的频率引入时间。

Description

锁相环控制电路和所用的控制方法
本发明涉及一种用于数字振荡频率控制的PLL(锁相环)控制电路和所用的控制方法。
在外差式接收机这样的通信单元中，本机振荡器执行混频操作，以获得与所要的接收信号频率有固定频率差的中频信号。另外，这样得到的中频信号在高增益的中频放大器中被放大，以实现高的接收灵敏度。为达到此目的，通常把PLL用作本机振荡器。
图5是PLL电路的现有技术例子的方框图。图10是普通数字便携式电话的帧时序。如图10所示，在数字便携式电话中设置接收信道。多个周边信道和一发射信道以固定周期从一个切换到另一个上。在此情况下，PLL输出频率也要切换。
在这种情况下，PLL输出频率在频率切换时，应以短的时间引入。现在将参考图5介绍现有技术的PLL控制电路，假定PLL输出频率为例如：
接收信道时间：680MHz
周边信道时间：690MHz
发射信道时间：740MHz
图5所示的PLL电路是一种典型的电路，包括基准频率振荡器101、压控制振荡器(VCO)102、用于将两个振荡器101和102的输出分别分频的变频分频器104和105、用于对变频分频器104和105的输出进行相位比较的相位比较器106、与相位比较器106的输出侧连接的电荷泵107、用于对电荷泵107的输出滤波并将滤波后的输出反馈至VCO102的低通滤波器103。上述元件构成了典型的PLL。PLL控制电路还包括用于变频分频器104和105的串联-并联(S/P)转换器110、用于控制S/P转换器110的并联-串联(P/S)转换器111、中央处理单元(CPU)113以及定时器电路112。上述各电路单元对于本领域的技术人员是公知的，在此不再说明。
基准振荡器101的基准频率假设为14.4MHz，然后，当VCO102的输出频率在接收信道时间设为680MHz时，
相位比较器106的相位比较频率为200KHz；
变频分频器104的分频数为14.4MHz/200KHz=72；和
变频分频器105的分频数为680MHz/200KHz=3400。
当VCO102的输出频率在周边信道时间设为690MHz时，
相位比较器106的相位比较频率为200KHz；
变频分频器104的分频数为14.4MHz/200KHz=72；和
变频分频器105的分频数为690MHz/200KHz=3450。
当VCO102的输出频率在发射信道时间设为740MHz时，
相位比较器106的相位比较频率为160KHz
变频分频器104的分频数为14.4MHz/160KHz=90；和
变频分频器105的分频数为690MHz/160KHz=4625。
下面参考图7的流程图对在顺序指定如图10所示的时间表中上述设置的操作加以说明。图7是图5所示的CPU113的控制程序的流程图。图6显示了串行数据的格式。串行数据由“D00”至“D16”构成，其以二进制数的形式指定了变频分频器104和105的分频数。
参考图7的流程图，在步骤S1，CPU113等待112的中断。当收到112的中断信号时，CPU113确定中断的类型。具体地说，在步骤S2，CPU113检验中断类型是否为“A”。当是“A”时，CPU执行步骤S3至步骤S5。更具体地说，当中断类型是“A”时，与接收信道时间的频率设置相应，CPU用图6中的“D00”=“0”的格式设置变频分频器104的分频数(步骤S3)。然后，CPU等待P/S转换器111的串行输出结束(步骤S4)。接着CPU用图6中的“D00”=“1”的格式设置变频分频器105的分频数(步骤S5)。
当在步骤S2确定中断类型不是“A”时，CPU执行步骤S6，检验中断类型是否为“B”。当是“B”时，CPU执行步骤S7至步骤S9，以在图10所示的周边信道时间设置频率。更具体地说，在步骤S7，CPU用图6中的“D00”=“0”的格式设置变频分频器104的分频数。然后，在步骤S8，CPU等待P/S转换器111的串行输出结束。接着在步骤S9，CPU用图6中的“D00”=“1”的格式设置变频分频器105的分频数。
最后，当在步骤S6确定中断类型不是“B”时，CPU执行步骤S10，检验中断类型是否为“C”。当是“C”时，CPU执行步骤S11至步骤S13，以在图10所示的发射信道时间设置频率。更具体地说，在步骤S11，CPU用图6中的“D00”=“0”的格式设置变频分频器104的分频数。然后，在步骤S12，CPU等待P/S转换器111的串行输出结束。接着在步骤S13，CPU用图6中的“D00”=“1”的格式设置变频分频器105的分频数。
上述现有技术的问题将结合从发射信道切换至接收信道的情况加以说明。
在发射信道时间，变频分频器104的分频数设为90，从而其输出频率为14.4MHz/90=160KHz。变频分频器105的分频数设为4625，则可控制PLL使变频分频器104的输出频率等于变频分频器105的输出频率(160KHz)。VCO102的频率是160KHz×4625=740MHz。
为了将频率切换至接收信道频率，变频分频器104的分频数设为72，从而其输出频率为14.4MHz/72=200KHz。变频分频器105的分频数仍设为4625，则可控制PLL使其输出频率达到20KHz×4625=925MHz。然后，变频分频器105的分频数设为3400。此时并且仅当此时，PLL电路被控制为使VCO102的输出频率是200KHz×3400=680MHz。
在上述切换PLL电路的输出频率的过程中，通过将频率从740MHz转换为680MHz，该频率先是由740MHz切换为925MHz，再切换至680MHz。这样就有一个问题，即从频率切换操作开始直到获得所要的频率为止，需要一定的时间。
此外，从图7的流程图中明显可见，CPU113需要复杂的控制，在PLL电路的输出频率切换上的操作负担时相当大的。
图8是显示另一个现有技术的PLL控制电路的框图；图9是该例子的操作流程图。图8与图5相类似。因此，相类同的部件用相同的标号来表示，并且下面将主要说明该例子与前一例子的不同之处。图8所示的PLL控制电路使用一频带切换型的VCO202，其能够被CPU113进行频带切换。这种VCO202经常在振荡频带较宽的情况下采用。在这种情况下，在设置变频分频器105的输出频率之后，从CPU113的一个端口提供一个用于切换VCO202频带的信号。
图8所示的PLL控制电路的操作示于图9的流程图。在该图中，步骤S20至24、步骤S26至步骤S29以及步骤S31至步骤S34分别与图7中的步骤S1至S5、步骤S6至步骤S9以及步骤S10至步骤S13相应。该例子的不同点在于，当中断类型分别确定为“A”、“B”和“C”时，分别执行设置VCO202的控制输出的步骤S25、步骤S30和步骤S35。为达此目的，PLL电路在VCO202的频带切换之后执行引入操作，这样就造成一个问题，就是使频率稳定还需要一定的时间。
本发明的一个目的是提供一种PLL控制电路，在频率切换时，其输出频率在较短的时间内达到所需的频率，还提供一种控制该电路的方法。
根据本发明的第一方面，提供了一种PLL控制电路，包括：基准频率振荡器，用于以基准频率振荡，压控振荡器(VCO)，用于输出其频率与控制电压相应的输出信号，第一和第二变频分频器，分别用于将基准频率振荡器和压控振荡器的输出分频，相位比较器，用于对两个变频分频器的输出进行相位比较，低通滤波器，用于对相位比较器的输出滤波并将滤波后的输出馈送至VCO，其中：PLL控制电路还含有至少一个寄存器，用于保存变频分频器的分频数。
根据本发明的第二方面，提供了一种PLL控制电路，包括：基准频率振荡器，用于以基准频率振荡，压控振荡器(VCO)，用于输出其频率与控制电压相应的输出信号，第一和第二变频分频器，分别用于将基准频率振荡器和压控振荡器的输出分频，相位比较器，用于对两个变频分频器的输出进行相位比较，低通滤波器，用于对相位比较器的输出滤波并将滤波后的输出送至VCO，其中：变频分频器的分频数是由寄存器同时设置的。
根据本发明的第三方面，提供了一种PLL控制电路，包括：基准频率振荡器，用于以基准频率振荡，压控振荡器(VCO)，用于输出一其频率与控制电压相应的输出信号，第一和第二变频分频器，分别用于将基准频率振荡器和压控振荡器的输出分频，相位比较器，用于对两个变频分频器的输出进行相位比较，低通滤波器，用于对相位比较器的输出滤波并将滤波后的输出送至VCO，其中：PLL控制电路还含有至少一个寄存器，用于保存变频分频器的分频数，以及定时器电路，用于确定变频分频器分频数的切换定时。
根据本发明的第四方面，提供了一种PLL控制电路，包括：基准频率振荡器，用于以基准频率振荡，压控振荡器(VCO)，用于输出一其频率与控制电压相应的输出信号，第一和第二变频分频器，用于分别将基准频率振荡器和压控振荡器的输出分频，相位比较器，用于对两个变频分频器的输出进行相位比较，低通滤波器，用于对相位比较器的输出滤波并将滤波后的输出送至VCO，其中：变频分频器的分频数是由寄存器同时设置的，而且PLL电路还含有定时器电路，用于确定变频分频器分频数的切换定时。
提供与第一和第二变频分频器相应的两个寄存器。设置多个寄存器来保存串行数据，该串行数据用于将变频分频器的分频数切换至不同的值。定时器电路根据PLL的基准频率振荡器工作。PLL控制电路还包括被定时器电路控制的CPU，该定时器电路可以在读取保存在用于保存串行数据的寄存器中的内容之后产生CPU的中断。
根据本发明的其它方面，提供了一种PLL的控制方法，该PLL中分别用于将基准频率振荡器和压控振荡器输出分频的变频分频器的输出在相位比较器中进行比较，该控制方法用于将变频分频器的分频数切换至不同的值，其中：变频分频器的分频数被保存分频数的寄存器同时切换至连续不同的值。
本发明的其它目的和特点将通过结合附图所作的说明而得到更好地理解。
图1是显示根据本发明第一实施例的PLL控制电路的方框图；
图2显示的是图1中串行数据的数据格式；
图3是图1中CPU113的流程图；
图4是显示根据本发明第二实施例的PLL控制电路的方框图；
图5是显示现有技术例的PLL控制电路的方框图；
图6显示的是图5中串行数据的数据格式；
图7是图5所示PLL控制电路的CPU控制流程图；
图8是另一个现有技术PLL控制电路的方框图；
图9是图8中根据现有技术的PLL控制电路的操作流程图；
图10显示了常用数字移动电话机的帧时序。
以下将参考附图对本发明的优选实施例进行说明。
图1是根据本发明PLL控制电路的第一实施例的方框图。在该电路中，与上述现有技术中的元件相同的元件用相同的参考序号表示。
PLL控制电路的这个实施例的下列部分与现有技术的电路相同：基准频率振荡器101、VCO102、变频分频器104和105、相位比较器106、电荷泵107、低通滤波器103、S/P转换器110、P/S转换器111、CPU113以及定时器电路112。此外，该PLL控制电路还包括：连接在S/P电路110与变频分频器104之间的寄存器108和109、以及分别与P/S转换器111、定时器电路112和CPU113相连的寄存器114、115和116。
因此，图1所示的PLL电路的特征在于，它含有寄存器108和109(它们保存了变频分频器104的分频数)，以及寄存器114、115和116(它们是频率指定所必需的)。以下将主要联系到作为新元件的寄存器108、109和114至116对图1所示PLL控制电路的操作特性进行说明。
为了对PLL电路的输出频率进行切换，变频分频器104和105的分频数被在同一时间上重写。为达到此目的，寄存器114至116以在定时器电路112中预设的时序将它们的输出数据顺序提供给P/S转换器111。在数据输出完成后，定时器电路112向CPU113产生一个中断。
现在将对图1所示PLL电路的结构和操作进行详细说明。首先说明的是它的结构。基准频率振荡器101通常是一个晶体振荡器，它能以精确的频率(例如：14.4 MHz)振荡。基准频率振荡器101的输出被提供给变频分频器104，它主要用作定时器电路112的时钟。变频分频器104用指定的(可编程的)分频因子对基准频率振荡器101的频率进行分频，并将经分频的频率提供给相位比较器106。在本实施例中，当分频因子被设定为72和90时，变频分频器104可分别提供200kHz和160MHz的输出频率。
VCO102是一个可根据低通滤波器103的输出电压而提供输出频率的振荡器。VCO102将其输出提供给变频分频器105。本实施例中，VCO102以680至768MHz的频率进行振荡。变频分频器105用指定的分频因子对VCO102的频率进行分频，并将经分频的频率提供给相位比较器106。本实施例中所采用的分频因子，其范围在3400至3775以及4625至4800之间。变频分频器105既可以是一个整数分频器也可是一个分数分频器。相位比较器106可检查出变频分频器105的输出信号相位是超前还是滞后于变频分频器104的输出信号相位，并可将超前/滞后的信号提供给电荷泵107。电荷泵107可根据相位比较器106所提供的超前/滞后信号而对低通滤波器103进行充电和放电。低通滤波器103则可将一与电荷泵107的充电或放电程度相关的输出电压提供给VCO102。上述这些元件就构成了一个PLL。众所周知，从VCO102的输出中可如下获得稳定的频率：
VCO102的输出频率F；
基准频率振荡器101的输出频率Fr；
变频分频器104的分频数R；
变频分频器105的分频数N；并且
F=(Fr/R)×N
现在将对根据本发明的PLL控制电路进行说明。该电路的控制部分由寄存器108和109、S/P转换器110、P/S转换器111、定时器电路112、CPU113以及寄存器114和116组成。寄存器108的输入与S/P转换器110相连，其输出与变频分频器104相连。类似地，寄存器109的输入也与S/P转换器110相连，其输出也与变频分频器104相连。S/P转换器110的输入与P/S转换器111相连，其输出则与寄存器108和109以及变频分频器105相连。S/P转换器110能够接收串行数据以作为其输入、对其数据内容进行分析、将数据转换成并行数据、并将此经转换的并行数据提供给正确的目标。P/S转换器111的输入与寄存器114至116、定时器电路112以及CPU113相连，它能够把输入的并行数据转换成串行数据并将其输出。P/S转换器111还能够按定时器电路112所指定的定时输出与寄存器114至116中的内容相对应的串行数据。P/S转换器111还能在从CPU113接收到数据时输出串行数据。
寄存器114保存有从CPU113接收到的数据，并将其输出至P/S转换器111。还有，寄存器115也保存有从CPU113接收到的数据，并将其输出至P/S转换器111。另外，寄存器116也保存有从CPU113接收到的数据，并也将其输出至P/S转换器111。
定时器电路112接收基准频率振荡器101的输出以作为时钟，并为寄存器114至116提供预设周期或预定时间间隔，以使保存在寄存器中的数据被顺序输入P/S转换器111。定时器电路112也与CPU113相连，而且可在寄存器116的数据输出完成时向CPU113产生一个中断。CPU113与寄存器114至116、定时器电路112以及P/S转换器111相连，它能够按照编程的程序来执行一个控制操作。变频分频器104和105、相位比较器106、电荷泵107、寄存器108和109以及S/P转换器110被形成于一个LSI(大规模半导体集成电路)之上，并且P/S转换器111、定时器电路112、CPU113以及寄存器114至116也被形成于一个LSI之上。
现在将对图1所示PLL控制电路的操作进行详细说明。该PLL控制电路用于(例如)移动电话机中的本机振荡器。如图10所示，在一数字移动电话机中，接收信道、周边信道以及发射信道被以一预定的周期循环切换。此时，PLL输出频率也应得到切换。在这种频率切换中，使PLL的输出频率在一很短的时间周期内被引入(或被稳定住)是十分主要的。例如，在接收信道时间上、周边信道时间上和发射信道时间上PLL的输出频率分别被设为680、690和740 MHz。
然后，当VCO102的输出频率在接收信道时间被设定为680 MHz时：
相位比较器106的相位比较频率为200kHz；
变频分频器104的分频数为14.4MHz/200kHz=72；并且
变频分频器105的分频数为680MHz/200kHz=3400。
当VCO102的输出频率在周边信道时间上被设定为690MHz时：
相位比较器106的相位比较频率为200kHz；
变频分频器104的分频数为14.4MHz/200kHz=72；并且
变频分频器105的分频数为690MHz/200kHz=3450。
当VCO102的输出频率被在发射信道时间上设定为740MHz时：
相位比较器106的相位比较频率为160kHz；
变频分频器104的分频数为14.4MHz/160kHz=90；并且
变频分频器105的分频数为740MHz/160kHz=4652。
现在将参考图3所示CPU113的控制流程，对在图10所示时间表中顺序指定上述设定数据的操作进行说明。图2显示出了串行数据的数据格式。在步骤A1中，CPU113将“72”写入寄存器108以作为分频数数据。在写入的数据被设计成与图2所示格式相符时，它被表达为“000000000100100000”。此数据被送至P/S转换器111。P/S转换器111将接收到的数据作为串行数据而提供给S/P转换器110。由于“D01”-“D00”=“00”，所以接收到上述串行数据的S/P转换器110将把“0000000001001000”(即，分频数的数字部分)写入寄存器108。
在其后的步骤A2中，CPU 113将“90”写入寄存器109以作为分频数数据。在写入的数据被设计成与图2所示格式相符时，它被表达为“000000000101101010”。此数据被送至P/S转换器111。P/S转换器111将接收到的数据作为串行数据而提供给S/P转换器110。由于“D01”-“D00”为“10”，所以接收到上述串行数据的S/P转换器110将把“0000000101011010”(即，分频数的数字部分)写入寄存器109。
在接下来的步骤A3中，CPU113等待定时器电路112发出一个中断。当收到此中断时(YES)，CPU113将执行步骤A4以把预设在接收信道时间上的数据写入寄存器114。在写入的数据被设计成与图2所示格式相符时，它被表达为“000011010100100001”。
在其后的步骤A5中，CPU113将预设在周边信道时间上的数据写入寄存器115。在写入的数据被设计成与图2所示格式相符时，它被表达为“000011010111101001”。在其后的步骤A6中，CPU113将预设在发射信道时间上的数据写入寄存器116。在写入的数据被设计成与图2所示格式相符时，它被表达为“000100100001000111”。
现在将对在根据定时器电路112所提供的时间表的定时上寄存器114至116中数据的顺序输出操作进行说明。与图10所示周期相符的定时数据已被预先写入定时器电路112。定时器电路112读出寄存器114中的数据，并将读出的数据作为串行数据经P/S转换器111提供给S/P转换器110。由于“D01”-“D00”=“01”，所以接收到此串行数据的S/P转换器110将把“0000110101001000”(即，分频数的数字部分)设定进变频分频器105，并同时将寄存器108中的数据设定进变频分频器104。这些数据如下：
变频分频器104的分频数为72，和
变频分频器105的分频数为3400。
通过按照上述内容对变频分频器104和变频分频器105的分频数进行同时设定，就可避免在现有技术中当单独设定周期时产生频率跳跃的情况，因此就可在一很短的时间周期内从发射信道时间频率(例如：740MHz)切换至接收信道时间频率(例如：680MHz)。
然后，在到达预定时间后，定时器电路112将读出寄存器115中的数据，并将读出的数据作为串行数据经P/S转换器111提供给S/P转换器110。由于“D01”-“D00”=“01”，所以接收到此串行数据的S/P转换器110将把“0000110101111010”(即，分频数的数字部分)设定进变频分频器105，并同时将寄存器108中的数据设定进变频分频器104。这些数据如下：
变频分频器104的分频数为72，和
变频分频器105的分频数为3400。
在下一个定时上，定时器电路112读出寄存器116中的数据，并将读出的数据作为串行数据经P/S转换器111提供给S/P转换器110。由于“D01”-“D00”=“11”，所以接收到此串行数据的S/P转换器110将把“00001001000010001”(即，分频数的数字部分)设定进变频分频器105，并同时将寄存器109中的数据设定进变频分频器104。这些数据如下：
变频分频器104的分频数为90，和
变频分频器105的分频数为4625。
通过按照上述内容对变频分频器104和变频分频器105的分频数进行同时设定，就可避免在现有技术中当单独设定周期时产生频率跳跃的情况，因此就可在一很短的时间周期内从周边信道时间频率(例如：690MHz)切换至发射信道时间频率(例如：740MHz)。当寄存器116的数据输出完成时，定时器电路112将向CPU113产生一个中断。
图4是根据本发明PLL控制电路的第二实施例的框图。为方便起见，该图中与图1所示PLL控制电路中类似的元件被用类似的参考序号表示。现在将主要联系与图1所示第一实施例的差别而对本实施例进行说明。
图4所示的PLL控制电路使用了一个带有频带切换端的VCO202，且其S/P转换器210能够将一频带切换信号提供给VCO 202。而它的其余部分则与图1所示的PLL以及PLL控制电路的控制部分完全相同，与图1所示的情况一样，也包含有寄存器108、109以及114至116。
在VCO202具有一宽振荡频带的情况下，通过在一谐振器的每个频带上对其谐振频带进行切换，就有可能获得一宽带振荡。当使用这种VCO202时，需对每个频带在频带控制端加载一个“L”(低)或“H”(高)电压。因此，S/P转换器210提供一个控制信号以用于对VCO202的振荡频带进行切换。
在图4所示的PLL控制电路中，VCO202在接收信道时间上和周边信道时间上的振荡频率为680至755MHz，其在发射信道时间上的振荡频率为740至768MHz。当图2所示串行数据格式中的“D00”为“1”时，则接收/周边信道时间上的R位是“0”，而发射信道时间上的R位则是“1”。S/P转换器210接收此串行数据，并在当“D00”=“1”时，将R位为“0”的“L”输出提供给VCO202。S/P转换器210还在对变频分频器104和105分频数进行重写的同时，将R位为“1”的“H”输出提供给VCO202。
从以上说明中可以看出，与现有技术所用的***相比，本发明在输出频率切换时间上的频率引入时间得到了较大的缩减。这是因为通过同时对两个变频分频器的分频数进行切换使临时频率跳跃的产生得到防止的缘故。还有，通过允许同时对PLL中的VCO输出频率进行切换，就可防止在较宽频带中对输出频率进行切换而产生的临时频率跳跃问题。
另外，根据本发明，由于CPU的控制工作十分简单，从而可以减轻CPU的负荷并可减低电流消耗。这是因为CPU的操作由于寄存器的预先准备而得到了简化的缘故，这一点可从图3与图7或图9的对比中明显看出。
对本领域的技术人员来说，可以对本发明的结构进行改动，而且很明显可以在不脱离本发明范围的情况下对其做出各种修改和实施。上述文字说明和附图仅起到了说明性的作用。因此上述说明的意图应被认为是说明性的而不是限制性的。

Claims (9)

1．一种PLL控制电路，包括：基准频率振荡器，用于以基准频率振荡，压控振荡器，用于输出其频率与控制电压相应的输出信号，第一和第二变频分频器，分别用于将基准频率振荡器和压控振荡器的输出分频，相位比较器，用于对两个变频分频器的输出进行相位比较，低通滤波器，用于对相位比较器的输出滤波并将滤波后的输出馈送至压控振荡器，其中：
PLL控制电路还含有至少一个寄存器，用于保存变频分频器的分频数。
2．一种PLL控制电路，包括：基准频率振荡器，用于以基准频率振荡，压控振荡器，用于输出其频率与控制电压相应的输出信号，第一和第二变频分频器，分别用于将基准频率振荡器和压控振荡器的输出分频，相位比较器，用于对两个变频分频器的输出进行相位比较，低通滤波器，用于对相位比较器的输出滤波并将滤波后的输出送至压控振荡器，其中：
变频分频器的分频数是由寄存器同时设置的。
3．一种PLL控制电路，包括：基准频率振荡器，用于以基准频率振荡，压控振荡器，用于输出一其频率与控制电压相应的输出信号，第一和第二变频分频器，分别用于将基准频率振荡器和压控振荡器的输出分频，相位比较器，用于对两个变频分频器的输出进行相位比较，低通滤波器，用于对相位比较器的输出滤波并将滤波后的输出送至压控振荡器，其中：
PLL控制电路还含有至少一个寄存器，用于保存变频分频器的分频数，以及定时器电路，用于确定变频分频器分频数的切换定时。
4．一种PLL控制电路，包括：基准频率振荡器，用于以基准频率振荡，压控振荡器，用于输出一其频率与控制电压相应的输出信号，第一和第二变频分频器，用于分别将基准频率振荡器和压控振荡器的输出分频，相位比较器，用于对两个变频分频器的输出进行相位比较，低通滤波器，用于对相位比较器的输出滤波并将滤波后的输出送至压控振荡器，其中：
变频分频器的分频数是由寄存器同时设置的，而且PLL控制电路还含有定时器电路，用于确定变频分频器分频数的切换定时。
5．根据权利要求1至4任一项所述的PLL控制电路，其中设置了与第一和第二变频分频器相应的两个寄存器。
6．根据权利要求1至4任一项所述的PLL控制电路，其中设置多个寄存器来保存串行数据，该串行数据用于将变频分频器的分频数切换至不同的值。
7．根据权利要求3或4所述的PLL控制电路，其中定时器电路根据PLL的基准频率振荡器工作。
8．根据权利要求3或4所述的PLL控制电路，其中PLL控制电路还包括被定时器电路控制的CPU，该定时器电路可以在读取保存在用于保存串行数据的寄存器中的内容之后产生CPU的中断。
9．一种PLL的控制方法，在该PLL中，分别用于将基准频率振荡器和压控振荡器输出分频的变频分频器的输出在相位比较器中进行比较，该控制方法用于将变频分频器的分频数切换至不同的值，其中：
变频分频器的分频数被保存分频数的寄存器同时切换至连续不同的值。
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