JP2001024076A - フラッシュeepromセル及びその製造方法 - Google Patents
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Abstract
用いて1つのセルに大きさの異なる2つのフローティン
グゲートを簡単に形成することにより、トンネル酸化膜
の膜質の低下を防止することができ、カップリング比を
増加させることができるフラッシュEEPROMセル及
びその製造方法を提供すること。 【解決手段】 本発明のフラッシュEEPROMセル
は、トンネル酸化膜によって半導体基板に対して電気的
に分離されるように形成され、大きさの互いに異なる2
つの分離された第1及び第2フローティングゲートと、
誘電体膜によって前記第1及び第2フローティングゲー
トに対して電気的に分離されるように形成されたコント
ロールゲートと、前記第1フローティングゲート側の前
記半導体基板に形成されたドレイン接合部と、前記第2
フローティングゲート側の前記半導体基板に形成された
ソース接合部とを含んでなることを特徴とする。
Description
OMセル及びその製造方法に係り、特にマルチレベルセ
ル(multi-level cell)においてハードマスク層(hard ma
sk layer)を用いて一つのセルに大きさの異なる2個の
フローティングゲートを簡単に形成することにより、ト
ンネル酸化膜の膜質(quality)の低下を防止することが
でき、カップリング比(coupling ratio)を増加させるこ
とのできるフラッシュEEPROMセル及びその製造方
法に関する。
を妨げている最大障害点は、単位情報量当り費用が大き
いことである。このため、セルの高集積化が必須であ
り、各製造企業は更なる高集積化のために研究に没頭し
ている現状である。しかし、フラッシュEEPROMは
その構造がDRAMと比較して相対的に複雑なので、高
集積化の実現には多くの困難が伴う。
ーティングゲート内の電子の充填有無による2種の状態
(2進情報のみ貯蔵)だけ存在しているが、セルアレイ
(cellarray)の大容量構成において1セル当り1ビット
(1 cell/1 bit)によってチップサイズが大きくなるとい
う短所がある。
するので、既存の2つのセルで貯蔵した情報を一つのセ
ルに貯蔵することができ、同一面積により多くの情報を
記録することができるという長所があるが、1つのセル
に2つのフローティングゲートを形成しなければならな
いので、工程に多くの負担を与えることになる。また、
トンネル酸化膜を2段階で進行しなけれならないという
短所をもっているので、トンネル酸化膜の膜質を保障し
難く、ポリスペーサを用いる場合、ポリスペーサ下のト
ンネル酸化膜の膜質を保障し難い。
チレベルセルにおいてハードマスク層を用いて1つのセ
ルに大きさの異なる2つのフローティングゲートを簡単
に形成することにより、トンネル酸化膜の膜質の低下を
防止することができ、カップリング比を増加させること
ができるフラッシュEEPROMセル及びその製造方法
を提供することを目的とする。
の本発明のフラッシュEEPROMセルは、トンネル酸
化膜によって半導体基板に対して電気的に分離されるよ
うに形成され、大きさの互いに異なる2つの分離された
第1及び第2フローティングゲートと、誘電体膜によっ
て前記第1及び第2フローティングゲートに対して電気
的に分離されるように形成されたコントロールゲート
と、前記第1フローティングゲート側の前記半導体基板
に形成されたドレイン接合部と、前記第2フローティン
グゲート側の前記半導体基板に形成されたソース接合部
とを含んでなることを特徴とする。
ルの製造方法は、半導体基板上にトンネル酸化膜、フロ
ーティングゲート用ポリシリコン層及びハードマスク層
を順次形成する段階と、前記ハードマスク層をパターニ
ングした後、前記パターニングされたハードマスク層の
エッチング面にハードマスク層スペーサを形成する段階
と、
前記ハードマスク層スペーサとをエッチングマスクとし
たエッチング工程で前記フローティングゲート用ポリシ
リコン層の露出部分を1次除去して、2つに分離された
第1パターン及び第2パターンを形成する段階と、前記
パターニングされたハードマスク層と前記ハードマスク
層スペーサを除去した後、全体構造上に誘電体膜及びコ
ントロールゲート用ホポリシリコン層を蒸着して、自己
整列エッチング工程で第1フローティングゲート、第2
フローティングゲート及びコントロールゲートを形成す
る段階と、セルソース/ドレインイオン注入工程を行な
ってドレイン接合部及びソース接合部を形成する段階と
を含んでなることを特徴とする。
詳細に説明する。
フラッシュEEPROMセル及びその製造方法を説明す
るための素子の断面図である。
(図示せず)を形成して、アクティブ領域とフィールド
領域が確定(define)された半導体基板11上にトンネル
酸化膜12を形成し、トンネル酸化膜12上にフローテ
ィングゲート用ポリシリコン層13を形成する。フロー
ティングゲート用ポリシリコン層13上にハードマスク
層14を形成する。フローティングゲート用マスクを用
いた露光及び現像工程でハードマスク層14上にフォト
レジストパターン21を形成する。
50乃至150Åに形成し、フローティングゲート用ポ
リシリコン層13は膜厚300乃至2000Åに形成す
る。ハードマスク層14はポリエッチング時に高いエッ
チング選択比(high etch selectivity)を有する窒化
物、酸化窒化物(oxy-nitride)、酸化物などで200乃
至2000Åの厚さに形成する。フォトレジストパター
ン21はチップサイズを減少させるために露光工程によ
って形成可能な最小サイズ(minimum feature size)に形
成する。
ーン21をエッチングマスクとしたエッチング工程でハ
ードマスク層14をパターニングする。フォトレジスト
パターン21を除去した後、パターニングされたハード
マスク層14のエッチング面にハードマスク層スペーサ
15を形成する。
5はポリエッチングの際に高いエッチング選択比を有す
る窒化物、酸化窒化物、酸化物等で200乃至2000
Åの厚さに形成した後、全面エッチング工程で形成す
る。ハードマスク層スペーサ15を形成することによ
り、露光工程で形成可能な最小サイズより更に小さいサ
イズの空間を確保することができ、チップサイズの減少
効果が増大する。
ハードマスク層14とハードマスク層スペーサ15とを
エッチングマスクとしたエッチング工程でフローティン
グゲート用ポリシリコン層13の露出部分を1次除去
し、2つに分離された第1パターン13a及び第2パタ
ーン13bを形成する。エッチング工程によって損傷を
被ったトンネル酸化膜12部分を復旧するためにアニー
リング工程を行なう。
ハードマスク層14とハードマスク層スペーサ15とを
除去し、2つに分離された第1パターン13a及び第2
パターン13bを含んだ全体構造上に誘電体膜16及び
コントロールゲート用ポリシリコン層17を蒸着した
後、コントロールゲート用マスクを用いた自己整列エッ
チング工程でコントロールゲート用ポリシリコン層17
と、フローティングゲート用ポリシリコン層13が2つ
に分離された第1パターン13a及び第2パターン13
bをエッチングし、これにより第1パターン13aの一
部からなる第1フローティングゲート130aと、第2
パターン13bの一部からなる第2フローティングゲー
ト130bと、これらフローティングゲート(130a
及び130b)の上部を通るコントロール17が形成さ
れる。セルソース/ドレインイオン注入工程を行なって
ドレイン接合部18a及びソース接合部18bを形成す
る。
窒化膜の組合せからなり、その膜厚は100乃至300
Åである。コントロールゲート用ポリシリコン層17は
膜厚300乃至2000Åに形成する。コントロールゲ
ート用ポリシリコン層17の代わりにポリサイド層を形
成してもよい。第1フローティングゲート130aと第
2フローティングケゲート130bはその大きさが互い
に異なるが、第1フローティングゲート130aの大き
さの比が1/3乃至1程度である。ドレイン接合部18
aは第1フローティングゲート130a側の半導体基板
11に形成され、ソース接合部18bは第2フローティ
ングゲート130b側の半導体基板11に形成される。
14とハードマスク層スペーサ15とを除去した後、半
導体基板11との極性が異なるドーパント(dopant)を1
E14乃至7E16ions/cm2のドーズ量(dose)でイオン
注入する工程を追加することができる。
ュEEPROMセルは、大きさの相違する2つの分離さ
れた第1及び第2フローティングゲート(130a及び
130b)がトンネル酸化膜12によって半導体基板1
1に対して電気的に分離されるように形成され、コント
ロールゲート17が誘電体膜16によって第1及び第2
フローティングゲート(130a及び130b)に対し
て電気的に分離されるように形成され、ドレイン接合部
18aが第1フローティングゲート130a側に位置
し、ソース接合部18bが第2フローティングゲート1
30b側に位置する。
シュEEPROMセルは、消去動作の際トンネリング法
によって左右側のフローティングゲートから接合部或い
はチャネル領域に放電(discharge)し、プログラム動作
の際ホットキャリアインジェクション(hot carrier inj
ection)は大きい問題とならない。
セルを用いたフラッシュEEPROMセルは、1セルに
2ビット(1cell/2bit)のデータメモリが可能であってチ
ップサイズの減少効果でウェーハ当り生産効率を増加さ
せることができ、コスト上の利点がある。しかも、マル
チレベルセルにおいて最も重要なフローティングゲート
形成を簡単にすることができて、トンネル酸化膜の膜質
が保障され、コントロールゲートとフローティングゲー
トとのカップリング比がハードマスク層スペーサ分だけ
増加するので、プログラム及び消去時の速度及び均一度
(uniformity)がよくなって歩留りを高めることができ
る。
ッシュEEPROMセル及びその製造方法を説明するた
めの素子の断面図である。
Claims (13)
- 【請求項1】 トンネル酸化膜によって半導体基板に対
して電気的に分離されるように形成され、大きさの互い
に異なる2つの分離された第1及び第2フローティング
ゲートと、 誘電体膜によって前記第1及び第2フローティングゲー
トに対して電気的に分離されるように形成されたコント
ロールゲートと、 前記第1フローティングゲート側の前記半導体基板に形
成されたドレイン接合部と、 前記第2フローティングゲート側の前記半導体基板に形
成されたソース接合部とを含んでなることを特徴とする
フラッシュEEPROMセル。 - 【請求項2】 大きさの互いに異なる前記第1及び第2
フローティングゲートは前記第1フローティングゲート
の大きさの比が1/3乃至1であることを特徴とする請
求項1記載のフラッシュEEPROMセル。 - 【請求項3】 半導体基板上にトンネル酸化膜、フロー
ティングゲート用ポリシリコン層及びハードマスク層を
順次形成する段階と、 前記ハードマスク層をパターニングした後、前記パター
ニングされたハードマスク層のエッチング面にハードマ
スク層スペーサを形成する段階と、 前記パターニングされたハードマスク層と前記ハードマ
スク層スペーサとをエッチングマスクとしたエッチング
工程で前記フローティングゲート用ポリシリコン層の露
出部分を1次除去して、2つに分離された第1パターン
及び第2パターンを形成する段階と、 前記パターニングされたハードマスク層と前記ハードマ
スク層スペーサを除去した後、全体構造上に誘電体膜及
びコントロールゲート用ポリシリコン層を蒸着して、自
己整列エッチング工程で第1フローティングゲート、第
2フローティングゲート及びコントロールゲートを形成
する段階と、 セルソース/ドレインイオン注入工程を行なってドレイ
ン接合部及びソース接合部を形成する段階とを含んでな
ることを特徴とするフラッシュEEPROMセルの製造
方法。 - 【請求項4】 前記トンネル酸化膜は膜厚50乃至15
0Åに形成し、前記フローティングゲート用ポリシリコ
ン層は膜厚300乃至2000Åに形成することを特徴
とする請求項3記載のフラッシュEEPROMセルの製
造方法。 - 【請求項5】 前記ハードマスク層はポリエッチングの
際高いエッチング選択比を有する窒化物、酸化窒化物及
び酸化物の少なくともいずれか一つを用いて200乃至
2000Åの厚さに形成することを特徴とする請求項3
記載のフラッシュEEPROMセルの製造方法。 - 【請求項6】 前記ハードマスク層スペーサは、ポリエ
ッチングの際高いエッチング選択比を有する窒化物、酸
化窒化物及び酸化物の少なくともいずれか一つを用いて
200乃至2000Åの厚さに形成した後、全面エッチ
ング工程で形成することを特徴とする請求項3記載のフ
ラッシュEEPROMセルの製造方法。 - 【請求項7】 前記第1パターン及び第2パターンを形
成した後、エッチング工程によって損傷を被ったトンネ
ル酸化膜部分を復旧するためにアニーリング工程を行な
うことをさらに含むことを特徴とする請求項3記載のフ
ラッシュEEPROMセルの製造方法。 - 【請求項8】 前記誘電体膜は酸化物及び窒化物の組合
せからなり、その膜厚は100乃至300Åであること
を特徴とする請求項3記載のフラッシュEEPROMセ
ルの製造方法。 - 【請求項9】 前記コントロールゲート用ポリシリコン
層は膜厚300乃至2000Åに形成することを特徴と
する請求項3記載のフラッシュEEPROMセルの製造
方法。 - 【請求項10】 前記第1フローティングゲートと前記
第2フローティングゲートはその大きさが互いに異なる
ことを特徴とする請求項3記載のフラッシュEEPRO
Mセルの製造方法。 - 【請求項11】 大きさの互いに異なる前記第1及び第
2フローティングゲートは、前記第1フローティングゲ
ートの大きさの比が1/3乃至1であることを特徴とす
る請求項10記載のフラッシュEEPROMセルの製造
方法。 - 【請求項12】 前記ドレイン接合部は前記第1フロー
ティングゲート側の半導体基板に形成され、前記ソース
接合部は前記第2フローティングゲート側の半導体基板
に形成されることを特徴とする請求項3記載のフラッシ
ュEEPROMセルの製造方法。 - 【請求項13】 前記パターニングされたハードマスク
層と前記ハードマスク層スペーサを除去した後、前記半
導体基板との極性が異なるドーパントを1E14乃至7
E16ions/cm2のドーズ量でイオン注入することを特徴
とする請求項3記載のフラッシュEEPROMセルの製
造方法。
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