JP2001024076A - フラッシュｅｅｐｒｏｍセル及びその製造方法 - Google Patents

フラッシュｅｅｐｒｏｍセル及びその製造方法

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JP2001024076A
JP2001024076A JP2000197974A JP2000197974A JP2001024076A JP 2001024076 A JP2001024076 A JP 2001024076A JP 2000197974 A JP2000197974 A JP 2000197974A JP 2000197974 A JP2000197974 A JP 2000197974A JP 2001024076 A JP2001024076 A JP 2001024076A
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Minkei Ri
▲ミン▼ 圭 李
Kiken Cho
▲き▼ 顯 張
Kiretsu Ri
▲き▼ 烈 李
Toki Ri
東 基 李
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Abstract

(57)【要約】 【課題】 マルチレベルセルにおいてハードマスク層を
用いて１つのセルに大きさの異なる２つのフローティン
グゲートを簡単に形成することにより、トンネル酸化膜
の膜質の低下を防止することができ、カップリング比を
増加させることができるフラッシュＥＥＰＲＯＭセル及
びその製造方法を提供すること。 【解決手段】 本発明のフラッシュＥＥＰＲＯＭセル
は、トンネル酸化膜によって半導体基板に対して電気的
に分離されるように形成され、大きさの互いに異なる２
つの分離された第１及び第２フローティングゲートと、
誘電体膜によって前記第１及び第２フローティングゲー
トに対して電気的に分離されるように形成されたコント
ロールゲートと、前記第１フローティングゲート側の前
記半導体基板に形成されたドレイン接合部と、前記第２
フローティングゲート側の前記半導体基板に形成された
ソース接合部とを含んでなることを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ラッシュＥＥＰＲ
ＯＭセル及びその製造方法に係り、特にマルチレベルセ
ル(multi-level cell)においてハードマスク層(hard ma
sk layer)を用いて一つのセルに大きさの異なる２個の
フローティングゲートを簡単に形成することにより、ト
ンネル酸化膜の膜質(quality)の低下を防止することが
でき、カップリング比(coupling ratio)を増加させるこ
とのできるフラッシュＥＥＰＲＯＭセル及びその製造方
法に関する。
【０００２】
【従来の技術】現在、フラッシュＥＥＰＲＯＭの大衆化
を妨げている最大障害点は、単位情報量当り費用が大き
いことである。このため、セルの高集積化が必須であ
り、各製造企業は更なる高集積化のために研究に没頭し
ている現状である。しかし、フラッシュＥＥＰＲＯＭは
その構造がＤＲＡＭと比較して相対的に複雑なので、高
集積化の実現には多くの困難が伴う。
【０００３】既存のフラッシュＥＥＰＲＯＭセルはフロ
ーティングゲート内の電子の充填有無による2種の状態
（2進情報のみ貯蔵）だけ存在しているが、セルアレイ
(cellarray)の大容量構成において１セル当り１ビット
(1 cell/1 bit)によってチップサイズが大きくなるとい
う短所がある。
【０００４】一方、マルチレベルセルは４種の状態を有
するので、既存の２つのセルで貯蔵した情報を一つのセ
ルに貯蔵することができ、同一面積により多くの情報を
記録することができるという長所があるが、１つのセル
に２つのフローティングゲートを形成しなければならな
いので、工程に多くの負担を与えることになる。また、
トンネル酸化膜を２段階で進行しなけれならないという
短所をもっているので、トンネル酸化膜の膜質を保障し
難く、ポリスペーサを用いる場合、ポリスペーサ下のト
ンネル酸化膜の膜質を保障し難い。
【０００５】
【発明が解決しようとする課題】従って、本発明はマル
チレベルセルにおいてハードマスク層を用いて１つのセ
ルに大きさの異なる２つのフローティングゲートを簡単
に形成することにより、トンネル酸化膜の膜質の低下を
防止することができ、カップリング比を増加させること
ができるフラッシュＥＥＰＲＯＭセル及びその製造方法
を提供することを目的とする。
【０００６】
【課題を解決するための手段】前記目的を達成するため
の本発明のフラッシュＥＥＰＲＯＭセルは、トンネル酸
化膜によって半導体基板に対して電気的に分離されるよ
うに形成され、大きさの互いに異なる２つの分離された
第１及び第２フローティングゲートと、誘電体膜によっ
て前記第１及び第２フローティングゲートに対して電気
的に分離されるように形成されたコントロールゲート
と、前記第１フローティングゲート側の前記半導体基板
に形成されたドレイン接合部と、前記第２フローティン
グゲート側の前記半導体基板に形成されたソース接合部
とを含んでなることを特徴とする。
【０００７】また、本発明のフラッシュＥＥＰＲＯＭセ
ルの製造方法は、半導体基板上にトンネル酸化膜、フロ
ーティングゲート用ポリシリコン層及びハードマスク層
を順次形成する段階と、前記ハードマスク層をパターニ
ングした後、前記パターニングされたハードマスク層の
エッチング面にハードマスク層スペーサを形成する段階
と、
【０００８】前記パターニングされたハードマスク層と
前記ハードマスク層スペーサとをエッチングマスクとし
たエッチング工程で前記フローティングゲート用ポリシ
リコン層の露出部分を１次除去して、２つに分離された
第１パターン及び第２パターンを形成する段階と、前記
パターニングされたハードマスク層と前記ハードマスク
層スペーサを除去した後、全体構造上に誘電体膜及びコ
ントロールゲート用ホポリシリコン層を蒸着して、自己
整列エッチング工程で第１フローティングゲート、第２
フローティングゲート及びコントロールゲートを形成す
る段階と、セルソース／ドレインイオン注入工程を行な
ってドレイン接合部及びソース接合部を形成する段階と
を含んでなることを特徴とする。
【０００９】
【発明の実施の形態】以下、本発明を添付図に基づいて
詳細に説明する。
【００１０】図１ａ乃至図１ｄは本発明の実施例に係る
フラッシュＥＥＰＲＯＭセル及びその製造方法を説明す
るための素子の断面図である。
【００１１】図１ａを参照すると、フィールド酸化膜
（図示せず）を形成して、アクティブ領域とフィールド
領域が確定(define)された半導体基板１１上にトンネル
酸化膜１２を形成し、トンネル酸化膜１２上にフローテ
ィングゲート用ポリシリコン層１３を形成する。フロー
ティングゲート用ポリシリコン層１３上にハードマスク
層１４を形成する。フローティングゲート用マスクを用
いた露光及び現像工程でハードマスク層１４上にフォト
レジストパターン２１を形成する。
【００１２】前述において、トンネル酸化膜１２は膜厚
５０乃至１５０Åに形成し、フローティングゲート用ポ
リシリコン層１３は膜厚３００乃至２０００Åに形成す
る。ハードマスク層１４はポリエッチング時に高いエッ
チング選択比(high etch selectivity)を有する窒化
物、酸化窒化物(oxy-nitride)、酸化物などで２００乃
至２０００Åの厚さに形成する。フォトレジストパター
ン２１はチップサイズを減少させるために露光工程によ
って形成可能な最小サイズ(minimum feature size)に形
成する。
【００１３】図１ｂを参照すると、フォトレジストパタ
ーン２１をエッチングマスクとしたエッチング工程でハ
ードマスク層１４をパターニングする。フォトレジスト
パターン２１を除去した後、パターニングされたハード
マスク層１４のエッチング面にハードマスク層スペーサ
１５を形成する。
【００１４】前述において、ハードマスク層スペーサ１
５はポリエッチングの際に高いエッチング選択比を有す
る窒化物、酸化窒化物、酸化物等で２００乃至２０００
Åの厚さに形成した後、全面エッチング工程で形成す
る。ハードマスク層スペーサ１５を形成することによ
り、露光工程で形成可能な最小サイズより更に小さいサ
イズの空間を確保することができ、チップサイズの減少
効果が増大する。
【００１５】図１ｃを参照すると、パターニングされた
ハードマスク層１４とハードマスク層スペーサ１５とを
エッチングマスクとしたエッチング工程でフローティン
グゲート用ポリシリコン層１３の露出部分を１次除去
し、２つに分離された第１パターン１３ａ及び第２パタ
ーン１３ｂを形成する。エッチング工程によって損傷を
被ったトンネル酸化膜１２部分を復旧するためにアニー
リング工程を行なう。
【００１６】図１ｄを参照すると、パターニングされた
ハードマスク層１４とハードマスク層スペーサ１５とを
除去し、２つに分離された第１パターン１３ａ及び第２
パターン１３ｂを含んだ全体構造上に誘電体膜１６及び
コントロールゲート用ポリシリコン層１７を蒸着した
後、コントロールゲート用マスクを用いた自己整列エッ
チング工程でコントロールゲート用ポリシリコン層１７
と、フローティングゲート用ポリシリコン層１３が２つ
に分離された第１パターン１３ａ及び第２パターン１３
ｂをエッチングし、これにより第１パターン１３ａの一
部からなる第１フローティングゲート１３０ａと、第２
パターン１３ｂの一部からなる第２フローティングゲー
ト１３０ｂと、これらフローティングゲート（１３０ａ
及び１３０ｂ）の上部を通るコントロール１７が形成さ
れる。セルソース／ドレインイオン注入工程を行なって
ドレイン接合部１８ａ及びソース接合部１８ｂを形成す
る。
【００１７】前述において、誘電体膜１６は酸化膜及び
窒化膜の組合せからなり、その膜厚は１００乃至３００
Åである。コントロールゲート用ポリシリコン層１７は
膜厚３００乃至２０００Åに形成する。コントロールゲ
ート用ポリシリコン層１７の代わりにポリサイド層を形
成してもよい。第１フローティングゲート１３０ａと第
２フローティングケゲート１３０ｂはその大きさが互い
に異なるが、第１フローティングゲート１３０ａの大き
さの比が１／３乃至１程度である。ドレイン接合部１８
ａは第１フローティングゲート１３０ａ側の半導体基板
１１に形成され、ソース接合部１８ｂは第２フローティ
ングゲート１３０ｂ側の半導体基板１１に形成される。
【００１８】一方、パターニングされたハードマスク層
１４とハードマスク層スペーサ１５とを除去した後、半
導体基板１１との極性が異なるドーパント(dopant)を１
Ｅ１４乃至７Ｅ１６ions/cm2のドーズ量(dose)でイオン
注入する工程を追加することができる。
【００１９】上記の工程で形成された本発明のフラッシ
ュＥＥＰＲＯＭセルは、大きさの相違する２つの分離さ
れた第１及び第２フローティングゲート（１３０ａ及び
１３０ｂ）がトンネル酸化膜１２によって半導体基板１
１に対して電気的に分離されるように形成され、コント
ロールゲート１７が誘電体膜１６によって第１及び第２
フローティングゲート（１３０ａ及び１３０ｂ）に対し
て電気的に分離されるように形成され、ドレイン接合部
１８ａが第１フローティングゲート１３０ａ側に位置
し、ソース接合部１８ｂが第２フローティングゲート１
３０ｂ側に位置する。
【００２０】本発明の実施例によって製造されたフラッ
シュＥＥＰＲＯＭセルは、消去動作の際トンネリング法
によって左右側のフローティングゲートから接合部或い
はチャネル領域に放電(discharge)し、プログラム動作
の際ホットキャリアインジェクション(hot carrier inj
ection)は大きい問題とならない。
【００２１】
【発明の効果】上述したように、本発明のマルチレベル
セルを用いたフラッシュＥＥＰＲＯＭセルは、１セルに
２ビット(1cell/2bit)のデータメモリが可能であってチ
ップサイズの減少効果でウェーハ当り生産効率を増加さ
せることができ、コスト上の利点がある。しかも、マル
チレベルセルにおいて最も重要なフローティングゲート
形成を簡単にすることができて、トンネル酸化膜の膜質
が保障され、コントロールゲートとフローティングゲー
トとのカップリング比がハードマスク層スペーサ分だけ
増加するので、プログラム及び消去時の速度及び均一度
(uniformity)がよくなって歩留りを高めることができ
る。
【図面の簡単な説明】
【図１】図１ａ乃至図１ｄは本発明の実施例に係るフラ
ッシュＥＥＰＲＯＭセル及びその製造方法を説明するた
めの素子の断面図である。
【符号の説明】
１１ 半導体基板 １２ トンネル酸化膜 １３ フローティングゲート用ポリシリコン層 １３ａ 第１パターン １３ｂ 第２パターン １４ ハードマスク層 １５ ハードマスク層スペーサ １６ 誘電体膜 １７ コントロールゲート １８ａ ドレイン接合部 １８ｂ ソース接合部 １３０ａ 第１フローティングゲート １３０ｂ 第２フローティングゲート ２１ フォトレジストパターン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 李 ▲き▼ 烈 大韓民国 京畿道 利川市 夫鉢邑 牙美 里 現代アパートメント301−408 (72)発明者 李 東 基 大韓民国 京畿道 利川市 高潭洞 山 11 ゴダムスクサ102−1006

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 トンネル酸化膜によって半導体基板に対
    して電気的に分離されるように形成され、大きさの互い
    に異なる２つの分離された第１及び第２フローティング
    ゲートと、 誘電体膜によって前記第１及び第２フローティングゲー
    トに対して電気的に分離されるように形成されたコント
    ロールゲートと、 前記第１フローティングゲート側の前記半導体基板に形
    成されたドレイン接合部と、 前記第２フローティングゲート側の前記半導体基板に形
    成されたソース接合部とを含んでなることを特徴とする
    フラッシュＥＥＰＲＯＭセル。
  2. 【請求項２】 大きさの互いに異なる前記第１及び第２
    フローティングゲートは前記第１フローティングゲート
    の大きさの比が１／３乃至１であることを特徴とする請
    求項１記載のフラッシュＥＥＰＲＯＭセル。
  3. 【請求項３】 半導体基板上にトンネル酸化膜、フロー
    ティングゲート用ポリシリコン層及びハードマスク層を
    順次形成する段階と、 前記ハードマスク層をパターニングした後、前記パター
    ニングされたハードマスク層のエッチング面にハードマ
    スク層スペーサを形成する段階と、 前記パターニングされたハードマスク層と前記ハードマ
    スク層スペーサとをエッチングマスクとしたエッチング
    工程で前記フローティングゲート用ポリシリコン層の露
    出部分を１次除去して、２つに分離された第１パターン
    及び第２パターンを形成する段階と、 前記パターニングされたハードマスク層と前記ハードマ
    スク層スペーサを除去した後、全体構造上に誘電体膜及
    びコントロールゲート用ポリシリコン層を蒸着して、自
    己整列エッチング工程で第１フローティングゲート、第
    ２フローティングゲート及びコントロールゲートを形成
    する段階と、 セルソース／ドレインイオン注入工程を行なってドレイ
    ン接合部及びソース接合部を形成する段階とを含んでな
    ることを特徴とするフラッシュＥＥＰＲＯＭセルの製造
    方法。
  4. 【請求項４】 前記トンネル酸化膜は膜厚５０乃至１５
    ０Åに形成し、前記フローティングゲート用ポリシリコ
    ン層は膜厚３００乃至２０００Åに形成することを特徴
    とする請求項３記載のフラッシュＥＥＰＲＯＭセルの製
    造方法。
  5. 【請求項５】 前記ハードマスク層はポリエッチングの
    際高いエッチング選択比を有する窒化物、酸化窒化物及
    び酸化物の少なくともいずれか一つを用いて２００乃至
    ２０００Åの厚さに形成することを特徴とする請求項３
    記載のフラッシュＥＥＰＲＯＭセルの製造方法。
  6. 【請求項６】 前記ハードマスク層スペーサは、ポリエ
    ッチングの際高いエッチング選択比を有する窒化物、酸
    化窒化物及び酸化物の少なくともいずれか一つを用いて
    ２００乃至２０００Åの厚さに形成した後、全面エッチ
    ング工程で形成することを特徴とする請求項３記載のフ
    ラッシュＥＥＰＲＯＭセルの製造方法。
  7. 【請求項７】 前記第１パターン及び第２パターンを形
    成した後、エッチング工程によって損傷を被ったトンネ
    ル酸化膜部分を復旧するためにアニーリング工程を行な
    うことをさらに含むことを特徴とする請求項３記載のフ
    ラッシュＥＥＰＲＯＭセルの製造方法。
  8. 【請求項８】 前記誘電体膜は酸化物及び窒化物の組合
    せからなり、その膜厚は１００乃至３００Åであること
    を特徴とする請求項３記載のフラッシュＥＥＰＲＯＭセ
    ルの製造方法。
  9. 【請求項９】 前記コントロールゲート用ポリシリコン
    層は膜厚３００乃至２０００Åに形成することを特徴と
    する請求項３記載のフラッシュＥＥＰＲＯＭセルの製造
    方法。
  10. 【請求項１０】 前記第１フローティングゲートと前記
    第２フローティングゲートはその大きさが互いに異なる
    ことを特徴とする請求項３記載のフラッシュＥＥＰＲＯ
    Ｍセルの製造方法。
  11. 【請求項１１】 大きさの互いに異なる前記第１及び第
    ２フローティングゲートは、前記第１フローティングゲ
    ートの大きさの比が１／３乃至１であることを特徴とす
    る請求項１０記載のフラッシュＥＥＰＲＯＭセルの製造
    方法。
  12. 【請求項１２】 前記ドレイン接合部は前記第１フロー
    ティングゲート側の半導体基板に形成され、前記ソース
    接合部は前記第２フローティングゲート側の半導体基板
    に形成されることを特徴とする請求項３記載のフラッシ
    ュＥＥＰＲＯＭセルの製造方法。
  13. 【請求項１３】 前記パターニングされたハードマスク
    層と前記ハードマスク層スペーサを除去した後、前記半
    導体基板との極性が異なるドーパントを１Ｅ１４乃至７
    Ｅ１６ions/cm2のドーズ量でイオン注入することを特徴
    とする請求項３記載のフラッシュＥＥＰＲＯＭセルの製
    造方法。
JP2000197974A 1999-06-30 2000-06-30 フラッシュｅｅｐｒｏｍセル及びその製造方法 Pending JP2001024076A (ja)

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