JP2980012B2 - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置

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Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は不揮発性半導体記憶
装置、特に浮遊ゲート型不揮発性半導体記憶装置に関す
る。
【0002】
【従来の技術】図18の(a)は、従来例の不揮発性半
導体記憶装置の構造を説明する平面図、(b)は、
(a)の線X−X’拡大断面図、(c)は、(a)の線
Y−Y’拡大断面図である。
【0003】従来、書込,消去が可能な不揮発性記憶素
子として、半導体基板表面上のソースとドレインとの間
に形成されるチャネル上に、第1のゲート絶縁膜を設
け、さらにその上に第2のゲート絶縁膜を介して浮遊ゲ
ートと容量接合する制御ゲートを形成した電解効果型ト
ランジスタ(EPROM、フラツシュメモリ)が知られ
ている。この記憶装置では、浮遊ゲートの電荷蓄積状態
の相違による閥値電圧の相違をデータの”0”、”1”
として記憶する。
【0004】図18(a),(b),(c)に示される
ように、P型半導体基板7の表面にN型のソース1とド
レイン2が形成され、ソース1とドレイン2の間に形成
されたチャネル領域の上に順次第1の絶縁膜8、浮遊ゲ
ート51、第2の絶縁膜9、制御ゲート5が形成されて
いる。素子はフイールド酸化膜である第2の絶縁膜9に
よって隣接する素子と電気的に絶縁されている。浮遊ゲ
ート51は通常リンを導入した多結晶シリコンが使用さ
れる。この例では、平面図18(a)において上下に隣
接するセルとはソース及びドレインを共用し、配線とし
て使用している。ソース1及びドレイン2は第4の絶緑
膜13によって浮遊ゲート51と分離されている。
【0005】
【発明が解決しようとする課題】この様な浮遊ゲート型
不揮発性メモリの集積密度の向上を図るために、浮遊ゲ
ートのゲート長、及びメモリセルの間隔の縮小が図られ
ている。そしてこの目的のために、浮遊ゲートを形成す
るための縮小投影露光装置により露光が行われている。
【0006】しかし、上述のように縮小投影露光装置に
より露光が行われる場合でも、浮遊ゲートのゲート長及
び間隔の縮小には、縮小露光投影装置の解像度による限
界があるので、浮遊ゲート型不揮発性メモリの集積度の
向上にも限界がある。したがって、この縮小露光投影装
置の解像度の限界によって決まる最小寸法がある。
【0007】そのためにソースとドレインを結ぶ軸に垂
直な方向に沿って、隣接するセルとの間はこの最小寸法
で決まる距離で分離される。”0”と”1”の2つの状
態を表現するためにはセルの幅とセル間の分離領域幅が
必要で、それぞれが少なくとも最小寸法以上の幅が必要
である。そのために、ソースとドレインを結ぶ軸に垂直
な線に沿って考えたとき、2つの状態を表現する記憶構
造は最小寸法の2倍の幅を占有する。
【0008】しかしながら、上記の構造を用いる限り、
メモリ装置の集積度は製造プロセスによって決まる最小
寸法によって制限され、さらに高い集積度ヘの要求に応
えることができない。
【0009】そこで本発明の日的は、上述の2つの状態
あたりの占有面積を低減し、半導体装置の集積度を向上
させた構造を有する不揮発性半導体記憶装置を提供する
ことである。
【0010】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明の不揮発性半導体記憶装置は、第1導電型
半導体基板に形成された第2導電型のソース・ドレイン
間のチャネル上に第1の絶縁膜、浮遊ゲート、第2の絶
縁膜及び制御ゲートとが順次積層されたメモリセルを有
する不揮発性半導体記憶装置において、浮遊ゲートは、
第1の浮遊ゲートと第2の浮遊ゲートとをチャネル幅方
向に並列に配置し、前記第1の浮遊ゲートと前記第2の
浮遊ゲートとの間に設けられた第3の絶縁膜により、チ
ャネルがチャネル幅方向に分割されるようにしたことを
特徴としている。
【0011】そして第1の浮遊ゲートのチャネルがソ
ース・ドレインの一方と接する所と第2の浮遊ゲート下
のチャネルがソース・ドレインの他方と接する所とに
は、第1及び第2の浮遊ゲートに電荷を注入する際、第
1の絶縁膜のエネルギー障壁を越えるのに十分な高電界
ソース・ドレインの一方及びソース・ドレインの他方
との間に発生させ得る程度の第1導電型高濃度拡散層が
設けられていること、あるいは第1の浮遊ゲートのゲー
ト幅と、第2の浮遊ゲートのゲート幅とが異なることも
望ましい。
【0012】これらのために、本発明では一つのメモリ
セルが2つの浮遊ゲートを有し、この2つを一つの制御
ゲートで制御している。2つの浮遊ゲートはそれぞれが
蓄積電荷の有無により2つの状態を表せるため、一つの
セルは4つの状態を表すことができる。2つの浮遊ゲー
トは絶縁膜によって分離される2つの浮遊ゲートの間を
絶縁分離する膜は加工の最小寸法に対応して十分に薄い
ものを用いる。制御ゲートの幅及び隣接セルとの間隔は
最小寸法にまで縮小できるので、ソースとドレインを結
ぶ軸に垂直な線に沿って考えると、1つのセルは最小寸
法の2倍を占有することになる。これから本発明のメモ
リセルは4種の値を記憶するのに、最小寸法の2倍を占
有することになる。これにより、従来に比ベ最大で2倍
のメモリ集積度を得ることができる。
【0013】
【発明の実施の形態】本発明では2つの浮遊ゲートがそ
れぞれ電荷の蓄積の有無により2つの状態を表すことが
できる。2つの浮遊ゲートを一つの制御ゲートで制御
し、一つのセルで4つの状態を記憶し、読み出すため
に、本発明では以下に説明するような構造と動作方法を
用いる。
【0014】書込はチャネルホットエレクトロン法を用
いる。これはドレイン或いはソース及びゲートに正電圧
を印加すると、ドレイン或いはソース近傍に電界強度の
高い領域を生じ、ここで加速された電子のうち十分なエ
ネルギーを得たもの(ホットエレクトロン)が、トンネ
ル膜のポテンシヤルバリアを越えて浮遊ゲートに注入さ
れる。ドレイン或いはソース近傍に高電界を発生させ、
ホットエレクトロンを浮遊ゲートに効率よく注人するた
めに、ドレイン或いはソースの近傍に他のチャネル領域
よりも不純物濃度が高いp+領域を形成する。
【0015】本発明において書込動作は第1の浮遊ゲー
トと第2の浮遊ゲートに独立に電荷注入を行う必要があ
る。そのために第1の浮遊ゲートの下のチャネル領域が
ドレインと接する領域、及び第2の浮遊ゲートの下のチ
ャネル領域がソースと接する領域には、他のチャネル領
域よりも不純物濃度が高い領域が形成されている。第1
の浮遊ゲートに電子を注入する場合は、ゲートとドレイ
ンに正電圧を印加しソースを接地する。このとき第1の
浮遊ゲートの下のドレイン近傍ではp+層が形成されて
いることにより効率よくホットエレクトロンが発生する
ので、第1の浮遊ゲートには多量の電子が注入される。
一方、第2の浮遊ゲートの下のドレイン近傍にはP+層
が無いので、ホットエレクトロンの発生効率が低く、第
2の浮遊ゲートには電子が注入されない。こうして第1
の浮遊ゲートにのみ電子を注入することができる。同様
に、第2の浮遊ゲートにのみ電子を注入するためには、
ゲートとソースに正電圧を印加しドレインを接地し、p
+層がある第2の浮遊ゲートの下で高いエネルギーを持
つ電子を発生させる。
【0016】メモリ内容の読み出しは、ゲートとドレイ
ンに正電圧を印加し、ドレイン,ソース間に流れる電流
を測定し、その大小を書き込み情報として判断する。
【0017】第1の浮遊ゲートに電荷が注入されている
場合に、第1の浮遊ゲートの下のチャネル(チャネル
1)を流れる電流量をI1H、注入されていない場合にチ
ャネル1を流れる電流をI1Lと呼び、さらに第2の浮遊
ゲートに電荷が注入されている場合に第2の浮遊ゲート
の下のチャネル(チャネル2)を流れる電流をI2H、電
荷が注入されていない場合にチャネル2を流れる電流量
をI2Lと呼ぶこととする。
【0018】読み出し動作時にチャネル全体を流れる電
流量は、チャネル1に流れる電流量とチャネル2に流れ
る電流量の和であるから、この電流量は第1と第2の浮
遊ゲートヘの電荷の注入の有無の組み合わせにより以下
の4つの値をとり得る。即ちI1H十I2H,I1L十I2H
1H十I2L,I1L十I2Lの4通りである。
【0019】しかしながら、このとき浮遊ゲート1及び
浮遊ゲート2の上の構造、すなわち第2の絶縁膜の厚さ
が同じで、さらに浮遊ゲート1と浮遊ゲート2の下の構
造、即ち第1の絶縁膜の厚さ、チャネル1及びチャネル
2の幅、チャネル1及びチャネル2の不純物濃度、チャ
ネル1及びチャネル2に形成するp+領域の不純物濃度
が同じで、さらに第1と第2のの浮遊ゲートヘの電子注
入条件、即ち書込バイアス条件、書込時問が同じで有れ
ば、 1H =I 2H ,I 1L =I 2L となり、先に示した読み出
し時のドレイン電流の4つの値の内、I1L 2H とI1H
十I2Lの値が同じとなり、読み出し時に流れる電流は3
通りの値しか取り得なくなる。そのためには上述の構造
および書込条件の中から一つでも浮遊ゲート1と浮遊ゲ
ート2に関わるものの値を違える必要がある。
【0020】以上のように、本発明の浮遊ゲート型不揮
発性半導体メモリは、最小寸法を持つ制御ゲートの下に
2つの浮遊ゲートが有り、それぞれの浮遊ゲートが2つ
の状態を表すことにより、従来の2倍の集積度が得られ
る。
【0021】次、本発明の実施例について図面を参照
して説明する。
【0022】図1の(a)は、本発明の不揮発性半導体
記憶装置の一実施例の構造を説明する平面図、(b)
は、(a)の線X1−X1’断面図、(c)は、(a)
の線X2−X2’断面図、(d)は、(a)の線Y−
Y’断面図、図2は、本実施例の構造の等価回路であっ
て、(a)は、第1の浮遊ゲートに電子を注入する場合
のバイアス条件を示し、(b)は、第2の浮遊ゲートに
電子を注入する場合のバイアス条件を示し、図3は、
ゲートに蓄積された電子量とチャネルに流れる電流の
関係を示すグラフであって、(a)は、第1の浮遊ゲー
トに関し、(b)は、第2の浮遊ゲートに関し、(c)
は両者の合計に関し、図4の(a),(b),(c),
(d)は、本実施例(図1(a))の製造方法の第1の
工程を順に説明する平面図、図5の(e),(f),
(g),(h)は、図4に続く第2の工程を順に説明す
る平面図、図6の(i),(j)は、図5に続く第3の
工程を順に説明する平面図、図7の(a),(b),
(c),(d)は、本実施例(図1(b))の製造方法
の第1の工程を順に説明する断面図、図8の(e),
(f),(g),(h)は、図7に続く第2の工程を順
に説明する断面図、図9の(i),(j)は、図8に続
く第3の工程を順に説明する断面図、図10の(a),
(b),(c),(d)は、本実施例(図1(c))の
製造方法の第1の工程を順に説明する断面図、図11の
(e),(f),(g),(h)は、図10に続く第2
の工程を順に説明する断面図、図12の(i),(j)
は、図11に続く第3の工程を順に説明する断面図、図
13(a),(b),(c),(d)は、本実施例(図
1(d))の製造方法の第1の工程を順に説明する断面
図、図14の(e),(f),(g),(h)は、図1
3に続く第2の工程を順に説明する断面図、図15の
(i),(j)は、ず14に続く第3の工程を順に説明
する断面図である。
【0023】図1(a)において、ソース1およびドレ
イン2が制御ゲート5と直行するように配置されてい
る。縦方向に並列するセルはソース1およびドレイン2
を共用しており、ソースlおよびドレイン2は縦方向に
並列するセルのソース1およびドレイン2を接統する配
線としての役割を持つ。
【0024】図1(b)において、P型半導体基板の表
面のチャネル領域の上に順次第1の絶縁膜、第1の浮遊
ゲート3、第2の絶縁膜9、制御ゲート5が形成されて
いる。ソースlおよびドレイン2の表面には第3の絶縁
膜13が有り、制御ゲート5とソース1およびドレイン
2を電気的に絶縁分離している。第2の浮遊ゲート4の
下のチャネル1がドレイン2と接するところにp+領域
10が形成されている。
【0025】図1(c)は、第1の絶縁膜の上に第2の
浮遊ゲート4が形成されていること、およびp+領域1
1が第2の浮遊ゲート4の下の第2のチャネルがソース
1と接するところ形成されていることを除いて、基本的
に図1(b)と同じ構造をしている。
【0026】図1(d)において、第1の浮遊ゲート3
と第2の浮遊ゲートは第4の絶縁膜によって電気的に絶
縁分離されている。
【0027】図2(a),(b)において、本発明の構
造の等価回路は浮遊ゲートを有する2つの不揮発性メモ
リ装置のソース、ドレインおよび制御ゲートを並列に接
続したもので表される。この等価回路を用いて本実施例
の動作条件を説明する。
【0028】先ず書き込み動作について説明する。本発
明のメモリは第2の浮遊ゲート4ヘの電子の注入の有無
と第2の浮遊ゲートヘの電子の注入の有無の組み合わせ
により、一つのメモリセルで4つの状態を表すが、各浮
遊ゲートヘの電子注入は同時では無く、順次行う。
【0029】図2(a)は第2の浮遊ゲート4に電子を
注入する場合のバイアス条件を示す。ドレイン電圧をゲ
ート電圧の約2倍にするとホットエレクトロンを効率良
く発生させることができることが知られている。これに
従い、例えばドレインに5V、ゲートに2.5Vを印加
し、ソースは接地電位にする。この時、第1の浮遊ゲー
トの下のドレインとp+領域の接するところで高電界領
域が生じ、多量のホットエレクトロンが発生し、第1の
絶縁膜のエネルギー障壁を越えるのに十分なエネルギー
を持った電子が第1の浮遊ゲートに注入される。第2の
浮遊ゲート下のドレイン2近傍にはp+領域が無いた
め、高電界領域ができず、第2の浮遊ゲートには電子は
注入されない。
【0030】図2(b)は第2の浮遊ゲートに電子を注
入する場合のバイアス条件を示す。この場合は第2の浮
遊ゲートの下のp+領域とソースの間で高電界が生じ、
第2の浮遊ゲートにのみ電子が注入される。
【0031】一つのメモリセルヘの書込動作は、第1の
浮遊ゲートヘの書込を行った後、続いて第2の浮遊ゲー
への書込を行うことになり、2回の書込動作を行うこ
とになるが、これにより4つの状態の書込を行い得るの
で、2つの状態の書込に要する時間は従来の不揮発性メ
モリと変わらない。また、第1の浮遊ゲートヘの電子注
入と第2の浮遊ゲートヘの電子注入はどちらを先に行っ
ても良い。
【0032】次に書き込み情報の読み出し動作について
説明する。読み出し動作は、ゲートとドレインに正電圧
を印加し、ドレインに流れる電流の大きさにより、書き
込まれた状態を判断する。読み出し動作中に浮遊ゲート
に電子が注入されないように、ドレイン電圧は例えば1
V程度と低い値を用いる。メモリセルの各端子のバイア
スを固定した場合の、第1の浮遊ゲートヘの注入電子量
と第1の浮遊ゲートの下の第1のチヤンネルを流れるド
レイン電流の関係および、第2の浮遊ゲートヘの注入電
子量と第2の浮遊ゲートの下の第2のチヤンネルを流れ
るドレイン電流の関係の一例を図3(a)、(b)に示
す。この場合制御ゲート電圧は3V、ドレイン電圧は1
V、ソースおよび基板は接地電位としている。図3
(a)は第1の浮遊ゲートに蓄積されている電子量と第
1の浮遊ゲートの下のチャネルを流れる電流の関係を示
す図である。この測定を行う際、第2の浮遊ゲートには
十分な量の電子を注入して、測定に用いたゲート電圧で
は、第2の浮遊ゲートの下のチャネルに電流が流れない
ようにした。図3(b)は第2の浮遊ゲートに蓄積され
た電子量と第2の浮遊ゲートの下のチャネルを流れる電
流の関係を示す図である。この測定を行う際、第1の浮
遊ゲートには十分な量の電子を注入して、測定に用いた
ゲート電圧では、第1の浮遊ゲートの下のチャネルに電
流が流れないようにした。
【0033】「消去」状態における浮遊ゲート内の注入
電子量は必ずしも0とは限らない。第1の浮遊ゲートの
消去時および込時の蓄積電子量をQ1L、Q1Hと呼ぶこ
とにする。また第2の浮遊ゲートヘの消去時および書込
時の蓄積電子量をQ2L、Q2Hと呼ぶことにする。さらに
蓄積電荷1L、Q1H、Q2L、Q2Hに対応するドレイン
電流をI1L,I1H,I2L,I2Hと呼ぶ。読み出し電圧を
すると、ドレイン電流は、第1の浮遊ゲートおよび
第2の浮遊ゲートにおける電子の蓄積の有無により、こ
の4通りの値をとり得る。ただし、メモリデバイスの構
造および電子注入量の組み合わせにより、I1L=I2L
かつI1H=I2Hとすると、I1L十I2H=I1H十I2Lとな
り、3通りの値しか得られないので、I1L≠I2L,或い
はI1H≠I2Hの少なくとも一方が成り立つように、デバ
イスの構造或いは電子注入量を調整する必要が有る。こ
の様な条件を満たした場合の、各浮遊ゲートの蓄積電子
量とチャネル全体に流れる電流の関係の例を図3(c)
に示す。
【0034】この時、I1L,I1H,I2L,I2Hの値は、
1L十12L,I1H十I2L,I1L十I2H,I1H十I2Hが等
間隔になるように設定すると、状態間の識別が容易とな
り、より好ましい。例えばI1L:I2L:I1H:I2H
2:2:0:1となる様な電子量Q1L、Q2L、Q1H、Q
2Hを選択することにより、4種の各状態で流れる電流比
が(I1L十I2L):(I1L十I2H):(I1H十I2L):
(I1H十I2H)=4:3:2:1と等間隔となり、セン
スアンプによる4つの状態の識別が容易となる。
【0035】消去は、例えば制御ゲートに高い負電圧、
半導体基板を接地電位にすることにより、ファウラー−
ノルドハイム電流(Fouler−Nordheim
Current)機構により第1の絶縁膜を介して、第
1の浮遊ゲートおよび第2の浮遊ゲート内の電子を半導
体基板に引き抜くことにより行われる。
【0036】続いて図4(a)から図15(j)を用い
て、本発明の第1の実施例の半導体装置の製造方法を説
明する。
【0037】先ず、図4(a)、図7(a)、図10
(a)、図13(a)に示すように、P型半導体基板7
の表面の素子分離領域に、例えば厚さ400nmの素子
分離膜6を既知のLOCOS法を用いて形成する。続い
て図4(b)、図7(b)、図10(b)、図13
(b)に示すように素子全面にシリコン窒化膜を形成し
た後、既知の技術を用いて、チャネルを形成する領域以
外のシリコン窒化膜を除き、シリコン窒化膜マスク20
を形成する。さらに窒化膜マスク20の上からN型の不
純物、例えばヒ素を注入してn型不純物41の領域を形
成した後、例えば窒素雰囲気を用いた熱処理により不純
物を活性化して、ソース1およびドレイン2を形成す
る。
【0038】続いて図4(c)、図7(c)、図10
(c)、図13(c)に示すように、例えば乾燥酸素雰
囲気中で熱酸化する事によりソース1およびドレイン2
の表面を酸化して、第4の絶縁膜13を例えば厚さ10
0nm形成する。さらにP型の不純物、例えばボロン
を、レジストマスク21と既知のイオン注入法を用い
て、第2の浮遊ゲート4の下のドレイン2の近傍に選択
的に導入する。
【0039】続いて図4(d)、図7(d)、図10
(d)、図13(d)に示すように、P型の不純物、例
えばボロンを、レジストマスク22と既知のイオン注入
法を用いて、第2の浮遊ゲートの下のドレイン2の近傍
に選択的に導入する。
【0040】続いて図4(e)、図7(e)、図10
(e)、図13(e)に示すように、化学気相成長法を
用いて、650℃の温度で素子全面に多結晶シリコン膜
24を成長する。さら多結晶シリコン膜の電気抵抗を低
減するために、例えばイオン注入法を用いてリン5×1
15cm 2導入する。その後レジストマスクと既知の異
方性エッチングを用いて、多結晶シリコン膜24の一部
を除去する。多結晶シリコン膜24を残す領域は、平面
図5(e)において、ソース1、ドレイン2に直行して
伸張する帯状で、上端が或るセルの中央、下端が下に隣
接するセルの中央となっている。即ち、最終的に第2の
浮遊ゲート4を形成する領域と、第2の浮遊ゲート4が
互いに面する2つのセル間の分離領域上に多結晶シリコ
ン膜24を残す。
【0041】続いて図5(f)、図8(f)、図11
(f)、図14(f)に示すように、マスクを除去す
る。また表面に露出している第1の絶縁膜は多結品シリ
コン膜24の除去に用いた異方性エッチングによりダメ
ージを受け、その信頼性が低下している可能性が高いた
め、いったん弗酸等により除去し、再度、例えばシリコ
ン酸化膜を熱酸化法により厚さ8nm形成し、第2の浮
遊ゲートの下に位置する第1の絶縁膜8とする。同時に
多結晶シリコン膜24の表面も酸化されて、第3の絶縁
膜12が形成される。シリコン結晶に比ベて、多結晶シ
リコン膜の酸化速度は速いため、第3の絶縁膜は第1の
絶縁膜より厚くなり、デバイスの動作条件の範囲で、第
1の浮遊ゲート3と第2の浮遊ゲート4は、電気的に十
分に分離することができる。第3の絶縁膜12の厚さ
は、多結晶シリコン膜の成長条件、不純物の導入量に大
きく依存するが、例えば本実施例の条件では、第3の絶
縁膜として少なくとも25nmのシリコン酸化膜が形成
される。
【0042】続いて図5(g)、図8(g)、図11
(g)、図14(g)に示すように、化学気相成長法を
用いて素子全面に多結晶シリコン膜を成長した後、等方
性のエッチングを用いて多結晶シリコンをエッチバツク
して、多結晶シリコン膜の間を多結晶シリコン膜26で
埋める。さらに、多結晶シリコン膜26の電気抵抗を低
減するために、多結晶シリコン膜26の表面を熱酸化法
により酸化した後、例えばイオン注入法を用いてリンを
導入する。
【0043】続いて図5(h)、図8(h)、図11
(h)、図14(h)に示すように、多結晶シリコン膜
24および多結晶シリコン膜26の表面にマスクを形成
し、異方性エッチングを用いて素子分離膜上の多結晶シ
リコン膜24と多結晶シリコン膜26、および第4の絶
縁膜上の多結晶シリコン膜と24多結晶シリコン膜26
の一部を除去する。
【0044】続いて図6(i)、図9(i)、図12
(i)、図15(i)に示すように、素子全面に第2の
絶縁膜9として、例えば化学気相成長法で形成した厚さ
8nmのシリコン窒化膜と厚さ8nmのシリコン酸化膜
からなる複合膜を形成する。続いて制御ゲートとして、
化学気相成長法を用いて例えば厚さ200nmの多結晶
シリコン膜28を形成する。その後多結晶シリコン膜2
8の電気抵抗を低減するために、例えば850℃のオキ
シ塩化リンの雰囲気中で熱処理を施すことにより、リン
を導入する。
【0045】続いて図6(j)、図9(j)、図12
(j)、図15(j)に示すように、レジストマスク2
9と異方性のエッチングを用いて、3つの多結晶シリコ
ン膜24、26、28を所望の形状に形成することによ
り、第1浮遊ゲート3と第2の浮遊ゲート4と制御ゲー
ト5を形成し、図1に示した構造を得る。
【0046】次、第2の実施例について説明する。
【0047】図16の(a)は、本発明の第2の実施例
の構造を説明する平面図、(b)は、(a)の線Y−
Y’断面図、図17は、制御ゲートに蓄積された電子量
とチャネルに流れる電流の関係を示すグラフであって、
(a)は、第1の浮遊ゲートに関し、(b)は、第2の
浮遊ゲートに関する。
【0048】図16(a)(b)に示すように、本発明
の第2の実施例の構造は、第1の浮遊ゲート3と第2の
浮遊ゲート4の幅が異なる。
【0049】図17は本発明の第2の実施例の動作例に
ついて示し、図17(a)は読み出し動作において、第
1の浮遊ゲートに蓄積される電子の面密度と第1の浮遊
ゲートの下のチャネルに流れる電流の関係を示したもの
である。図17(b)は読み出し動作において、第2の
浮遊ゲートに蓄積される電子の面密度と第2の浮遊ゲー
トの下のチャネルに流れる電流の関係を示したものであ
る。第1の浮遊ゲートと第2の浮遊ゲートの幅が異なる
ため、蓄積している電子の密度に対して流れる電流が異
なる。一方書込時は、第1の浮遊ゲートに電子を注入す
る場合と第2の浮遊ゲートに電子を注入する場合に、同
一のバイアス条件と、同一の書込時間を用いれば、第1
の浮遊ゲートと第2の浮遊ゲートに同一の面密度の電子
を注入することができる。それ故、本実施例では書込動
作において第1の浮遊ゲートヘの書込条件と第2の浮遊
ゲートヘの書込条件を変えること無く、同一の条件を用
いて書き込みながら、4種類の状態を表現することがで
きるという利点を持つ。この時図17(a)(b)に示
すようにI1L:I2L:I1H:I2H=2:1:0:0とな
る状態を用いれば、4種の各状態で流れる電流比が(I
1L十I2L):(I1L十I2H):(I1H十I2L):(I1H
十I2H)=3:2:1:0と等間隔となり、センスアン
プによる4つの状態の識別が容易となる。
【0050】
【発明の効果】以上説明したように本発明は、メモリセ
ルが最小寸法を持つ1つの制御ゲートの下に2つの浮遊
ゲートを有し、各浮遊ゲートが2つの値を表現でき、し
たがって一つのセルで4つの値を表現できる構造とする
ことにより、従来に比ベて集積度を倍増させた不揮発性
半導体記憶装置を提供できる効果がある。
【図面の簡単な説明】
【図1】(a)は、本発明の不揮発性半導体記憶装置の
一実施例の構造を説明する平面図、(b)は、(a)の
線X1−X1’断面図、(c)は、(a)の線X2−X2
断面図、(d)は、(a)の線Y−Y’断面図である。
【図2】本実施例の構造の等価回路であって、(a)
は、第1の浮遊ゲートに電子を注入する場合のバイアス
条件を示し、(b)は、第2の浮遊ゲートに電子を注入
する場合のバイアス条件を示す。
【図3】制御ゲートに蓄積された電子量とチャネルに流
れる電流の関係を示すグラフであって、(a)は、第1
の浮遊ゲートに関し、(b)は、第2の浮遊ゲートに関
し、(c)は両者の合計に関する。
【図4】(a),(b),(c),(d)は、本実施例
(図1(a))の製造方法の第1の工程を順に説明する
平面図である。
【図5】(e),(f),(g),(h)は、図4に続
く第2の工程を順に説明する平面図である。
【図6】(i),(j)は、図5に続く第3の工程を順
に説明する平面図である。
【図7】(a),(b),(c),(d)は、本実施例
(図1(b))の製造方法の第1の工程を順に説明する
断面図である。
【図8】(e),(f),(g),(h)は、図7に続
く第2の工程を順に説明する断面図である。
【図9】(i),(j)は、本実施例(図1(b))の
製造方法の第3の工程を順に説明する断面図である。
【図10】(a),(b),(c),(d)は、本実施
例(図1(c))の製造方法の第1の工程を順に説明す
る断面図である。
【図11】(e),(f),(g),(h)は、図10
に続く第2の工程を順に説明する断面図である。
【図12】(i),(j)は、図11に続く第3の工程
を順に説明する断面図である。
【図13】(a),(b),(c),(d)は、本実施
例(図1(d))の製造方法の第1の工程を順に説明す
る断面図である。
【図14】(e),(f),(g),(h)は、図13
に続く第2の工程を順に説明する断面図である。
【図15】(i),(j)は、図14に続く第3の工程
を順に説明する断面図である。
【図16】(a)は、本発明の第2の実施例の構造を説
明する平面図、(b)は、(a)の線Y−Y’断面図で
ある。
【図17】制御ゲートに蓄積された電子量とチャネルに
流れる電流の関係を示すグラフであって、(a)は、第
1の浮遊ゲートに関し、(b)は、第2の浮遊ゲートに
関する。
【図18】(a)は、従来例の不揮発性半導体記憶装置
の構造を説明する平面図、(b)は、(a)の線X−
X’断面図、(c)は、(a)の線Y−Y’断面図であ
る。
【符号の説明】
0 単位セル 1 ソース1 2 ドレイン 3 第1の浮遊ゲート 4 第2の浮遊ゲート 5 制御ゲート 6 素子分離膜 7 P型半導体基板 8 第1の絶縁膜 9 第2の絶縁膜 10,11 p+領域 12 第3の絶縁膜 13 第4の絶縁膜 14,19 シリコン酸化膜 20 窒化膜マスク 21,22,23,27,29 マスク 24,26,28 多結晶シリコン 41 n型不純物 51 浮遊ゲート
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6,DB名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項1】 第1導電型半導体基板に形成された第2
    導電型のソース・ドレイン間のチャネル上に第1の絶縁
    膜、浮遊ゲート、第2の絶縁膜及び制御ゲートとが順次
    積層されたメモリセルを有する不揮発性半導体記憶装置
    において、 前記浮遊ゲートは、第1の浮遊ゲートと第2の浮遊ゲー
    トとをチャネル幅方向に並列に配置し、前記第1の浮遊
    ゲートと前記第2の浮遊ゲートとの間に設けられた第3
    の絶縁膜により、チャネルがチャネル幅方向に分割され
    るようにしたことを特徴とする不揮発性半導体記憶装
    置。
  2. 【請求項2】 前記第1の浮遊ゲートのチャネルが前
    記ソース・ドレインの一方と接する所と前記第2の浮遊
    ゲート下のチャネルが前記ソース・ドレインの他方と接
    する所とには、前記第1及び前記第2の浮遊ゲートに電
    荷を注入する際、前記第1の絶縁膜のエネルギー障壁を
    越えるのに十分な高電界を前記ソース・ドレインの一方
    及び前記ソース・ドレインの他方との間に発生させ得る
    程度の第1導電型高濃度拡散層が設けられている、請求
    項1記載の不揮発性半導体記憶装置。
  3. 【請求項3】 前記第1の浮遊ゲートのゲート幅と、
    第2の浮遊ゲートのゲート幅とが異なる、請求項1ま
    たは2記載の不揮発性半導体記憶装置。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010004990A (ko) * 1999-06-30 2001-01-15 김영환 플래쉬 이이피롬 셀 및 그 제조 방법
KR100358070B1 (ko) * 1999-12-27 2002-10-25 주식회사 하이닉스반도체 멀티 비트 플래쉬 메모리 셀 및 이를 이용한 프로그램 방법
DE10106804A1 (de) * 2001-02-14 2002-09-05 Infineon Technologies Ag Informationsredundante nichtflüchtige Halbleiterspeicherzelle sowie Verfahren zu deren Herstellung und Programmierung
JP4467815B2 (ja) * 2001-02-26 2010-05-26 富士通マイクロエレクトロニクス株式会社 不揮発性半導体メモリの読み出し動作方法および不揮発性半導体メモリ
US6690058B2 (en) * 2002-04-10 2004-02-10 Ching-Yuan Wu Self-aligned multi-bit flash memory cell and its contactless flash memory array
KR100466197B1 (ko) * 2002-07-18 2005-01-13 주식회사 하이닉스반도체 플래시 메모리 셀 및 그 제조방법
KR100634266B1 (ko) * 2004-09-02 2006-10-13 삼성전자주식회사 불휘발성 메모리 장치, 이를 제조하는 방법 및 이를동작시키는 방법
KR100692800B1 (ko) * 2004-12-30 2007-03-12 매그나칩 반도체 유한회사 플래시 메모리 장치의 제조방법
US7269067B2 (en) * 2005-07-06 2007-09-11 Spansion Llc Programming a memory device
US20070023818A1 (en) * 2005-08-01 2007-02-01 Chia-Hua Ho Flash memory and method for manufacturing thereof
KR100745030B1 (ko) * 2006-01-27 2007-08-01 충북대학교 산학협력단 플래시 메모리 소자, 이의 제조 방법 및 이의 구동 방법
KR100803674B1 (ko) * 2006-06-28 2008-02-20 삼성전자주식회사 노아 플래시 메모리 장치 및 그 제조 방법.
KR100807221B1 (ko) * 2006-08-22 2008-02-28 삼성전자주식회사 불휘발성 메모리 장치 및 그 제조 방법
KR100814376B1 (ko) * 2006-09-19 2008-03-18 삼성전자주식회사 불휘발성 메모리 장치 및 그 제조 방법

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61222262A (ja) * 1985-03-28 1986-10-02 Toshiba Corp 半導体画像記憶装置
JPS6294987A (ja) * 1985-10-21 1987-05-01 Nec Corp Mis電界効果型半導体装置及びその情報の検出方法
JPH0779138B2 (ja) * 1987-08-31 1995-08-23 工業技術院長 不揮発性半導体メモリ素子
JPH07120720B2 (ja) * 1987-12-17 1995-12-20 三菱電機株式会社 不揮発性半導体記憶装置
US4888734A (en) * 1987-12-30 1989-12-19 Elite Semiconductor & Systems Int'l., Inc. EPROM/flash EEPROM cell and array configuration
JPH0777239B2 (ja) * 1988-09-22 1995-08-16 日本電気株式会社 浮遊ゲート型不揮発性半導体記憶装置
JP2685966B2 (ja) * 1990-06-22 1997-12-08 株式会社東芝 不揮発性半導体記憶装置
JPH04336469A (ja) * 1991-05-13 1992-11-24 Matsushita Electron Corp 不揮発性半導体記憶装置
US5364806A (en) * 1991-08-29 1994-11-15 Hyundai Electronics Industries Co., Ltd. Method of making a self-aligned dual-bit split gate (DSG) flash EEPROM cell
JPH05226662A (ja) * 1992-02-18 1993-09-03 Matsushita Electron Corp 半導体記憶装置
JP3233998B2 (ja) * 1992-08-28 2001-12-04 株式会社東芝 不揮発性半導体記憶装置の製造方法
JP2937805B2 (ja) * 1995-05-19 1999-08-23 モトローラ株式会社 2層フローティングゲート構造のマルチビット対応セルを有する不揮発性メモリ及びそのプログラム/消去/読出方法
JP2870478B2 (ja) * 1996-04-25 1999-03-17 日本電気株式会社 不揮発性半導体記憶装置及びその動作方法
US5714412A (en) * 1996-12-02 1998-02-03 Taiwan Semiconductor Manufacturing Company, Ltd Multi-level, split-gate, flash memory cell and method of manufacture thereof

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