JP3914340B2 - フラッシュメモリ装置 - Google Patents
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Description
【発明の属する技術分野】
本発明はフラッシュメモリ装置に係り、特にトリプル(triple)- ウェル構造を有するフラッシュメモリセルを消去する時、ウェルの間に時間差をもつように電圧を印加することにより消去特性を向上させることのできるフラッシュメモリ装置に関する。
【0002】
【従来の技術】
一般に、フラッシュ(Flash) EEPROM(Electrically Erasable and Programmable Read Only Memory)のようなメモリ装置は電気的なプログラム(Program) 及び消去(Erasure) 機能をもっている。また、フラッシュメモリ装置のメモリセルはゲート電極の形によって積層形(Stack type)とスプリット形(split type)に大別される。積層形のゲート電極を有する従来のフラッシュメモリセルについて図1を参照して説明すると、次の通りである。
【0003】
図1は従来のフラッシュメモリセルの断面図である。ウェル2の形成された半導体基板1上に、トンネル酸化膜3、フローティングゲート4、誘電体膜5及びコントロールゲート6が順次積層されたゲート電極が形成され、ゲート電極の両側部の半導体基板1に不純物イオンの注入されたソース7及びドレイン8がそれぞれ形成される。
【0004】
次に、このようになされるフラッシュメモリセルのプログラム及び消去動作について図2乃至図4を参照して説明する。前記フラッシュメモリセルに情報をプログラムする、即ちフローティングゲート4に電荷を蓄えるためにはコントロールゲート6に9V程度の高電位電圧VG を印加し、ドレイン8に5V程度の電源電圧VD を印加し、ソース7及びウェル2をそれぞれ接地させる。
【0005】
そうすると、コントロールゲート6に印加された高電位電圧VG によってフローティングゲート4の下部の半導体基板1にはチャネルが形成され、ドレイン8に印加された電圧VD によってドレイン側部の半導体基板1には高電界領域が形成される。
【0006】
この際、チャネルに在る電子中の一部が高電界領域からエネルギーを受けてホットエレクトン(hot eletron) になり、このホットエレクトロンの一部がコントロールゲート6に印加された高電位電圧VG によって垂直方向に形成される電界(Electron Field)の助けを受けて図2に示すようにトンネル酸化膜3を介してフローティングゲート4に注入される。従って、このようなホットエレクトロンの注入によってフラッシュメモリセルのしきい値電圧(Threshold voltage) VT が上昇する。
【0007】
前記フラッシュメモリセルにプログラムされた情報を消去する、即ちフローティングゲート4に蓄えられた電荷をディスチャージさせるためには、図3及び図4に示すようにコントロールゲート6に−9V程度の陰電位電圧VG を印加し、ソース7に5V程度の電源電圧VS を印加し、ドレイン8をフロートさせ、ウェル2を接地させる。
【0008】
そうすると、フローティングゲート4に注入された電子はF−Nトンネリング(Fowler-Nordheim Tunneling) 現象によって図3に示すようにソース7へ移動し、それによりメモリセルのしきい値電圧VT が降下する。
【0009】
ところが、消去動作の時にフローティングゲート4とソース7との間に形成された電場によってバンド対バンド漏洩電流(Band to Band Leakage Current)が発生し、発生したバンド対バンド漏洩電流はソース7とウェル2との間の電圧によって加速されて電流の増加が生じる。
【0010】
この時、生成された正孔(Hole)がトンネル酸化膜3を介してフローティングゲート4に注入されるか、あるいはソース7部分のトンネル酸化膜3にトラップされるが、これにより過度消去現象が生じるか、あるいはサイクリング特性が低下する。したがって、このような現象の発生を防ぐためにソース7をDDD(Double Diffused Drain) 構造で形成するが、この場合は不純物イオンの側面拡散によって素子の高集積化が難しくなる。
【0011】
【発明が解決しようとする課題】
従って、本発明の目的は、トリプル構造のウェルを形成した半導体基板上に多数のセルを形成し、消去動作時に2つのウェルの間に時間差をもつ電圧を印加するスイッチング回路を備えることにより、前記短所を解消することのできるフラッシュメモリ装置を提供することにある。
【0012】
【課題を解決するための手段】
上記の目的を達成するための本発明によるフラッシュメモリ装置は、半導体基板内に形成された第1ウェルと、前記半導体基板の上部に配列されるビットライン及びワードラインの間に接続され、前記第2ウェルの上部の選択領域にトンネル酸化膜、フローティングゲート、誘電体膜及びコントロールゲートが順次積層されて形成されたゲート電極と、前記第2ウェル内に形成されたソース及びドレインからなる多数のセルと、前記複数のセルをプログラム、読出し及び消去するためのポンピング電圧を生成するチャージポンプ回路と、消去動作時に前記第1及び第2ウェルに時差をもって前記ポンピング電圧を供給するための手段とからなり、前記手段は、消去動作時に前記第1ウェルに前記ポンピング電圧の供給をスイッチングするための第1スイッチング手段と、前記消去動作時に前記第2ウェルに前記ポンピング電圧の供給をスイッチングするための第2スイッチング手段と、前記第2スイッチング手段を経由した 前記ポンピング電圧を一定時間遅延させた後前記第2ウェルに供給するための第1遅延手段と、前記第1及び第2手段を動作させるための駆動回路とを含んでなることを特徴とする。
【0013】
【発明の実施の形態】
以下、添付図面を参照して本発明を詳細に説明する。図5は本発明によるトリプルウェル構造のフラッシュメモリ装置の構成図であり、半導体基板11内に第1ウェル12が形成され、第1ウェル12内に第2ウェル13が形成され、第2ウェル13上にワードライン及びビットラインと接続される多数のセルが形成される。
【0014】
このように形成されたフラッシュメモリ装置を消去する場合、チャージポンプ回路21で消去に必要な電圧をポンピングし、このポンピングされた電圧を調整回路22で調整した後、スイッチング回路23で第1ウェル及び第2ウェル12,13にそれぞれ電圧を印加する。
【0015】
図6は本発明によるフラッシュメモリ装置を構成するメモリセルの断面図であり、図5のA部分に該当する。第1ウェル12内に第2ウェル13が含まれるように形成された半導体基板11の第2ウェル13上の選択領域にトンネル酸化膜14、フローティングゲート15、誘電体膜16及びコントロールゲート17が順次積層されたゲート電極が形成され、ゲート電極の両側部の半導体基板11に不純物イオンの注入されたソース18及びドレイン19がそれぞれ形成される。
【0016】
以下、このようになされるフラッシュメモリセルの消去動作について図7乃至図9を参照して説明する。本発明は前記フラッシュメモリセルにプログラムされた情報を消去する、即ちフローティングゲート15に蓄えられた電荷をディスチャージさせるための2種の実施例を提供する。
【0017】
第1実施例においては、図8に示すように、消去時間(E time)の間コントロールゲート17に−8V程度の陰電位電圧VG を印加し、ソース18及びドレイン19はフロートさせる。そして、第2ウェル13には段階的に上昇する陽電位電圧V2Wが印加されるようにするが、陽電位電圧は例えば+3V、+3. 5V、4. 0V、………、7. 5V、8. 0Vのように段階的に増加するようにし、各段階電圧が保たれる時間Tは5乃至10ms程度となるようにする。また、第2ウェル13に印加される電圧V2Wは第1ウェル12に印加される電圧V1Wと同じ電圧が時間差をもって印加されるようにする。
【0018】
第2実施例においては、図9に示すように、消去時間(E time)の間コントロールゲート17に−8V程度の陰電位電圧VG を印加し、ソ−ス18及びドレイン19はフロートさせる。そして、第2ウェル13には+8V程度の陽電位電圧V2Wが印加されるようにし、第2ウェル13に印加された電圧V2Wは第1ウェル12に印加される電圧V1Wと同じ電圧が時間差をもって印加されるようにする。
【0019】
前述のような消去動作を行うためには第1ウェルと第2ウェルには時間差をもって電圧が印加されなければならないが、このため図10に示すような回路を使用する。図10は本発明によるフラッシュメモリ装置を構成するウェルバイアススイッチング回路の回路図であり、第1ウェルをnウェル、第2ウェルをpウェルとしている。
【0020】
まず、ウェルバイアススイッチング回路の構成を説明する。NANDゲートGはセクタ選択イネーブル(sector select enable)信号SXSELと接地電位スイッチ(Vss voltage switch)信号SWVSSを入力とする。高電圧ラッチ回路31は第1入力端VPPINにポンピング電圧VPPの入力を受け、第2入力端VINにNANDゲートGの出力信号の入力を受ける。
【0021】
第1及び第2PMOSトランジスタP1,P2は高電圧ラッチ回路31の出力信号をゲート入力としてポンピング電圧VPPをpウェル及びnウェルに供給する。第1抵抗R1は第1PMOSトランジスタP1とpウェルとの間に接続される。インバータIを介して反転された消去信号ERASEをゲート入力とするMOSトランジスタNは、pウェル及びnウェルと接地端子との間に接続される。第2抵抗R2はnウェルとNMOSトランジスタNとの間に接続される。
【0022】
ここで、セクタ選択イネーブル信号SXSELは消去すべきセクタを選択する信号であり、接地電位スイッチ信号SWVSSはウェルの電位を接地電位に保たせるための信号であり、消去信号によって生成されるか、或いは消去モードを決定するロジックによって生成される。
【0023】
以下、このように構成された本発明によるフラッシュメモリ装置のウェルバイアススイッチング回路の駆動方法を説明する。先ず、ハイ状態の消去信号ERASEによって消去動作が行われてポンピング電圧VPPがpウェル及びnウェルに印加される時の回路駆動を説明する。
【0024】
消去動作を行うためにはハイ状態の消去信号ERASEとポンピング電圧が入力されなければならなく、セクタ選択イネーブル信号SXSELと接地電位スイッチ信号SWVSSもハイ状態を保つべきである。
【0025】
ハイ状態の消去信号はインバータIを介してロー状態に反転され、スイッチング手段として作用するNMOSトランジスタNをターンオフさせて接地端子へのパスを遮断する。ポンピング電圧は高電圧ラッチ回路31の第1入力端VPPINに入力され、スイッチング手段として作用する第1及び第2PMOSトランジスタP1,P2に印加される。
【0026】
ハイ状態のセクタ選択イネーブル信号SXSELと接地電位スイッチ信号SWVSSが入力されたNANDゲートGはロー状態の信号を出力し、この信号は高電圧ラッチ回路31の第2入力端VINに入力される。第1入力端VPPINにポンピング電圧が入力されるとともに第2入力端VINにロー状態のNANDゲートG出力信号が入力される高電圧ラッチ回路31からロー状態の信号が出力される。
【0027】
高電圧ラッチ回路31からのロー状態の信号によって第1及び第2PMOSトランジスタP1,P2がターンオンされる。ターンオンされた第1PMOSトランジスタP1を介してポンピング電圧VPPがpウェルに印加され、第2PMOSトランジスタP2を介してポンピング電圧VPPがnウェルに印加される。
【0028】
ところが、第1PMOSトランジスタP1を介して印加されたポンピング電圧VPPは遅延手段として作用する第1抵抗R1を通して一定時間遅延してpウェルに印加される。従って、nウェルの電位はある時間pウェルの電位より高くなる。
【0029】
ロー状態の消去信号ERASEが入力されて消去動作を行わない場合には、セクタ選択イネーブル信号SXSELと接地電位スイッチ信号SWVSSがロー状態を保つべきである。ロー状態のセクタ選択イネーブル信号SXSELと接地電位スイッチ信号SWVSSがNANDゲートGを介してハイ状態になる。
【0030】
第1入力端VPPINにポンピング電圧が入力されると共に第2入力端VINにハイ状態のNANDゲートG出力信号が入力される高電圧ラッチ回路31からハイ状態の信号を出力する。ハイ状態の高電圧ラッチ回路31の出力信号によって第1及び第2PMOSトランジスタP1,P2がターンオンされてポンピング電圧VPPがpウェル及びnウェルに印加されない。
【0031】
ロー状態の消去信号ERASEがインバータIを介してハイ状態に反転され、この信号によってNMOSトランジスタNがターンオンされて接地端子へのパスが形成される。
【0032】
従って、pウェル及びnウェルに印加されたバイアスが接地端子にディスチャージされる。ところが、pウェルに印加されたバイアスはNMOSトランジスタNを介して直接グラウンドにディスチャージされ、nウェルに印加されたバイアスは遅延手段として作用する第2抵抗R2を通して一定時間遅延した後ディスチャージされる。従って、nウェルの電位はある時間pウェル電位より高くなる。
【0033】
【発明の効果】
前記のような回路によってフラッシュメモリセルに前記消去バイアス電圧が印加されると、フローティングゲート15に注入された電子はトンネリング現象によって図8に示すように第2ウェル13へ移動し、それによりメモリセルのしきい値電圧VTが降下する。このような消去動作時、ソース18はフローティング状態を保つ。
【0034】
従って、フローティングゲート15とソース18との重なり地域でフローティングゲート15とソース18との間に形成される電場によって生じるバンド対バンド漏洩電流が減少することになり、よってソース18から第2ウェル13へ流れる電圧によって生じる電流の流れが防止される。なお、正孔の生成も減少して過度消去現象の発生及びサイクリング特性の低下が防止される。
【0035】
なお、本発明によれば、ソースをDDD構造で形成したりしなくもよいので、素子の集積度を効率的に増加させることができる。しかも、第1ウェルと第2ウェルのダイオードアクション(diode action)を効果的に防止することができる。
【図面の簡単な説明】
【図1】従来のフラッシュメモリセルの断面図である。
【図2】従来のフラッシュメモリセルのプログラム動作を説明するための状態図である。
【図3】従来のフラッシュメモリセルの消去動作を説明するための状態図である。
【図4】図3を説明するためのタイミング図である。
【図5】本発明によるフラッシュメモリ装置の構成図である。
【図6】本発明によるフラッシュメモリ装置を構成するセルの断面図である。
【図7】本発明によるフラッシュメモリセルの消去動作を説明するための状態図である。
【図8】図7を説明するためのタイミング図である。
【図9】図7を説明するためのタイミング図である。
【図10】本発明によるフラッシュメモリ装置を構成するウェルバイアススイッチング回路の回路図である。
【符号の説明】
1,11:半導体基板
2:ウェル
3,14:トンネル酸化膜
4,15:フローティングゲート
5,16:誘電体膜
6,17:コントロールゲート
7,18:ソース
8,19:ドレイン
12:第1ウェル
13:第2ウェル
21:チャージポンプ回路
22:調整回路
23:ウェルバイアススイッチング回路
31:高電圧ラッチ回路
G: NAND ゲート
R1乃至R3:第1乃至第3抵抗
P1,P2:第1、第2PMOSトランジスタ
N:NMOSトランジスタ
I:インバータ
Claims (7)
- 半導体基板内に形成された第1ウェルと、
前記第1ウェル内に形成された第2ウェルと、
前記半導体基板の上部に配列されるビットライン及びワードラインの間に接続され、前記第2ウェルの上部の選択領域にトンネル酸化膜、フローティングゲート、誘電体膜及びコントロールゲートが順次積層されて形成されたゲート電極と、前記第2ウェル内に形成されたソース及びドレインからなる多数のセルと、
前記複数のセルをプログラム、読出し及び消去するためのポンピング電圧を生成するチャージポンプ回路と、
消去動作時に前記第1及び第2ウェルに時差をもって前記ポンピング電圧を供給するための手段とからなり、
前記手段は、消去動作時に前記第1及び第2ウェルに前記ポンピング電圧の供給をスイッチングするための第1スイッチング手段と、
前記消去動作時に前記第2ウェルに前記ポンピング電圧の供給をスイッチングするための第2スイッチング手段と、
前記第2スイッチング手段と前記第2ウェルの間に接続されて前記第2スイッチング手段を経由した前記ポンピング電圧を一定時間遅延させた後、前記第2ウェルに供給するための第1遅延手段と、
前記第1及び第2スイッチング手段を動作させるための駆動回路と、
前記第1及び第2ウェルに供給された前記ポンピング電圧を消去信号によってディスチャージさせるための第3スイッチング手段と、
前記第1ウェルと第3スイッチング手段の間に接続されて前記第1ウェルに供給された前記ポンピング電圧がディスチャージされる時間を一定時間遅延させるための第2遅延手段とを含んでなることを特徴とするフラッシュメモリ装置。 - 前記駆動回路は、前記消去信号と同じ状態をもつ第1及び第2信号を論理組合せする論理素子と、前記論理素子の出力信号及び前記ポンピング電圧を入力とする高電圧ラッチ回路とからなることを特徴とする請求項1記載のフラッシュメモリ装置。
- 前記論理素子はNANDゲートであることを特徴とする請求項2記載のフラッシュメモリ装置。
- 前記第1及び第2スイッチング手段はPMOSトランジスタであることを特徴とする請求項1記載のフラッシュメモリ装置。
- 前記第3スイッチング手段はNMOSトランジスタであることを特徴とする請求項1記載のフラッシュメモリ装置。
- 前記消去動作の際、前記第1及び第2ウェルには一定時間3Vから8Vまで段階的に上昇するポジティブ電圧が供給され、前記コントロールゲートには−8Vのネガティブ電圧が供給されることを特徴とする請求項1記載のフラッシュメモリ装置。
- 前記消去動作の際、前記第1及び第2ウェルには8Vのポジティブ電圧が供給され、前記コントロールゲートには−8Vのネガティブ電圧が供給されることを特徴とする請求項1記載のフラッシュメモリ装置。
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