KR0176167B1 - 불휘발성 메모리장치의 제조방법 - Google Patents

불휘발성 메모리장치의 제조방법 Download PDF

Info

Publication number
KR0176167B1
KR0176167B1 KR1019950040850A KR19950040850A KR0176167B1 KR 0176167 B1 KR0176167 B1 KR 0176167B1 KR 1019950040850 A KR1019950040850 A KR 1019950040850A KR 19950040850 A KR19950040850 A KR 19950040850A KR 0176167 B1 KR0176167 B1 KR 0176167B1
Authority
KR
South Korea
Prior art keywords
conductor
oxide film
forming
insulator
spacer
Prior art date
Application number
KR1019950040850A
Other languages
English (en)
Other versions
KR970030853A (ko
Inventor
박기태
Original Assignee
김광호
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자주식회사 filed Critical 김광호
Priority to KR1019950040850A priority Critical patent/KR0176167B1/ko
Publication of KR970030853A publication Critical patent/KR970030853A/ko
Application granted granted Critical
Publication of KR0176167B1 publication Critical patent/KR0176167B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02554—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32051—Deposition of metallic or metal-silicide layers
    • H01L21/32053—Deposition of metallic or metal-silicide layers of metal-silicide layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

NOR형 불휘발성 메모리장치의 제조방법이 개시되어 있다.
반도체기판 상에 활성영역을 정의하기 위한 소자분리막을 형성한 후, 제1도전형 셀 어레이 안에 터널용도의 제1절연체를 형성한다. 제1절연체 상에 플로팅게이트용 제1도전체 및 질화막을 차례로 증착하고 이를 패터닝한다. 패터닝된 제1도전체의 측벽에 제1스페이서를 형성한 후, 사진식각 공정에 의해 제1도전체 일측벽의 제1스페이서를 식각한다. 결과물 상에 제2도전형의 불순물을 이온주입하여 상기 반도체 기판 내에 제1불순물층을 형성한다. 열산화 공정에 의하여 상기 제1불순물층 위에 있는 상기 제1절연체를 산화시켜서 확산산화막을 형성하여, 상기 제1도전체의 일측 가장자리가 상기 확산산화막 위에 연장되어 상기 제1도전체의 일측 가장자리에서는 상기 제1도전체의 타측 가장자리에서보다 상기 반도체 기판으로부처 더 이격되도록 한다. 열산화 공정을 실시하여 확산산화막을 형성한다.

Description

불휘발성 메모리장치의 제조방법
제1도는 종래방법의 일예에 의한 무콘택 셀 구조를 갖는 NOR형 플래쉬 메모리소자의 단면도.
제2도는 종래방법의 다른 예에 의한 무콘택 셀 구조를 갖는 NOR형 플래쉬 메모리소자의 단면도.
제3도는 상기 제1도에 도시된 무콘택 셀 어레이의 등가 회로도.
제4도는 종래의 스플릿-게이트 구조를 갖는 NOR형 플래쉬 메모리소자의 단면도.
제5도는 본 발명에 의한 NOR형 플래쉬 메모리소자의 단면도.
제6a 내지 제6f도는 본 발명에 의한 NOR형 플래쉬 메모리소자의 제조방법을 설명하기 위한 단면도들.
본 발명은 불휘발성 메모리장치의 제조방법에 관한 것으로, 특히 NOR형 플래쉬 메모리장치의 제조방법에 관한 것이다.
메모리소자를 기억 유지라는 점에서 분류하면 불휘발성 메모리(non-volatile memory)와 휘발성 메모리(volatile memory)로 나누어진다. 반도체 제조기술의 발달로 소자의 사이즈가 점점 줄어드는 반면 기능의 개선 및 속도의 증가가 요구되고 있다. 플래쉬 메모리소자는 회로 보드로부터 제거하지 않으면서 고속으로 전기적 소거가 가능한 EEPROM(Electrically Erasable Programmable Read Only Memory)의 진보된 형태이다. 이러한 플래쉬 메모리소자의 특징은, 전원이 공급되지 않더라도 저장된 데이터가 지워지지 않고 그대로 유지된다는 장점이 있으나, 랜덤 억세스 메모리(Random Access Memory; RAM) 소자에 비해 속도가 느리다는 단점이 있다.
플래쉬 메모리소자는 크게 NOR형과 NAND형으로 대별된다. NOR형은 NAMD형에 비하여 랜덤 억세스 리드에 의한 동작속도가 빠르다는 장점을 갖는 반면, 2셀당 1개의 콘택이 필요함에 따라 집적도가 상대적으로 떨어지는 단점이 있다. NOR형 플래쉬 메모리소자에서 집적도를 증가시키기 위한 방법으로, 주로 메모리셀의 소오스와 드레인을 실리콘기판 안으로 확산시켜 콘택을 제거하는 소위, 무콘택 셀(contactless cell) 구조, 또는 이와 유사한 스트링 형태의 셀 어레이를 갖고 셀 동작은 F-N 터널링으로 하는 방법 등이 제안되고 있다. 상기 무콘택 셀 구조는 소오스 및 드레인을 형성하는 방법 중에서 불순물의 이온주입 후 산화공정을 실시하여 소오스 및 드레인 확산층 상에 두꺼운 산화막을 형성하는 것이 가장 일반적인 방법이다.
제1도 및 제2도는 이러한 무콘택 구조를 갖는 종래방법들의 예로서, 미합중국 특허공보 제 4,258,466호 및 제4,750,024호에 도시되어 이는 NOR형 플래쉬 메모리소자의 단면도들이다.
제1도를 참조하면, 참조부호 10은 셀, 16, 17 및 18은 N+불순물 확산층을 나타내고, 20은 P형 기판, 20'은 P+불순물 확산층, 23은 층간절연막, 24는 필드산화막, 26, 27, 28 및 29는 셀 어레이의 콘택영역, 35는 주변회로 트랜지스터의 게이트산화막, 36은 주변회로 트랜지스터의 게이트, 38은 N+소오스영역, 40은 주변회로 트랜지스터의 콘택영역, 41은 금속배선, 그리고 42는 N-채널 주변회로 트랜지스터를 각각 나타낸다.
제2도를 참조하면, 참조부호 50은 P형 기판을 나타내고, 52는 필드산화막, 54는 N+영역, 57은 제2절연막, 63은 제1절연막, 65, 66은 채널 영역, 67은 플로팅게이트, 68은 컨트롤게이트, 70은 플로팅게이트 트랜지스터, 그리고 71은 전계효과 트랜지스터를 각각 나타낸다.
제3도는 상기 제1도에 도시된 무콘택 셀 어레이의 등가회로도이다.
상기한 종래방법들의 무콘택 셀 구조는 다음과 같은 문제점들을 갖는다.
첫째, 셀 어레이 내에서 모든 셀의 소오스와 드레인이 인접한 셀과 서로 연결되어 있기 때문에, 선택셀과 비선택셀 간의 간섭현상이 생길 수 있다. 이는 제3도의 등가회로도로부터 쉽게 알 수 있다. 프로그램 동작시, 선택 비트라인(B/L 2)에 Vcc를 인가하고 선택 워드라인(W/L 2)에 Vpp, 비선택 비트라인 및 비선택 워드라인에 OV를 인가하여 채널 핫 전자에 의해 플로팅게이트에 전자가 주입된다. 이때, 선택 셀(제3도에 점선의 원으로 표시되어 있음)과 함께 선택 비트라인(B/L 2)을 공유하는 비선택 셀에 있어서, 상기 비선택 셀의 플로팅게이트에서 드레인으로의 전하손실이 발생할 수 잇다. 이를 해결하기 위해 제2도에 도시된 바와 같이, 폴리실리콘으로 이루어지는 플로팅게이트(67)를 비대칭적으로 형성하여 간섭현상을 줄이고자 하는 셀 구조가 제안되었다.
둘째, 제2도에 도시된 바와 같이, 선택 및 비선택 셀의 간섭현상을 줄이기 위하여 플로팅게이트 폴리실리콘층의 한쪽이 드레인 확산산화막 위에 위치하게 한 경우, 통상적으로 확산산화막을 먼저 성장시키고 터널산화막을 성장시킨다. 이 경우, 터널산화막이 두꺼워지고 확산산화막 아래의 불순물 농도가 감소함에 따라 공핍층이 확대되는 공핍효과가 발생하게 된다.(참조문헌: 1991 VLSI Technology, p.73).
셋째, NOR형 플래쉬 메모리소자의 공통적인 문제점인 과소거(overerase) 문제는 종래의 스택-게이트 또는 무콘택 셀 구조로는 해결할 수 없다. 이러한 과소거 문제를 해결하기 위하여 제4도에 도시된 바와 같이, 콘트롤게이트가 채널영역에까지 연장되어 또하나의 트랜지스터 역할을 하게한, 소위 스플릿-게이트(split gate) 구조가 제안되었다. (참조문헌: 미합중국 특허공보 제5,341,342호). 제4도에서 참조부호 76은 P형 기판, 78은 N형 웰, 80은 P형 웰, 81A, 81B는 채널영역, 82는 N+소오스, 84는 N+드레인, 86은 플로팅게이트, 88 (88A, 88B)은 컨트롤게이트, 90은 게이트산화막, 92는 층간유전막, 그리고 94는 산화막을 각각 나타낸다. 이러한 스플릿-게이트 구조에서는, 컨트롤게이트가 셀 활성영역에까지 확장되는 경우, 공정이 복잡해지고 셀 면적이 증가하는 문제점이 생기게 된다.
따라서, 본 발명의 목적은 상술한 종래 방법의 문제점들을 해결할 수 있는 불휘발성 메모리장치의 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은, 반도체기판 상에 활성영역을 정의하기 위한 소자분리막을 형성하는 단계; 상기 반도체기판의 제1도전형 셀 어레이 안에 터널용도의 제1절연체를 형성하는 단계; 상기 제1절연체 상에 플로팅게이트용 제1도전체 및 질화막을 차례로 증착하고 이를 패터닝하는 단계; 상기 패터닝 된 제1도전체의 측벽에 제1스페이서를 형성하는 단계; 사진식각 공정에 의해 상기 제1도전체 일측벽의 제1스페이서를 식각하는 단계; 상기 결과물 상에 제2도전형의 불순물을 이온주입하여 상기 반도체 기판 내에 제1불순물층을 형성하는 단계; 및 열산화 공정에 의하여 상기 제1불순물층 위에 있는 상기 제1절연체를 산화시켜서 확산산화막을 형성하여, 상기 제1도전체의 일측 가장자리가 상기 확산산화막 위에 연장되어 상기 제1도전체의 일측 가장자리에서는 상기 제1도전체의 타측 가장자리에서보다 상기 반도체 기판으로부터 더 이격되도록 하는 단계를 구비하는 것을 특징으로 하는 불휘발성 메모리장치의 제조방법을 제공한다.
상기 제1절연체로서 질화막 또는 산화막 중의 어느 하나를 사용하는 것이 바람직하다.
상기 제1스페이서는 질화막 또는 산화막 중의 어느 하나로 형성하거나, 질화막과 산화막을 적층하여 형성하는 것이 바람직하다.
상기 제2도전형의 불순물로서 비소 또는 인 이온을 사용하는 것이 바람직하다.
상기 제1스페이서를 형성하는 단계 전에, 열산화 공정을 실시 하여 상기 패터닝된 제1도전체의 측벽에 얇은 산화막을 형성하는 단계를 더 구비한다.
또한, 상기 목적을 달성하기 위하여 본 발명은, 반도체기판 상에 활성영역을 정의하기 위한 소자분리막을 형성하는 단계; 상기 반도체기판의 제1도전형 셀 어레이 안에 터널용도의 제1절연체를 형성하는 단계; 상기 제1절연체 상에 플로팅게이트용 제1도전체 및 질화막을 차례로 증착하고 이를 패터닝하는 단계; 상기 패터닝된 제1도전체의 측벽에 제1스페이서를 형성하는 단계; 사진식각 공정에 의해 상기 제1도전체 일측벽의 제1스페이서를 식각하는 단계; 상기 결과물 상에 제2도전형의 제1불순물을 이온주입하여 상기 반도체 기판 내에 제1불순물층을 형성하는 단계; 열산화 공정에 의하여 상기 제1불순물층 위에 있는 상기 제1절연체를 산화시켜서 확산산화막을 형성하여, 상기 제1도전체의 일측 가장자리가 상기 확산산화막 위에 연장되어 상기 제1도전체의 일측 가장자리에서는 상기 제1도전체의 타측 가장자리에서보다 상기 반도체 기판으로부터 더 이격되도록 하는 단계; 상기 제1스페이서 및 질화막을 제거하는 단계; 상기 결과물 상에 제2도전형의 제2불순물을 이온주입하여 상기 제1절연체 아래에 상기 제1도전체와 이격되어 있는 제2불순물층을 형성하는 단계; 상기 패터닝된 제1도전체의 측벽에 제2스페이서를 형성하는 단계; 상기 결과물 상에 제2절연체를 형성하는 단계; 및 상기 제2절연체 상에 제2도전체를 증착하고 이를 패터닝하는 단계를 구비하는 것을 특징으로 하는 불휘발성 메모리장치의 제조방법을 제공한다.
상기 제2도전형의 제2불순물로서 인 이온을 사용하는 것이 바람직하다.
상기 제2절연체는 산화막/질화막/산화막의 적층구조로 형성하는 것이 바람직하다.
상기 제2도전체로서 폴리실리콘 또는 폴리실리콘과 실리사이드가 적층된 폴리사이드를 사용하는 것이 바람직하다.
본 발명은 무콘택 셀 어레이 구조를 기본으로 하면서 터널산화막을 먼저 성장시키고 확산산화막을 형성함으로써 상술한 종래방법의 문제점을 해결할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명하고자 한다.
제5도는 본 발명에 의한 NOR형 플래쉬 메모리소자의 단면도이다. 여기서, 참조부호 100은 P형 웰을 나타내고, 101은 플로팅게이트, 102는 확산산화막, 104는 터널산화막, 110은 제2스페이서, 111은 층간절연막, 그리고 112는 컨트롤게이트를 각각 나타낸다.
제5도를 참조하면, 플로팅게이트(101)의 드레인측 가장자리가 확산산화막(102) 위에 연장되도록하여, 상기 플로팅 게이트(101)의 드레인측 가장자리에서는 확산 산화막(102)에 의하여 상기 플로팅 게이트(101)의 소오스측 가장자리에서보다 더 P형 웰(100)로 부터 이격되도록 함으로써 비대칭적인 소오스/드레인 구조를 형성한다.
특히, 소오스측에는 N-불순물층을 형성하여 소오스측 전하주입(source side charge injection)을 가능케함과 동시에, N-불순물층과 플로팅게이트(101) 사이에 약간의 이격(d)을 두어 과소거 현상을 방지할 수 있다.
제6a도 내지 제6f도는 본 발명에 의한 NOR형 플래쉬 메모리소자의 제조방법을 설명하기 위한 단면도들이다.
제6a도는 터널산화막(104)을 형성하는 단계를 도시한다. P형 반도체기판 또는 P형 웰(100) 상에 통상의 소자분리 공정을 실시하여 활성영역을 패터닝한 후, 셀 어레이 영역에 90-100Å정도의 두께를 갖는 터널산화막(104)을 형성한다. 이어서, 상기 터널산화막(104) 상에 약 1500Å두께의 플로팅게이트용 제1도전체(101), 예컨대 폴리실리콘을 증착한 후, 계속해서 500-1000Å두께의 질화막(105)을 증착한다. 다음에, 사진식각 공정으로 상기 질화막(105) 및 제1도전체(101)를 패터닝한다.
제6b도는 제1스페이서를 형성하는 단계를 도시한다. 상기 결과물 상에 열산화 공정을 실시 하여, 상기 플로팅게이트(101)를 기판(100) 상에서 100-200Å 정도의 두께를 가질 정도로 약간 산화시켜 측벽산화막(106)을 형성한다. 이어서, 상기 결과물 상에 100-200Å두께의 질화막 및 1000~2000Å두께의 CVD산화막을 차례로 증착한 후 에치백하여, 상기 플로팅게이트(101)의 측벽에 측벽산화막(106)/측벽질화막(107)/ CVD 산화막(108)으로 구성된 제1스페이서를 형성한다.
제6c도는 참조하면, 소오스/드레인이 형성될 영역에 사진공정을 진행하여 포토레지스트 패턴(PR)을 형성함으로써 플로팅게이트(101)의 측벽 중 한쪽만 열리게 한 후, 그 부위의 CVD 산화막(108)을 습식식각 공정에 의하여 제거한다. 이어서, 소오스/드레인용 제2도전형의 제1불순물(109), 예컨대 비소 이온을 5E15/cm2의 도즈와 50keV의 에너지로 주입한 후, 상기 포토레지스트 패턴(PR)을 제거한다. 이때, 상기 제2도전형의 제1불순물(109)로 인 이온을 사용할 수 도 있다.
제6d도는 확산산화막(102)을 형성하는 단계를 도시한다. 상기 결과물 상에 열산화 공정을 실시하여, 이온주입된 제2도전형의 제1불순물층 (N+)상에 있는 상기 터널산화막(104)을 산화시켜서 확산산화막(102)을 형성한다. 그 결과, 플로팅게이트(101)에서 CVD 산화막(108)이 없는 부위에서 산화막의 성장이 심하게 이루어져, 플로팅게이트(101)의 한쪽 가장자리가 확산방지층(102) 위에 올라타게 된다. 플로팅게이트(101)의 다른쪽 가장자리는 평탄한 터널산화막(104) 위에 존재하게 된다.
제6e도는 제2도전형의 제2불순물(103)을 이온주입하는 단계를 도시한다. 상기 플로팅게이트(101)의 한쪽 측벽에 남아있는 CVD 산화막(108)을 습식식각 공정으로 제거한 후, 측벽질화막(107)과 플로팅게이트(101) 위의 질화막(105)을 습식식각 공정으로 제거한다. 이때, 플로팅게이트(101)의 일측벽, 즉 소오스측 가장자리와 확산방지층(102)이 만나는 부위의 두께가 상당히 얇게 된다. 이 부위, 즉 플로팅게이트(101)의 가장자리가 평탄한 터널산화막(104) 위에 있는 부위를 통하여 제2도전형의 제2불순물(103), 예컨대 인 이온을 1E13/cm2의 도즈와 30keV의 에너지로 주입하여 상기 플로팅게이트(101)의 소오스측 가장자리 아래에서 상기 터널산화막(104) 아래에 상기 플로팅게이트(101)와 약간 이격되어 있는 N-불순물층을 형성한다. 소오스쪽에 형성되는 상기 N-불순물층은 셀 프로그램 동작시 인접한 셀이 프로그램되는 것을 방지하고 리드동작시 트랜지스터의 동작이 가능할 수 있도록 플로팅게이트(101)와 소오스 간의 이격거리를 최적화하는 역할을 한다.
제6f도는 제2스페이서(110) 및 제2도전체(112)를 형성하는 단계를 도시한다. 상기 결과물 상에 1000-2000Å두께의 CVD 산화막을 증착한 후 이를 이방성 식각하여, 상기 N-불순물층을 포함하여 플로팅게이트(101)의 양 측벽에 제2스페이서(110)를 형성한다. 이어서, 플로팅게이트(101)와 후속공정에서 형성될 컨트롤게이트를 절연시킬 목적으로 상기 결과물 상에 층간절연막(111)을 형성한 후, 그 위에 컨트롤게이트용 제2도전체(112), 예컨대 폴리실리콘 또는 폴리사이드를 증착한다. 다음에, 도시하지는 않았으나, 상기 제2도전체(112)를 패터닝하고 통상적인 플래쉬 메모리소자의 제조공정을 동일하게 진행한다.
따라서, 상술한 바와 같이 본 발명에 의하면, 터널산화막의 형성후 플로팅게이트를 패터닝하고 확산방지층을 형성함으로써, 공핍층의 확대현상을 억제할 수 있으며, 산화막 두께의 증가를 이용하여 비대칭적 소오스/드레인 구조를 만들 수 있다. 또한, 소오스 쪽에 N-불순물층을 형성하여 소오스측 전하주입을 가능케함과 동시에, N-불순물층과 플로팅게이트 사이에 약간의 이격을 두어 과소거 현상을 방지할 수 있다.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

Claims (13)

  1. 반도체기판 상에 활성영역을 정의하기 위한 소자분리막을 형성하는 단계; 상기 반도체기판의 제1도전형 셀 어레이 안에 터널용도의 제1절연체를 형성하는 단계; 상기 제1절연체 상에 플로팅게이트용 제1도전체 및 질화막을 차례로 증착하고 이를 패터닝하는 단계; 상기 패터닝된 제1도전체의 측벽에 제1스페이서를 형성하는 단계; 사진식각 공정에 의해 상기 제1도전체 일측벽의 제1스페이서를 식각하는 단계; 상기 결과물 상에 제2도전형의 불순물을 이온주입하여 상기 반도체기판 내에 제1불순물층을 형성하는 단계; 및 열산화 공정에 의하여 상기 제1불순물층 위에 있는 상기 제1절연체를 산화시켜서 확산산화막을 형성하여, 상기 제1도전체의 일측 가장자리가 상기 확산산화막 위에 연장되어 상기 제1도전체의 일측 가장자리에서는 상기 제1도전체의 타측 가장자리에서보다 상기 반도체기판으로부터 더 이격되도록 하는 단계를 구비하는 것을 특징으로 하는 불휘발성 메모리장치의 제조방법.
  2. 제1항에 있어서, 상기 제1절연체로서 질화막 또는 산화막 중의 어느 하나를 사용하는 것을 특징으로 하는 불휘발성 메모리장치의 제조방법.
  3. 제1항에 있어서, 상기 제1스페이서는 질화막 또는 산화막 중의 어느 하나로 형성하거나, 질화막과 산화막을 적층하여 형성하는 것을 특징으로 하는 불휘발성 메모리장치의 제조방법.
  4. 제1항에 있어서, 상기 제2도전형의 불순물로서 비소 또는 인 이온을 사용하는 것을 특징으로 하는 불휘발성 메모리장치의 제조 방법.
  5. 제1항에 있어서, 상기 제1스페이서를 형성하는 단계 전에, 열산화 공정을 실시하여 상기 패터닝된 제1도전체의 측벽에 얇은 산화막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 불휘발성 메모리장치의 제조방법.
  6. 반도체기판 상에 활성영역을 정의하기 위한 소자분리막을 형성하는 단계; 상기 반도체기판의 제1도전형 셀 어레이 안에 터널용도의 제1절연체를 형성하는 단계; 상기 제1절연체 상에 플로팅게이트용 제1도전체 및 질화막을 차례로 증착하고 이를 패터닝하는 단계; 상기 패터닝된 제1도전체의 측벽에 제1스페이서를 형성하는 단계; 사진식각 공정에 의해 상기 제1도전체 일측벽의 제1스페이서를 식각하는 단계; 상기 결과물 상에 제2도전형의 제1불순물을 이온주입하여 상기 반도체 기판 내에 제1불순물층을 형성하는 단계; 열산화 공정에 의하여 상기 제1불순물층 위에 있는 상기 제1절연체를 산화시켜서 확산산화막을 형성하여, 상기 제1도전체의 일측 가장자리가 상기 확산산화막 위에 연장되어 상기 제1도전체의 일측 가장자리에서는 상기 제1도전체의 타측 가장자리에서보다 상기 반도체 기판으로부터 더 이격되도록 하는 단계; 상기 제1스페이서 및 질화막을 제거하는 단계; 상기 결과물 상에 제2도전형의 제2불순물을 이온주입하여 상기 제1절연체 아래에 상기 제1도전체와 이격되어 있는 제2불순물층을 형성하는 단계; 상기 패터닝된 제1도전체의 측벽에 제2스페이서를 형성하는 단계; 상기 결과물 상에 제2절연체를 형성하는 단계; 및 상기 제2절연체 상에 제2도전체를 증착하고 이를 패터닝하는 단계를 구비하는 것을 특징으로하는 불휘발성 메모리장치의 제조방법.
  7. 제6항에 있어서, 상기 제 제1절연체로서 질화막 또는 산화막 중의 어느 하나를 사용하는 것을 특징으로 하는 불휘발성 메모리장치의 제조방법.
  8. 제6항에 있어서, 상기 제1스페이서는 질화막 또는 산화막 중의 어느 하나로 형성하거나,질화막과 산화막을 적층하여 형성하는 것을 특징으로 하는 불휘발성 메모리장치의 제조방법.
  9. 제6항에 있어서,상기 제2도전형의 제1불순물로서 비소 또는 인 이온을 사용하는 것을 특징으로 하는 불휘발성 메모리장치의 제조방법.
  10. 제6항에 있어서, 상기 제2도전형의 제2불순물로서 인 이온을 사용하는 것을 특징으로 하는 불휘발성 메모리장치의 제조방법.
  11. 제 6항에 있어서, 상기 제1스페이서를 형성하는 단계 전에, 열산화 공정을 실시하여 상기 패터닝된 제1도전체의 측벽에 얇은 산화막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 불휘발성 메모리장치의 제조방법.
  12. 제6항에 있어서, 상기 제2절연체를 산화막/질화막/산화막의 적층구조로 형성하는 것을 특징으로 하는 불휘발성 메모리장치의 제조방법.
  13. 제6항에 있어서, 상기 제2도전체로서 폴리실리콘 또는 폴리실리콘과 실리사이드가 적층된 폴리사이드를 사용하는 것을 특징으로 하는 불휘발성 메모리장치의 제조방법.
KR1019950040850A 1995-11-11 1995-11-11 불휘발성 메모리장치의 제조방법 KR0176167B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950040850A KR0176167B1 (ko) 1995-11-11 1995-11-11 불휘발성 메모리장치의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950040850A KR0176167B1 (ko) 1995-11-11 1995-11-11 불휘발성 메모리장치의 제조방법

Publications (2)

Publication Number Publication Date
KR970030853A KR970030853A (ko) 1997-06-26
KR0176167B1 true KR0176167B1 (ko) 1999-03-20

Family

ID=19433772

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950040850A KR0176167B1 (ko) 1995-11-11 1995-11-11 불휘발성 메모리장치의 제조방법

Country Status (1)

Country Link
KR (1) KR0176167B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100763102B1 (ko) * 2005-09-30 2007-10-04 주식회사 하이닉스반도체 반도체 소자의 제조 방법

Also Published As

Publication number Publication date
KR970030853A (ko) 1997-06-26

Similar Documents

Publication Publication Date Title
US5783457A (en) Method of making a flash memory cell having an asymmetric source and drain pocket structure
US5482881A (en) Method of making flash EEPROM memory with reduced column leakage current
JP2670219B2 (ja) 不揮発性半導体メモリ装置の製造方法
JP4109460B2 (ja) 不揮発性半導体メモリ装置及びその製造方法
US5284785A (en) Diffusionless source/drain conductor electrically-erasable, electrically-programmable read-only memory and methods for making and using the same
US6252276B1 (en) Non-volatile semiconductor memory device including assymetrically nitrogen doped gate oxide
US6287917B1 (en) Process for fabricating an MNOS flash memory device
JPH0786530A (ja) 交替的金属／ソース仮想接地フラッシュｅｐｒｏｍセルアレイ
KR20030019917A (ko) 메모리 셀, 메모리 셀 장치 및 그 제조 방법
JP2010192895A (ja) 不揮発性メモリセル及びその製造方法
KR0155859B1 (ko) 플래쉬 메모리장치 및 그 제조방법
US5264718A (en) EEPROM cell array with tight erase distribution
US5972753A (en) Method of self-align cell edge implant to reduce leakage current and improve program speed in split-gate flash
US6093607A (en) Method of forming sharp beak of poly by oxygen/fluorine implant to improve erase speed for split-gate flash
JP2641844B2 (ja) Ｅｅｐｒｏｍフラッシュメモリセル、メモリデバイスおよびこれらの製造方法
US6555869B2 (en) Non-volatile memory device and method of manufacturing the same
US4713142A (en) Method for fabricating EPROM array
US5394002A (en) Erasable programmable memory
US6025229A (en) Method of fabricating split-gate source side injection flash memory array
US20040121545A1 (en) Method to fabricate a square word line poly spacer
KR20050005304A (ko) 이이피롬 소자 및 그 제조방법
JPH0982820A (ja) 半導体記憶装置及びその製造方法
KR0176167B1 (ko) 불휘발성 메모리장치의 제조방법
US6376341B1 (en) Optimization of thermal cycle for the formation of pocket implants
KR0183855B1 (ko) 플래쉬 메모리 장치 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20051007

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee