JP2001007248A - パッケージ基板 - Google Patents
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】
【課題】 ＩＣチップと外部基板の熱膨張差により故障
の発生しないパッケージ基板を提供する。 【解決手段】 シリコンから成り熱膨張率の小さなＩＣ
チップ７０を、熱膨張率の小さなセラミック板１０側に
取り付け、樹脂から成り熱膨張率の大きなドータボード
８０を、熱膨張率の大きな層間樹脂絶縁層４０、１４０
側に取り付ける。このため、熱膨張差に起因するクラッ
ク等の発生を防げる。
の発生しないパッケージ基板を提供する。 【解決手段】 シリコンから成り熱膨張率の小さなＩＣ
チップ７０を、熱膨張率の小さなセラミック板１０側に
取り付け、樹脂から成り熱膨張率の大きなドータボード
８０を、熱膨張率の大きな層間樹脂絶縁層４０、１４０
側に取り付ける。このため、熱膨張差に起因するクラッ
ク等の発生を防げる。
Description
【０００１】
【発明の属する技術分野】ＩＣチップなどの電子部品を
載置するパッケージ基板に関し、特にセラミック板上
に、層間樹脂絶縁層及び配線層をビルドアップしてなる
パッケージ基板に関するのもである。
載置するパッケージ基板に関し、特にセラミック板上
に、層間樹脂絶縁層及び配線層をビルドアップしてなる
パッケージ基板に関するのもである。
【０００２】
【従来の技術】パッケージ基板として、セラミック板上
に、層間樹脂絶縁層及び配線層をビルドアップしてなる
多層配線板が知られている。かかる多層配線板では、図
８に示すようにスルーホール２１２を配設して成るセラ
ミック板２１０の上に、層間樹脂絶縁層２４０，３４０
を配設してある。該層間樹脂絶縁層２４０には、ビア２
４６及び導体回路２４８が形成され、層間樹脂絶縁層３
４０には、ビア３４６が形成されている。当該多層配線
板では、セラミック板２１０側にバンプ２６６を介して
ドーターボード２８０が接続され、層間樹脂絶縁層３４
０側にバンプ２６６を介してＩＣチップ２７０が接続さ
れている。
に、層間樹脂絶縁層及び配線層をビルドアップしてなる
多層配線板が知られている。かかる多層配線板では、図
８に示すようにスルーホール２１２を配設して成るセラ
ミック板２１０の上に、層間樹脂絶縁層２４０，３４０
を配設してある。該層間樹脂絶縁層２４０には、ビア２
４６及び導体回路２４８が形成され、層間樹脂絶縁層３
４０には、ビア３４６が形成されている。当該多層配線
板では、セラミック板２１０側にバンプ２６６を介して
ドーターボード２８０が接続され、層間樹脂絶縁層３４
０側にバンプ２６６を介してＩＣチップ２７０が接続さ
れている。
【０００３】
【発明が解決しようとする課題】パッケージ基板は、Ｉ
Ｃチップと外部基板とを接続させると共に両者間の熱膨
張差を吸収するために配設されている。しかしながら、
上述した構成のパッケージ基板において、ＩＣチップ２
７０とドータボードとの間の熱膨張差により、ビア２４
８、３４８、導体回路２４８、層間樹脂絶縁層２４０，
３４０等にクラックが発生して、内部断線を生じること
があった。
Ｃチップと外部基板とを接続させると共に両者間の熱膨
張差を吸収するために配設されている。しかしながら、
上述した構成のパッケージ基板において、ＩＣチップ２
７０とドータボードとの間の熱膨張差により、ビア２４
８、３４８、導体回路２４８、層間樹脂絶縁層２４０，
３４０等にクラックが発生して、内部断線を生じること
があった。
【０００４】本発明は上述した課題を解決するためなさ
れたものであり、その目的とするところは、ＩＣチップ
と外部基板の熱膨張差により故障の発生しないパッケー
ジ基板を提供することにある。
れたものであり、その目的とするところは、ＩＣチップ
と外部基板の熱膨張差により故障の発生しないパッケー
ジ基板を提供することにある。
【０００５】
【課題を解決するための手段】上述した課題を解決する
ため、請求項１のパッケージ基板では、セラミック板上
に、層間樹脂絶縁層及び配線層をビルドアップしてなる
パッケージ基板であって、前記セラミック板上にＩＣチ
ップへの接続用のバンプを配設し、前記層間樹脂絶縁層
上の配線層に外部基板への接続用のバンプ又はピンを配
設したことを技術的特徴とする。
ため、請求項１のパッケージ基板では、セラミック板上
に、層間樹脂絶縁層及び配線層をビルドアップしてなる
パッケージ基板であって、前記セラミック板上にＩＣチ
ップへの接続用のバンプを配設し、前記層間樹脂絶縁層
上の配線層に外部基板への接続用のバンプ又はピンを配
設したことを技術的特徴とする。
【０００６】請求項２では、請求項１において、前記セ
ラミック板に形成した通孔に、銅めっきを充填してなる
スルーホールを配設したことを技術的特徴とする。
ラミック板に形成した通孔に、銅めっきを充填してなる
スルーホールを配設したことを技術的特徴とする。
【０００７】本発明者が研究したところ、上述したＩＣ
チップと外部基板の熱膨張差によるクラックは、シリコ
ンから成り熱膨張率の小さなＩＣチップを、熱膨張率の
大きな層間樹脂絶縁層上に取り付け、樹脂から成り熱膨
張率の大きな外部基板を、熱膨張率の小さなセラミック
板側に取り付けていることに起因することを発見した。
チップと外部基板の熱膨張差によるクラックは、シリコ
ンから成り熱膨張率の小さなＩＣチップを、熱膨張率の
大きな層間樹脂絶縁層上に取り付け、樹脂から成り熱膨
張率の大きな外部基板を、熱膨張率の小さなセラミック
板側に取り付けていることに起因することを発見した。
【０００８】このため、請求項１では、熱膨張率の小さ
なＩＣチップを、熱膨張率の小さなセラミック板側に取
り付け、樹脂から成り熱膨張率の大きな外部基板を、熱
膨張率の大きな層間樹脂絶縁層上に取り付け、熱膨張率
差に起因するクラック等の発生を防ぐ。また、平坦なセ
ラミック板上にファインピッチなＩＣチップのパッドを
取り付けるため、接続信頼性を高めることができる。更
に、熱伝導性、耐熱性の高いセラミック板側をＩＣチッ
プに取り付けるため、ＩＣチップを効率的に冷却できる
と共に、高熱時の信頼性を高めることが可能となる。
なＩＣチップを、熱膨張率の小さなセラミック板側に取
り付け、樹脂から成り熱膨張率の大きな外部基板を、熱
膨張率の大きな層間樹脂絶縁層上に取り付け、熱膨張率
差に起因するクラック等の発生を防ぐ。また、平坦なセ
ラミック板上にファインピッチなＩＣチップのパッドを
取り付けるため、接続信頼性を高めることができる。更
に、熱伝導性、耐熱性の高いセラミック板側をＩＣチッ
プに取り付けるため、ＩＣチップを効率的に冷却できる
と共に、高熱時の信頼性を高めることが可能となる。
【０００９】請求項２では、セラミック板に形成した通
孔に、銅めっきを充填してスルーホールを形成するた
め、メタライズインクを焼成して成るスルーホールと比
較して、配線抵抗を低減することができる。
孔に、銅めっきを充填してスルーホールを形成するた
め、メタライズインクを焼成して成るスルーホールと比
較して、配線抵抗を低減することができる。
【００１０】
【発明の実施の形態】以下、本発明の実施形態について
図を参照して説明する。先ず、本発明の第１実施形態に
係るパッケージ基板の構成について、断面図を示す図
４、図５を参照して説明する。図４に示すようにパッケ
ージ基板１００は、セラミック板１０と、ビルドアップ
層を構成する層間樹脂絶縁層４０、１４０とからなる。
セラミック板１０には、スルーホール１２が形成され
て、該スルーホール１２には、図５に示すようにＩＣチ
ップ７０のパッド７２への接続用のバンプ６６が形成さ
れている。一方、層間樹脂絶縁層４０には、バイアホー
ル４６及び導体回路４８が形成され、層間樹脂絶縁層１
４０には、導体回路４８へ接続されたバイアホール１４
６が形成されている。該バイアホール１４６には、図５
に示すようにドータボード８０のパッド８２への接続用
のバンプ６６が配設されている。
図を参照して説明する。先ず、本発明の第１実施形態に
係るパッケージ基板の構成について、断面図を示す図
４、図５を参照して説明する。図４に示すようにパッケ
ージ基板１００は、セラミック板１０と、ビルドアップ
層を構成する層間樹脂絶縁層４０、１４０とからなる。
セラミック板１０には、スルーホール１２が形成され
て、該スルーホール１２には、図５に示すようにＩＣチ
ップ７０のパッド７２への接続用のバンプ６６が形成さ
れている。一方、層間樹脂絶縁層４０には、バイアホー
ル４６及び導体回路４８が形成され、層間樹脂絶縁層１
４０には、導体回路４８へ接続されたバイアホール１４
６が形成されている。該バイアホール１４６には、図５
に示すようにドータボード８０のパッド８２への接続用
のバンプ６６が配設されている。
【００１１】図５で示すドータボード８０のパッド８２
は、バンプ６６−バイアホール１４６−導体回路４８−
バイアホール４６−配線２２−配線１６−スルーホール
１２−バンプ６６を介して、ＩＣチップ７０のパッド７
２へ接続されている。
は、バンプ６６−バイアホール１４６−導体回路４８−
バイアホール４６−配線２２−配線１６−スルーホール
１２−バンプ６６を介して、ＩＣチップ７０のパッド７
２へ接続されている。
【００１２】本実施形態のパッケージ基板１００では、
シリコンから成り熱膨張率の小さなＩＣチップ７０を、
熱膨張率の小さなセラミック板１０側に取り付け、樹脂
から成り熱膨張率の大きなドータボード８０を、熱膨張
率の大きな層間樹脂絶縁層４０、１４０側に取り付け
る。このため、熱膨張差に起因するクラック等の発生を
防げる。
シリコンから成り熱膨張率の小さなＩＣチップ７０を、
熱膨張率の小さなセラミック板１０側に取り付け、樹脂
から成り熱膨張率の大きなドータボード８０を、熱膨張
率の大きな層間樹脂絶縁層４０、１４０側に取り付け
る。このため、熱膨張差に起因するクラック等の発生を
防げる。
【００１３】また、平坦なセラミック板上にファインピ
ッチなＩＣチップのパッド７２を取り付けるため、接続
信頼性を高めることができる。即ち、ＩＣチップ７０側
のパッド７２は、数十μｍのピッチであるのに対して、
ドータボード８０側のパッド８２は、数百μｍのピッチ
である。図８を参照して上述した従来技術のパッケージ
基板では、凹凸の有る層間樹脂絶縁層３４０側にファイ
ンピッチなＩＣチップ側のパッドを取り付けていたのに
対して、本実施形態では、凹凸のないセラミック板１０
側のバンプ６６をＩＣチップ７０に取り付けるため、信
頼性を高めることができる。
ッチなＩＣチップのパッド７２を取り付けるため、接続
信頼性を高めることができる。即ち、ＩＣチップ７０側
のパッド７２は、数十μｍのピッチであるのに対して、
ドータボード８０側のパッド８２は、数百μｍのピッチ
である。図８を参照して上述した従来技術のパッケージ
基板では、凹凸の有る層間樹脂絶縁層３４０側にファイ
ンピッチなＩＣチップ側のパッドを取り付けていたのに
対して、本実施形態では、凹凸のないセラミック板１０
側のバンプ６６をＩＣチップ７０に取り付けるため、信
頼性を高めることができる。
【００１４】更に、熱伝導性、耐熱性の高いセラミック
板１０側をＩＣチップ７０に取り付けるため、ＩＣチッ
プを効率的に冷却できると共に、樹脂の熱溶解が無くな
り、高熱時の信頼性を高めることが可能となる。
板１０側をＩＣチップ７０に取り付けるため、ＩＣチッ
プを効率的に冷却できると共に、樹脂の熱溶解が無くな
り、高熱時の信頼性を高めることが可能となる。
【００１５】ひき続き、図４を参照して上述したパッケ
ージ基板の製造方法について、図１〜図３を参照して説
明する。 (1) アルミナ−ホウケイ酸鉛ガラス粉末を周知の方法
で、２００〜１０００μｍのグリーンシート１０αにす
る。そして、該グリーンシート１０αにスルーホール形
成用の通孔１０ａを穿設する（図１に示す工程
（Ａ））。
ージ基板の製造方法について、図１〜図３を参照して説
明する。 (1) アルミナ−ホウケイ酸鉛ガラス粉末を周知の方法
で、２００〜１０００μｍのグリーンシート１０αにす
る。そして、該グリーンシート１０αにスルーホール形
成用の通孔１０ａを穿設する（図１に示す工程
（Ａ））。
【００１６】(2)グリーンシート１０αの通孔１０ａ
に、Ａgペースト１２αを充填する（工程（Ｂ））。
に、Ａgペースト１２αを充填する（工程（Ｂ））。
【００１７】(3)グリーンシート１０αを空気中におい
て９５０℃で３０分間焼成し、スルーホール１２を備え
るセラミック板１０を形成する（工程（Ｃ））。なお、
焼成後、セラミック板１０のＩＣチップを載置する側の
表面を研磨して平坦にすることもできる。
て９５０℃で３０分間焼成し、スルーホール１２を備え
るセラミック板１０を形成する（工程（Ｃ））。なお、
焼成後、セラミック板１０のＩＣチップを載置する側の
表面を研磨して平坦にすることもできる。
【００１８】(4)次に、セラミック板１０の下面に絶縁
樹脂４０αを塗布する（図２に示す工程（Ｇ））。絶縁
樹脂としては、エポキシ、ＢＴ、ポリイミド、オレフィ
ン等の熱硬化性樹脂、又は、熱硬化性樹脂と熱可塑性樹
脂との混合物を用いることができる。また、樹脂を塗布
する代わりに、樹脂フィルムを貼り付けることも可能で
ある。
樹脂４０αを塗布する（図２に示す工程（Ｇ））。絶縁
樹脂としては、エポキシ、ＢＴ、ポリイミド、オレフィ
ン等の熱硬化性樹脂、又は、熱硬化性樹脂と熱可塑性樹
脂との混合物を用いることができる。また、樹脂を塗布
する代わりに、樹脂フィルムを貼り付けることも可能で
ある。
【００１９】(5)絶縁樹脂４０αを加熱して硬化させ層
間樹脂絶縁層４０とした後、ＣＯ2レーザ、ＹＡＧレー
ザ、エキシマレーザ又はＵＶレーザにより、層間樹脂絶
縁層４０に、スルーホール１２へ至る開口径１００〜２
５０μｍの非貫通孔４０ａを形成する（工程（Ｅ））。
間樹脂絶縁層４０とした後、ＣＯ2レーザ、ＹＡＧレー
ザ、エキシマレーザ又はＵＶレーザにより、層間樹脂絶
縁層４０に、スルーホール１２へ至る開口径１００〜２
５０μｍの非貫通孔４０ａを形成する（工程（Ｅ））。
【００２０】(6)デスミヤ処理を施した後、パラジウム
触媒を付与し、無電解めっき液へ浸漬して、層間樹脂絶
縁層４０の表面に均一に厚さ１５μｍの無電解めっき膜
４２を析出させる（図２に示す工程（Ｆ））。ここで
は、無電解めっきを用いているが、スパッタにより銅、
ニッケル等の金属膜を形成することも可能である。スパ
ッタはコスト的には不利であるが、樹脂との密着性を改
善できる利点がある。
触媒を付与し、無電解めっき液へ浸漬して、層間樹脂絶
縁層４０の表面に均一に厚さ１５μｍの無電解めっき膜
４２を析出させる（図２に示す工程（Ｆ））。ここで
は、無電解めっきを用いているが、スパッタにより銅、
ニッケル等の金属膜を形成することも可能である。スパ
ッタはコスト的には不利であるが、樹脂との密着性を改
善できる利点がある。
【００２１】(7)引き続き、無電解めっき膜４２の表面
に感光性ドライフィルムを張り付け、マスクを載置し
て、露光・現像処理し、厚さ15μｍのめっきレジストレ
ジスト４３を形成する（工程（Ｇ））。そして、セラミ
ック板１０を無電解めっき液に浸漬し、無電解めっき膜
４２を介して電流を流してレジスト４３の非形成部に電
解めっき４４を形成する（工程（Ｈ））。
に感光性ドライフィルムを張り付け、マスクを載置し
て、露光・現像処理し、厚さ15μｍのめっきレジストレ
ジスト４３を形成する（工程（Ｇ））。そして、セラミ
ック板１０を無電解めっき液に浸漬し、無電解めっき膜
４２を介して電流を流してレジスト４３の非形成部に電
解めっき４４を形成する（工程（Ｈ））。
【００２２】(8)そして、レジスト４３を５％KOH で剥
離除去した後、硫酸と過酸化水素混合液でエッチング
し、めっきレジスト下の無電解めっき膜４２を溶解除去
し、無電解めっき４２及び電解銅めっき４４からなる厚
さ１８μｍ（１０〜３０μｍ）の導体回路４８及びバイ
アホール４６を得る（図３に示す工程（Ｉ））。
離除去した後、硫酸と過酸化水素混合液でエッチング
し、めっきレジスト下の無電解めっき膜４２を溶解除去
し、無電解めっき４２及び電解銅めっき４４からなる厚
さ１８μｍ（１０〜３０μｍ）の導体回路４８及びバイ
アホール４６を得る（図３に示す工程（Ｉ））。
【００２３】更に、クロム酸に３分間浸漬して、導体回
路４８間の層間樹脂絶縁層４０の表面を１μｍエッチン
グ処理し、表面のパラジウム触媒を除去する。更に、第
２銅錯体と有機酸とを含有するエッチング液により、導
体回路４８及びバイアホール４６の表面に粗化面（図示
せず）を形成し、さらにその表面にSn置換を行う。
路４８間の層間樹脂絶縁層４０の表面を１μｍエッチン
グ処理し、表面のパラジウム触媒を除去する。更に、第
２銅錯体と有機酸とを含有するエッチング液により、導
体回路４８及びバイアホール４６の表面に粗化面（図示
せず）を形成し、さらにその表面にSn置換を行う。
【００２４】(9)上述した(4)〜(8)の処理を繰り返し、
層間樹脂絶縁層１４０及びバイアホール１４６を形成す
る（図３に示す工程（Ｊ））。
層間樹脂絶縁層１４０及びバイアホール１４６を形成す
る（図３に示す工程（Ｊ））。
【００２５】上述したパッケージ基板にはんだバンプを
形成する。基板の両面に、ソルダーレジスト組成物を20
μｍの厚さで塗布し、乾燥処理を行った後、円パターン
（マスクパターン）が描画された厚さ５mmのフォトマス
クフィルム（図示せず）を密着させて載置し、紫外線で
露光し、現像処理する。そしてさらに、加熱処理し、は
んだパッド部分（バイアホールとそのランド部分を含
む）の開口６０ａを有するソルダーレジスト層（厚み20
μｍ）６０を形成する（工程（Ｋ））。
形成する。基板の両面に、ソルダーレジスト組成物を20
μｍの厚さで塗布し、乾燥処理を行った後、円パターン
（マスクパターン）が描画された厚さ５mmのフォトマス
クフィルム（図示せず）を密着させて載置し、紫外線で
露光し、現像処理する。そしてさらに、加熱処理し、は
んだパッド部分（バイアホールとそのランド部分を含
む）の開口６０ａを有するソルダーレジスト層（厚み20
μｍ）６０を形成する（工程（Ｋ））。
【００２６】その後、塩化ニッケル2.3 ×10−１ｍｏｌ
／ｌ、次亜リン酸ナトリウム2.8 ×10−１ｍｏｌ／ｌ、
クエン酸ナトリウム1.6 ×10−１ｍｏｌ／ｌ、からなる
ｐＨ＝４．５の無電解ニッケルめっき液に、20分間浸漬
して、開口部６０ａに厚さ５μｍのニッケルめっき層６
２を形成する。さらに、その基板を、シアン化金カリウ
ム7.6 ×10−３ｍｏｌ／ｌ、塩化アンモニウム1.9 ×10
−１ｍｏｌ／ｌ、クエン酸ナトリウム1.2 ×10−１ｍｏ
ｌ／ｌ、次亜リン酸ナトリウム1.7 ×10−１ｍｏｌ／ｌ
からなる無電解金めっき液に80℃の条件で７．５分間浸
漬して、ニッケルめっき層６２上に厚さ0.03μｍの金め
っき層６４を形成する（工程（Ｌ））。
／ｌ、次亜リン酸ナトリウム2.8 ×10−１ｍｏｌ／ｌ、
クエン酸ナトリウム1.6 ×10−１ｍｏｌ／ｌ、からなる
ｐＨ＝４．５の無電解ニッケルめっき液に、20分間浸漬
して、開口部６０ａに厚さ５μｍのニッケルめっき層６
２を形成する。さらに、その基板を、シアン化金カリウ
ム7.6 ×10−３ｍｏｌ／ｌ、塩化アンモニウム1.9 ×10
−１ｍｏｌ／ｌ、クエン酸ナトリウム1.2 ×10−１ｍｏ
ｌ／ｌ、次亜リン酸ナトリウム1.7 ×10−１ｍｏｌ／ｌ
からなる無電解金めっき液に80℃の条件で７．５分間浸
漬して、ニッケルめっき層６２上に厚さ0.03μｍの金め
っき層６４を形成する（工程（Ｌ））。
【００２７】そして、ソルダーレジスト層６０の開口部
６０ａに、半田ペーストを充填する（図示せず）。その
後、開口部６２に充填された半田を 200℃でリフローす
ることにより、半田バンプ（半田体）６６を形成する
（図４参照）。
６０ａに、半田ペーストを充填する（図示せず）。その
後、開口部６２に充填された半田を 200℃でリフローす
ることにより、半田バンプ（半田体）６６を形成する
（図４参照）。
【００２８】次に、該パッケージ基板へのＩＣチップの
載置及び、ドータボードへの取り付けについて、図５を
参照して説明する。完成したパッケージ基板１００の半
田バンプ６６にＩＣチップ７０の半田パッド７２が対応
するように、ＩＣチップ７０を載置し、リフローを行う
ことで、ＩＣチップ７０の取り付けを行う。同様に、パ
ッケージ基板１００の半田バンプ６６にドータボード８
０のパッド８２をリフローすることで、ドータボード８
０へパッケージ基板１００を取り付ける。
載置及び、ドータボードへの取り付けについて、図５を
参照して説明する。完成したパッケージ基板１００の半
田バンプ６６にＩＣチップ７０の半田パッド７２が対応
するように、ＩＣチップ７０を載置し、リフローを行う
ことで、ＩＣチップ７０の取り付けを行う。同様に、パ
ッケージ基板１００の半田バンプ６６にドータボード８
０のパッド８２をリフローすることで、ドータボード８
０へパッケージ基板１００を取り付ける。
【００２９】引き続き、本発明の第２実施形態に係るパ
ッケージ基板について、図６を参照して説明する。第２
実施形態のパッケージ基板は、上述した第１実施形態と
ほぼ同様である。但し、この第２実施形態のパッケージ
基板では、ドータボード側に導電性ピン１６６が配設さ
れ、該導電性ピン１６６を介してドータボードとの接続
を取るように形成されている。図６では、導電性ピン１
６６は、突起物のあるＴ型であるが、一般に使用されて
いるＴ型ピンを用いてもよい。材質は４２アロイなどの
合金がよい。
ッケージ基板について、図６を参照して説明する。第２
実施形態のパッケージ基板は、上述した第１実施形態と
ほぼ同様である。但し、この第２実施形態のパッケージ
基板では、ドータボード側に導電性ピン１６６が配設さ
れ、該導電性ピン１６６を介してドータボードとの接続
を取るように形成されている。図６では、導電性ピン１
６６は、突起物のあるＴ型であるが、一般に使用されて
いるＴ型ピンを用いてもよい。材質は４２アロイなどの
合金がよい。
【００３０】また、上述した第１実施形態では、セラミ
ック板１０のスルーホール１２をＡｇメタライズインク
を焼成することで形成した。これに対して、第２実施形
態では、スルーホール１２を銅めっきにより形成してあ
る。
ック板１０のスルーホール１２をＡｇメタライズインク
を焼成することで形成した。これに対して、第２実施形
態では、スルーホール１２を銅めっきにより形成してあ
る。
【００３１】この第２実施形態に係るパッケージ基板の
製造工程について、図７を参照して説明する。先ず、２
００〜１０００μｍのグリーンシート１０αに通孔１０
ａを穿設し、下面にＡgペースト１１αを印刷する（図
７に示す工程（Ａ））。ここでは、にＡgペーストを用
いているが、Ｗなどのペーストを用いることもできる。
グリーンシート１０αを空気中において９５０℃で３０
分間焼成し、下面に導電層１１を備えるセラミック板１
０を形成する（工程（Ｂ））。そして、電解めっき溶液
中で、該導電層１１を介して電流を流し、通孔１０ａ内
に銅めっき１３を充填する（工程（Ｃ））。最後に、導
電層１１を研磨により削除し、銅めっきからなるスルー
ホール１２を備えるセラミック板１０を形成する。以降
の工程は、上記第１実施形態と同様であるため、説明を
省略する。
製造工程について、図７を参照して説明する。先ず、２
００〜１０００μｍのグリーンシート１０αに通孔１０
ａを穿設し、下面にＡgペースト１１αを印刷する（図
７に示す工程（Ａ））。ここでは、にＡgペーストを用
いているが、Ｗなどのペーストを用いることもできる。
グリーンシート１０αを空気中において９５０℃で３０
分間焼成し、下面に導電層１１を備えるセラミック板１
０を形成する（工程（Ｂ））。そして、電解めっき溶液
中で、該導電層１１を介して電流を流し、通孔１０ａ内
に銅めっき１３を充填する（工程（Ｃ））。最後に、導
電層１１を研磨により削除し、銅めっきからなるスルー
ホール１２を備えるセラミック板１０を形成する。以降
の工程は、上記第１実施形態と同様であるため、説明を
省略する。
【００３２】この第２実施形態のセラミック体１０を用
いるパッケージ基板は、スルーホールの抵抗が第１実施
形態とパッケージ基板と比較して低いため、配線抵抗を
下げるれると共に、配線を全て銅で形成できるので、導
電率の異なる界面で発生する信号の反射等を低減するこ
とが可能となる。
いるパッケージ基板は、スルーホールの抵抗が第１実施
形態とパッケージ基板と比較して低いため、配線抵抗を
下げるれると共に、配線を全て銅で形成できるので、導
電率の異なる界面で発生する信号の反射等を低減するこ
とが可能となる。
【００３３】
【発明の効果】本発明の構造のパッケージ基板により、
熱膨張係数が整合されるために、層間樹脂絶縁層でのク
ラックが生じ難い。故に、信頼性が向上される。また、
セラミック基板上にＩＣチップが配置されているので、
ＩＣチップから放出される熱もセラミック基板からも拡
散されるので、セラミック基板と樹脂層との界面付近で
のクラックや剥離も防止される。
熱膨張係数が整合されるために、層間樹脂絶縁層でのク
ラックが生じ難い。故に、信頼性が向上される。また、
セラミック基板上にＩＣチップが配置されているので、
ＩＣチップから放出される熱もセラミック基板からも拡
散されるので、セラミック基板と樹脂層との界面付近で
のクラックや剥離も防止される。
【図１】本発明の第１実施形態に係るパッケージ基板の
製造工程図である。
製造工程図である。
【図２】本発明の第１実施形態に係るパッケージ基板の
製造工程図である。
製造工程図である。
【図３】本発明の第１実施形態に係るパッケージ基板の
製造工程図である。
製造工程図である。
【図４】本発明の第１実施形態に係るパッケージ基板の
断面図である。
断面図である。
【図５】本発明の第１実施形態に係るパッケージ基板の
断面図である。
断面図である。
【図６】本発明の第２実施形態に係るパッケージ基板の
断面図である。
断面図である。
【図７】本発明の第２実施形態に係るパッケージ基板の
製造工程図である。
製造工程図である。
【図８】従来技術に係るパッケージ基板の断面図であ
る。
る。
１０ セラミック板 １０ａ 通孔 １２ スルーホール ２２ 配線 ４０ 層間樹脂絶縁層 ４０ａ 非貫通孔 ４２ 無電解めっき膜 ４３ レジスト ４４ 電解めっき ４６ バイアホール ４８ 導体回路 ６０ ソルダーレジスト ６０ａ 開口部 ６２ ニッケルめっき膜 ６４ 金めっき膜 ６６ 半田バンプ ７０ ＩＣチップ ７２ パッド ８０ ドータボード ８２ パッド １４０ 樹脂層 １４６ バイアホール １６６ 導電性ピン
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5E346 AA02 AA12 AA25 AA26 AA41 AA43 BB01 BB16 BB20 CC08 DD02 DD03 DD22 DD33 DD47 EE31 EE33 FF02 FF12 FF45 GG15 GG17 GG22 GG28 HH07 HH11
Claims (2)
- 【請求項１】 セラミック板上に、層間樹脂絶縁層及び
配線層をビルドアップしてなるパッケージ基板であっ
て、 前記セラミック板上にＩＣチップへの接続用のバンプを
配設し、 前記層間樹脂絶縁層上の配線層に外部基板への接続用の
バンプ又はピンを配設したことを特徴とするパッケージ
基板。 - 【請求項２】 前記セラミック板に形成した通孔に、銅
めっきを充填してなるスルーホールを配設したことを特
徴とする請求項１のパッケージ基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17924999A JP4043146B2 (ja) | 1999-06-25 | 1999-06-25 | パッケージ基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17924999A JP4043146B2 (ja) | 1999-06-25 | 1999-06-25 | パッケージ基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001007248A true JP2001007248A (ja) | 2001-01-12 |
| JP4043146B2 JP4043146B2 (ja) | 2008-02-06 |
Family
ID=16062553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17924999A Expired - Lifetime JP4043146B2 (ja) | 1999-06-25 | 1999-06-25 | パッケージ基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4043146B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6905951B2 (en) | 2002-02-22 | 2005-06-14 | Fujitsu Limited | Method of forming a device substrate and semiconductor package including a pyramid contact |
| WO2005114729A1 (ja) * | 2004-05-21 | 2005-12-01 | Nec Corporation | 半導体装置及び配線基板 |
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| JP2017152870A (ja) * | 2016-02-23 | 2017-08-31 | 太陽誘電株式会社 | 弾性波デバイス |
| US10181447B2 (en) | 2017-04-21 | 2019-01-15 | Invensas Corporation | 3D-interconnect |
| US10748840B2 (en) | 2008-05-09 | 2020-08-18 | Invensas Corporation | Chip-size, double side connection package and method for manufacturing the same |
-
1999
- 1999-06-25 JP JP17924999A patent/JP4043146B2/ja not_active Expired - Lifetime
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| JPWO2005114729A1 (ja) * | 2004-05-21 | 2008-03-27 | 日本電気株式会社 | 半導体装置及び配線基板 |
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| JP4844392B2 (ja) * | 2004-05-21 | 2011-12-28 | 日本電気株式会社 | 半導体装置及び配線基板 |
| US7692287B2 (en) | 2004-05-21 | 2010-04-06 | Nec Corporation | Semiconductor device and wiring board |
| WO2005114729A1 (ja) * | 2004-05-21 | 2005-12-01 | Nec Corporation | 半導体装置及び配線基板 |
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| KR101918139B1 (ko) * | 2011-04-21 | 2018-11-13 | 테세라, 인코포레이티드 | 성형된 저 cte 유전체를 갖는 인터포저 |
| JP2017152870A (ja) * | 2016-02-23 | 2017-08-31 | 太陽誘電株式会社 | 弾性波デバイス |
| US10181447B2 (en) | 2017-04-21 | 2019-01-15 | Invensas Corporation | 3D-interconnect |
| US11031362B2 (en) | 2017-04-21 | 2021-06-08 | Invensas Corporation | 3D-interconnect |
| US11929337B2 (en) | 2017-04-21 | 2024-03-12 | Invensas Llc | 3D-interconnect |
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|---|---|
| JP4043146B2 (ja) | 2008-02-06 |
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