JP2014512695A - 成形された低ｃｔｅ誘電体を有するインターポーザ - Google Patents

成形された低ｃｔｅ誘電体を有するインターポーザ Download PDF

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Abstract

相互接続構成要素２の製造する方法が開示され、これは基準面２８から延びる複数の金属ポスト１０を形成する工程を有する。一対の端部表面１０ａ及び反対の端部表面１０ｂと、それらの間に延びる縁部表面１４ａと、を有する各ポスト１０が形成される。縁部表面１４ａと接触しかつポスト１０の隣接するポスト間の空隙を満たす誘電体層２０が形成される。誘電体層２０は、第１の端部表面及び第２の端部表面に隣接する、第１表面２６及び反対の第２表面２８を有する。誘電体層２０は、８ｐｐｍ／℃未満の熱膨張係数を有する。相互接続構成要素２は、ポストの第１の端部表面と第２の端部表面との間に横方向に広がる相互接続を有さないように完成される。第１の複数の濡れ性の接点及び第２の複数の濡れ性の接点３４は、第１表面２６及び反対の第２表面２８に隣接する。濡れ性の接点３４は、相互接続構成要素２を超小型電子素子６又は回路パネル１２に接合するのに使用可能である。
【選択図】図１３

Description

（関連出願の相互参照）
本出願は、２０１１年４月２１日に出願された、米国特許出願第１３／０９１，８００号の継続であり、その開示は参照により本明細書に援用される。
超小型電子アセンブリ内において異なる接続構成の構成要素間の接続を容易にするために、又は構成要素間の必要とされる間隔を提供するために、インターポーザなどの相互接続構成要素が電子アセンブリ内で使用される。インターポーザは、シート若しくは層上、又はシート内若しくは層内で延在する多数の導電性トレースを有する、誘電体材料のシート又は層の形態の誘電要素を含み得る。トレースは、単一の誘電体層全体にわたって１レベル又は多数レベルで提供可能であり、この層内で誘電体材料の部分により分離される。インターポーザは、誘電体材料の層を通って延在する導電性ビアなどの導電性素子も含み、トレースを異なるレベルで相互接続することができる。一部のインターポーザは、超小型電子アセンブリの構成要素として使用される。超小型電子アセンブリは一般に、基板上に実装された１つ以上の半導体チップなど、１つ以上のパッケージされた超小型電子素子を含む。インターポーザの導電性素子は、プリント基板（「ＰＣＢ」）等の形態の、より大きな基板又は回路パネルと電気的に接続するのに使用可能な導電性トレース及び端子を含み得る。この配置構成により、デバイスの所望の機能を達成するのに必要とされる電気的接続が容易になる。チップとトレースとが、したがってチップと端子とが電気的に接続され得るため、回路パネルの端子をインターポーザの接触パッドに接合することにより、より大きな回路パネルにパッケージを実装することができる。例えば、超小型電子パッケージングで使用される一部のインターポーザは、誘電体層を通って延在する、ピンの露出した端部の形態の端子又はポストを有する。他の用途では、インターポーザの端子は、露出したパッド又は再分配層上に形成されたトレースの一部とすることができる。
インターポーザの開発及びこのような構成要素の製造方法に、当業界でこれまでに費やされた努力は相当なものであったにも拘わらず、更なる改善が望ましい。
本開示の一実施形態は相互接続構成要素の製造方法に関する。本方法は、基準面から延びる複数の実質的に剛性の中実金属ポストを形成する工程を有する。第１の端部表面及び反対の第２の端部表面と、第１の端部表面と第２の端部表面との間に延びる縁部表面と、を有する各ポストが形成される。次いで、縁部表面と接触しかつポストの隣接するポスト間の空隙を満たす誘電体層が形成される。誘電体層は、第１の端部表面及び第２の端部表面に隣接する第１表面及び反対の第２表面を有する。誘電体層材料は８ｐｐｍ／℃未満の熱膨張係数を有する。本方法は、相互接続構成要素が、ポストの第１の端部表面と第２の端部表面との間に横方向に広がる相互接続を有さないように、相互接続構成要素を完成させる工程も含む。相互接続構成要素は、第１表面及び反対の第２表面にそれぞれ隣接する、第１の複数の濡れ性の接点及び第２の複数の濡れ性の接点を有するように、更に完成される。第１の濡れ性の接点及び第２の濡れ性の接点は、相互接続構成要素を超小型電子素子及び回路パネルの少なくとも一方に接合するのに使用可能である。第１の濡れ性の接点及び第２の濡れ性の接点の少なくとも一方は、超小型電子素子の面において要素接点の空間分布に一致し、第１の濡れ性の接点及び第２の濡れ性の接点の少なくとも一方は、回路パネルの面に露出した、回路接点の空間分布に一致する。
濡れ性の接点の少なくとも幾つかは、第１の端部表面又は第２の端部表面により構成されるように、複数のポストを形成することができる。一実施形態では、第２の濡れ性の接点の少なくとも幾つかは、誘電体層の第１表面又は第２表面のいずれかの上にあってもよく、第２の端部表面と接続されてもよい。かかる濡れ性の接点は、接続された第２の端部表面から、誘電体層の第２表面に沿ってオフセットされてもよい。かかる実施形態では、濡れ性の接点は第１のピッチを構成することができ、第２の濡れ性の接点は第１のピッチと異なる第２のピッチを構成することができる。
実施形態の変形例では、誘電体層は第１の誘電体層とすることができ、本方法は、例えば、第１の誘電体層の第２表面に沿って第２の誘電体層を形成する工程を更に有することができる。第２の誘電体層は、第２の濡れ性の接点の少なくとも幾つかがそれに沿って存在する外側表面を有することができ、濡れ性の接点は、第２の誘電体層に沿って形成されるトレースにより、第２の端部表面と接続されてもよい。本方法は、第１の誘電体層のもう一方の表面に沿って第３の誘電体層を形成する工程を更に有してもよい。第３の誘電体層は、もう一方の濡れ性の接点の少なくとも幾つかがそれに沿って存在する外側表面を有することができ、濡れ性の接点は、第２の誘電体層に沿って形成されるトレースにより、それぞれの端部表面と接続されてもよい。
誘電体層を形成する工程は、誘電体層の一部分を除去して、ポストの第１の端部表面及び第２の端部表面の少なくとも一方を露出させることを含むことができる。第１の誘電体層は、特に、低温共焼成セラミック、液晶ポリマー、ガラス又は高フィラー含有エポキシなどの材料から形成することができる。第１の誘電体層は、第１表面と第２表面との間で少なくとも１０μｍの厚さを有するように形成されてよい。
複数のポストは、金、銅、銅合金、アルミニウム、又はニッケルなどの材料から形成することができる。更に、ポストは、基準面を構成する剛性金属層上に形成されてもよく、相互接続構成要素を完成させる工程は、剛性金属層の一部を選択的に除去して、第１の複数の濡れ性の接点の少なくとも幾つかに接続された複数のトレースを形成することを更に含んでもよい。剛性金属層の選択された領域に沿ってポストをメッキすることにより、ポストを剛性金属層上に形成することができる。あるいは、中実金属層をエッチングして、ポストの外側の領域から金属を除去し、中実金属層の一部を残して、ポストがそれから延在する剛性金属層を形成することによって、ポスト及び剛性金属層を形成することができる。このような工程は、剛性金属層の選択された一部を除去して、第１の端部表面の少なくとも一部の間に延在するトレースを形成することを更に含み得る。
基準面は再分配層の内側表面により構成されてもよく、再分配層は、第１の濡れ性の接点の少なくとも幾つかがそれに沿って形成される、外側表面を有することができる。第１の濡れ性の接点は、再分配層内で形成される第１のトレースにより第２の端部表面に接続されてもよい。
本開示の別の実施形態は、超小型電子アセンブリを製造する方法に関する。本方法は、前出の実施形態に従って製造された相互接続構成要素を、複数の第１の接触パッドを上に有する基板に、第１の濡れ性の接点の少なくとも幾つかと第１の接触パッドとが電気的に接続されるように、実装する工程を有することができる。本方法は、形成された複数の第２の接触パッドを上に有する超小型電子素子を、相互接続構造体に、第２の接触パッドの少なくとも幾つかと相互接続構造体第２の濡れ性の接点とが電気的に接続されるように、実装する工程を更に有してもよい。
本開示の更なる実施形態は、相互接続構成要素の製造方法に関する。本方法は、再分配層をキャリア上に形成する工程を有し、再分配層は、キャリア上の第１表面及びキャリアから隔った第２表面を有する再分配誘電体を含む。複数の第１の接触パッドは、その第１表面に基板から露出することができる。複数のトレースは、基板に埋め込まれた部分を有し、その第２表面に基板から露出する部分を更に有する。本方法は、再分配層から延びる複数の実質的に剛性の中実金属ポストを形成する工程を更に有する。導電性素子の各々は、再分配層のトレースに電気的に接合された基部と、この基部から隔った端部表面と、基部と端部表面との間に延びる縁部表面とを含む。次いで、誘電体材料層が、第２の表面の一部及びポストにより被覆されず、かつポストの縁部表面に沿って再分配層から隔った外側表面まで延在するトレースに沿って堆積される。本方法は、ポストの端部表面が誘電体材料層から露出し、かつ横方向に広がるポストの第１の端部表面と第２の端部表面との間に相互接続が存在しないように行われる。
本開示の別の実施形態は相互接続構成要素に関する。相互接続構成要素は、第１の端部表面、第１の端部表面から隔った第２の端部表面、及び第１の端部表面と第２の端部表面との間に延びる縁部表面を各々有する、複数の実質的に剛性の中実金属ポストを含む。各ポストは、端部表面の垂直方向に延在し、各ポストは、その縁部表面全体にわたって、かつその縁部表面における単一のモノリシック金属領域である。構成要素は、また、縁部表面と直接接触し、かつポストの隣接するポスト間の空隙を満たし、８ｐｐｍ／℃未満の熱膨張係数を有する誘電体層も含む。誘電体層は、第１の端部表面及び第２の端部表面に隣接する第１表面及び反対の第２表面を有し、第１表面及び第２表面は横方向に広がる。相互接続構成要素は、ポストの第１の端部表面と第２の端部表面との間に横方向に広がる相互接続を有さない。相互接続構成要素は、第１表面及び反対の第２表面にそれぞれ隣接する、第１の複数の濡れ性の接点及び第２の複数の濡れ性の接点を有する。第１の濡れ性の接点及び第２の濡れ性の接点は、超小型電子素子及び回路パネルの少なくとも一方に相互接続構成要素を接合するのに使用可能である。第１の濡れ性の接点及び第２の濡れ性の接点の少なくとも一方は、超小型電子素子の面において要素接点の空間分布に一致し、第１の濡れ性の接点及び第２の濡れ性の接点の少なくとも一方は、回路パネルの面に露出した、回路接点の空間分布に一致する。
濡れ性の接点の少なくとも幾つかは、第１の端部表面又は第２の端部表面により構成されてもよい。ポストは銅から作られてもよい。また、実質的に剛性の中実金属ポストは、金、アルミニウム、又はニッケルから作製することもできる。ポストの少なくとも１つは、第１の端部表面に隣接する第１の端部領域、及び第２の端部表面に隣接する第２の端部領域を含み得る。更に、少なくとも１つのポストは、周辺の壁の勾配が第１の端部領域と第２の端部領域との間の境界で急激に変化するように、軸線に沿って垂直方向に、軸線に向かって又は軸線から遠ざかって勾配を有する軸線及び周面を有することができる。更に、ポストは、第１の端部表面と第２の端部表面との間に延在する軸線の周りに回転表面を形成することができる。一例としては、回転表面の少なくとも一部は、切頭円錐であってもよい。あるいは、回転表面の少なくとも一部はその一部に沿った放物線であってもよい。
第１の誘電体層は、低温共焼成セラミック、液晶ポリマー、ガラス又は高フィラー含有エポキシなどの材料から作製可能である。第１の誘電体層は、第１表面と第２表面との間で少なくとも１０μｍの厚さを有することができる。厚さは更に約３０μｍ〜７０μｍとしてもよい。
第１の濡れ性の接点の少なくとも幾つかは、第１の端部表面と接続されてもよく、かつ接続された第１の端部表面から、誘電体層の第１表面に沿ってオフセットされる。第２の濡れ性の接点の少なくとも幾つかは、第２の端部表面と接続されてもよく、かつ接続された第２の端部表面から、誘電体層の第２の表面に沿ってオフセット可能である。相互接続構成要素は、第１の誘電体層の第１表面上で、ポストの第１の端部の少なくとも一部に接続される、複数の第１のトレースを更に含んでもよい。
誘電体層は第１の誘電体層であってもよく、第１の濡れ性の接点は、第１の誘電体層の第１の表面に沿って配置された第２の誘電体層の外側表面上で露出してもよく、かつ第２の誘電体層に埋め込まれた第１の導電性トレースにより、第１の端部表面と接続されてもよい。第２の濡れ性の接点の少なくとも幾つかは、すでに接続された第２の端部表面から、第２の誘電体層の第１の表面に沿ってオフセット可能であり、第２の濡れ性の接点は、第１の誘電体層の第２の表面に沿って配置された第３の誘電体層の外側表面で露出してもよい。第２の濡れ性の接点は、第３の誘電体層に埋め込まれた第２の導電性トレースにより、第２の端部表面と接続されてもよい。
第１の濡れ性の接点は第１のピッチを構成することができ、第２の濡れ性の接点は第１のピッチよりも小さい第２のピッチを構成することができる。一変形例では、第２のピッチは、第１のピッチの最大５０％とすることができる。
本開示の更なる実施形態では、超小型電子アセンブリは、要素接点を有する超小型電子素子を含むことができる。アセンブリは、前述の実施形態の一つに係る相互接続構成要素と、回路接点を上に有する回路と、を更に含むことができる。超小型電子素子の第１の接触パッドの少なくとも幾つかは、相互接続構成要素のポストの第１の濡れ性の接点に接合され、第２の濡れ性の接点は回路接点に接合される。
本開示の実施形態に係る相互接続デバイスの部分の形成に使用可能な構造体の平面図である。 図１に示す構造体の側面図である。 本開示の実施形態に係る相互接続構成要素の平面図である。 本開示の実施形態に係る相互接続構成要素の製造の、種々の工程時の相互接続構成要素である。 本開示の実施形態に係る相互接続構成要素の製造の、種々の工程時の相互接続構成要素である。 本開示の実施形態に係る製造方法の代替の工程時の、相互接続構成要素における変形例である。 本開示の実施形態に係る製造方法の代替の工程時の、相互接続構成要素における変形例である。 本開示の実施形態に係る製造方法における更なる工程である。 本開示の実施形態に係る相互接続構成要素である。 図８の実施形態への追加を含む、相互接続構成要素の代替の実施形態である。 図８の実施形態への追加を含む、相互接続構成要素の代替の実施形態である。 図８及び図９Ａの実施形態に係る相互接続構成要素をそれぞれ含む、超小型電子アセンブリの変形例である。 図８及び図９Ａの実施形態に係る相互接続構成要素をそれぞれ含む、超小型電子アセンブリの変形例である。 代替の製造プロセスの工程時の、相互接続構成要素である。 代替の製造プロセスの工程時の、相互接続構成要素である。 代替の製造プロセスの工程時の、相互接続構成要素である。 図１０Ａ及び１０Ｂに示す超小型電子アセンブリを含み得る、電子システムである。
本明細書中で、可能な場合には、同一の参照番号を使用して、図に共通である同一の要素を示す。図面中の画像は例示の目的にために簡素化されているものであり、実物に比例して描かれているものではない。
添付の図面は、本発明の代表的な実施形態を図示し、このため、他の同等に有効な実施形態を認め得る本発明の範囲を限定するものとして考えられるべきでない。
図４〜図７は、その製造方法の段階時の相互接続構成要素２を示す。相互接続構成要素２は、誘電体層２０内に複数のポスト１０を有する図８の完成形で示される。ポスト１０は、互いから隔った、縁部表面１４がその間に延在する端部表面１０ａ及び端部表面１０ｂを有する。
端部表面１０ａ及び端部表面１０ｂは、その対応する表面２２８及び表面２２６上で誘電体層２０から露出したままである。
端部表面１０ａ及び１０ｂの幅は、全体として約５０〜１０００μｍの範囲、例えば、２００〜３００μｍで選択される。ポスト２１０は導電性ピンの形態のものとすることもできる。
ポスト１０は、超小型電子アセンブリの素子間の電導を容易なものとする場所に形成することができる。このようなポストは、異なる形状因子を有していてもよく、例えば、１００〜１００００μｍの範囲（例えば、４００〜６５０μｍ）のピッチを有する１つ以上の格子様のパターンに組織化されてもよい。
誘電体層２０は、少なくとも部分的に表面７の上に延在し、図１３では、トレース３０の一部及び再分配誘電体６２の一部により構成される。誘電体層２０は、例えば化学反応により硬化組成物から形成することができる（エポキシ及びポリイミドなどを使用することができる）。他の場合には、流動性組成物は、高温において熱可塑性樹脂であってもよく、これは冷却により固体状態に硬化することができる。好ましくは、誘電体層２０は、例えば、ポスト１０及びトレース３０を含む、構成要素２の特徴部と結合界面を形成する。誘電体層２０に使用される材料は、誘電体層２０の性質に影響する１つ以上の添加物を更に含み得る。例えば、このような添加物は、シリカ若しくは他の無機誘電体などの粒子状材料、又はガラス短繊維などの繊維補強材を含むことができる。
相互接続構成要素２は、低い熱膨張係数（「ＣＴＥ」）を有する材料から形成される誘電体層２０を含み得る。誘電体層２０の形成に使用される材料のＣＴＥは、８ｐｐｍ／℃以下の範囲であってよい。本明細書に記載の相互接続構成要素などの構成要素は、製造、試験、又は使用時に頻繁な高温及び高温及び低温の間のサイクルにかけてもよい。図１０Ａ及び１０Ｂに示される用途では、ファインピッチ接合界面を有する１つ以上の超小型電子素子を、低ＣＴＥ誘電体層２０を有する相互接続構成要素２にフリップチップ接合することができる。これは、相互接続構成要素と例えば、超小型電子素子６との間のＣＴＥの差を、より扱いやすい量まで低減することができるためである。このような場合、接合界面における応力を低減することによって接合界面におけるはんだバンプの大きさを小さくすることができ、これにより、より微細なピッチを達成することができる。
さらに、相互接続構成要素内の構造体が異なるＣＴＥを有する場合、構造体が温度変化により膨張収縮することによる差量は、誘電体層２２０とポスト２１０との間に応力を及ぼし、ある条件下では層剥離又はクラック発生に至らせることがある。したがって、このような誘電体材料層を有する構成要素は、より高いＣＴＥを有してピン２１０を有する構成要素よりも、成形された誘電体層２２０内で使用時に剥離する可能性が少ない。低ＣＴＥの誘電体層２０、又はピン１０の形成に使用される導電性材料のＣＴＥに、より近接した誘電体層を形成することにより、構造体はより近接した量で膨張収縮して、接合界面破壊の可能性を潜在的に低減する。成形された誘電体層２０を基板又は本明細書に記載の相互接続構成要素内で形成するのに使用可能な誘電体材料としては、種々の低温共焼成セラミック、種々の液晶ポリマー（「ＬＣＰ」）、及びガラスを挙げることができる。エポキシマトリックスを有するしかるべき複合材料は、適当に低いＣＴＥを呈することもできる。このような材料には、高フィラー含有エポキシ複合材料が挙げられ、フィラーはガラス又は他の類似の材料から形成される。
図示されるように、相互接続構成要素２は、ポスト１０間、又は端部表面１０ａ及び端部表面１０ｂ間で誘電体材料内の少なくとも部分的に横方向（誘電体層２０の表面２６、表面２８に平行な）の他の場所を通る、いかなる導電性相互接続も含まない。トレース３０などを使用して、端部表面１０ａと端部表面１０ｂとの間の領域の外側の横方向を通る接続を形成することができる。一例では、誘電体層２０内に横方向の接続は存在しない。別の例では、誘電体層２０内で形成される唯一の接続は、誘電体層２０の表面２６と表面２８との間のポスト１０によるものである。
図８の相互接続構成要素内で、端部表面１０ｂは、はんだボール又は他の導電性材料を用いてポスト１０を別の構成要素に接続するのに使用される、濡れ性の接点であってもよい。例えば、図１０Ａでは、端部表面１０ｂを使用して、ポスト１０をはんだボール３２に接合し、次に、これを超小型電子素子６上の接点５０に接合する。他の材料をはんだボール３２の代わりに使用して、インジウムスズ又は導電性マトリックスなどのアセンブリの構成要素の特徴物を接合することができる。他の超小型電子構成要素に接続するための濡れ性の接点であり得る相互接続構成要素２に、追加の濡れ性の金属層又は構造体が追加されてもよい。このような濡れ性の金属層又は構造体は、ニッケル又はＮｉ−Ａｕ又は有機はんだ付け性保護材（「ＯＳＰ」）から作製可能である。濡れ性の接点であり得る構造体としては、トレース３０によりパターニング可能であるか、又はトレース３０若しくは端部表面１０ａ、１０ｂを覆うことができる、トレース３０又は接触パッド３４の一部が挙げられる。図９Ａは例えば、ポスト１０の端部１０ｂを覆う誘電体層２０の表面２６上の濡れ性の接点であってもよく、この表面と電気的に接続されるパッド３４を示す。
図８に更に示すように、濡れ性の接点は、トレース３０及び他の導電性構造体、例えば導電性ビア３６により端部表面１０ａと電気的に相互接続されたパッド３４として提供されてもよい。一実施例では、トレース３０は、それぞれの端部表面１０ａに電気的に接続し、それを覆い、かつ再分配層６０中で表面２８に平行な方向でそれから離れて延在する。トレース３０を使用して、端部表面１０ａの場所から横にオフセットされた位置で、濡れ性の接点を提供することができる。図８に示す実施形態では、トレース３０の多層は再分配層６０の再分配誘電体６２内で形成されるが、単一層を使用して所望のオフセット構成を達成することができる。異なる層及び同一の層の両方で、トレース３０間に延在する再分配誘電体６２の一部により、トレースの層は互いから分離される。再分配誘電体６０の一部を通って形成される導電性ビア３６を用いて、トレース３０は所望のとおり層間で接続される。再分配層６０中で端部表面１０ａからオフセットされるパッド４３のアレイの例を、図３に概略図で示す。
トレース３０は、ポスト１０の端部表面１０ａ及び１０ｂの幅よりも小さい幅など、異なる幅を有することができる（図３に示されるように）。これは、高配線密度を有する相互接続構成要素の製造を容易なものとする。一般に、トレース３０の幅は、約５〜１００μｍの範囲（例えば、２０〜４０μｍ）で選択されるが、トレースの一部（濡れ性の接点として使用されるトレース３０の一部などの）又は一部のトレースは、それ自体が１００μｍ超の幅を有することができる。ポスト１０と一緒に、トレース３０は、相互接続構成要素２の電気回路を形成することができる。各トレース３０は、少なくとも１つのポスト１０又は少なくとも１つの他のトレースに接続されてもよい。しかしながら、一部のトレースは、ポスト及び他のトレースから電気的な接続を切断することができるという点で「フローティング」とすることができる。同様に、ポストの１つ以上をどのトレースにも非接続状態にしておくことができる。
１つ以上の再分配層６０を有する相互接続構成要素２の実施形態によって、相互接続構成要素２を使用して、ポスト１０の構成と異なる接続構成を有する超小型電子構成要素への接続が可能となる。具体的に、相互接続構成要素２は、構成要素のいずれかの側で、濡れ性の接点のアレイに異なるピッチを与える再分配層を用いて構成することができる。図８に示されるように、表面２６上で形成される濡れ性の接点として使用される端部表面１０ａのピッチは、表面６４又は再分配層６０上のビア３６により形成される、濡れ性の接点のピッチよりも大きい。図９Ａに示される実施形態は、表面２６上のパッド３４である濡れ性の接点のピッチが、外側表面６４上のパッド３４である濡れ性の接点のピッチよりも大きいという点で類似している。
図１０Ａ及び図１０Ｂに示されるように、９及び１０ａとしてそれぞれ示される形の相互接続構成要素２のいずれかを使用して、２つの構成要素を異なるピッチ又は他の異なる構成を有するそれぞれの接点と接続することができる。図１０Ａに示される例では、超小型電子素子６は、プリント基板（「ＰＣＢ」）１２上に、接点５２のピッチよりも小さいピッチを有する接点５０を有する。その濡れ性の接点として機能する端部表面１０ｂに、ＰＣＢ１２の接点５２を連結し、図８の表示と反転されている、相互接続構成要素２のビアパッド３４に超小型電子素子５０の接点５０を接合する。図１０Ｂに示す実施形態は、端部表面１０ｂを覆うパッド３４が、はんだボール３２を用いてＰＣＢ１２の接点５２に取り付けるための濡れ性の接点として機能するということを除いて、図１０Ａで示されるものと類似している。
図９Ｂは、表面２６に沿って形成された第２の再分配層７０を有する、相互接続構成要素２の実施形態を示す。再分配層７０は、示されている実施形態では、接点３４が、外側表面７４の一部を覆い、表面７４から露出した導電性ビア３６に電気的に接続されているということを除いて、再分配層６０に類似している。トレース３０及び再分配誘電体７２内に形成される追加の導電性ビア３６により、パッド３４は端部表面１０ｂのそれぞれに接続される。更には、パッド３４は、それぞれの端部表面１０ｂからオフセットされて、端部表面１０ｂと異なる構成の表面７４上で、濡れ性の接点として使用可能なものとする。示されている実施形態では、パッド３４により形成される濡れ性の接点は、端部表面１０ｂよりも大きいピッチ、及び表面６４上の接点３４のピッチよりも更に大きいピッチを有し、これらは表面６４上の濡れ性の接点として使用可能である。このような配置を使用して、それぞれの表面の間で少なくとも１．５倍、一部の実施形態では少なくとも約２倍異なる濡れ性の接点のためのピッチを形成することができる。表面６４又は表面７４のいずれかの上で、ビア３６を覆うパッド３２を形成することができるということが特記される。あるいは、接合の形態により、又は表面６４及び表面７４のいずれかと一体成形し、表面６４及び表面７４のいずれかの上に露出することにより、パッド３４はトレース３０に直接接続されてもよい。図９Ｂに示される構成要素２の実施形態は、超小型電子素子とＰＣＢとの間に取り付けるために、図１０Ａ及び１０Ｂで示される類似の配置でアセンブリ内で使用することができ、超小型電子素子及びＰＣＢの導電性特徴物の間のピッチの、より大きな差異を許容することができる。
ボールボンディングなどの技法を示されるように使用して、又は他の技法を使用して、超小型電子素子又はデバイスを基板上に実装することができる。同じように、追加の構成要素として相互に積層した基板を本明細書に示すアセンブリに接続するために、このような方法を使用してもよい。このようなアセンブリの更なる実施例は、米国特許第７，７５９，７８２号及び米国特許出願公開第２０１０／０２７３２９３号で示され、説明されており、その開示は全体において参照により本明細書に援用される。例えば、相互接続構成要素を導電性ＥＭＩシールドを含むＰＣＢ上に配置し、接続することができる。次いで、シールドに接地するために、ＥＭＩシールドを相互接続構成要素の周辺のトレースにボールボンディングしたＰＣＢの接点パッドに、ポストの端部表面をはんだ接合することができる。更に、本明細書に記載の相互接続構成要素を相互接続して、多数のインターポーザアセンブリを形成することができる。このようなアセンブリは、互いに覆っている２つの相互接続構成要素を含み得る。積層された相互接続構成要素の１つは、例えば、電子接続を有さずに他の相互接続構成要素に接合された超小型電子パッケージを受容するために、その成形された誘電体層中に形成された凹部を有することができる。
図１３に示されるように、ポスト１０は、様々な構成の縁部表面１４を含むことができる。縁部表面１４Ａは、対応する端部表面１０ａと１０ｂとの間で実質的に直線に沿って延在しているのが示されている。したがって、縁部表面１４Ａは、端部表面１０ａ及び端部表面１０ｂの間に延在する軸線に沿って実質的に円筒の形状を形成することができる。縁部表面１４Ｃが実質的に円錐切頭形の形状を形成するように、縁部表面１４Ｃは、大きさが異なる端部表面１０ａと端部表面１０ｂの間に延在する。あるいは、異なる大きさの基部の間に延在する１４Ｃに類似の縁部表面は、放物線により形成される回転表面を形成することができる。
縁部表面１４Ｂは第１の部分１４Ｂｉ及び第２の部分１４Ｂｉｉを有して形成され、これにより第１の部分１４Ｂｉ内の縁部表面１４Ｂの部分は面表面２８に対して外向きに勾配を有する。第２の部分１４Ｂｉｉ内の縁部表面１４Ｂの部分は、縁部表面１４Ｂの勾配が、第１の部分１４Ｂｉと第２の部分１４Ｂｉｉとの間で形成される境界において急激に変化するように、表面２８から離れた面に対して内向きに勾配を有する。一実施形態では、この境界は、縁部表面１４Ｂで峰部１５を形成し、第１の部分１４Ｂｉを第２の部分１４Ｂｉｉから分割する。峰部１５、又は他の急激な遷移は、端部表面１０ａと端部表面１０ｂとの中間点付近、又は端部表面１０ａ又は端部表面１０ｂのいずれかに近接した中間点を含め、対応の端部表面１０ａと端部表面１０ｂの間の無限な数の位置のいずれか一つに配置され得る。説明したように、縁部表面１４Ｂと共にポスト１０を形成することにより、ポスト１０を誘電体層２０内で所定の位置で固定するのを助ける、峰部１５などの固着性形状体をその中に形成する。固着性形状体を有するポスト又はピンなどの導電性突起物の例は、それらの開示が全体において参照により本明細書に援用されている、米国特許出願公開第２００８／０００３４０２号に示され、説明されている。更なる例は、それらの開示が全体において本明細書に援用されている米国特許出願第１２／８３８、９７４号に示され、説明されている。
図８に示すように、相互接続構成要素２の製造方法では、ポスト１０を剛性の金属層４上に形成することができる。図２に示されるように、剛性金属層は、導電性金属層４ａ及びバリア、又はエッチストップ、層４ｂなどの２つの層を内部に含むことができる。あるいは、剛性の金属層４は、インプロセス構成要素２’を後で除去するキャリア層の形態とすることができる。剛性の金属層４の部分を形成することができる電気的共通化層上に、導電性金属をメッキするなどにより、又は図２に示すように、エッチストップ層４ｂ上に配置された金属６の中実層からポスト１０をエッチングすることにより、ポスト１０をモノリシックで形成することができる。ポスト１０をハーフエッチングなどのプロセスにより形成する実施形態では、端部表面１０ａは、ポスト１０と層４の表面７との間の界面に沿って形成された理論的な面に沿って存在すると考えられる。図４はそれから離間して延在する層４の表面７上に形成されたポスト１０を示すが、他の実施形態では、ポスト１０がそこから離間して延在すると称される表面７は、前述の代替の構造体のいずれか一つの上に含まれてよい。図４〜６に示すように、層４は、図２に示すような多層構造体を含め、これらの構造体のいずれかを表すことができる。
図５では、誘電体層２０は、ポスト１０ａの縁部表面１４を覆って、かつ端部表面１０ｂ間の表面７の一部を覆って形成される。成形プロセスでは、流動性組成物を所望の位置に導入し、硬化し、誘電体層を形成する。上述のように、組成物は本質的に、固体状に硬化して、誘電体を形成し、更に低ＣＴＥ硬化型材料とすることができる任意の材料であってよい。成形プロセスの例示の実施形態時に、インプロセス構成要素２を、成形ツールの一部であり得るプレス板と対要素との間に挟み込むことができる。対要素をポスト１０の端部表面１０ｂと当接させることができ、流動性成形組成物を表面７と対要素との間の空間の中に注入するか、又は導入することができる。
少なくとも１つの開口部、又はゲートから対要素中に成形組成物を注入することができる。トラップされた空気が逃げる通路として、スロットを更に使用することができ、成形組成物の過剰の材料を放出することもできる。成形プロセスの完了時にプレス板及び対要素を除去する。場合によっては、成形工程の完了時にポストの端部表面１０ｂは成形組成物を含まない。他の場合では、成形組成物の薄膜が、ポスト１０の一部又は全ての端部表面１０ｂを覆うことができる。このような場合には、成形された誘電体を侵食する短時間のプラズマエッチング又は灰化プロセスに、成形された誘電体層の表面２６を暴露することにより、薄膜を除去することができる。ポスト１０の先端１０ｂを露出するのに使用可能な他の処理としては研削、ラッピング又は研磨が挙げられる。更に別の変形例では、ポストを対要素と当接させるとき組成物がポスト間の空間内に押し込まれるように、誘電体材料組成物は、対要素がポストの端部表面と係合される前に、ポストの端部表面又は対要素上に配置された塊として提供されてもよい。
代替の実施形態では、インプロセス構成要素２は、インプロセス構成要素を形成するために複数の類似の構造体を内蔵する、より大きなフレームの一部であってもよい。このような実施形態では、成形ツールのプレス板及び対要素はフレーム全体にわたって延ばされる。次いで、成形プロセス時に、成形組成物を構成要素と対要素との間の空間内に同時に導入する。成形プロセスの完了時にプレス板及び対要素が除去した後、構成要素をフレームから分離する（例えば切り出す）ことができる。あるいは、このような分離をパッド又は１つ以上の再分配層を追加する工程の後に行ってもよい。
成形工程は、表面２６がポスト２の端部表面１０ｂと同一平面である誘電体要素又は誘電体層を形成することができる。成形工程は、また、表面２８が表面７と係合し、したがって、ポスト１０の端部表面１０ａと同一平面である誘電体層を形成することもできる。
図８及び図９Ｂに示すように、再分配層６０などの１つ以上の再分配層を、表面２８又は表面２６に沿った再分配層７０に沿って形成することにより、相互接続構成要素２を完成させることができる。この完成は、また、上述及び図９Ａに示されるように、又はそれ以外に所望するように、表面２６、２８、６４又は７４のいずれかの上でパッド３４を形成することを含むことができる。例えば、図７に関して更に説明したように、トレース３０用に、層４の選択された一部を所望の領域間でエッチング除去することにより形成されるトレース３０を含む、再分配層６０を形成することができる。エッチングプロセスを用いて例えば層４ａ及び層４ｂから導電性トレース３０を形成することができる。次いで、トレース３０の間の表面２８に沿って、及び、所望によりトレース３０を覆って再分配誘電体６２の少なくとも一部を適用することができる。これにより、再分配層６０の全て又は一部を形成することができる。次いで、更なるトレース３０及び再分配誘電体６２の一部を導電性ビア３６と共に形成して、前述のように多層の再分配層６０を形成することができる。
あるいは、ピンを非導電性キャリアなどの上に形成する実施形態などでは、キャリアを除去し、表面２８を露出し、図６Ｂの構造体を得ることができる。次いで、トレース３０を直接にパターニングするなどにより、トレース３０を表面２８上に形成することができる。あるいは、個別の金属層を端部表面１０ａにメッキ又は接合し、表面２８に沿って延在させることにより、次いで層をエッチングして、トレース３０の間の領域を除去することにより、トレース３０を形成することができる。この処理を上述のように継続して、多層の再分配層を形成することができる。更なる代替として、再分配誘電体中に埋め込まれたトレース３０を有する再分配層を別個に形成し、それぞれの表面２８及び表面２６に沿って端部表面１０ａ又は端部表面１０ｂのいずれかに接合することができる。
更なる実施形態では、ピンを主要な金属（例えば、Ｃｕなど）の単一層から製造することができる。エッチングプロセス又はメッキプロセスを用いて、ピン１０を金属から形成することができる。次いで、図５を参照して上述した処理を用いて、誘電体層２０を形成することができる。次いで、エッチングプロセスを用いて、導電性トレース３０を、ポスト１０に対向する層の残存する金属から形成することができる。インプロセス構成要素を上述の種々の方法に従って完成させることができる。
相互接続構成要素２を形成するための代替の方法を図１１〜図１３に示す。キャリア８０上に形成された再分配層６０を図１１に示す。次いで、図１２では、対応するオフセットされた濡れ性の表面に接続され、例えば上述のように、再分配誘電体６２から露出したパッド３４であり得る、トレース３０の選択された部分を端部表面１０ａが覆うように、メッキ又はエッチングにより、ポスト１０を形成する。図１３では、ポスト１０の間及びポスト１０の縁部表面１４に沿って、再分配層３０の表面７’の上に誘電体層２０が形成される。次いで、キャリア８０又は第２の誘電体層７０から相互接続構成要素２を除去することができ、又はキャリア８０から除去する前に、表面２６上にパッド３２を形成することができる。
図１４に示すように、多様な電子システムの構成において、上述の相互接続構成要素を使用することができる。例えば、本発明の更なる実施形態に係るシステム９０は、相互接続構成要素が図１０Ａに示される超小型電子素子６及び相互接続構成要素２の超小型電子アセンブリ４に類似している、超小型電子素子６のアセンブリにより形成されるユニットである超小型電子アセンブリ４を含む。示される実施形態、並びに上述の相互接続構成要素又はそのアセンブリの他の変形例を、他の電子構成要素９２及び９４と併せて使用することができる。図示されている例では、構成要素９２は、半導体チップ若しくはパッケージ又は半導体チップを含む他のアセンブリであってもよく、一方、構成要素９４はディスプレイスクリーンであるが、任意の他の構成要素を使用することができる。当然ながら、図１４では、説明の明瞭性のために、２つの追加構成要素のみが示されるが、このシステムは、任意数のそのような構成要素を含んでもよい。更なる変形例では、超小型電子素子及び相互接続構成要素を含む任意数の超小型電子アセンブリを使用することができる。超小型電子アセンブリと構成要素９２及び構成要素９４は、破線で概略的に示されている共通のハウジング９１に実装され、所望の回路を形成するべく必要に応じて互いに電気的に相互接続される。図示されている例示的なシステムでは、システムは、回路基板９６、例えばフレキシブルプリント基板を含み、回路パネルは、構成要素を互いに相互接続する数多くの導体９８を含む（図１４には、導体９８のうちの１つだけが示されている）。しかしながら、これは単なる例示に過ぎず、接点パッドなどに接続可能な、又はそれと一体化することができる多数のトレースを含む、電気的接続を作り出すための任意の好適な構造体を使用することができる。更には、回路パネル９６は、接点５２を上に有するＰＣＢ１２に類似の構造体であることができ、はんだボール３２などを用いて相互接続構成要素２に接続可能である。ハウジング９１は、例えば、携帯電話又は携帯情報端末で使用可能な種類の携帯型のハウジングとして示され、画面９４はハウジングの表面に露出している。構造体９０が撮像チップ等の感光素子を含む場合には、光を構造体に送るためにレンズ９９又はその他の光学デバイスが設けられてもよい。先と同様に、図１４に示されている単純化したシステム９０は単なる例示に過ぎず、デスクトップコンピュータ、ルータ及び同様のもの等の、固定構造体と一般に見なされているシステムを含む他のシステムが、上述した構造体を用いて製造することができる。
本明細書では、具体的な実施形態を参照して本発明が説明されているが、これらの実施形態は単に本発明の原理及び適用の単なる例示に過ぎないことを理解されたい。それゆえ、例示的な実施形態には数多くの変更がなされてよいこと、及び添付の請求項によって定義される通りの本発明の趣旨及び範囲から逸脱することなく他の構成が考案されてよいことを理解されたい。

Claims (43)

  1. 相互接続構成要素を製造する方法であって、
    基準面から延びる複数の実質的に剛性の中実金属ポストを有する要素を提供する工程であって、各ポストが、第１の端部表面及び反対の第２の端部表面と、前記第１の端部表面と前記第２の端部表面との間に延びる縁部表面とを有し、前記各ポストが、前記縁部表面全体にわたって、かつ前記縁部表面で単一のモノリシック金属領域を有する、工程と、
    前記縁部表面と接触しかつ前記ポストの隣接するポスト間の空隙を満たし、かつ８ｐｐｍ／℃未満の熱膨張係数を有する誘電体層を形成する工程であって、前記誘電体層が、前記第１の端部表面及び前記第２の端部表面に隣接する第１表面及び反対の第２表面を有する、工程と、
    前記相互接続構成要素を完成させる工程であって、前記相互接続構成要素が、前記ポストの前記第１の端部表面と前記第２の端部表面との間に前記ポスト間で横方向に広がる導電性相互接続を有さず、前記相互接続構成要素が、前記第１表面及び反対の第２表面にそれぞれ隣接する、第１の複数の濡れ性の接点及び第２の複数の濡れ性の接点を有し、前記第１の濡れ性の接点及び前記第２の濡れ性の接点が、前記相互接続構成要素を超小型電子素子及び回路パネルの少なくとも一方に接合するのに使用可能であり、前記第１の濡れ性の接点及び前記第２の濡れ性の接点の少なくとも一方が、超小型電子素子の面上の要素接点に接合するように構成され、前記第１の濡れ性の接点及び前記第２の濡れ性の接点の少なくとも一方が、回路パネルの面上の回路接点に接合するように構成される、工程と、
    を有する、方法。
  2. 前記濡れ性の接点の少なくとも幾つかが、前記第１の端部表面又は前記第２の端部表面により構成される、請求項１に記載の方法。
  3. 前記誘電体層を形成する工程は、前記誘電体層の一部分を除去して、前記ポストの前記第１の端部表面及び前記第２の端部表面の少なくとも一方を露出させることを更に含む、請求項１に記載の方法。
  4. 前記第１の誘電体層が、低温共焼成セラミック、液晶ポリマー、ガラス、及び高フィラー含有エポキシからなる群から選択される材料から形成される、請求項１に記載の方法。
  5. 前記複数のポストが、金、銅、銅合金、アルミニウム、及びニッケルからなる群の少なくとも１つから形成される、請求項１に記載の方法。
  6. 前記第１の誘電体層が、前記第１表面と第２表面との間で少なくとも１０μｍの厚さを有する、請求項１に記載の方法。
  7. 前記相互接続構成要素を完成させる工程は、前記第２の端部表面と電気的に接続する前記第２の濡れ性の接点の少なくとも幾つかを含む、導電性素子を形成することを含み、前記第２の濡れ性の接点の少なくとも幾つかが、前記接続された第２の端部表面から、前記誘電体層の前記第２表面に沿ってオフセットされる、請求項１に記載の方法。
  8. 前記第１の濡れ性の接点が第１のピッチを構成し、前記第２の濡れ性の接点が前記第１のピッチと異なる第２のピッチを構成する、請求項７に記載の方法。
  9. 前記誘電体層が第１の誘電体層であり、前記相互接続構成要素を完成させる工程が、前記第１の誘電体層の前記第２表面に沿って第２の誘電体層を形成することを含み、前記第２の誘電体層が、前記第２の濡れ性の接点の少なくとも一部が上に存在する表面を有し、前記第２の濡れ性の接点と前記第２の端部表面とが、前記第２の誘電体層に沿って延在する第１のトレースにより電気的に接続される、請求項７に記載の方法。
  10. 前記相互接続構成要素を完成させる工程は、前記第１の誘電体層の第１表面に沿って第３の誘電体層を形成することを含み、前記第３の誘電体層が前記第１の濡れ性の接点の少なくとも幾つかが上に存在する表面を有し、前記第１の濡れ性の接点と前記第１の端部表面とが前記第３の誘電体層に沿って延在する第２のトレースにより電気的に接続される、請求項９に記載の方法。
  11. 前記要素を提供する工程は、前記基準面を構成する金属層上に前記ポストを形成することを含み、前記相互接続構成要素を完成させる工程は、前記金属層の一部を選択的に除去して、前記ポストから延在する複数のトレースを前記第１の端部表面に形成することを更に含む、請求項１に記載の方法。
  12. 前記ポストを形成することが、前記金属層の選択された領域に沿って前記ポストをメッキすることを含む、請求項１１に記載の方法。
  13. 前記要素を提供する工程は、前記金属層の薄くなった部分を残すように、金属層をエッチングして、前記ポストの外側の領域から金属を除去することによって、前記ポストを形成することを含み、前記相互接続構成要素を完成させる工程は、前記金属層の薄くなった部分を選択的に除去して、前記ポストから延在する複数のトレースを前記第１の端部表面に形成することを含む、請求項１に記載の方法。
  14. 前記金属層の一部分を選択的に除去することは、前記第１の端部表面に前記ポストの少なくとも幾つかの間に延在するトレースの少なくとも一部を形成する、請求項１１に記載の方法。
  15. 前記基準面が再分配誘電体の内側表面により構成され、前記再分配誘電体が、前記第１の濡れ性の接点の少なくとも幾つかが上に存在する外側表面を有し、前記第１の濡れ性の接点と前記第２の端部表面とが、前記再分配誘電体に沿って延在する第１のトレースにより電気的に接続される、請求項１に記載の方法。
  16. 超小型電子アセンブリの製造方法であって、
    請求項１により製造された相互接続構成要素を、複数の第１の接点を上に有する基板に、第１の濡れ性の接点の少なくとも幾つかと前記複数の第１の接点とが電気的に接続されるように、実装する工程と、 複数の第２の接点を有する超小型電子素子をその面において前記相互接続構成要素に、前記複数の第２の接点の少なくとも幾つかと前記相互接続構成要素の第２の濡れ性の接点とが電気的に接続されるように、実装する工程と、
    有する、方法。
  17. 前記超小型電子素子を実装する工程は、前記第２の接点と前記第２の濡れ性の高い接点とを導電性接合材料の塊により接合することを含む、請求項１６に記載の方法。
  18. 前記相互接続構成要素を前記基板に実装する工程は、前記第１の接点と前記第１の濡れ性の接点とを導電性接合材料の塊により接合することを含む、請求項１７に記載の方法。
  19. 超小型電子の相互接続構成要素の製造方法であって、
    再分配層をキャリア上に形成する工程であって、前記再分配層が、前記キャリア上の第１表面及び前記キャリアから隔った第２表面を有する再分配誘電体と、前記第１表面に前記再分配誘電体から露出した複数の導電性の第１の接続素子と、前記第２表面に前記再分配誘電体から露出した部分を有する、前記再分配誘電体に沿って延在する複数の導電性トレースとを含む、工程と、
    前記再分配層から延びる複数の実質的に剛性の中実金属ポストを形成する工程であって、前記ポストの各々が基部を含み、少なくとも一部が前記再分配層のそれぞれのトレースと電気的に接続され、前記ポストが、前記基部から隔った端部表面と、前記基部と前記端部表面との間に延びる縁部表面とを有する、工程と、
    前記再分配層を覆いかつ前記ポスト間の空隙を満たす誘電体層を形成する工程であって、前記相互接続構成要素が前記誘電体層の表面に、複数の濡れ性の接点を有し、前記濡れ性の接点が、前記相互接続構成要素を超小型電子素子及び回路パネルの少なくとも一方に接合するのに使用可能であり、前記相互接続構成要素が、前記ポストの第１の端部表面と第２の端部表面との間で横方向に広がるいかなる相互接続も有さない、工程と、
    を有する、方法。
  20. 相互接続構成要素であって、
    第１の端部表面、前記第１の端部表面から隔った第２の端部表面、及び前記第１の端部表面と前記第２の端部表面との間に延びる縁部表面を各々有する、複数の実質的に剛性の中実金属ポストであって、各ポストが、前記端部表面に垂直な方向に延在し、各ポストが、前記縁部表面全体にわたって、かつ前記縁部表面で単一のモノリシック金属領域である、複数の実質的に剛性の中実金属ポストと、
    前記縁部表面と直接接触しかつ前記ポストの隣接するポスト間の空隙を満たし、８ｐｐｍ／℃未満の熱膨張係数を有する誘電体層であって、前記誘電体層が、前記第１の端部表面及び前記第２の端部表面に隣接する第１表面及び反対の第２表面を有し、前記第１表面及び第２表面が横方向に広がる、誘電体層と、を備え、
    前記相互接続構成要素が、前記ポストの前記第１の端部表面と前記第２の端部表面との間に横方向に広がる導電性相互接続を有さず、前記相互接続構成要素が前記第１表面及び反対の前記第２表面にそれぞれ隣接する、第１の複数の濡れ性の接点及び第２の複数の濡れ性の接点を有し、前記第１の濡れ性の高い接点及び前記第２の濡れ性の高い接点が、相互接続素子を超小型電子素子及び回路パネルの少なくとも一方に接合するのに使用可能であり、前記第１の濡れ性の接点及び前記第２の濡れ性の接点の少なくとも一方が、超小型電子素子の面において要素接点の空間分布に一致し、前記第１の濡れ性の接点及び前記第２濡れ性の接点の少なくとも一方が、回路パネルの面に露出した、回路接点の空間分布に一致する、相互接続構成要素。
  21. 請求項２０に記載の相互接続構成要素を含み、前記超小型電子素子を更に備え、前記第１の濡れ性の接点が前記要素接点の空間分布に前記超小型電子素子の面において一致し、前記要素接点が導電性接合材料の塊により前記第１の濡れ性の接点と接合されている、超小型電子アセンブリ。
  22. 請求項２１に記載の超小型電子アセンブリを含み、前記回路パネルを更に備え、前記第２の濡れ性の接点が、前記回路接点の空間分布に前記超小型電子素子の面において一致し、前記回路接点が導電性接合材料の塊により前記第２の濡れ性の接点と連結されている、アセンブリ。
  23. 前記濡れ性の接点の少なくとも幾つかが、前記第１の端部表面又は前記第２の端部表面により構成される、請求項２０に記載の相互接続構成要素。
  24. 前記第１の誘電体層が、本質的に低温共焼成セラミック、液晶ポリマー、ガラス、及び高フィラー含有エポキシから選択される材料からなる、請求項２０に記載の相互接続構成要素。
  25. 前記ポストが銅から作られる、請求項２０に記載の構造体。
  26. 前記ポストが、本質的に銅、金、アルミニウム、及びニッケルからなる群から選択される少なくとも１つの金属からなる、請求項２０に記載の構造体。
  27. 前記誘電体層が、前記第１表面と前記第２表面との間で少なくとも１０μｍの厚さを有する、請求項２０に記載の構造体。
  28. 前記厚さが、約３０μｍ〜７０μｍである、請求項２７に記載の構造体。
  29. 前記第１の濡れ性の接点の少なくとも幾つかが、前記第１の端部表面に接続され、かつ前記接続された第１の端部表面から、前記誘電体層の前記第１表面に沿ってオフセットされる、請求項２０に記載の相互接続構成要素。
  30. 前記誘電体層が第１の誘電体層であり、前記第１の濡れ性の接点が、前記第１の誘電体層の前記第１表面を覆う第２の誘電体層の表面に露出し、かつ前記第２の誘電体層に埋め込まれた第１の導電性トレースにより、前記第１の端部表面と接続される、請求項２９に記載の相互接続構成要素。
  31. 前記第２の濡れ性の接点の少なくとも幾つかが、前記接続された第２の端部表面から、前記誘電体層の前記第２表面に沿ってオフセットされ、前記第２の濡れ性の接点が、前記第１の誘電体層の前記第２表面を覆う第３の誘電体層の表面に露出し、かつ前記第３の誘電体層に埋め込まれた第２の導電性トレースにより前記第２の端部表面と接続される、請求項３０に記載の相互接続構成要素。
  32. 前記第２の濡れ性の接点の少なくとも幾つかが、前記第２の端部表面に接続され、かつ前記接続された第２の端部表面から、前記誘電体層の第２の表面に沿ってオフセットされる、請求項２９に記載の相互接続構成要素。
  33. 前記実質的に剛性の中実金属ポストの前記第１の端部の少なくとも幾つかと接続される、前記第１の誘電体層の前記第１の表面上の複数の第１のトレースを更に含む、請求項２０に記載の相互接続構成要素。
  34. 前記第１の濡れ性の接点が第１のピッチを構成し、前記第２の濡れ性の接点が前記第１のピッチよりも小さい第２のピッチを構成する、請求項２０に記載の相互接続構成要素。
  35. 前記第２のピッチが、超小型電子素子の面に露出した回路接点の空間分布に一致し、前記第１のピッチが、回路パネルの面に露出した回路接点の空間分布に一致し、前記第２のピッチが、前記第１のピッチの５０％以下である、請求項３４に記載の構成要素。
  36. 前記ポストの少なくとも１つが、前記第１の端部表面に隣接する第１の端部領域と、前記第２の端部表面に隣接する第２の端部領域とを含み、前記少なくとも１つのポストが、周辺の壁の勾配が前記第１の端部領域と前記第２の端部領域との間の境界で急激に変化するように、軸線に沿って垂直方向で前記軸線に向かって又は前記軸線から遠ざかって勾配を有する前記軸線及び周面を有する、請求項２０に記載の相互接続構成要素。
  37. 前記ポストが、前記第１の端部表面と前記第２の端部表面との間に延在する軸線の周りに回転表面を形成する、請求項２０に記載の構成要素。
  38. 前記回転表面の少なくとも一部が切頭円錐である、請求項３７に記載の構成要素。
  39. 前記回転表面の少なくとも一部がその一部に沿った放物線である、請求項３７に記載の構成要素。
  40. アセンブリであって、
    第１の濡れ性の接点と面する要素接点を有する、超小型電子素子と、
    請求項２０に記載の相互接続構成要素と、
    第２の濡れ性の高い接点と面する回路接点を上に有する回路と、を備え、
    前記超小型電子素子の前記要素接点の少なくとも幾つかと前記相互接続構成要素の前記第１の濡れ性の接点とが、導電性塊により連結され、前記第２の濡れ性の接点と前記回路接点の少なくとも一部とが導電性塊により接合される、アセンブリ。
  41. システムであって、
    請求項２１に記載の超小型電子アセンブリと、前記超小型電子アセンブリに電気的に接続された１つ以上の他の電子構成要素とを備える、システム。
  42. ハウジングを更に備え、前記超小型電子アセンブリ及び前記他の電子構成要素が前記ハウジングに実装されている、請求項４１に記載のシステム。
  43. 回路接点を上に有する回路パネルを更に備え、前記第２の濡れ性の接点と前記回路接点の一部とが導電性塊により接合され、前記電子構成要素の少なくとももう一つと前記回路接点の他の接点とが電気的に接続される、請求項４１に記載のシステム。
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