JP2000349123A - 半導体素子の実装方法 - Google Patents

半導体素子の実装方法

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Abstract

(57)【要約】 【課題】 半導体素子と配線基板との接続において、フ
ラックス残さによる接続信頼性の低下のない半導体素子
の実装方法を提供する。 【解決手段】 予め半導体素子１と配線基板２とを所定
の予熱温度に加熱し半導体素子１と配線基板２とを圧接
することにより予め半田バンプ３の酸化膜の一部を圧接
により破っておくことができる。さらに半導体素子と配
線基板上の半田バンプを半田配線以上に加熱し半田バン
プを溶融した状態で半導体素子１を所定の方向へ律動さ
せることにより、半田バンプ３の表面を覆っている酸化
膜を半田バンプ３の中へ取り込むことができるのでフラ
ックスを用いることなくボンディングを行なうことがで
きる。さらに大気遮断ボックス６内の不活性ガス７等に
より、半導体素子１上および／または配線基板２上に形
成された半田バンプ３の表面の酸化防止または酸化膜の
還元を行なうことができるため、半導体素子１と配線基
板２との間の接合をさらに安定化させることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体素子の実装
方法に関し、特にフリップチップ実装を用いて半導体素
子と配線基板とを接続する半導体素子の実装方法に関す
る。
【０００２】
【従来の技術】半導体素子の組み立て技術の一つとして
知られているフリップチップ・ボンディング方法は、半
導体素子の下面に設けられた電極上の半田バンプと、対
向する配線基板の上面に設けられた接続パッド上の半田
バンプとを接続する方法である。従来のフリップチップ
・ボンディング方法はフラックスを用いているため、半
田バンプの表面の酸化膜を除去し半田による接続を容易
にしていた。しかし、フラックスの量の最適化または洗
浄工程の管理等を行なわないと、洗浄工程後にフラック
スが残さとなって残ってしまうため、このフラックスの
残さが後の工程における封止樹脂の注入を妨げてしまう
という問題があった。さらに、このフラックスの残さが
マイグレーションの発生を誘発し、接続信頼性を低下さ
せるという品質保証上の問題があった。
【０００３】
【発明が解決しようとする課題】上述のように、従来の
フリップチップ・ボンディング方法はフラックスを用い
ているため、洗浄工程後に残るフラックス残さによる接
続信頼性の低下という問題があった。そこで、本発明の
目的は、上記問題を解決するためになされたものであ
り、半導体素子と配線基板との接続にフラックスを使用
しないフリップチップ・ボンディング方法を用いること
により、フラックス残さによる接続信頼性の低下のない
半導体素子の実装方法を提供することにある。
【０００４】
【課題を解決するための手段】この発明の半導体素子の
実装方法は、半導体素子または配線基板のいずれかの上
に半田バンプを形成する半田バンプ形成工程と、前記半
導体素子と前記配線基板とを半田融点より低い所定の予
熱温度に加熱する加熱工程と、前記半導体素子を前記半
田バンプを介して前記配線基板上に圧接する圧接工程
と、前記半導体素子と前記配線基板とが圧接された状態
で、前記半導体を半田融点以上の温度に加熱し、前記半
導体素子または前記配線基板上に形成された半田バンプ
を溶融する工程と、前記半導体素子を水平方向または鉛
直方向のいずれかの方向へ周期的に律動させる律動工程
と、前記半導体素子を半田融点より低い所定の冷却温度
に冷却する冷却工程とを備えたものである。
【０００５】ここで、この発明の半導体素子の実装方法
において、前記圧接工程ならびに前記律動工程は、前記
半田バンブを不活性雰囲気または還元性雰囲気のいずれ
かの状態にして行なわれることができるものである。
【０００６】ここで、この発明の半導体素子の実装方法
において、前記半田バンプ形成工程は、半導体素子上お
よび配線基板上に各々半田バンプを形成することができ
るものである。
【０００７】ここで、この発明の半導体素子の実装方法
において、前記律動工程は、前記半導体素子と前記配線
基板とが圧接された状態で、前記半導体を半田融点以上
の温度に加熱し、前記半導体素子または前記配線基板上
に形成された半田バンプを溶融した状態で、前記半導体
素子を水平方向および鉛直方向へ周期的に律動させるこ
とができるものである。
【０００８】ここで、この発明の半導体素子の実装方法
において、前記律動工程は、前記半導体素子と前記配線
基板とが圧接された状態で、前記配線基板を半田融点以
上の温度に加熱し、前記半導体素子または前記配線基板
上に形成された半田バンプを溶融した状態で、前記半導
体素子を水平方向および鉛直方向へ周期的に律動させる
ことができるものである。 〔発明の詳細な説明〕
【０００９】
【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態を詳細に説明する。
【００１０】実施の形態１.図１（Ａ）ないし（Ｄ）
は、本発明の実施の形態１における半導体素子の実装工
程の断面図を示す。図１において、符号１は半導体素
子、２は半導体素子１を接続しようとする配線基板、３
は半導体素子１または配線基板２上に形成された半田バ
ンプ、４は半導体素子１を保持するボンディングヘッ
ド、５は配線基板２を保持するボンディングステージで
ある。
【００１１】次に、ボンディングヘッド４とボンディン
グステージ５とを有するボンディング装置について説明
する。図１に示されるように、半導体素子１上と配線基
板２上とには、各々半田バンプ３が形成されているが、
この半田バンプ３にはフラックスは供給されていない。
ボンディングヘッド４は真空吸引により半導体素子１を
吸着することができ、室温から半田融点（約１８０℃）
以上の約４００℃程度まで加熱することができる。ボン
ディングステージ５はヒータ（不図示）を内蔵してお
り、予め配線基板２を半田融点近くの予熱温度に加熱し
ておくことができる。
【００１２】上述のボンディング装置を用いた半導体素
子の実装方法を説明する。図１（Ａ）に示されるよう
に、配線基板２は半田融点近くの温度に過熱されたボン
ディングステージ５の上面の所定の位置に位置決めされ
て載置されている。一方、半導体素子１は半田融点より
低い所定の予熱温度に加熱されたボンディングヘッド４
の下面に吸着されている。半導体素子１は、ボンディン
グヘッド４の水平方向への移動により、所定の位置に位
置決め（アラインメント）された状態で配線基板２の上
方に位置している。
【００１３】図１（Ｂ）に示されるように、ボンディン
グヘッド４が下降すると、半導体素子１は配線基板２上
の所定の位置に載置される。半導体素子１はボンディン
グヘッド４の下面に吸着されているため、水平方向に位
置決めされた状態で、鉛直方向に所定時間圧力を加えら
れて配線基板２上に圧接される。この結果、各半田バン
プ３の接触面積を大きくとることができ、さらに予め半
田バンプ３の酸化膜の一部を圧接により破っておくこと
ができる。
【００１４】図１（Ｃ）に示されるように、半導体素子
１上に形成された半田バンプ３と配線基板２上に形成さ
れた半田バンプ３とが接触した状態で、半導体素子を半
田融点以上に加熱し、半導体素子および配線基板上に形
成された半導体バンプを溶融した状態で、水平方向Ｘま
たは鉛直方向Ｙのいずれかの方向へ周期的に律動（スク
ラブ）させる。この結果、半田バンプ３の表面を覆って
いる酸化膜が半田バンプ３の中に取り込まれ、フラック
スを用いることなくボンディングを行なうことができ
る。
【００１５】図１（Ｄ）に示されるように、ボンディン
グヘッド４を半田融点より低い温度に冷却すると、半導
体素子１の温度が低下し、半田バンプ３が固化する。ボ
ンディングヘッド４による半導体素子１の吸着を解除す
るとともに、ボンディングヘッドを上昇させてボンディ
ングを終了させる。
【００１６】上述の説明では、半導体素子１上および配
線基板２上に半田バンプ３を形成したが、半田バンプ３
は半導体素子１上または配線基板２上のいずれかの上に
形成してもよい。さらに上述の説明では、律動方向は水
平方向Ｘまたは鉛直方向Ｙのいずれかの方向であった
が、水平方向Ｘおよび鉛直方向Ｙの両方向へ律動させる
こともできる。
【００１７】ボンディングヘッド４およびボンディング
ステージ５の予熱温度は、好適には約１５０℃程度であ
る。律動中のボンディングヘッド４の温度は好適には約
２６０℃程度であり、冷却時のボンディングヘッド４の
温度は好適には約１８０℃程度である。ボンディングス
テージ５の温度は、律動中も含めて予熱温度、好適には
約１５０℃程度に保たれている。
【００１８】以上より、実施の形態１によれば、予め半
導体素子１と配線基板２とを所定の予熱温度に加熱し、
半導体素子１と配線基板２とを圧接することにより、予
め半田バンプ３の酸化膜の一部を圧接により破っておく
ことができる。さらに半導体素子１を所定の方向へ律動
させることにより、半田バンプ３の表面を覆っている酸
化膜を半田バンプ３の中へ取り込むことができるので、
フラックスを用いることなくボンディングを行なうこと
ができる。
【００１９】実施の形態２.図２は、本発明の実施の形
態２における半導体素子の実装工程の断面図を示す。図
２で図１と同じ符号を付したものは同じ機能を有するた
め説明は省略する。図２において、符号６は配線基板２
を大気から遮断する大気遮断ボックス、７は図示の矢印
方向へ流入する不活性ガスまたは還元性ガスである。大
気遮断ボックス６には、不活性ガスまたは還元性ガス７
の供給源（不図示）およびこれらのガス７を加熱するガ
ス加熱器（不図示）が接続されている。大気遮断ボック
ス６内には、常に半田融点近くの温度まで加熱された不
活性ガスまたは還元性ガス７、あるいはこれらの混合ガ
スが満たされている。
【００２０】上述の大気遮断ボックス６内の不活性ガス
７等により、半導体素子１上および／または配線基板２
上に形成された半田バンプ３の表面の酸化防止または酸
化膜の還元を行なうことができるため、半導体素子１と
配線基板２との間の接合をさらに安定化させることがで
きる。
【００２１】本実施の形態２に示された半導体素子の実
装方法は、半田バンプ３の半田材によらずに実装を行な
うことができる。さらに、配線基板２はセラミック基板
または有機樹脂基板であっても実装を行なうことができ
る。
【００２２】以上より、実施の形態２によれば、大気遮
断ボックス６内の不活性ガス７等により、半導体素子１
上および／または配線基板２上に形成された半田バンプ
３の表面の酸化防止または酸化膜の還元を行なうことが
できるため、半導体素子１と配線基板２との間の接合を
さらに安定化させることができる。
【００２３】
【発明の効果】以上説明したように、本発明の半導体素
子の実装方法によれば、半導体素子と配線基板との接続
にフラックスを使用しないフリップチップ・ボンディン
グ方法を用いることにより、フラックス残さによる接続
信頼性の低下のない半導体素子の実装方法を提供するこ
とができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１における半導体素子の
実装工程の断面図である。
【図２】 本発明の実施の形態２における半導体素子の
実装工程の断面図である。
【符号の説明】
１ 半導体素子、 ２ 配線基板、 ３ 半田バンプ、
４ ボンディングヘッド、 ５ ボンディングステー
ジ、 ６ 大気遮断ボックス、 ７ 不活性ガスまたは
還元性ガス。

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 半導体素子または配線基板のいずれかの
    上に半田バンプを形成する半田バンプ形成工程と、 前記半導体素子と前記配線基板とを半田融点より低い所
    定の予熱温度に加熱する加熱工程と、 前記半導体素子を前記半田バンプを介して前記配線基板
    上に圧接する圧接工程と、 前記半導体素子と前記配線基板とが圧接された状態で、
    前記半導体を半田融点以上の温度に加熱し、前記半導体
    素子または前記配線基板上に形成された半田バンプを溶
    融する工程と、 前記半導体素子を水平方向または鉛直方向のいずれかの
    方向へ周期的に律動させる律動工程と、 前記半導体素子を半田融点より低い所定の冷却温度に冷
    却する冷却工程とを備えたことを特徴とする半導体素子
    の実装方法。
  2. 【請求項２】 前記圧接工程ならびに前記律動工程は、
    前記半田バンブを不活性雰囲気または還元性雰囲気のい
    ずれかの状態にして行なわれることを特徴とする請求項
    １記載の半導体素子の実装方法。
  3. 【請求項３】 前記半田バンプ形成工程は、半導体素子
    上および配線基板上に各々半田バンプを形成することを
    特徴とする請求項１ないし３のいずれかに記載の半導体
    素子の実装方法。
  4. 【請求項４】 前記律動工程は、前記半導体素子と前記
    配線基板とが圧接された状態で、前記半導体を半田融点
    以上の温度に加熱し、前記半導体素子または前記配線基
    板上に形成された半田バンプを溶融した状態で、前記半
    導体素子を水平方向および鉛直方向へ周期的に律動させ
    ることを特徴とする請求項１ないし４のいずれかに記載
    の半導体素子の実装方法。
  5. 【請求項５】 前記律動工程は、前記半導体素子と前記
    配線基板とが圧接された状態で、前記配線基板を半田融
    点以上の温度に加熱し、前記半導体素子または前記配線
    基板上に形成された半田バンプを溶融した状態で、前記
    半導体素子を水平方向および鉛直方向へ周期的に律動さ
    せることを特徴とする請求項１ないし４のいずれかに記
    載の半導体素子の実装方法。
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005191460A (ja) * 2003-12-26 2005-07-14 Fujitsu Ltd 半導体装置の製造方法及び半導体装置の製造装置
JP2007311678A (ja) * 2006-05-22 2007-11-29 Denso Corp 電子部品の実装方法および電子部品の実装構造
US7521799B2 (en) 2005-04-19 2009-04-21 Renesas Technology Corp. Semiconductor device and method of manufacturing the same
US7786569B2 (en) 2007-01-19 2010-08-31 Renesas Technology Corp. Semiconductor device using wiring substrate having a wiring structure reducing wiring disconnection
US7863741B2 (en) 2007-05-07 2011-01-04 Sony Corporation Semiconductor chip and manufacturing method thereof
JP2011211243A (ja) * 2011-07-27 2011-10-20 Renesas Electronics Corp 半導体装置の製造方法
JP2012235055A (ja) * 2011-05-09 2012-11-29 Daitron Technology Co Ltd 接合方法及び接合装置
KR101214683B1 (ko) 2011-01-13 2012-12-21 가부시끼가이샤 도시바 반도체 장치의 제조 방법
KR101330225B1 (ko) * 2012-05-25 2013-11-18 피에스케이 주식회사 기판 접합 방법 및 기판 리플로우 처리 장치
CN110047766A (zh) * 2019-04-25 2019-07-23 广东工业大学 一种双模混合控制芯片倒装方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6461891B1 (en) * 1999-09-13 2002-10-08 Intel Corporation Method of constructing an electronic assembly having an indium thermal couple and an electronic assembly having an indium thermal couple
JP4456234B2 (ja) * 2000-07-04 2010-04-28 パナソニック株式会社 バンプ形成方法
DE10147789B4 (de) * 2001-09-27 2004-04-15 Infineon Technologies Ag Vorrichtung zum Verlöten von Kontakten auf Halbleiterchips
US6504242B1 (en) 2001-11-15 2003-01-07 Intel Corporation Electronic assembly having a wetting layer on a thermally conductive heat spreader
JP2004265888A (ja) * 2003-01-16 2004-09-24 Sony Corp 半導体装置及びその製造方法
US8143719B2 (en) 2007-06-07 2012-03-27 United Test And Assembly Center Ltd. Vented die and package
JP5645592B2 (ja) * 2010-10-21 2014-12-24 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
TWI453845B (zh) * 2011-01-05 2014-09-21 Toshiba Kk 半導體裝置之製造方法
US8802553B2 (en) * 2011-02-10 2014-08-12 Infineon Technologies Ag Method for mounting a semiconductor chip on a carrier
EP2743972A1 (en) 2012-12-17 2014-06-18 Imec Method for bonding semiconductor substrates and devices obtained thereby
JP6165127B2 (ja) * 2014-12-22 2017-07-19 三菱重工工作機械株式会社 半導体装置及び半導体装置の製造方法
US9847313B2 (en) * 2015-04-24 2017-12-19 Kulicke And Soffa Industries, Inc. Thermocompression bonders, methods of operating thermocompression bonders, and horizontal scrub motions in thermocompression bonding
KR102217812B1 (ko) * 2018-11-28 2021-02-22 주식회사 오럼머티리얼 프레임 일체형 마스크의 제조 장치

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0298372B1 (en) * 1987-07-10 1993-01-13 Hitachi, Ltd. Semiconductor cooling apparatus
US4996589A (en) * 1987-10-21 1991-02-26 Hitachi, Ltd. Semiconductor module and cooling device of the same
JP2507561B2 (ja) * 1988-10-19 1996-06-12 株式会社日立製作所 半導体の冷却装置
JPH0682710B2 (ja) 1989-03-31 1994-10-19 アメリカン テレフォン アンド テレグラフ カムパニー デバイスの製造方法
JP3423727B2 (ja) 1992-01-16 2003-07-07 富士通株式会社 フリップチップ接合方法
JP3275396B2 (ja) 1992-10-12 2002-04-15 カシオ計算機株式会社 Ｉｃチップのボンディング方法およびボンディングヘッド
US5821627A (en) * 1993-03-11 1998-10-13 Kabushiki Kaisha Toshiba Electronic circuit device
JPH08222846A (ja) 1995-02-15 1996-08-30 Citizen Watch Co Ltd 半導体チップ実装方法

Cited By (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005191460A (ja) * 2003-12-26 2005-07-14 Fujitsu Ltd 半導体装置の製造方法及び半導体装置の製造装置
US9496153B2 (en) 2005-04-19 2016-11-15 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US10714415B2 (en) 2005-04-19 2020-07-14 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US8575757B2 (en) 2005-04-19 2013-11-05 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US7791204B2 (en) 2005-04-19 2010-09-07 Renesas Technology Corp. Semiconductor device and method of manufacturing the same
US10283444B2 (en) 2005-04-19 2019-05-07 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US9831166B2 (en) 2005-04-19 2017-11-28 Renesas Electronics Corporation Semiconductor device
US8018066B2 (en) 2005-04-19 2011-09-13 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US9576890B2 (en) 2005-04-19 2017-02-21 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US8314495B2 (en) 2005-04-19 2012-11-20 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US8581410B2 (en) 2005-04-19 2013-11-12 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US9299681B2 (en) 2005-04-19 2016-03-29 Renesas Electronics Corporation Semiconductor device and method of manufacturing
US7521799B2 (en) 2005-04-19 2009-04-21 Renesas Technology Corp. Semiconductor device and method of manufacturing the same
US8928147B2 (en) 2005-04-19 2015-01-06 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US8822269B2 (en) 2005-04-19 2014-09-02 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
JP2007311678A (ja) * 2006-05-22 2007-11-29 Denso Corp 電子部品の実装方法および電子部品の実装構造
JP4736948B2 (ja) * 2006-05-22 2011-07-27 株式会社デンソー 電子部品の実装方法
US7786569B2 (en) 2007-01-19 2010-08-31 Renesas Technology Corp. Semiconductor device using wiring substrate having a wiring structure reducing wiring disconnection
US7863741B2 (en) 2007-05-07 2011-01-04 Sony Corporation Semiconductor chip and manufacturing method thereof
KR101214683B1 (ko) 2011-01-13 2012-12-21 가부시끼가이샤 도시바 반도체 장치의 제조 방법
JP2012235055A (ja) * 2011-05-09 2012-11-29 Daitron Technology Co Ltd 接合方法及び接合装置
JP2011211243A (ja) * 2011-07-27 2011-10-20 Renesas Electronics Corp 半導体装置の製造方法
KR101330225B1 (ko) * 2012-05-25 2013-11-18 피에스케이 주식회사 기판 접합 방법 및 기판 리플로우 처리 장치
CN110047766A (zh) * 2019-04-25 2019-07-23 广东工业大学 一种双模混合控制芯片倒装方法

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Publication number Publication date
KR100368695B1 (ko) 2003-01-24
JP4275806B2 (ja) 2009-06-10
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