JP2000338926A

JP2000338926A - 画像表示装置

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Publication number: JP2000338926A
Application number: JP11151662A
Authority: JP
Inventors: Yasuaki Muto; 泰明武藤; Minoru Kagawa; 実香川; Tomoaki Ooki; 智明大喜; Masaaki Kobayashi; 正明小林
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1999-05-31
Filing date: 1999-05-31
Publication date: 2000-12-08
Anticipated expiration: 2019-05-31
Also published as: JP4449102B2

Abstract

(57)【要約】【課題】マトリックス構造を持つディスプレイパネル
に所望の信号を与えるため、Ｖレート変換や画素変換を
行う時、動作周波数が高くなりすぎ、安価に構成できな
いという課題がある。【解決手段】ＰＬＬ回路を３つ用いたものであり、Ａ
Ｄ変換手段１５ａとＶレート変換手段１５ａの入力段へ
はＰＬＬ回路１１１ａから、Ｖレート変換手段１５ａの
出力段と画素変換手段１６ａの入力段へはＰＬＬ回路２
１２ａから、画素変換手段１６ａの出力段以降へはＰＬ
Ｌ回路３１３ａからクロックおよび水平同期信号を供給
することにより、画素変換手段１６ａおよびパネル信号
処理手段１７ａへ供給されるクロックや水平同期信号の
周波数を落とすことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶やプラズマデ
ィスプレイパネルといったマトリックス構造を持つディ
スプレイパネルに、所望の信号を与えるＰＬＬ回路を用
いた画像表示装置に関するものである。

【０００２】

【従来の技術】従来の技術については、例えば特開平６
−２９１６５２号公報に示されている。図１２と図１３
は、上記従来例について簡単に説明するものである。

【０００３】まず、ＰＬＬ回路１１０について図１３を
用いて説明する。ＰＬＬ回路１１０は電圧制御発振器
（以下ＶＣＯ）１１２によって発振したクロックを分周
器１１３によって分周したフィードバックパルスと、入
力基準パルスとを位相比較器１１１によって位相比較す
るというフィードバックを繰り返すことにより、安定し
たクロックを発生させるものである。つまり、分周器１
１３の分周比率を任意に設定することで、入力される基
準パルスを分周比率によって分周したクロックが得られ
ることになる。映像信号処理の場合、入力基準パルスと
して水平同期信号が入力され、出力としてクロックと出
力パルスが得られるのが一般的である。

【０００４】このＰＬＬ１１０と同じ構成のものが、第
１のＰＬＬ回路１０１と第２のＰＬＬ回路１０２であ
る。上記従来例によれば、ＡＤ変換回路１０４へ入力さ
れた映像信号を一旦フレームメモリ１０８に取り込み、
パネル信号処理回路１０７へ出力する構成となってお
り、フレームメモリ１０８の前後で二つのＰＬＬを持た
せ、独立した周波数のクロックによって、フレームメモ
リ１０８への書き込み、読み出しを行うことによって、
マトリクス構造を持つ液晶ディスプレイにおいてもマル
チスキャン方式の表示装置が可能であるとしている。

【０００５】この従来例のように二つのＰＬＬを用いた
例について、図１４〜図１６に詳細に説明する。まず、
図１４は図１２を少し発展させた例である。上記従来例
の場合はフレームメモリでの具体的な処理に関しては、
全く触れていなかったが、ここでは、マトリクス構造を
持つディスプレイに所望の信号を入力するために行う処
理について、Ｖレート変換と画素変換とを仮定する。

【０００６】図１４中のＡＤ変換手段１０４’、パネル
信号処理手段１０７’、第１のＰＬＬ回路１０１’、第
２のＰＬＬ回路１０２’は、図１２と機能的には全く同
じである。クロックの流れは、ＰＬＬ１１０１’からＡ
Ｄ変換手段１０４’、Ｖレート変換手段１０５、画素変
換手段１０６の入力段へそれぞれ入力され、第２のＰＬ
Ｌ回路１０２’から画素変換手段１０６の出力段、およ
びパネル信号処理手段１０７’へそれぞれ入力される。
Ｖレート変換手段１０５とは、垂直同期信号の周波数を
変換するものであり、様々な垂直周波数で入力される信
号に対して、例えば６０Ｈｚといった均一の垂直周波数
に変換し、後段の信号処理やパネル駆動を容易にするた
めのものである。この変換を実現するためには、１垂直
期間内の全信号を記憶し、異なる周波数で読み書きが可
能なデュアルポートＲＡＭ等が必要となる。

【０００７】また、画素変換手段１０６は、例えばＸＧ
Ａ（水平１０２４×垂直７６８）のパネルに、ＶＧＡ
（水平６４０×垂直４８０）の信号を入力した場合、パ
ネルの画素にあうように信号を変換しなければならな
い。この場合は、図１５に示すように垂直方向の５画素
に対して変換処理を行い、８画素分のデータを作成する
５→８変換を行えば良い。この働きを担うのが、画素変
換手段１０６である。これを実現するためには、数ライ
ン分のラインメモリを用意し、フィルタをかけ、変換し
ていく必要があり、変換比率と同じ比率の周波数を持つ
クロックで、書き込み、読み出しを行う。なお、垂直方
向の画素数の変換は上述のように何らかのメモリ手段が
必要となるが、水平方向の画素変換に関しては、上記画
素変換手段１０６で垂直方向と同様の変換を行っても良
いし、ＡＤ変換手段１０４’でのサンプリング周波数を
パネル画素にあうように設定しても良い。

【０００８】次に、図１４の具体例について、図１６に
おいて説明する。図１６中、図１４と同じ番号のものは
全く同じ働きをするものである。二つのＰＬＬ中の位相
比較器（図中ではＰＤと記す）１２１および１２４、Ｖ
ＣＯ１２２および１２５、分周器１２３および１２６
は、図１３で説明した通りのものである。ここで、分周
器１２３および分周期１２６の枠内の数字は分周比を表
すものである。ＰＬＬ回路外の分周器１２７および分周
器１２８は、それぞれクロックをカウントし、水平同期
信号を作成するもの、水平同期信号をカウントし、垂直
同期信号を作り出すものであり、枠内の数字は分周比で
ある。パネル１３３をＸＧＡパネルとし、このシステム
にＶＧＡの７５Ｈｚの信号（水平３７．５ｋＨｚ、垂直
７５Ｈｚ）が入力された場合を考える。

【０００９】まず、ＰＬＬ回路１０１’内の分周器１２
３の分周比は水平１０２４画素のパネルに対応するた
め、また、有効表示画素と１水平期間内の全画素数との
比率を考慮して、１３４４とする。よって、ＡＤ変換手
段１０４’およびＶレート変換手段１０５の入力段へ入
力されるクロックの周波数は５０．４ＭＨｚ、水平同期
信号はもともとの水平同期信号と同じ周波数である３
７．５ｋＨｚとなる。Ｖレート変換手段１０５の出力段
および画素変換手段１０６の入力段へ入力されるクロッ
クおよび水平同期周波数も、この場合は同じであるのが
妥当である。パネル１３３への垂直周期は６０Ｈｚでな
ければならないことを仮定すると、このＶレート変換手
段１０５で７５Ｈｚから６０Ｈｚに変換する必要があ
る。

【００１０】次に画素変換手段１０６では図１５で示し
たように５→８変換を行う必要があるので、水平の全ラ
イン数８／５倍とならなければならない。よって、分周
器１２６と１２７の比率は８：５にしなければならな
い。パネルの画素数等を考慮して、満足する分周比の設
定を行うと、画素変換手段１０６の出力段およびパネル
信号処理手段１０７’へ入力されるクロックおよび水平
周波数は、それぞれ６３ＭＨｚ、６０ｋＨｚとなる。こ
れらの分周器の設定方法に関しての詳細は、後述する。
なお、前提として、ＰＬＬ回路によって発生したクロッ
クを用いたシステムの場合、そのシステムで用いる水平
同期信号は、上記のクロックを分周したものを用いるべ
きである。これは、ジッタ等の映像品位に関わる問題で
あり、以後の説明もこれを前提とする。

【００１１】

【発明が解決しようとする課題】しかしながら上記従来
の技術では、図１６中のＰＬＬ回路１０２’のクロック
および水平周波数が大きくなりすぎ、画素変換手段１０
６やパネル信号処理手段１０７’に高速で動作するもの
が必要となってしまうという課題がある。

【００１２】また、水平の画素数が大きい場合には、映
像信号を表示画面上の左右の信号に分割し、それぞれ並
列に処理する場合がある。この場合にも、上記従来の技
術のように二つのＰＬＬを用いたシステムでは、画素変
換手段１０６やパネル信号処理手段１０７’に高速で動
作するものが必要となってしまうという課題がある。

【００１３】また、１６：９のワイドパネルを用い、さ
らに上記の左右分割を行うシステムにおいて、４：３の
画面表示をする場合、画面が切れたり、左右の無画部が
うまく設定できないという課題も存在する。

【００１４】さらに、上記のように４：３表示をする場
合にも、画素変換手段やパネル信号処理部へ行くクロッ
クや水平周波数が大きくなり、高速動作が求められると
いう課題も存在する。

【００１５】

【課題を解決するための手段】上記課題を解決するため
に本発明は、ＰＬＬを３つ用いたものであり、ＡＤ変換
手段とＶレート変換手段の入力段へは第１のＰＬＬ回路
１から、Ｖレート変換手段の出力段と画素変換手段の入
力段へは第２のＰＬＬ回路２から、画素変換手段の出力
段以降へは第３のＰＬＬ回路３からクロックおよび水平
同期信号を供給することにより、動作周波数を落とすこ
とができる。

【００１６】また、本発明は、左右の映像を分割する左
右分割手段を導入したシステムにおいて、ＰＬＬを３つ
用いたものであり、ＡＤ変換手段と左右分割手段の入力
段へは第１のＰＬＬ回路１から、左右分割手段の出力段
とＶレート変換手段の入力段へは第１のＰＬＬ回路１の
クロックを２分周する分周器から、Ｖレート変換手段の
出力段と画素変換手段の入力段へは第２のＰＬＬ回路２
から、画素変換手段の出力段以降へは第３のＰＬＬ回路
３からクロックおよび水平同期信号を供給することによ
り、動作周波数を落とすことができる。

【００１７】また、本発明は、１６：９パネルを用い
て、左右分割を行うシステムにおいて、ＰＬＬを３つ用
いたものであり、ＡＤ変換手段と左右分割手段の入力段
へは第１のＰＬＬ回路１から、左右分割手段の出力段と
Ｖレート変換手段と画素変換手段の入力段へは第２のＰ
ＬＬ回路２から、画素変換手段の出力段以降へは第３の
ＰＬＬ回路３からクロックおよび水平同期信号を供給す
ることにより、４：３表示を可能にするものである。

【００１８】また、本発明は、１６：９パネルを用い
て、左右分割を行い、さらに４：３表示をするシステム
において、ＰＬＬを４つ用いたものであり、ＡＤ変換手
段と左右分割手段の入力段へは第１のＰＬＬ回路１か
ら、左右分割手段の出力段とＶレート変換手段の入力段
へは第２のＰＬＬ２から、Ｖレート変換手段の出力段と
画素変換手段の入力段へは第３のＰＬＬ回路３から、画
素変換手段の出力段以降へは第４のＰＬＬ回路４からク
ロックおよび水平同期信号を供給することにより、動作
周波数を落とすことができる。

【００１９】

【発明の実施の形態】請求項１に記載の発明は、映像信
号を画像表示装置の所望の信号形態に変換するものであ
って、アナログの映像信号をデジタルに変換するＡＤ変
換手段と、垂直同期信号の周波数を変換するＶレート変
換手段と、マトリックス構造の画像表示装置の画素数に
対応した映像信号に変換する画素変換手段と、上記ＡＤ
変換手段と上記Ｖレート変換手段の入力側へクロックを
供給する第１のＰＬＬ回路と、上記Ｖレート変換手段の
出力側と上記画素変換手段の入力側へクロックを供給す
る第２のＰＬＬ回路と、上記画素変換手段の出力側とそ
の後段のパネル信号処理手段へクロックを供給する第３
のＰＬＬ回路とを備えたことを特徴とするＰＬＬ回路を
用いた画像表示装置に関してのものであり、画素変換手
段以降の信号処理の動作周波数を低減することができ
る。

【００２０】請求項２に記載の発明は、映像信号を画像
表示装置の所望の信号形態に変換するものであって、ア
ナログの映像信号をデジタルに変換するＡＤ変換手段
と、映像信号を表示画面上の左右毎の信号に分割する左
右分割装置と、垂直同期信号の周波数を変換するＶレー
ト変換手段と、マトリックス構造の画像表示装置の画素
数に対応した映像信号に変換する画素変換手段と、上記
ＡＤ変換手段と上記左右分割手段の入力側へクロックを
供給する第１のＰＬＬ回路と、上記第１のＰＬＬ回路か
らのクロックを分周し、上記左右分割手段の出力側と上
記Ｖレート変換手段の入力側へクロックを供給する分周
手段と、上記Ｖレート変換手段の出力側と上記画素変換
手段の入力側へクロックを供給する第２のＰＬＬ回路
と、上記画素変換手段の出力側とその後段のパネル信号
処理手段へクロックを供給する第３のＰＬＬ回路とを備
えたことを特徴とするＰＬＬ回路を用いた画像表示装置
に関するものであり、左右分割を行うシステムにおいて
も、画素変換手段以降の信号処理の動作周波数を低減す
ることができる。

【００２１】請求項３に記載の発明は、映像信号を画像
表示装置の所望の信号形態に変換するものであって、ア
ナログの映像信号をデジタルに変換するＡＤ変換手段
と、映像信号を表示画面上の左右毎の信号に分割する左
右分割装置と、垂直同期信号の周波数を変換するＶレー
ト変換手段と、マトリックス構造の画像表示装置の画素
数に対応した映像信号に変換する画素変換手段と、上記
ＡＤ変換手段と上記左右分割手段の入力側へクロックを
供給する第１のＰＬＬ回路と、上記左右分割手段の出力
側と上記Ｖレート変換手段と上記画素変換手段の入力側
へクロックを供給する第２のＰＬＬ回路と、上記画素変
換手段の出力側とその後段のパネル信号処理手段へクロ
ックを供給する第３のＰＬＬ回路とを備えたことを特徴
とするＰＬＬ回路を用いた画像表示装置に関するもので
あり、１６：９パネルを用い、左右分割を行うシステム
においても、４：３表示を可能にする。

【００２２】請求項４に記載の発明は、映像信号を画像
表示装置の所望の信号形態に変換するものであって、ア
ナログの映像信号をデジタルに変換するＡＤ変換手段
と、映像信号を表示画面上の左右毎の信号に分割する左
右分割装置と、垂直同期信号の周波数を変換するＶレー
ト変換手段と、マトリックス構造の画像表示装置の画素
数に対応した映像信号に変換する画素変換手段と、上記
ＡＤ変換手段と上記左右分割手段の入力側へクロックを
供給する第１のＰＬＬ回路と、上記左右分割手段の出力
側と上記Ｖレート変換手段の入力側へクロックを供給す
る第２のＰＬＬ回路と、上記Ｖレート変換手段の出力側
と上記画素変換手段の入力側へクロックを供給する第３
のＰＬＬ回路と、上記画素変換手段の出力側とその後段
のパネル信号処理手段へクロックを供給する第４のＰＬ
Ｌ回路とを備えたことを特徴とするＰＬＬ回路を用いた
画像表示装置に関するものであり、１６：９パネルを用
いて、左右分割を行い、さらに４：３表示をするシステ
ムにおいても、画素変換手段以降の信号処理の動作周波
数を低減することができる。

【００２３】（実施の形態１）本発明の画像表示装置の
第１の実施の形態について図１〜図３を用いて説明す
る。

【００２４】まず、図１に構成図を示す。１４ａはＡＤ
変換手段、１５ａはＶレート変換手段、１６ａは画素変
換手段、１７ａはパネル信号処理手段であり、従来例の
名前が同じブロックと同じ働きをするので、その動きに
関して詳細は割愛する。１１ａ、１２ａ、１３ａはＰＬ
Ｌ回路であり、第１のＰＬＬ回路１１ａからＡＤ変換手
段１４ａとＶレート変換手段１５ａの入力段へ、第２の
ＰＬＬ回路１２ａからＶレート変換手段１５ａの出力段
と画素変換手段１６ａの入力段へ、第３のＰＬＬ回路１
３ａから画素変換手段１６ａの出力段とパネル信号処理
１７ａへクロックおよび水平同期信号を供給する。ま
た、１４ａ〜１７ａまでの矢印は映像信号の流れであ
り、ＰＬＬ回路間の矢印は基準となるパルスの流れであ
る。

【００２５】図１の詳細例を図２に示す。三つのＰＬＬ
回路内部の２１ａ、２４ａ、２９ａは位相比較器（以下
ＰＤ）、２２ａ、２５ａ、３０ａは電圧制御発信器（以
下ＶＣＯ）、２３ａ、２６ａ、３１ａは分周器であり、
図１３と同様のものである。また、２７ａ、３２ａはク
ロック（図中ＣＬＫ）から水平同期信号（図中Ｈ）を作
る分周器、２８ａは水平同期信号から垂直同期信号（図
中Ｖ）を作る分周器である。

【００２６】パネルをＸＧＡ（１０２４×７６８）と仮
定し、７５ＨｚのＶＧＡ信号が入力されたときを考え
る。入力される信号のスペックは、全エリア水平８４０、垂直５２５有効エリア水平６４０、垂直４８０周波数水平３７．５ｋＨｚ、垂直７５Ｈｚである。ここで、各分周器の分周比を設定していくこと
を考える。

【００２７】水平方向の拡大は、ＡＤ変換手段１４ａで
のサンプリングで行うとすると、分周器２３ａは、（水平パネル有効画素）×（水平全エリア）／（水平有効エリア）・・・（１）＝１０２４×８４０／６４０＝１３４４となる。

【００２８】次に、分周器２８ａには、垂直有効ライン
数（４８０）よりも大きな５００を設定し、分周器２９
ａには、ＡＤ変換後の水平有効画素数（１０２４）より
も大きな１０５０を設定する。Ｖレート変換後の垂直周
波数を６０Ｈｚとすると、分周器２６ａは（Ｖレート後の垂直周波数）×（分周器２８ａの設定）×（分周器２９ａの設定）／（ＰＬＬ回路２１２ａへ入力される基準パルスの周波数）・・・（２）＝６０×５００×１０５０／３７．５ｋ＝８４０となる。

【００２９】また、図１５に示すように、画素変換手段
１６ａでは、垂直方向の５→８変換を行う。分周器３２
ａと３１ａの設定値の比は、５：８でなければならな
い。そこで、分周器３２ａの設定値として、５で割り切
れ、かつＡＤ変換後の水平方向の有効画素数（１０２
４）よりも大きな１０５０を設定すると、分周器３１ａ
は、（分周器３２ａの設定値）×（垂直方向の変換比）・・・（３）＝１０５０×８／５＝１６８０となる。

【００３０】以上の分周器の設定によって、図２に示さ
れるようなクロック、水平同期信号、垂直同期信号が各
ブロックへ供給される。この結果と従来例となる図１６
とを比較すると、Ｖレート変換後のクロックおよび水平
同期信号の周波数を小さくできることがわかる。

【００３１】入力信号が安定している場合は良いが、例
えばビデオの早送りや巻き戻しといった特殊再生のとき
は、垂直同期周波数が不安定となる。図２の場合、不安
定な垂直周波数の影響をＶレート変換後も受けてしま
う。これを防ぐために、図３のような例が考えられる。
図３中のアポストロフィ（’）のついた番号は、図２と
同じであるので、詳細は省略する。ここで、注目すべき
点は、ＰＬＬ回路１１ａ’とＰＬＬ回路１２ａ’の間を
完全な非同期とし、水晶発振子３４とＰＬＬ回路１２
ａ’への基準パルスを作る分周器３５とを挿入した点で
ある。これにより、入力の垂直周波数がふらついたとし
ても、Ｖレート変換後の垂直周波数を６０Ｈｚとするこ
とができるため、安定した動作が可能となる。なお、図
３の例の場合、水晶発振子３４を２０ＭＨｚとし、分周
器３５の設定値を６６７としている。このＰＬＬ回路１
１ａ’とＰＬＬ回路１２ａ’の間を完全な非同期とした
場合も、３つのＰＬＬ回路から、図２と同様にクロック
および水平周波数を供給しているため、請求項１の範囲
を逸脱しない。

【００３２】また、従来例の図１２では、各ＰＬＬ回路
へ入力される基準パルスは、同一のものを用いている。
本発明の（第１の実施の形態）の場合、各ＰＬＬ回路か
ら出力されるパルスを次段のＰＬＬ回路の基準パルスと
している図を描いている。これは、ディレイ量等の設定
時にこの方が都合が良い場合が多いためだけであり、従
来例のように、同一のパルスを基準パルスとして用いて
も、全く問題はない。このとき、各分周比は再設定が必
要となるが、本発明の範囲を逸脱するものではない。

【００３３】（実施の形態２）次に本発明の画像表示装
置の第２の実施の形態について図４〜図６を用いて述べ
る。

【００３４】まず、図４に画像表示装置の構成図を示
す。１４ｂはＡＤ変換手段、１８ｂは左右分割手段、１
５ｂはＶレート変換手段、１６ｂは画素変換手段、１７
ｂはパネル信号処理手段であり、従来例の名前が同じブ
ロックと同じ働きをするので、その動きに関して詳細は
割愛する。１１ｂ、１２ｂ、１３ｂはＰＬＬ回路であ
り、ＰＬＬ回路１１ｂからＡＤ変換手段１４ｂと左右分
割手段１８ｂの入力段へ、ＰＬＬ回路１１ｂを分周器１
９によって分周したクロックが左右分割手段１８ｂの出
力段とＶレート変換手段１５ｂの入力段へ、ＰＬＬ回路
１２ｂからＶレート変換手段１５ｂの出力段と画素変換
手段１６ｂの入力段へ、ＰＬＬ回路１３ｂから画素変換
手段１６ｂの出力段とパネル信号処理１７ｂへクロック
および水平同期信号を供給する。また、１４ｂ〜１７ｂ
までの矢印は映像信号の流れであり、ＰＬＬ回路間の矢
印は基準となるパルスの流れである。

【００３５】表示パネルの画素数が大きくなると、信号
処理のスピード等がついていかず、何らかの形で並列処
理を行う必要が出てくる。その中で表示画面上を左右に
２分割する左右分割処理を行うことも有効な手段であ
る。左右分割手段１８ｂに関して図５に説明する。水平
期間内の画素数が２０であった場合、その全画素を一度
ラインメモリ等の記憶手段へ取り込み、１〜１０までを
左画面用に、１１〜２０までを右画面用に取り出せば左
右分割は成立する。このとき最も簡単に書き込み、読み
出しを実現するためには、書き込みクロックの半分のク
ロックで読み出せば良いことになる。よって、分周器１
９の設定値は２であれば良い。

【００３６】次に図６に図４の詳細例を示す。三つのＰ
ＬＬ回路内部の２１ｂ、２４ｂ、２９ｂは位相比較器
（以下ＰＤ）、２２ｂ、２５ｂ、３０ｂは電圧制御発信
器（以下ＶＣＯ）、２３ｂ、２６ｂ、３１ｂは分周器で
あり、図１３と同様のものである。また、２７ｂ、３２
ｂはクロック（図中ＣＬＫ）から水平同期信号（図中
Ｈ）を作る分周器、２８ｂは水平同期信号から垂直同期
信号（図中Ｖ）を作る分周器である。ここで具体例とし
て、パネル３３ｂに図２よりも水平画素数の大きなワイ
ドＸＧＡ（１３６６×７６８）を仮定し、入力信号とし
て７５ＨｚのＶＧＡ信号を全面に表示する場合を考え
る。左右別々に信号処理するので、左右分割後の水平有
効画素は１３６６／２＝６８３となるが、後段の信号処
理の都合上７６８として、第１の実施の形態と同様に各
分周比の設定をしていく。まず、分周器２３ｂの設定は
（１）式より、１３６６×８４０／６４０＝１７９２．８７５となるが、一番近い偶数として、１７９２を選択する。
分周器２７ｂ、２８ｂの設定をそれぞれ８２０および５
００とすると、分周器２６ｂの設定は、（２）式より、６０×５００×８２０／３７．５ｋ＝６５６となる。次に、分周器３２ｂの設定を８２０とすると、
分周器３１ｂの設定は（３）式より、８２０×８／５＝１３１２となる。

【００３７】以上の分周器の設定によって、図６に示さ
れるようなクロック、水平同期信号、垂直同期信号が各
ブロックへ供給される。このように左右分割を行うシス
テムにおいても、クロックや水平同期信号が従来例のよ
うに大きくなることはなく、低く抑えられる。なお、図
３に示すようにＰＬＬ回路１１１ｂとＰＬＬ回路２１２
ｂの間が非同期であっても、従来例に示すように各ＰＬ
Ｌ回路への基準パルスに同一のものを用いても良いこと
は言うまでもない。

【００３８】（実施の形態３）本発明の画像表示装置の
第３の実施の形態について図７〜図９を用いて説明す
る。

【００３９】まず、（実施の形態２）の構成では、左右
分割手段１８ｂの入力（書き込み）と出力（読み出し）
のクロック周波数の比は２：１であった。この場合、ワ
イド（１６：９）パネルにそのまま１６：９の信号を出
力する場合は問題ないが、１６：９の画面上、左端と右
端が無画部となる信号となるような４：３信号を映す場
合、不都合が生じる。その理由を図８を用いて説明す
る。

【００４０】図８のように１水平期間内に１８個のデー
タが左右分割手段へ入力されたと仮定する。４：３信号
の場合は左側映像の左端に、また右側映像の右端にブラ
ンキング期間を作らなければならない。よって、書き込
みの半分の周波数で読み出し、映像期間のデータを間引
くことなく出力しようとすると、（ａ）の網掛け部分の
ように、表示できない期間が発生してしまう。これを避
けるためには、（ｂ）に示すように、書き込みの半分の
周波数で読み出すのではなく、それ以上の周波数で読み
出さなければ、ブランキング期間を設け、かつ映像信号
を間引くことなく出力するのは不可能である。つまり、
左右分割の入出力は、別々のＰＬＬ回路で発生させたク
ロックを用いる必要がある。

【００４１】上記の課題を解決するための本発明の画像
表示装置の３番目の実施例に関して図７にその構成図を
示す。１４ｃはＡＤ変換手段、１８ｃは左右分割手段、
１５ｃはＶレート変換手段、１６ｃは画素変換手段、１
７ｃはパネル信号処理手段であり、従来例の名前が同じ
ブロックと同じ働きをするので、その動きに関して詳細
は割愛する。１１ｃ、１２ｃ、１３ｃはＰＬＬ回路であ
り、ＰＬＬ回路１１ｃからＡＤ変換手段１４ｃと左右分
割手段１８ｃの入力段へ、ＰＬＬ回路１２ｂから左右分
割手段１８ｃの出力段とＶレート変換手段１５ｃと画素
変換手段１６ｃの入力段へ、ＰＬＬ回路１３ｃから画素
変換手段１６ｃの出力段とパネル信号処理１７ｃへクロ
ックおよび水平同期信号を供給する。また、１４ｃ〜１
７ｃまでの矢印は映像信号の流れであり、ＰＬＬ回路間
の矢印は基準となるパルスの流れである。このように、
左右分割手段１８ｃの入出力で別々のＰＬＬ回路からの
クロックおよび水平同期信号を用いている。

【００４２】この図７の詳細例を図９に示す。三つのＰ
ＬＬ回路内部の２１ｃ、２４ｃ、２９ｃは位相比較器
（以下ＰＤ）、２２ｃ、２５ｃ、３０ｃは電圧制御発信
器（以下ＶＣＯ）、２３ｃ、２６ｃ、３１ｃは分周器で
あり、図１３と同様のものである。また、２７ｃ、３２
ｃはクロック（図中ＣＬＫ）から水平同期信号（図中
Ｈ）を作る分周器、２８ｃは水平同期信号から垂直同期
信号（図中Ｖ）を作る分周器である。ここで具体例とし
て、ワイドＸＧＡ（１３６６×７６８）パネル３３ｃ
に、入力信号として７５ＨｚのＶＧＡ信号を左橋と右端
とに無画部を設けた４：３表示で表示する場合を仮定す
る。実施の形態２の場合と同様に、左右別々に信号処理
するので、左右分割後の水平有効画素は６８３となる
が、後段の信号処理の都合上７６８として、各分周比の
設定をしていく。有効水平画素数は、４：３表示である
ので、１３６６をフルに使用するのではなく、真円率を
保った１０２４となる。よって、（１）式より、分周器
２３ｃの設定は、１０２４×８４０／６４０＝１３４４となる。左右分割手段では、１水平ラインずつ図８に示
すような処理を行うので、クロックは異なる周波数であ
っても問題はないが、水平同期信号の周波数は入出力で
同じにしなければならない。つまり、ＰＬＬ回路１１ｃ
から出力される水平同期信号とＰＬＬ回路１２ｃのクロ
ックを分周して出力される水平同期信号は、全く同じ周
波数であることが要求される。よって、Ｖレート変換後
の垂直周波数を６０Ｈｚとすると、分周器２８ｃの設定
は、（システムへ入力される水平周波数）／（Ｖレート後の垂直周波数）・・（４）＝３７．５ｋ／６０＝６２５となる。

【００４３】分周器２７ｃの設定は水平画素数よりも大
きな８２０とすると、分周器２６ｃの設定は、（２）式
より、６０×６２５×８２０／３７．５ｋ＝８２０となる。ここで、分周器２６ｃおよび２７ｃの設定が同
じであるので、この場合は分周器２７ｃを削除し、ＰＬ
Ｌ回路１２ｃ中のＰＤへ入力されるフィードバックパル
スをそのまま水平同期信号として使用しても良い。

【００４４】次に、分周器３２ｃの設定を８２０とする
と、分周器３１ｃの設定は（３）式より、８２０×８／５＝１３１２となる。

【００４５】以上の分周器の設定によって、図９に示さ
れるようなクロック、水平同期信号、垂直同期信号が各
ブロックへ供給される。このように左右分割を行うシス
テムにおいても、３ＰＬＬ回路のシステムのまま、４：
３表示を行うことを可能にしている。なお、従来例に示
すように各ＰＬＬ回路への基準パルスに同一のものを用
いても良いことは言うまでもない。

【００４６】（実施の形態４）次に本発明の画像表示装
置の第４の実施の形態について図１０と図１１を用いて
説明する。

【００４７】まず、（実施の形態３）において、図９の
構成の場合、ＡＤ変換手段１４ｃから画素変換手段１６
ｃの入力まで水平同期信号の周波数が同じであるため、
従来例の図１６と同様のクロックおよび水平同期周波数
が高くなりすぎるという課題が発生してしまう。これを
解決するためには、Ｖレート変換手段の前後でクロック
および水平周波数を落とす必要がある。よって、１６：
９パネルへ４：３表示を行う時、上記の課題解決を実現
するためには、４つのＰＬＬ回路を用いれば良い。

【００４８】図１０に本発明の画像表示装置の（第４の
実施の形態）の構成図を示す。１４ｄはＡＤ変換手段、
１８ｄは左右分割手段、１５ｄはＶレート変換手段、１
６ｄは画素変換手段、１７ｄはパネル信号処理手段であ
り、従来例の名前が同じブロックと同じ働きをするの
で、その動きに関して詳細は割愛する。１１ｄ、１２
ｄ、１３ｄ、２０ｄはＰＬＬ回路であり、ＰＬＬ回路１
１ｄからＡＤ変換手段１４ｄと左右分割手段１８ｄの入
力段へ、ＰＬＬ回路１２ｄから左右分割手段１８ｄの出
力段とＶレート変換手段１５ｄの入力段へ、ＰＬＬ回路
１３ｂからＶレート変換手段１５ｄの出力段と画素変換
手段１６ｄの入力段へ、ＰＬＬ回路２０ｄから画素変換
手段１６ｄの出力段とパネル信号処理１７ｄへクロック
および水平同期信号を供給する。また、１４ｄ〜１７ｄ
までの矢印は映像信号の流れであり、ＰＬＬ回路間の矢
印は基準となるパルスの流れである。

【００４９】次に図１１に図１０の詳細例を示す。四つ
のＰＬＬ回路内部の２１ｄ、２４ｄ、２９ｄ、３６ｄは
位相比較器（以下ＰＤ）、２２ｄ、２５ｄ、３０ｄ、３
７ｄは電圧制御発信器（以下ＶＣＯ）、２３ｄ、２６
ｄ、３１ｄ、３８ｄは分周器であり、図１３と同様のも
のである。また、２７ｄ、３２ｄはクロック（図中ＣＬ
Ｋ）から水平同期信号（図中Ｈ）を作る分周器、２８ｄ
は水平同期信号から垂直同期信号（図中Ｖ）を作る分周
器である。ここで具体例として、ワイドＸＧＡ（１３６
６×７６８）パネル３３ｄに、入力信号として７５Ｈｚ
のＶＧＡ信号を左橋と右端とに無画部を設けた４：３表
示で表示する場合を仮定する。左右別々に信号処理する
ので、左右分割後の水平有効画素は６８３となるが、後
段の信号処理の都合上７６８として、第１の実施の形態
と同様に各分周比の設定をしていく。有効水平画素数
は、４：３表示であるので、１３６６をフルに使用する
のではなく、真円率を保った１０２４となる。よって、
（１）式より、分周器２３ｄの設定は、１０２４×８４０／６４０＝１３４４となる。次に、分周器２６ｄの設定を水平の有効画素数
よりも大きな８２０とする。また、Ｖレート返還後の垂
直周波数が６０Ｈｚであるとすると、分周器２７ｄおよ
び２８ｄは、それぞれ水平有効画素、垂直有効画素より
もおおきな８２０および５００とすることができる。よ
って、分周器３１ｄの設定は、（２）式より、６０×５００×８２０／３７．５ｋ＝６５６となる。

【００５０】次に、分周器３２ｂの設定を同様に８２０
とすると、分周器３８ｄの設定は（３）式より、８２０×８／５＝１３１２となる。

【００５１】以上の分周器の設定によって、図１１に示
されるようなクロック、水平同期信号、垂直同期信号が
各ブロックへ供給される。このように左右分割を行い、
かつ１６：９パネルへ４：３表示を行うシステムにおい
ても、クロックや水平同期信号が従来例のように大きく
なることはなく、低く抑えられる。なお、図３に示すよ
うにＰＬＬ回路１１１ｄとＰＬＬ回路２１２ｄの間が非
同期であっても、従来例に示すように各ＰＬＬ回路への
基準パルスに同一のものを用いても良いことは言うまで
もない。

【００５２】

【発明の効果】以上のように本発明の第１の実施の形態
によれば、ＰＬＬ回路三つを有効に用いることによっ
て、後段の回路のクロックおよび水平同期信号を落とす
ことができ、比較的安価に回路を構成することが可能に
なるため、その実用的効果は大きい。

【００５３】また、本発明の第２の実施例によれば、左
右の映像を分割する左右分割手段を導入したシステムに
おいても、ＰＬＬ回路三つを有効に用いることによっ
て、後段の回路のクロックおよび水平同期信号を落とす
ことができ、比較的安価に回路を構成することが可能に
なるため、その実用的効果は大きい。

【００５４】また、本発明の第３の実施例によれば、１
６：９パネルを用いて、左右分割を行うシステムにおい
て、ＰＬＬ回路三つを有効に用いることによって、左端
と右端に無画部のある真円率を保った４：３表示を可能
にするものであり、その実用的効果は大きい。

【００５５】また、本発明の第４の実施の形態によれ
ば、１６：９パネルを用いて、左右分割を行い、さらに
４：３表示をするシステムにおいて、ＰＬＬ回路四つを
有効に用いることによって、後段の回路のクロックおよ
び水平同期信号を落とすことができ、比較的安価に回路
を構成することが可能になるため、その実用的効果は大
きい。

【図面の簡単な説明】

【図１】本発明の画像表示装置の第１の実施の形態を示
す構成図

【図２】本発明の画像表示装置の第１の実施の形態の具
体例を示す構成図

【図３】本発明の画像表示装置の第１の実施の形態の別
の具体例を示す構成図

【図４】本発明の画像表示装置の第２の実施の形態を示
す構成図

【図５】本発明の画像表示装置において左右分割手段の
働きを説明するための図

【図６】本発明の画像表示装置の第２の実施の形態の具
体例を示す構成図

【図７】本発明の画像表示装置の第３の実施の形態を示
す構成図

【図８】画像表示装置の働きを説明するための４：３表
示時の課題説明図

【図９】本発明の画像表示装置の第３の実施の形態の具
体例を示す構成図

【図１０】本発明の画像表示装置の第４の実施の形態を
示す構成図

【図１１】本発明の画像表示装置の第４の実施の形態の
具体例を示す構成図

【図１２】従来の画像表示装置の第１の例を示す構成図

【図１３】ＰＬＬ回路の具体的構成図

【図１４】従来の画像表示装置の第２の例を示す構成図

【図１５】画素変換手段の働きを示す図

【図１６】従来の画像表示装置の第２の例の具体例を示
す構成図

【符号の説明】

１１ａ第１のＰＬＬ回路１２ａ第２のＰＬＬ回路１３ａ第３のＰＬＬ回路１４ａＡＤ変換手段１５ａＶレート変換手段１６ａ画素変換手段１７ａパネル信号処理手段

フロントページの続き (72)発明者大喜智明大阪府門真市大字門真1006番地松下電器産業株式会社内 (72)発明者小林正明大阪府門真市大字門真1006番地松下電器産業株式会社内Ｆターム(参考） 2H093 NC13 NC16 NC21 NC24 NC49 ND34 ND54 5C006 AA11 AC24 AF42 AF47 AF81 BB11 BC16 BF23 FA08 FA51 5C058 AA06 AA11 BA03 BA04 BA22 BB04 BB08 BB10 BB13 BB17 BB19 5C080 AA05 AA10 BB06 DD27 EE26 EE29 EE32 FF09 GG12 JJ02

Claims

【特許請求の範囲】

【請求項１】映像信号を画像表示装置の所望の信号形
態に変換するものであって、アナログの映像信号をデジ
タルに変換するＡＤ変換手段と、垂直同期信号の周波数
を変換するＶレート変換手段と、マトリックス構造の画
像表示装置の画素数に対応した映像信号に変換する画素
変換手段と、上記ＡＤ変換手段と上記Ｖレート変換手段
の入力側へクロックを供給する第１のＰＬＬ回路と、上
記Ｖレート変換手段の出力側と上記画素変換手段の入力
側へクロックを供給する第２のＰＬＬ回路と、上記画素
変換手段の出力側とその後段のパネル信号処理手段へク
ロックを供給する第３のＰＬＬ回路とを備えたことを特
徴とする画像表示装置。
【請求項２】映像信号を画像表示装置の所望の信号形
態に変換するものであって、アナログの映像信号をデジ
タルに変換するＡＤ変換手段と、映像信号を表示画面上
の左右毎の信号に分割する左右分割装置と、垂直同期信
号の周波数を変換するＶレート変換手段と、マトリック
ス構造の画像表示装置の画素数に対応した映像信号に変
換する画素変換手段と、上記ＡＤ変換手段と上記左右分
割手段の入力側へクロックを供給する第１のＰＬＬ回路
と、上記第１のＰＬＬ回路からのクロックを分周し、上
記左右分割手段の出力側と上記Ｖレート変換手段の入力
側へクロックを供給する分周手段と、上記Ｖレート変換
手段の出力側と上記画素変換手段の入力側へクロックを
供給する第２のＰＬＬ回路と、上記画素変換手段の出力
側とその後段のパネル信号処理手段へクロックを供給す
る第３のＰＬＬ回路とを備えたことを特徴とする画像表
示装置。
【請求項３】映像信号を画像表示装置の所望の信号形
態に変換するものであって、アナログの映像信号をデジ
タルに変換するＡＤ変換手段と、映像信号を表示画面上
の左右毎の信号に分割する左右分割装置と、垂直同期信
号の周波数を変換するＶレート変換手段と、マトリック
ス構造の画像表示装置の画素数に対応した映像信号に変
換する画素変換手段と、上記ＡＤ変換手段と上記左右分
割手段の入力側へクロックを供給する第１のＰＬＬ回路
と、上記左右分割手段の出力側と上記Ｖレート変換手段
と上記画素変換手段の入力側へクロックを供給する第２
のＰＬＬ回路と、上記画素変換手段の出力側とその後段
のパネル信号処理手段へクロックを供給する第３のＰＬ
Ｌ回路とを備えたことを特徴とする画像表示装置。
【請求項４】映像信号を画像表示装置の所望の信号形
態に変換するものであって、アナログの映像信号をデジ
タルに変換するＡＤ変換手段と、映像信号を表示画面上
の左右毎の信号に分割する左右分割装置と、垂直同期信
号の周波数を変換するＶレート変換手段と、マトリック
ス構造の画像表示装置の画素数に対応した映像信号に変
換する画素変換手段と、上記ＡＤ変換手段と上記左右分
割手段の入力側へクロックを供給する第１のＰＬＬ回路
と、上記左右分割手段の出力側と上記Ｖレート変換手段
の入力側へクロックを供給する第２のＰＬＬ回路と、上
記Ｖレート変換手段の出力側と上記画素変換手段の入力
側へクロックを供給する第３のＰＬＬ回路と、上記画素
変換手段の出力側とその後段のパネル信号処理手段へク
ロックを供給する第４のＰＬＬ回路とを備えたことを特
徴とする画像表示装置。