JP2000338926A - Image display device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、液晶やプラズマデ
ィスプレイパネルといったマトリックス構造を持つディ
スプレイパネルに、所望の信号を与えるＰＬＬ回路を用
いた画像表示装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image display apparatus using a PLL circuit for applying a desired signal to a display panel having a matrix structure such as a liquid crystal display or a plasma display panel.
【０００２】[0002]
【従来の技術】従来の技術については、例えば特開平６
−２９１６５２号公報に示されている。図１２と図１３
は、上記従来例について簡単に説明するものである。2. Description of the Related Art The prior art is disclosed in, for example,
No. 291652. 12 and 13
Is a brief description of the above conventional example.
【０００３】まず、ＰＬＬ回路１１０について図１３を
用いて説明する。ＰＬＬ回路１１０は電圧制御発振器
（以下ＶＣＯ）１１２によって発振したクロックを分周
器１１３によって分周したフィードバックパルスと、入
力基準パルスとを位相比較器１１１によって位相比較す
るというフィードバックを繰り返すことにより、安定し
たクロックを発生させるものである。つまり、分周器１
１３の分周比率を任意に設定することで、入力される基
準パルスを分周比率によって分周したクロックが得られ
ることになる。映像信号処理の場合、入力基準パルスと
して水平同期信号が入力され、出力としてクロックと出
力パルスが得られるのが一般的である。First, the PLL circuit 110 will be described with reference to FIG. The PLL circuit 110 repeats feedback in which the phase of the feedback pulse obtained by dividing the clock oscillated by the voltage controlled oscillator (hereinafter referred to as VCO) 112 by the frequency divider 113 and the input reference pulse are repeated by the phase comparator 111, thereby achieving stable operation. This is to generate a synchronized clock. That is, the frequency divider 1
By arbitrarily setting the division ratio of 13, a clock obtained by dividing the input reference pulse by the division ratio can be obtained. In the case of video signal processing, generally, a horizontal synchronization signal is input as an input reference pulse, and a clock and an output pulse are obtained as outputs.
【０００４】このＰＬＬ１１０と同じ構成のものが、第
１のＰＬＬ回路１０１と第２のＰＬＬ回路１０２であ
る。上記従来例によれば、ＡＤ変換回路１０４へ入力さ
れた映像信号を一旦フレームメモリ１０８に取り込み、
パネル信号処理回路１０７へ出力する構成となってお
り、フレームメモリ１０８の前後で二つのＰＬＬを持た
せ、独立した周波数のクロックによって、フレームメモ
リ１０８への書き込み、読み出しを行うことによって、
マトリクス構造を持つ液晶ディスプレイにおいてもマル
チスキャン方式の表示装置が可能であるとしている。The same configuration as the PLL 110 is a first PLL circuit 101 and a second PLL circuit 102. According to the above-mentioned conventional example, the video signal input to the AD conversion circuit 104 is once taken into the frame memory 108,
By outputting to the panel signal processing circuit 107, two PLLs are provided before and after the frame memory 108, and writing and reading to and from the frame memory 108 are performed by clocks of independent frequencies.
It is stated that a multi-scan display device is also possible in a liquid crystal display having a matrix structure.
【０００５】この従来例のように二つのＰＬＬを用いた
例について、図１４〜図１６に詳細に説明する。まず、
図１４は図１２を少し発展させた例である。上記従来例
の場合はフレームメモリでの具体的な処理に関しては、
全く触れていなかったが、ここでは、マトリクス構造を
持つディスプレイに所望の信号を入力するために行う処
理について、Ｖレート変換と画素変換とを仮定する。An example in which two PLLs are used as in this conventional example will be described in detail with reference to FIGS. First,
FIG. 14 is an example obtained by slightly developing FIG. In the case of the above conventional example, regarding specific processing in the frame memory,
Although not mentioned at all, here, V-rate conversion and pixel conversion are assumed for processing performed to input a desired signal to a display having a matrix structure.
【０００６】図１４中のＡＤ変換手段１０４’、パネル
信号処理手段１０７’、第１のＰＬＬ回路１０１’、第
２のＰＬＬ回路１０２’は、図１２と機能的には全く同
じである。クロックの流れは、ＰＬＬ１１０１’からＡ
Ｄ変換手段１０４’、Ｖレート変換手段１０５、画素変
換手段１０６の入力段へそれぞれ入力され、第２のＰＬ
Ｌ回路１０２’から画素変換手段１０６の出力段、およ
びパネル信号処理手段１０７’へそれぞれ入力される。
Ｖレート変換手段１０５とは、垂直同期信号の周波数を
変換するものであり、様々な垂直周波数で入力される信
号に対して、例えば６０Ｈｚといった均一の垂直周波数
に変換し、後段の信号処理やパネル駆動を容易にするた
めのものである。この変換を実現するためには、１垂直
期間内の全信号を記憶し、異なる周波数で読み書きが可
能なデュアルポートＲＡＭ等が必要となる。[0006] The AD conversion means 104 ', panel signal processing means 107', first PLL circuit 101 'and second PLL circuit 102' in FIG. 14 are completely the same in function as those in FIG. The clock flows from PLL 1101 ′ to A
D conversion means 104 ′, V rate conversion means 105, and pixel conversion means 106 are input to the input stages, respectively, and the second PL
The signal is input from the L circuit 102 'to the output stage of the pixel conversion means 106 and to the panel signal processing means 107'.
The V rate conversion means 105 converts the frequency of the vertical synchronization signal, converts a signal input at various vertical frequencies to a uniform vertical frequency of, for example, 60 Hz, and performs signal processing and panel processing at the subsequent stage. This is for facilitating driving. In order to realize this conversion, a dual-port RAM or the like that stores all signals within one vertical period and can read and write data at different frequencies is required.
【０００７】また、画素変換手段１０６は、例えばＸＧ
Ａ（水平１０２４×垂直７６８）のパネルに、ＶＧＡ
（水平６４０×垂直４８０）の信号を入力した場合、パ
ネルの画素にあうように信号を変換しなければならな
い。この場合は、図１５に示すように垂直方向の５画素
に対して変換処理を行い、８画素分のデータを作成する
５→８変換を行えば良い。この働きを担うのが、画素変
換手段１０６である。これを実現するためには、数ライ
ン分のラインメモリを用意し、フィルタをかけ、変換し
ていく必要があり、変換比率と同じ比率の周波数を持つ
クロックで、書き込み、読み出しを行う。なお、垂直方
向の画素数の変換は上述のように何らかのメモリ手段が
必要となるが、水平方向の画素変換に関しては、上記画
素変換手段１０６で垂直方向と同様の変換を行っても良
いし、ＡＤ変換手段１０４’でのサンプリング周波数を
パネル画素にあうように設定しても良い。The pixel conversion means 106 is, for example, an XG
A (1024 horizontal x 768 vertical) panel with VGA
When a (horizontal 640 × vertical 480) signal is input, the signal must be converted so as to match the pixels of the panel. In this case, as shown in FIG. 15, a conversion process is performed on five pixels in the vertical direction, and 5 → 8 conversion for creating data for eight pixels may be performed. The pixel conversion means 106 performs this function. In order to realize this, it is necessary to prepare a line memory for several lines, apply a filter, and perform conversion. Writing and reading are performed with a clock having a frequency having the same ratio as the conversion ratio. Although the conversion of the number of pixels in the vertical direction requires some memory means as described above, the conversion in the horizontal direction may be performed by the pixel conversion means 106 in the same manner as in the vertical direction. The sampling frequency in the AD conversion means 104 'may be set to match the panel pixel.
【０００８】次に、図１４の具体例について、図１６に
おいて説明する。図１６中、図１４と同じ番号のものは
全く同じ働きをするものである。二つのＰＬＬ中の位相
比較器（図中ではＰＤと記す）１２１および１２４、Ｖ
ＣＯ１２２および１２５、分周器１２３および１２６
は、図１３で説明した通りのものである。ここで、分周
器１２３および分周期１２６の枠内の数字は分周比を表
すものである。ＰＬＬ回路外の分周器１２７および分周
器１２８は、それぞれクロックをカウントし、水平同期
信号を作成するもの、水平同期信号をカウントし、垂直
同期信号を作り出すものであり、枠内の数字は分周比で
ある。パネル１３３をＸＧＡパネルとし、このシステム
にＶＧＡの７５Ｈｚの信号（水平３７．５ｋＨｚ、垂直
７５Ｈｚ）が入力された場合を考える。Next, a specific example of FIG. 14 will be described with reference to FIG. In FIG. 16, those having the same numbers as those in FIG. 14 perform exactly the same functions. The phase comparators 121 and 124 in the two PLLs (denoted by PD in the figure), V
CO 122 and 125, frequency divider 123 and 126
Is as described in FIG. Here, the numbers in the frames of the frequency divider 123 and the frequency division period 126 represent the frequency division ratio. The frequency divider 127 and the frequency divider 128 outside the PLL circuit count the clock and generate a horizontal synchronization signal, and count the horizontal synchronization signal to generate a vertical synchronization signal. The division ratio. It is assumed that the panel 133 is an XGA panel and a VGA 75 Hz signal (37.5 kHz horizontal, 75 Hz vertical) is input to this system.
【０００９】まず、ＰＬＬ回路１０１’内の分周器１２
３の分周比は水平１０２４画素のパネルに対応するた
め、また、有効表示画素と１水平期間内の全画素数との
比率を考慮して、１３４４とする。よって、ＡＤ変換手
段１０４’およびＶレート変換手段１０５の入力段へ入
力されるクロックの周波数は５０．４ＭＨｚ、水平同期
信号はもともとの水平同期信号と同じ周波数である３
７．５ｋＨｚとなる。Ｖレート変換手段１０５の出力段
および画素変換手段１０６の入力段へ入力されるクロッ
クおよび水平同期周波数も、この場合は同じであるのが
妥当である。パネル１３３への垂直周期は６０Ｈｚでな
ければならないことを仮定すると、このＶレート変換手
段１０５で７５Ｈｚから６０Ｈｚに変換する必要があ
る。First, the frequency divider 12 in the PLL circuit 101 '
Since the division ratio of 3 corresponds to a panel having 1024 horizontal pixels, the division ratio is set to 1344 in consideration of the ratio between the effective display pixels and the total number of pixels in one horizontal period. Therefore, the frequency of the clock input to the input stages of the AD converter 104 'and the V rate converter 105 is 50.4 MHz, and the horizontal synchronizing signal has the same frequency as the original horizontal synchronizing signal.
It becomes 7.5 kHz. In this case, it is appropriate that the clock and the horizontal synchronization frequency input to the output stage of the V rate conversion unit 105 and the input stage of the pixel conversion unit 106 are also the same. Assuming that the vertical cycle to the panel 133 must be 60 Hz, the V rate conversion means 105 needs to convert from 75 Hz to 60 Hz.
【００１０】次に画素変換手段１０６では図１５で示し
たように５→８変換を行う必要があるので、水平の全ラ
イン数８／５倍とならなければならない。よって、分周
器１２６と１２７の比率は８：５にしなければならな
い。パネルの画素数等を考慮して、満足する分周比の設
定を行うと、画素変換手段１０６の出力段およびパネル
信号処理手段１０７’へ入力されるクロックおよび水平
周波数は、それぞれ６３ＭＨｚ、６０ｋＨｚとなる。こ
れらの分周器の設定方法に関しての詳細は、後述する。
なお、前提として、ＰＬＬ回路によって発生したクロッ
クを用いたシステムの場合、そのシステムで用いる水平
同期信号は、上記のクロックを分周したものを用いるべ
きである。これは、ジッタ等の映像品位に関わる問題で
あり、以後の説明もこれを前提とする。Next, since the pixel conversion means 106 needs to perform 5 → 8 conversion as shown in FIG. 15, the total number of horizontal lines must be 8/5 times. Therefore, the ratio between the frequency dividers 126 and 127 must be 8: 5. When a satisfactory frequency division ratio is set in consideration of the number of pixels of the panel and the like, the clock and horizontal frequency input to the output stage of the pixel conversion means 106 and the panel signal processing means 107 'are 63 MHz and 60 kHz, respectively. Become. Details regarding the setting method of these frequency dividers will be described later.
As a premise, in the case of a system using a clock generated by a PLL circuit, a horizontal synchronization signal used in the system should be obtained by dividing the above clock. This is a problem related to video quality such as jitter, and the following description is based on this.
【００１１】[0011]
【発明が解決しようとする課題】しかしながら上記従来
の技術では、図１６中のＰＬＬ回路１０２’のクロック
および水平周波数が大きくなりすぎ、画素変換手段１０
６やパネル信号処理手段１０７’に高速で動作するもの
が必要となってしまうという課題がある。However, in the above-mentioned conventional technique, the clock and horizontal frequency of the PLL circuit 102 'in FIG.
6 and the panel signal processing means 107 'need to operate at high speed.
【００１２】また、水平の画素数が大きい場合には、映
像信号を表示画面上の左右の信号に分割し、それぞれ並
列に処理する場合がある。この場合にも、上記従来の技
術のように二つのＰＬＬを用いたシステムでは、画素変
換手段１０６やパネル信号処理手段１０７’に高速で動
作するものが必要となってしまうという課題がある。When the number of horizontal pixels is large, the video signal may be divided into left and right signals on the display screen and processed in parallel. Also in this case, in a system using two PLLs as in the above-described conventional technology, there is a problem that a pixel conversion unit 106 and a panel signal processing unit 107 ′ need to operate at high speed.
【００１３】また、１６：９のワイドパネルを用い、さ
らに上記の左右分割を行うシステムにおいて、４：３の
画面表示をする場合、画面が切れたり、左右の無画部が
うまく設定できないという課題も存在する。Further, in a system in which a 16: 9 wide panel is used and the above-described left / right division is performed, when a 4: 3 screen is displayed, the screen is cut off or the left and right non-picture portions cannot be set properly. Also exists.
【００１４】さらに、上記のように４：３表示をする場
合にも、画素変換手段やパネル信号処理部へ行くクロッ
クや水平周波数が大きくなり、高速動作が求められると
いう課題も存在する。Further, in the case of performing the 4: 3 display as described above, there is also a problem that the clock and horizontal frequency going to the pixel conversion means and the panel signal processing section become large, and high-speed operation is required.
【００１５】[0015]
【課題を解決するための手段】上記課題を解決するため
に本発明は、ＰＬＬを３つ用いたものであり、ＡＤ変換
手段とＶレート変換手段の入力段へは第１のＰＬＬ回路
１から、Ｖレート変換手段の出力段と画素変換手段の入
力段へは第２のＰＬＬ回路２から、画素変換手段の出力
段以降へは第３のＰＬＬ回路３からクロックおよび水平
同期信号を供給することにより、動作周波数を落とすこ
とができる。In order to solve the above-mentioned problems, the present invention uses three PLLs. The first PLL circuit 1 supplies an input to the AD conversion means and the V-rate conversion means. The clock and horizontal synchronizing signal are supplied from the second PLL circuit 2 to the output stage of the V rate conversion means and the input stage of the pixel conversion means from the third PLL circuit 3 to the output stage of the pixel conversion means and thereafter. As a result, the operating frequency can be reduced.
【００１６】また、本発明は、左右の映像を分割する左
右分割手段を導入したシステムにおいて、ＰＬＬを３つ
用いたものであり、ＡＤ変換手段と左右分割手段の入力
段へは第１のＰＬＬ回路１から、左右分割手段の出力段
とＶレート変換手段の入力段へは第１のＰＬＬ回路１の
クロックを２分周する分周器から、Ｖレート変換手段の
出力段と画素変換手段の入力段へは第２のＰＬＬ回路２
から、画素変換手段の出力段以降へは第３のＰＬＬ回路
３からクロックおよび水平同期信号を供給することによ
り、動作周波数を落とすことができる。Further, the present invention uses three PLLs in a system in which left and right dividing means for dividing left and right images are introduced, and a first PLL is provided to an AD conversion means and an input stage of the left and right dividing means. From the circuit 1 to the output stage of the left / right dividing means and the input stage of the V rate converting means, a frequency divider which divides the clock of the first PLL circuit 1 by 2 is supplied to the output stage of the V rate converting means and the pixel converting means. The second PLL circuit 2 is connected to the input stage.
Thus, the clock and the horizontal synchronizing signal are supplied from the third PLL circuit 3 to the output stage and subsequent stages of the pixel conversion means, so that the operating frequency can be reduced.
【００１７】また、本発明は、１６：９パネルを用い
て、左右分割を行うシステムにおいて、ＰＬＬを３つ用
いたものであり、ＡＤ変換手段と左右分割手段の入力段
へは第１のＰＬＬ回路１から、左右分割手段の出力段と
Ｖレート変換手段と画素変換手段の入力段へは第２のＰ
ＬＬ回路２から、画素変換手段の出力段以降へは第３の
ＰＬＬ回路３からクロックおよび水平同期信号を供給す
ることにより、４：３表示を可能にするものである。Further, the present invention uses three PLLs in a left / right division system using a 16: 9 panel, and a first PLL is provided to an input stage of the AD conversion means and the left / right division means. From the circuit 1 to the output stage of the left and right dividing means, the input stage of the V rate conversion means and the input stage of the pixel conversion means, the second P
A clock and a horizontal synchronizing signal are supplied from the third PLL circuit 3 from the LL circuit 2 to the output stage of the pixel conversion means and thereafter, thereby enabling 4: 3 display.
【００１８】また、本発明は、１６：９パネルを用い
て、左右分割を行い、さらに４：３表示をするシステム
において、ＰＬＬを４つ用いたものであり、ＡＤ変換手
段と左右分割手段の入力段へは第１のＰＬＬ回路１か
ら、左右分割手段の出力段とＶレート変換手段の入力段
へは第２のＰＬＬ２から、Ｖレート変換手段の出力段と
画素変換手段の入力段へは第３のＰＬＬ回路３から、画
素変換手段の出力段以降へは第４のＰＬＬ回路４からク
ロックおよび水平同期信号を供給することにより、動作
周波数を落とすことができる。The present invention also provides a system for performing left / right division using a 16: 9 panel and further performing a 4: 3 display using four PLLs. From the first PLL circuit 1 to the input stage, from the second PLL 2 to the output stage of the left / right dividing means and the input stage of the V rate conversion means, and from the second PLL 2 to the output stage of the V rate conversion means and the input stage of the pixel conversion means. By supplying a clock and a horizontal synchronizing signal from the third PLL circuit 3 to the output stage of the pixel conversion means and thereafter from the fourth PLL circuit 4, the operating frequency can be reduced.
【００１９】[0019]
【発明の実施の形態】請求項１に記載の発明は、映像信
号を画像表示装置の所望の信号形態に変換するものであ
って、アナログの映像信号をデジタルに変換するＡＤ変
換手段と、垂直同期信号の周波数を変換するＶレート変
換手段と、マトリックス構造の画像表示装置の画素数に
対応した映像信号に変換する画素変換手段と、上記ＡＤ
変換手段と上記Ｖレート変換手段の入力側へクロックを
供給する第１のＰＬＬ回路と、上記Ｖレート変換手段の
出力側と上記画素変換手段の入力側へクロックを供給す
る第２のＰＬＬ回路と、上記画素変換手段の出力側とそ
の後段のパネル信号処理手段へクロックを供給する第３
のＰＬＬ回路とを備えたことを特徴とするＰＬＬ回路を
用いた画像表示装置に関してのものであり、画素変換手
段以降の信号処理の動作周波数を低減することができ
る。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The invention according to claim 1 is for converting a video signal into a desired signal form of an image display device, wherein the A / D conversion means for converting an analog video signal into a digital signal, V-rate conversion means for converting the frequency of the synchronizing signal, pixel conversion means for converting into a video signal corresponding to the number of pixels of an image display device having a matrix structure,
A first PLL circuit for supplying a clock to the input side of the conversion means and the V rate conversion means; a second PLL circuit for supplying a clock to the output side of the V rate conversion means and the input side of the pixel conversion means; Supplying a clock to the output side of the pixel conversion means and the panel signal processing means at the subsequent stage.
The present invention relates to an image display device using a PLL circuit characterized by including the above PLL circuit, and can reduce the operating frequency of signal processing after the pixel conversion means.
【００２０】請求項２に記載の発明は、映像信号を画像
表示装置の所望の信号形態に変換するものであって、ア
ナログの映像信号をデジタルに変換するＡＤ変換手段
と、映像信号を表示画面上の左右毎の信号に分割する左
右分割装置と、垂直同期信号の周波数を変換するＶレー
ト変換手段と、マトリックス構造の画像表示装置の画素
数に対応した映像信号に変換する画素変換手段と、上記
ＡＤ変換手段と上記左右分割手段の入力側へクロックを
供給する第１のＰＬＬ回路と、上記第１のＰＬＬ回路か
らのクロックを分周し、上記左右分割手段の出力側と上
記Ｖレート変換手段の入力側へクロックを供給する分周
手段と、上記Ｖレート変換手段の出力側と上記画素変換
手段の入力側へクロックを供給する第２のＰＬＬ回路
と、上記画素変換手段の出力側とその後段のパネル信号
処理手段へクロックを供給する第３のＰＬＬ回路とを備
えたことを特徴とするＰＬＬ回路を用いた画像表示装置
に関するものであり、左右分割を行うシステムにおいて
も、画素変換手段以降の信号処理の動作周波数を低減す
ることができる。According to a second aspect of the present invention, there is provided an A / D converter for converting a video signal into a desired signal form of an image display apparatus, wherein the A / D converter converts an analog video signal into a digital signal, and converts the video signal into a display screen. A left / right splitting device for splitting the signal into left and right signals, a V rate converting means for converting the frequency of the vertical synchronizing signal, and a pixel converting means for converting to a video signal corresponding to the number of pixels of an image display device having a matrix structure; A first PLL circuit for supplying a clock to the input side of the A / D converting means and the left / right dividing means; a clock from the first PLL circuit being frequency-divided, and an output side of the left / right dividing means and the V rate conversion; Frequency dividing means for supplying a clock to the input side of the means, a second PLL circuit for supplying a clock to the output side of the V rate converting means and the input side of the pixel converting means, and the pixel converting means The present invention relates to an image display device using a PLL circuit, comprising an output side and a third PLL circuit for supplying a clock to a panel signal processing means at a subsequent stage. The operating frequency of the signal processing after the pixel conversion means can be reduced.
【００２１】請求項３に記載の発明は、映像信号を画像
表示装置の所望の信号形態に変換するものであって、ア
ナログの映像信号をデジタルに変換するＡＤ変換手段
と、映像信号を表示画面上の左右毎の信号に分割する左
右分割装置と、垂直同期信号の周波数を変換するＶレー
ト変換手段と、マトリックス構造の画像表示装置の画素
数に対応した映像信号に変換する画素変換手段と、上記
ＡＤ変換手段と上記左右分割手段の入力側へクロックを
供給する第１のＰＬＬ回路と、上記左右分割手段の出力
側と上記Ｖレート変換手段と上記画素変換手段の入力側
へクロックを供給する第２のＰＬＬ回路と、上記画素変
換手段の出力側とその後段のパネル信号処理手段へクロ
ックを供給する第３のＰＬＬ回路とを備えたことを特徴
とするＰＬＬ回路を用いた画像表示装置に関するもので
あり、１６：９パネルを用い、左右分割を行うシステム
においても、４：３表示を可能にする。According to a third aspect of the present invention, there is provided an A / D converter for converting a video signal into a desired signal form of an image display device, wherein the A / D converter converts an analog video signal into a digital signal, and converts the video signal into a display screen. A left / right splitting device for splitting the signal into left and right signals, a V rate converting means for converting the frequency of the vertical synchronizing signal, and a pixel converting means for converting to a video signal corresponding to the number of pixels of an image display device having a matrix structure; A first PLL circuit for supplying a clock to the input side of the A / D conversion means and the left / right division means, and a clock supply to the output side of the left / right division means, the V rate conversion means, and the input side of the pixel conversion means A PLL circuit comprising: a second PLL circuit; and a third PLL circuit that supplies a clock to an output side of the pixel conversion unit and a panel signal processing unit at a subsequent stage. Relates an image display apparatus which had, 16: 9 panel with, even in a system that performs lateral division, 4: 3 to allow display.
【００２２】請求項４に記載の発明は、映像信号を画像
表示装置の所望の信号形態に変換するものであって、ア
ナログの映像信号をデジタルに変換するＡＤ変換手段
と、映像信号を表示画面上の左右毎の信号に分割する左
右分割装置と、垂直同期信号の周波数を変換するＶレー
ト変換手段と、マトリックス構造の画像表示装置の画素
数に対応した映像信号に変換する画素変換手段と、上記
ＡＤ変換手段と上記左右分割手段の入力側へクロックを
供給する第１のＰＬＬ回路と、上記左右分割手段の出力
側と上記Ｖレート変換手段の入力側へクロックを供給す
る第２のＰＬＬ回路と、上記Ｖレート変換手段の出力側
と上記画素変換手段の入力側へクロックを供給する第３
のＰＬＬ回路と、上記画素変換手段の出力側とその後段
のパネル信号処理手段へクロックを供給する第４のＰＬ
Ｌ回路とを備えたことを特徴とするＰＬＬ回路を用いた
画像表示装置に関するものであり、１６：９パネルを用
いて、左右分割を行い、さらに４：３表示をするシステ
ムにおいても、画素変換手段以降の信号処理の動作周波
数を低減することができる。According to a fourth aspect of the present invention, there is provided an A / D converter for converting a video signal into a desired signal form of an image display apparatus, wherein the A / D converter converts an analog video signal into a digital signal, and converts the video signal into a display screen. A left / right splitting device for splitting the signal into left and right signals, a V rate converting means for converting the frequency of the vertical synchronizing signal, and a pixel converting means for converting to a video signal corresponding to the number of pixels of an image display device having a matrix structure; A first PLL circuit for supplying a clock to the input side of the AD conversion means and the left and right division means, and a second PLL circuit for supplying a clock to the output side of the left and right division means and the input side of the V rate conversion means And a third for supplying a clock to the output side of the V rate conversion means and the input side of the pixel conversion means.
And a fourth PL for supplying a clock to the output side of the pixel conversion means and the panel signal processing means at the subsequent stage.
The present invention relates to an image display device using a PLL circuit, which is provided with an L circuit, and performs pixel conversion even in a system in which a 16: 9 panel is used to perform left / right division and further 4: 3 display. The operating frequency of the signal processing after the means can be reduced.
【００２３】（実施の形態１）本発明の画像表示装置の
第１の実施の形態について図１〜図３を用いて説明す
る。(Embodiment 1) A first embodiment of the image display apparatus of the present invention will be described with reference to FIGS.
【００２４】まず、図１に構成図を示す。１４ａはＡＤ
変換手段、１５ａはＶレート変換手段、１６ａは画素変
換手段、１７ａはパネル信号処理手段であり、従来例の
名前が同じブロックと同じ働きをするので、その動きに
関して詳細は割愛する。１１ａ、１２ａ、１３ａはＰＬ
Ｌ回路であり、第１のＰＬＬ回路１１ａからＡＤ変換手
段１４ａとＶレート変換手段１５ａの入力段へ、第２の
ＰＬＬ回路１２ａからＶレート変換手段１５ａの出力段
と画素変換手段１６ａの入力段へ、第３のＰＬＬ回路１
３ａから画素変換手段１６ａの出力段とパネル信号処理
１７ａへクロックおよび水平同期信号を供給する。ま
た、１４ａ〜１７ａまでの矢印は映像信号の流れであ
り、ＰＬＬ回路間の矢印は基準となるパルスの流れであ
る。First, a configuration diagram is shown in FIG. 14a is AD
The conversion means, 15a is a V rate conversion means, 16a is a pixel conversion means, and 17a is a panel signal processing means. Since the names of the conventional examples have the same function as those of the same block, their movements are omitted in detail. 11a, 12a and 13a are PL
An L stage, from the first PLL circuit 11a to the input stage of the AD conversion means 14a and the V rate conversion means 15a, from the second PLL circuit 12a to the output stage of the V rate conversion means 15a and the input stage of the pixel conversion means 16a. To the third PLL circuit 1
A clock and a horizontal synchronizing signal are supplied from 3a to the output stage of the pixel conversion means 16a and the panel signal processing 17a. Arrows 14a to 17a indicate the flow of the video signal, and arrows between the PLL circuits indicate the flow of the reference pulse.
【００２５】図１の詳細例を図２に示す。三つのＰＬＬ
回路内部の２１ａ、２４ａ、２９ａは位相比較器（以下
ＰＤ）、２２ａ、２５ａ、３０ａは電圧制御発信器（以
下ＶＣＯ）、２３ａ、２６ａ、３１ａは分周器であり、
図１３と同様のものである。また、２７ａ、３２ａはク
ロック（図中ＣＬＫ）から水平同期信号（図中Ｈ）を作
る分周器、２８ａは水平同期信号から垂直同期信号（図
中Ｖ）を作る分周器である。FIG. 2 shows a detailed example of FIG. Three PLLs
21a, 24a and 29a inside the circuit are phase comparators (hereinafter PD), 22a, 25a and 30a are voltage controlled oscillators (hereinafter VCO), 23a, 26a and 31a are frequency dividers,
This is similar to FIG. Reference numerals 27a and 32a denote frequency dividers for generating a horizontal synchronization signal (H in the figure) from a clock (CLK in the figure), and reference numeral 28a denotes a frequency divider for generating a vertical synchronization signal (V in the figure) from the horizontal synchronization signal.
【００２６】パネルをＸＧＡ（１０２４×７６８）と仮
定し、７５ＨｚのＶＧＡ信号が入力されたときを考え
る。入力される信号のスペックは、 全エリア 水平８４０、垂直５２５ 有効エリア 水平６４０、垂直４８０ 周波数 水平３７．５ｋＨｚ、垂直７５Ｈｚ である。ここで、各分周器の分周比を設定していくこと
を考える。Assuming that the panel is an XGA (1024 × 768), a case where a VGA signal of 75 Hz is input is considered. The specification of the input signal is 840 horizontal, 525 vertical effective area, 640 horizontal, 480 vertical frequency, 37.5 kHz horizontal, and 75 Hz vertical. Here, consider setting the frequency division ratio of each frequency divider.
【００２７】水平方向の拡大は、ＡＤ変換手段１４ａで
のサンプリングで行うとすると、分周器２３ａは、 （水平パネル有効画素）×（水平全エリア）／（水平有効エリア） ・・・（１ ） ＝１０２４×８４０／６４０＝１３４４ となる。Assuming that the horizontal enlargement is performed by sampling in the AD converter 14a, the frequency divider 23a calculates (horizontal panel effective pixels) × (horizontal horizontal area) / (horizontal effective area) (1). ) = 1024 × 840/640 = 1344.
【００２８】次に、分周器２８ａには、垂直有効ライン
数（４８０）よりも大きな５００を設定し、分周器２９
ａには、ＡＤ変換後の水平有効画素数（１０２４）より
も大きな１０５０を設定する。Ｖレート変換後の垂直周
波数を６０Ｈｚとすると、分周器２６ａは （Ｖレート後の垂直周波数）×（分周器２８ａの設定）×（分周器２９ａの設定 ）／（ＰＬＬ回路２１２ａへ入力される基準パルスの周波数） ・・・（ ２） ＝６０×５００×１０５０／３７．５ｋ＝８４０ となる。Next, 500, which is larger than the number of vertical effective lines (480), is set in the frequency divider 28a.
For a, 1050 which is larger than the number of horizontal effective pixels (1024) after AD conversion is set. Assuming that the vertical frequency after the V rate conversion is 60 Hz, the frequency divider 26a outputs (vertical frequency after the V rate) × (setting of the frequency divider 28a) × (setting of the frequency divider 29a) / (input to the PLL circuit 212a). (2) = 60 × 500 × 1050 / 37.5k = 840.
【００２９】また、図１５に示すように、画素変換手段
１６ａでは、垂直方向の５→８変換を行う。分周器３２
ａと３１ａの設定値の比は、５：８でなければならな
い。そこで、分周器３２ａの設定値として、５で割り切
れ、かつＡＤ変換後の水平方向の有効画素数（１０２
４）よりも大きな１０５０を設定すると、分周器３１ａ
は、 （分周器３２ａの設定値）×（垂直方向の変換比） ・・・（３） ＝１０５０×８／５＝１６８０ となる。Further, as shown in FIG. 15, the pixel conversion means 16a performs vertical 5 → 8 conversion. Frequency divider 32
The ratio between the set values of a and 31a must be 5: 8. Therefore, as the set value of the frequency divider 32a, the number of effective pixels in the horizontal direction after the A / D conversion (102
If 1050 larger than 4) is set, the frequency divider 31a
Is (set value of frequency divider 32a) × (conversion ratio in vertical direction) (3) = 1050 × 8/5 = 1680.
【００３０】以上の分周器の設定によって、図２に示さ
れるようなクロック、水平同期信号、垂直同期信号が各
ブロックへ供給される。この結果と従来例となる図１６
とを比較すると、Ｖレート変換後のクロックおよび水平
同期信号の周波数を小さくできることがわかる。With the above setting of the frequency divider, a clock, a horizontal synchronizing signal and a vertical synchronizing signal as shown in FIG. 2 are supplied to each block. This result and FIG.
It can be seen from the comparison with that that the frequency of the clock and the horizontal synchronization signal after the V rate conversion can be reduced.
【００３１】入力信号が安定している場合は良いが、例
えばビデオの早送りや巻き戻しといった特殊再生のとき
は、垂直同期周波数が不安定となる。図２の場合、不安
定な垂直周波数の影響をＶレート変換後も受けてしま
う。これを防ぐために、図３のような例が考えられる。
図３中のアポストロフィ（’）のついた番号は、図２と
同じであるので、詳細は省略する。ここで、注目すべき
点は、ＰＬＬ回路１１ａ’とＰＬＬ回路１２ａ’の間を
完全な非同期とし、水晶発振子３４とＰＬＬ回路１２
ａ’への基準パルスを作る分周器３５とを挿入した点で
ある。これにより、入力の垂直周波数がふらついたとし
ても、Ｖレート変換後の垂直周波数を６０Ｈｚとするこ
とができるため、安定した動作が可能となる。なお、図
３の例の場合、水晶発振子３４を２０ＭＨｚとし、分周
器３５の設定値を６６７としている。このＰＬＬ回路１
１ａ’とＰＬＬ回路１２ａ’の間を完全な非同期とした
場合も、３つのＰＬＬ回路から、図２と同様にクロック
および水平周波数を供給しているため、請求項１の範囲
を逸脱しない。Although it is good if the input signal is stable, the vertical synchronization frequency becomes unstable during special reproduction such as fast forward or rewind of video. In the case of FIG. 2, the influence of the unstable vertical frequency is received even after the V rate conversion. In order to prevent this, an example as shown in FIG. 3 can be considered.
The numbers with apostrophes (') in FIG. 3 are the same as those in FIG. Here, it should be noted that the PLL circuit 11a 'and the PLL circuit 12a' are completely asynchronous, and the crystal oscillator 34 and the PLL circuit 12a '
The point is that a frequency divider 35 for producing a reference pulse to a 'is inserted. Thus, even if the input vertical frequency fluctuates, the vertical frequency after the V rate conversion can be set to 60 Hz, so that stable operation can be performed. In the case of FIG. 3, the crystal oscillator 34 is set to 20 MHz, and the set value of the frequency divider 35 is set to 667. This PLL circuit 1
Even when the connection between 1a 'and the PLL circuit 12a' is completely asynchronous, the clock and horizontal frequency are supplied from the three PLL circuits in the same manner as in FIG.
【００３２】また、従来例の図１２では、各ＰＬＬ回路
へ入力される基準パルスは、同一のものを用いている。
本発明の（第１の実施の形態）の場合、各ＰＬＬ回路か
ら出力されるパルスを次段のＰＬＬ回路の基準パルスと
している図を描いている。これは、ディレイ量等の設定
時にこの方が都合が良い場合が多いためだけであり、従
来例のように、同一のパルスを基準パルスとして用いて
も、全く問題はない。このとき、各分周比は再設定が必
要となるが、本発明の範囲を逸脱するものではない。In FIG. 12 of the conventional example, the same reference pulse is input to each PLL circuit.
In the case of the first embodiment of the present invention, a diagram is illustrated in which a pulse output from each PLL circuit is used as a reference pulse of the next-stage PLL circuit. This is because it is often more convenient when setting the delay amount and the like. Even if the same pulse is used as the reference pulse as in the conventional example, there is no problem at all. At this time, each frequency division ratio needs to be reset, but this does not depart from the scope of the present invention.
【００３３】（実施の形態２）次に本発明の画像表示装
置の第２の実施の形態について図４〜図６を用いて述べ
る。(Embodiment 2) Next, a second embodiment of the image display device of the present invention will be described with reference to FIGS.
【００３４】まず、図４に画像表示装置の構成図を示
す。１４ｂはＡＤ変換手段、１８ｂは左右分割手段、１
５ｂはＶレート変換手段、１６ｂは画素変換手段、１７
ｂはパネル信号処理手段であり、従来例の名前が同じブ
ロックと同じ働きをするので、その動きに関して詳細は
割愛する。１１ｂ、１２ｂ、１３ｂはＰＬＬ回路であ
り、ＰＬＬ回路１１ｂからＡＤ変換手段１４ｂと左右分
割手段１８ｂの入力段へ、ＰＬＬ回路１１ｂを分周器１
９によって分周したクロックが左右分割手段１８ｂの出
力段とＶレート変換手段１５ｂの入力段へ、ＰＬＬ回路
１２ｂからＶレート変換手段１５ｂの出力段と画素変換
手段１６ｂの入力段へ、ＰＬＬ回路１３ｂから画素変換
手段１６ｂの出力段とパネル信号処理１７ｂへクロック
および水平同期信号を供給する。また、１４ｂ〜１７ｂ
までの矢印は映像信号の流れであり、ＰＬＬ回路間の矢
印は基準となるパルスの流れである。First, FIG. 4 shows a configuration diagram of the image display device. 14b is AD conversion means, 18b is right and left division means, 1
5b is V rate conversion means, 16b is pixel conversion means, 17
Reference numeral b denotes a panel signal processing means. Since the name of the conventional example has the same function as that of the same block, the details of the movement are omitted. Reference numerals 11b, 12b, and 13b denote PLL circuits. The PLL circuit 11b is connected to the AD conversion means 14b and the input stage of the left / right division means 18b by the PLL circuit 11b.
The clock divided by 9 is supplied to the output stage of the left / right dividing unit 18b and the input stage of the V rate conversion unit 15b, and from the PLL circuit 12b to the output stage of the V rate conversion unit 15b and the input stage of the pixel conversion unit 16b. Supplies a clock and a horizontal synchronizing signal to the output stage of the pixel conversion means 16b and the panel signal processing 17b. Also, 14b-17b
Arrows up to indicate the flow of the video signal, and arrows between the PLL circuits indicate the flow of the reference pulse.
【００３５】表示パネルの画素数が大きくなると、信号
処理のスピード等がついていかず、何らかの形で並列処
理を行う必要が出てくる。その中で表示画面上を左右に
２分割する左右分割処理を行うことも有効な手段であ
る。左右分割手段１８ｂに関して図５に説明する。水平
期間内の画素数が２０であった場合、その全画素を一度
ラインメモリ等の記憶手段へ取り込み、１〜１０までを
左画面用に、１１〜２０までを右画面用に取り出せば左
右分割は成立する。このとき最も簡単に書き込み、読み
出しを実現するためには、書き込みクロックの半分のク
ロックで読み出せば良いことになる。よって、分周器１
９の設定値は２であれば良い。As the number of pixels of the display panel increases, the speed of signal processing does not increase, and it becomes necessary to perform parallel processing in some form. It is also an effective means to perform a right and left division process of dividing the display screen into two right and left portions. FIG. 5 illustrates the left and right dividing means 18b. If the number of pixels in the horizontal period is 20, all the pixels are once taken into storage means such as a line memory, and 1 to 10 are taken out for the left screen and 11 to 20 are taken out for the right screen. Holds. At this time, in order to realize the writing and reading in the simplest manner, it is only necessary to read the data with a half clock of the writing clock. Therefore, the frequency divider 1
The setting value of 9 should just be 2.
【００３６】次に図６に図４の詳細例を示す。三つのＰ
ＬＬ回路内部の２１ｂ、２４ｂ、２９ｂは位相比較器
（以下ＰＤ）、２２ｂ、２５ｂ、３０ｂは電圧制御発信
器（以下ＶＣＯ）、２３ｂ、２６ｂ、３１ｂは分周器で
あり、図１３と同様のものである。また、２７ｂ、３２
ｂはクロック（図中ＣＬＫ）から水平同期信号（図中
Ｈ）を作る分周器、２８ｂは水平同期信号から垂直同期
信号（図中Ｖ）を作る分周器である。ここで具体例とし
て、パネル３３ｂに図２よりも水平画素数の大きなワイ
ドＸＧＡ（１３６６×７６８）を仮定し、入力信号とし
て７５ＨｚのＶＧＡ信号を全面に表示する場合を考え
る。左右別々に信号処理するので、左右分割後の水平有
効画素は１３６６／２＝６８３となるが、後段の信号処
理の都合上７６８として、第１の実施の形態と同様に各
分周比の設定をしていく。まず、分周器２３ｂの設定は
（１）式より、 １３６６×８４０／６４０＝１７９２．８７５ となるが、一番近い偶数として、１７９２を選択する。
分周器２７ｂ、２８ｂの設定をそれぞれ８２０および５
００とすると、分周器２６ｂの設定は、（２）式より、 ６０×５００×８２０／３７．５ｋ＝６５６ となる。次に、分周器３２ｂの設定を８２０とすると、
分周器３１ｂの設定は（３）式より、 ８２０×８／５＝１３１２ となる。FIG. 6 shows a detailed example of FIG. Three P
In the LL circuit, 21b, 24b and 29b are phase comparators (hereinafter PD), 22b, 25b and 30b are voltage controlled oscillators (VCO), and 23b, 26b and 31b are frequency dividers. Things. 27b, 32
b denotes a frequency divider for generating a horizontal synchronization signal (H in the figure) from the clock (CLK in the figure), and 28b denotes a frequency divider for generating a vertical synchronization signal (V in the figure) from the horizontal synchronization signal. Here, as a specific example, it is assumed that a wide XGA (1366 × 768) having a larger number of horizontal pixels than that of FIG. 2 is used for the panel 33b, and a 75 Hz VGA signal is displayed as an input signal on the entire surface. Since the left and right signals are processed separately, the horizontal effective pixels after the left and right division are 1366/2 = 683. However, for the convenience of the subsequent signal processing, 768 is set for each division ratio as in the first embodiment. I will do. First, the setting of the frequency divider 23b is 1366 × 840/640 = 1792.875 from the equation (1). However, 1792 is selected as the nearest even number.
The settings of the frequency dividers 27b and 28b are set to 820 and 5 respectively.
Assuming 00, the setting of the frequency divider 26b is 60 × 500 × 820 / 37.5k = 656 from the equation (2). Next, assuming that the setting of the frequency divider 32b is 820,
From the equation (3), the setting of the frequency divider 31b is 820 × 8/5 = 1213.
【００３７】以上の分周器の設定によって、図６に示さ
れるようなクロック、水平同期信号、垂直同期信号が各
ブロックへ供給される。このように左右分割を行うシス
テムにおいても、クロックや水平同期信号が従来例のよ
うに大きくなることはなく、低く抑えられる。なお、図
３に示すようにＰＬＬ回路１１１ｂとＰＬＬ回路２１２
ｂの間が非同期であっても、従来例に示すように各ＰＬ
Ｌ回路への基準パルスに同一のものを用いても良いこと
は言うまでもない。With the above setting of the frequency divider, a clock, a horizontal synchronizing signal and a vertical synchronizing signal as shown in FIG. 6 are supplied to each block. In such a system that divides right and left, the clock and the horizontal synchronizing signal do not become large as in the conventional example, but can be kept low. As shown in FIG. 3, the PLL circuit 111b and the PLL circuit 212
b, each PL is not synchronized as shown in the conventional example.
Needless to say, the same reference pulse may be used for the L circuit.
【００３８】（実施の形態３）本発明の画像表示装置の
第３の実施の形態について図７〜図９を用いて説明す
る。(Embodiment 3) A third embodiment of the image display apparatus of the present invention will be described with reference to FIGS.
【００３９】まず、（実施の形態２）の構成では、左右
分割手段１８ｂの入力（書き込み）と出力（読み出し）
のクロック周波数の比は２：１であった。この場合、ワ
イド（１６：９）パネルにそのまま１６：９の信号を出
力する場合は問題ないが、１６：９の画面上、左端と右
端が無画部となる信号となるような４：３信号を映す場
合、不都合が生じる。その理由を図８を用いて説明す
る。First, in the configuration of the second embodiment, input (write) and output (read) of the left / right dividing means 18b are performed.
Were 2: 1. In this case, there is no problem when a 16: 9 signal is directly output to a wide (16: 9) panel. However, on a 16: 9 screen, a 4: 3 signal in which the left end and the right end become a non-image portion is used. When displaying a signal, inconvenience occurs. The reason will be described with reference to FIG.
【００４０】図８のように１水平期間内に１８個のデー
タが左右分割手段へ入力されたと仮定する。４：３信号
の場合は左側映像の左端に、また右側映像の右端にブラ
ンキング期間を作らなければならない。よって、書き込
みの半分の周波数で読み出し、映像期間のデータを間引
くことなく出力しようとすると、（ａ）の網掛け部分の
ように、表示できない期間が発生してしまう。これを避
けるためには、（ｂ）に示すように、書き込みの半分の
周波数で読み出すのではなく、それ以上の周波数で読み
出さなければ、ブランキング期間を設け、かつ映像信号
を間引くことなく出力するのは不可能である。つまり、
左右分割の入出力は、別々のＰＬＬ回路で発生させたク
ロックを用いる必要がある。As shown in FIG. 8, it is assumed that 18 pieces of data are input to the left and right dividing means within one horizontal period. In the case of a 4: 3 signal, a blanking period must be created at the left end of the left image and at the right end of the right image. Therefore, if reading is performed at half the frequency of writing and data is to be output without thinning out the video period, a period during which display is not possible occurs, as in the shaded portion in FIG. In order to avoid this, as shown in (b), instead of reading at half the frequency of writing, if reading is not performed at a higher frequency, a blanking period is provided and the video signal is output without thinning out. Is impossible. That is,
It is necessary to use clocks generated by separate PLL circuits for input and output of left and right division.
【００４１】上記の課題を解決するための本発明の画像
表示装置の３番目の実施例に関して図７にその構成図を
示す。１４ｃはＡＤ変換手段、１８ｃは左右分割手段、
１５ｃはＶレート変換手段、１６ｃは画素変換手段、１
７ｃはパネル信号処理手段であり、従来例の名前が同じ
ブロックと同じ働きをするので、その動きに関して詳細
は割愛する。１１ｃ、１２ｃ、１３ｃはＰＬＬ回路であ
り、ＰＬＬ回路１１ｃからＡＤ変換手段１４ｃと左右分
割手段１８ｃの入力段へ、ＰＬＬ回路１２ｂから左右分
割手段１８ｃの出力段とＶレート変換手段１５ｃと画素
変換手段１６ｃの入力段へ、ＰＬＬ回路１３ｃから画素
変換手段１６ｃの出力段とパネル信号処理１７ｃへクロ
ックおよび水平同期信号を供給する。また、１４ｃ〜１
７ｃまでの矢印は映像信号の流れであり、ＰＬＬ回路間
の矢印は基準となるパルスの流れである。このように、
左右分割手段１８ｃの入出力で別々のＰＬＬ回路からの
クロックおよび水平同期信号を用いている。FIG. 7 is a block diagram showing a third embodiment of the image display apparatus according to the present invention for solving the above-mentioned problems. 14c is AD conversion means, 18c is left and right division means,
15c is a V rate conversion means, 16c is a pixel conversion means, 1
Reference numeral 7c denotes a panel signal processing means. Since the name of the conventional example has the same function as that of the same block, its movement is omitted in detail. Reference numerals 11c, 12c, and 13c denote PLL circuits, from the PLL circuit 11c to the input stage of the AD conversion means 14c and the left and right division means 18c, from the PLL circuit 12b to the output stage of the left and right division means 18c, the V rate conversion means 15c, and the pixel conversion means. The clock and the horizontal synchronizing signal are supplied from the PLL circuit 13c to the input stage 16c to the output stage of the pixel conversion means 16c and the panel signal processing 17c. Also, 14c-1
Arrows up to 7c indicate the flow of the video signal, and arrows between the PLL circuits indicate the flow of the reference pulse. in this way,
Clocks and horizontal synchronization signals from separate PLL circuits are used for input and output of the left and right dividing means 18c.
【００４２】この図７の詳細例を図９に示す。三つのＰ
ＬＬ回路内部の２１ｃ、２４ｃ、２９ｃは位相比較器
（以下ＰＤ）、２２ｃ、２５ｃ、３０ｃは電圧制御発信
器（以下ＶＣＯ）、２３ｃ、２６ｃ、３１ｃは分周器で
あり、図１３と同様のものである。また、２７ｃ、３２
ｃはクロック（図中ＣＬＫ）から水平同期信号（図中
Ｈ）を作る分周器、２８ｃは水平同期信号から垂直同期
信号（図中Ｖ）を作る分周器である。ここで具体例とし
て、ワイドＸＧＡ（１３６６×７６８）パネル３３ｃ
に、入力信号として７５ＨｚのＶＧＡ信号を左橋と右端
とに無画部を設けた４：３表示で表示する場合を仮定す
る。実施の形態２の場合と同様に、左右別々に信号処理
するので、左右分割後の水平有効画素は６８３となる
が、後段の信号処理の都合上７６８として、各分周比の
設定をしていく。有効水平画素数は、４：３表示である
ので、１３６６をフルに使用するのではなく、真円率を
保った１０２４となる。よって、（１）式より、分周器
２３ｃの設定は、 １０２４×８４０／６４０＝１３４４ となる。左右分割手段では、１水平ラインずつ図８に示
すような処理を行うので、クロックは異なる周波数であ
っても問題はないが、水平同期信号の周波数は入出力で
同じにしなければならない。つまり、ＰＬＬ回路１１ｃ
から出力される水平同期信号とＰＬＬ回路１２ｃのクロ
ックを分周して出力される水平同期信号は、全く同じ周
波数であることが要求される。よって、Ｖレート変換後
の垂直周波数を６０Ｈｚとすると、分周器２８ｃの設定
は、 （システムへ入力される水平周波数）／（Ｖレート後の垂直周波数）・・（４ ）＝３７．５ｋ／６０＝６２５ となる。FIG. 9 shows a detailed example of FIG. Three P
In the LL circuit, 21c, 24c and 29c are phase comparators (hereinafter PD), 22c, 25c and 30c are voltage controlled oscillators (hereinafter VCO), 23c, 26c and 31c are frequency dividers. Things. Also, 27c, 32
c is a frequency divider for generating a horizontal synchronization signal (H in the figure) from a clock (CLK in the figure), and 28c is a frequency divider for generating a vertical synchronization signal (V in the figure) from the horizontal synchronization signal. Here, as a specific example, a wide XGA (1366 × 768) panel 33c
Next, it is assumed that a 75 Hz VGA signal is displayed as a 4: 3 display in which a blank portion is provided at the left bridge and the right end as an input signal. As in the case of the second embodiment, since the left and right signal processing is performed separately, the horizontal effective pixels after the left and right division are 683. However, for the convenience of the subsequent signal processing, each division ratio is set as 768. Go. Since the number of effective horizontal pixels is 4: 3, 1366 is not fully used, but is 1024 which maintains the roundness. Therefore, from the equation (1), the setting of the frequency divider 23c is 1024 × 840/640 = 1344. Since the left and right dividing means performs the processing shown in FIG. 8 for each horizontal line, there is no problem even if the clock has a different frequency, but the frequency of the horizontal synchronizing signal must be the same for input and output. That is, the PLL circuit 11c
The horizontal synchronizing signal output from the PLL circuit 12c and the horizontal synchronizing signal output by dividing the clock of the PLL circuit 12c are required to have exactly the same frequency. Therefore, assuming that the vertical frequency after the V rate conversion is 60 Hz, the setting of the frequency divider 28c is (horizontal frequency input to the system) / (vertical frequency after the V rate) (4) = 37.5 k / 60 = 625.
【００４３】分周器２７ｃの設定は水平画素数よりも大
きな８２０とすると、分周器２６ｃの設定は、（２）式
より、 ６０×６２５×８２０／３７．５ｋ＝８２０ となる。ここで、分周器２６ｃおよび２７ｃの設定が同
じであるので、この場合は分周器２７ｃを削除し、ＰＬ
Ｌ回路１２ｃ中のＰＤへ入力されるフィードバックパル
スをそのまま水平同期信号として使用しても良い。Assuming that the setting of the frequency divider 27c is 820 which is larger than the number of horizontal pixels, the setting of the frequency divider 26c is 60 × 625 × 820 / 37.5k = 820 according to the equation (2). Here, since the settings of the frequency dividers 26c and 27c are the same, in this case, the frequency divider 27c is deleted and the PL
The feedback pulse input to the PD in the L circuit 12c may be used as it is as a horizontal synchronization signal.
【００４４】次に、分周器３２ｃの設定を８２０とする
と、分周器３１ｃの設定は（３）式より、 ８２０×８／５＝１３１２ となる。Next, assuming that the setting of the frequency divider 32c is 820, the setting of the frequency divider 31c is 820.times.8 / 5 = 1313 from the equation (3).
【００４５】以上の分周器の設定によって、図９に示さ
れるようなクロック、水平同期信号、垂直同期信号が各
ブロックへ供給される。このように左右分割を行うシス
テムにおいても、３ＰＬＬ回路のシステムのまま、４：
３表示を行うことを可能にしている。なお、従来例に示
すように各ＰＬＬ回路への基準パルスに同一のものを用
いても良いことは言うまでもない。By the above setting of the frequency divider, a clock, a horizontal synchronizing signal and a vertical synchronizing signal as shown in FIG. 9 are supplied to each block. In such a system in which the right and left divisions are performed, a 3PLL circuit system can be used.
3 displays can be performed. It goes without saying that the same reference pulse may be used for each PLL circuit as shown in the conventional example.
【００４６】（実施の形態４）次に本発明の画像表示装
置の第４の実施の形態について図１０と図１１を用いて
説明する。(Embodiment 4) Next, an image display apparatus according to a fourth embodiment of the present invention will be described with reference to FIGS.
【００４７】まず、（実施の形態３）において、図９の
構成の場合、ＡＤ変換手段１４ｃから画素変換手段１６
ｃの入力まで水平同期信号の周波数が同じであるため、
従来例の図１６と同様のクロックおよび水平同期周波数
が高くなりすぎるという課題が発生してしまう。これを
解決するためには、Ｖレート変換手段の前後でクロック
および水平周波数を落とす必要がある。よって、１６：
９パネルへ４：３表示を行う時、上記の課題解決を実現
するためには、４つのＰＬＬ回路を用いれば良い。First, in the third embodiment, in the case of the configuration shown in FIG.
Since the frequency of the horizontal synchronization signal is the same until the input of c,
There is a problem that the clock and the horizontal synchronization frequency are too high as in FIG. 16 of the conventional example. To solve this, it is necessary to lower the clock and horizontal frequency before and after the V rate conversion means. Thus, 16:
When 4: 3 display is performed on nine panels, four PLL circuits may be used to achieve the above object.
【００４８】図１０に本発明の画像表示装置の（第４の
実施の形態）の構成図を示す。１４ｄはＡＤ変換手段、
１８ｄは左右分割手段、１５ｄはＶレート変換手段、１
６ｄは画素変換手段、１７ｄはパネル信号処理手段であ
り、従来例の名前が同じブロックと同じ働きをするの
で、その動きに関して詳細は割愛する。１１ｄ、１２
ｄ、１３ｄ、２０ｄはＰＬＬ回路であり、ＰＬＬ回路１
１ｄからＡＤ変換手段１４ｄと左右分割手段１８ｄの入
力段へ、ＰＬＬ回路１２ｄから左右分割手段１８ｄの出
力段とＶレート変換手段１５ｄの入力段へ、ＰＬＬ回路
１３ｂからＶレート変換手段１５ｄの出力段と画素変換
手段１６ｄの入力段へ、ＰＬＬ回路２０ｄから画素変換
手段１６ｄの出力段とパネル信号処理１７ｄへクロック
および水平同期信号を供給する。また、１４ｄ〜１７ｄ
までの矢印は映像信号の流れであり、ＰＬＬ回路間の矢
印は基準となるパルスの流れである。FIG. 10 is a configuration diagram of a fourth embodiment of the image display device of the present invention. 14d is AD conversion means,
18d is left and right dividing means, 15d is V rate converting means, 1
Reference numeral 6d denotes a pixel conversion means, and 17d denotes a panel signal processing means. Since the conventional example has the same function as a block having the same name, details of its movement are omitted. 11d, 12
Reference numerals d, 13d, and 20d denote PLL circuits.
1d to the input stage of the AD converter 14d and the left / right divider 18d, from the PLL circuit 12d to the output stage of the left / right divider 18d and the input stage of the V rate converter 15d, and from the PLL circuit 13b to the output stage of the V rate converter 15d. The clock and the horizontal synchronizing signal are supplied from the PLL circuit 20d to the input stage of the pixel conversion means 16d to the output stage of the pixel conversion means 16d and the panel signal processing 17d. Also, 14d-17d
Arrows up to indicate the flow of the video signal, and arrows between the PLL circuits indicate the flow of the reference pulse.
【００４９】次に図１１に図１０の詳細例を示す。四つ
のＰＬＬ回路内部の２１ｄ、２４ｄ、２９ｄ、３６ｄは
位相比較器（以下ＰＤ）、２２ｄ、２５ｄ、３０ｄ、３
７ｄは電圧制御発信器（以下ＶＣＯ）、２３ｄ、２６
ｄ、３１ｄ、３８ｄは分周器であり、図１３と同様のも
のである。また、２７ｄ、３２ｄはクロック（図中ＣＬ
Ｋ）から水平同期信号（図中Ｈ）を作る分周器、２８ｄ
は水平同期信号から垂直同期信号（図中Ｖ）を作る分周
器である。ここで具体例として、ワイドＸＧＡ（１３６
６×７６８）パネル３３ｄに、入力信号として７５Ｈｚ
のＶＧＡ信号を左橋と右端とに無画部を設けた４：３表
示で表示する場合を仮定する。左右別々に信号処理する
ので、左右分割後の水平有効画素は６８３となるが、後
段の信号処理の都合上７６８として、第１の実施の形態
と同様に各分周比の設定をしていく。有効水平画素数
は、４：３表示であるので、１３６６をフルに使用する
のではなく、真円率を保った１０２４となる。よって、
（１）式より、分周器２３ｄの設定は、 １０２４×８４０／６４０＝１３４４ となる。次に、分周器２６ｄの設定を水平の有効画素数
よりも大きな８２０とする。また、Ｖレート返還後の垂
直周波数が６０Ｈｚであるとすると、分周器２７ｄおよ
び２８ｄは、それぞれ水平有効画素、垂直有効画素より
もおおきな８２０および５００とすることができる。よ
って、分周器３１ｄの設定は、（２）式より、 ６０×５００×８２０／３７．５ｋ＝６５６ となる。Next, FIG. 11 shows a detailed example of FIG. 21d, 24d, 29d, and 36d inside the four PLL circuits are phase comparators (hereinafter referred to as PDs), 22d, 25d, 30d, and 3d.
7d is a voltage controlled oscillator (hereinafter VCO), 23d, 26
Reference numerals d, 31d, and 38d denote frequency dividers, which are the same as those in FIG. 27d and 32d are clocks (CL in the figure).
K) A frequency divider for generating a horizontal synchronizing signal (H in the figure) from 28), 28d
Is a frequency divider for generating a vertical synchronization signal (V in the figure) from the horizontal synchronization signal. Here, as a specific example, a wide XGA (136
6 × 768) 75Hz is input to the panel 33d as an input signal.
It is assumed that the VGA signal is displayed in 4: 3 display in which non-image portions are provided at the left bridge and the right end. Since the left and right signals are separately processed, the number of horizontal effective pixels after the left and right division is 683. However, each division ratio is set as 768 for the convenience of the subsequent signal processing as in the first embodiment. . Since the number of effective horizontal pixels is 4: 3, 1366 is not fully used, but is 1024 which maintains the roundness. Therefore,
From the equation (1), the setting of the frequency divider 23d is 1024 × 840/640 = 1344. Next, the frequency divider 26d is set to 820 which is larger than the number of horizontal effective pixels. Further, assuming that the vertical frequency after the return of the V rate is 60 Hz, the frequency dividers 27d and 28d can have 820 and 500 larger than the horizontal effective pixel and the vertical effective pixel, respectively. Therefore, the setting of the frequency divider 31d is, as shown in Equation (2), 60 × 500 × 820 / 37.5k = 656.
【００５０】次に、分周器３２ｂの設定を同様に８２０
とすると、分周器３８ｄの設定は（３）式より、 ８２０×８／５＝１３１２ となる。Next, the setting of the frequency divider 32b is similarly set to 820
Then, the setting of the frequency divider 38d is given by 820 × 8/5 = 1313 from the equation (3).
【００５１】以上の分周器の設定によって、図１１に示
されるようなクロック、水平同期信号、垂直同期信号が
各ブロックへ供給される。このように左右分割を行い、
かつ１６：９パネルへ４：３表示を行うシステムにおい
ても、クロックや水平同期信号が従来例のように大きく
なることはなく、低く抑えられる。なお、図３に示すよ
うにＰＬＬ回路１１１ｄとＰＬＬ回路２１２ｄの間が非
同期であっても、従来例に示すように各ＰＬＬ回路への
基準パルスに同一のものを用いても良いことは言うまで
もない。By the above setting of the frequency divider, a clock, a horizontal synchronizing signal and a vertical synchronizing signal as shown in FIG. 11 are supplied to each block. Split left and right like this,
Further, even in a system for performing 4: 3 display on a 16: 9 panel, the clock and the horizontal synchronizing signal do not increase as in the conventional example, but can be kept low. It is needless to say that the same reference pulse may be used for each PLL circuit as shown in the conventional example, even if the phase between the PLL circuit 111d and the PLL circuit 212d is asynchronous as shown in FIG. .
【００５２】[0052]
【発明の効果】以上のように本発明の第１の実施の形態
によれば、ＰＬＬ回路三つを有効に用いることによっ
て、後段の回路のクロックおよび水平同期信号を落とす
ことができ、比較的安価に回路を構成することが可能に
なるため、その実用的効果は大きい。As described above, according to the first embodiment of the present invention, the clock and the horizontal synchronizing signal of the circuit at the subsequent stage can be reduced by effectively using the three PLL circuits. Since a circuit can be formed at low cost, the practical effect is large.
【００５３】また、本発明の第２の実施例によれば、左
右の映像を分割する左右分割手段を導入したシステムに
おいても、ＰＬＬ回路三つを有効に用いることによっ
て、後段の回路のクロックおよび水平同期信号を落とす
ことができ、比較的安価に回路を構成することが可能に
なるため、その実用的効果は大きい。According to the second embodiment of the present invention, even in a system in which left and right division means for dividing left and right images are introduced, the clock and clock of the subsequent circuit can be effectively used by using three PLL circuits effectively. Since the horizontal synchronizing signal can be dropped and the circuit can be constructed relatively inexpensively, the practical effect is large.
【００５４】また、本発明の第３の実施例によれば、１
６：９パネルを用いて、左右分割を行うシステムにおい
て、ＰＬＬ回路三つを有効に用いることによって、左端
と右端に無画部のある真円率を保った４：３表示を可能
にするものであり、その実用的効果は大きい。According to the third embodiment of the present invention, 1
A system that uses a 6: 9 panel to perform a left-right split, effectively using three PLL circuits to enable 4: 3 display with a roundness with no picture area at the left and right ends The practical effect is great.
【００５５】また、本発明の第４の実施の形態によれ
ば、１６：９パネルを用いて、左右分割を行い、さらに
４：３表示をするシステムにおいて、ＰＬＬ回路四つを
有効に用いることによって、後段の回路のクロックおよ
び水平同期信号を落とすことができ、比較的安価に回路
を構成することが可能になるため、その実用的効果は大
きい。Further, according to the fourth embodiment of the present invention, in a system in which a 16: 9 panel is used to perform left / right division and further 4: 3 display, four PLL circuits are effectively used. Thus, the clock and horizontal synchronizing signal of the circuit at the subsequent stage can be reduced, and the circuit can be configured relatively inexpensively, so that the practical effect is large.
【図１】本発明の画像表示装置の第１の実施の形態を示
す構成図FIG. 1 is a configuration diagram showing a first embodiment of an image display device of the present invention.
【図２】本発明の画像表示装置の第１の実施の形態の具
体例を示す構成図FIG. 2 is a configuration diagram showing a specific example of the first embodiment of the image display device of the present invention.
【図３】本発明の画像表示装置の第１の実施の形態の別
の具体例を示す構成図FIG. 3 is a configuration diagram showing another specific example of the first embodiment of the image display device of the present invention.
【図４】本発明の画像表示装置の第２の実施の形態を示
す構成図FIG. 4 is a configuration diagram showing a second embodiment of the image display device of the present invention.
【図５】本発明の画像表示装置において左右分割手段の
働きを説明するための図FIG. 5 is a diagram for explaining the function of a left and right division unit in the image display device of the present invention.
【図６】本発明の画像表示装置の第２の実施の形態の具
体例を示す構成図FIG. 6 is a configuration diagram showing a specific example of a second embodiment of the image display device of the present invention.
【図７】本発明の画像表示装置の第３の実施の形態を示
す構成図FIG. 7 is a configuration diagram showing a third embodiment of the image display device of the present invention.
【図８】画像表示装置の働きを説明するための４：３表
示時の課題説明図FIG. 8 is an explanatory diagram of a problem at the time of 4: 3 display for explaining the operation of the image display device.
【図９】本発明の画像表示装置の第３の実施の形態の具
体例を示す構成図FIG. 9 is a configuration diagram showing a specific example of a third embodiment of the image display device of the present invention.
【図１０】本発明の画像表示装置の第４の実施の形態を
示す構成図FIG. 10 is a configuration diagram showing a fourth embodiment of the image display device of the present invention.
【図１１】本発明の画像表示装置の第４の実施の形態の
具体例を示す構成図FIG. 11 is a configuration diagram showing a specific example of a fourth embodiment of the image display device of the present invention.
【図１２】従来の画像表示装置の第１の例を示す構成図FIG. 12 is a configuration diagram showing a first example of a conventional image display device.
【図１３】ＰＬＬ回路の具体的構成図FIG. 13 is a specific configuration diagram of a PLL circuit.
【図１４】従来の画像表示装置の第２の例を示す構成図FIG. 14 is a configuration diagram showing a second example of a conventional image display device.
【図１５】画素変換手段の働きを示す図FIG. 15 is a diagram showing the operation of a pixel conversion unit.
【図１６】従来の画像表示装置の第２の例の具体例を示
す構成図FIG. 16 is a configuration diagram showing a specific example of a second example of a conventional image display device.
１１ａ 第１のＰＬＬ回路 １２ａ 第２のＰＬＬ回路 １３ａ 第３のＰＬＬ回路 １４ａ ＡＤ変換手段 １５ａ Ｖレート変換手段 １６ａ 画素変換手段 １７ａ パネル信号処理手段 11a 1st PLL circuit 12a 2nd PLL circuit 13a 3rd PLL circuit 14a AD conversion means 15a V rate conversion means 16a Pixel conversion means 17a Panel signal processing means
フロントページの続き (72)発明者 大喜 智明 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 小林 正明 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 2H093 NC13 NC16 NC21 NC24 NC49 ND34 ND54 5C006 AA11 AC24 AF42 AF47 AF81 BB11 BC16 BF23 FA08 FA51 5C058 AA06 AA11 BA03 BA04 BA22 BB04 BB08 BB10 BB13 BB17 BB19 5C080 AA05 AA10 BB06 DD27 EE26 EE29 EE32 FF09 GG12 JJ02Continuing from the front page (72) Inventor Tomoaki Oki 1006 Kadoma Kadoma, Osaka Prefecture Matsushita Electric Industrial Co., Ltd. 2H093 NC13 NC16 NC21 NC24 NC49 ND34 ND54 5C006 AA11 AC24 AF42 AF47 AF81 BB11 BC16 BF23 FA08 FA51 5C058 AA06 AA11 BA03 BA04 BA22 BB04 BB08 BB10 BB13 BB17 BB19 5C080 AA05 AA32 BB06 DD27
Claims (4)
態に変換するものであって、アナログの映像信号をデジ
タルに変換するＡＤ変換手段と、垂直同期信号の周波数
を変換するＶレート変換手段と、マトリックス構造の画
像表示装置の画素数に対応した映像信号に変換する画素
変換手段と、上記ＡＤ変換手段と上記Ｖレート変換手段
の入力側へクロックを供給する第１のＰＬＬ回路と、上
記Ｖレート変換手段の出力側と上記画素変換手段の入力
側へクロックを供給する第２のＰＬＬ回路と、上記画素
変換手段の出力側とその後段のパネル信号処理手段へク
ロックを供給する第３のＰＬＬ回路とを備えたことを特
徴とする画像表示装置。An A / D converter for converting a video signal into a desired signal form of an image display device, wherein the A / D converter converts an analog video signal into a digital signal, and a V-rate converter for converting a frequency of a vertical synchronizing signal. Pixel conversion means for converting the image signal into a video signal corresponding to the number of pixels of an image display device having a matrix structure; a first PLL circuit for supplying a clock to the input side of the AD conversion means and the V rate conversion means; A second PLL circuit for supplying a clock to an output side of the V rate conversion means and an input side of the pixel conversion means, and a third PLL circuit for supplying a clock to the output side of the pixel conversion means and a panel signal processing means at a subsequent stage. An image display device comprising a PLL circuit.
態に変換するものであって、アナログの映像信号をデジ
タルに変換するＡＤ変換手段と、映像信号を表示画面上
の左右毎の信号に分割する左右分割装置と、垂直同期信
号の周波数を変換するＶレート変換手段と、マトリック
ス構造の画像表示装置の画素数に対応した映像信号に変
換する画素変換手段と、上記ＡＤ変換手段と上記左右分
割手段の入力側へクロックを供給する第１のＰＬＬ回路
と、上記第１のＰＬＬ回路からのクロックを分周し、上
記左右分割手段の出力側と上記Ｖレート変換手段の入力
側へクロックを供給する分周手段と、上記Ｖレート変換
手段の出力側と上記画素変換手段の入力側へクロックを
供給する第２のＰＬＬ回路と、上記画素変換手段の出力
側とその後段のパネル信号処理手段へクロックを供給す
る第３のＰＬＬ回路とを備えたことを特徴とする画像表
示装置。2. An image processing apparatus comprising: a video signal converting means for converting a video signal into a desired signal form of an image display device; an analog-to-digital conversion means for converting an analog video signal into a digital signal; A left / right dividing device for dividing, a V rate converting means for converting the frequency of the vertical synchronizing signal, a pixel converting means for converting into a video signal corresponding to the number of pixels of the image display device having a matrix structure, the AD converting means, and the left and right A first PLL circuit for supplying a clock to the input side of the dividing means; and a clock from the first PLL circuit is divided, and a clock is supplied to the output side of the left / right dividing means and the input side of the V rate conversion means. Frequency dividing means for supplying, a second PLL circuit for supplying a clock to an output side of the V rate converting means and an input side of the pixel converting means, an output side of the pixel converting means and a panel at a succeeding stage. And a third PLL circuit for supplying a clock to the signal processing means.
態に変換するものであって、アナログの映像信号をデジ
タルに変換するＡＤ変換手段と、映像信号を表示画面上
の左右毎の信号に分割する左右分割装置と、垂直同期信
号の周波数を変換するＶレート変換手段と、マトリック
ス構造の画像表示装置の画素数に対応した映像信号に変
換する画素変換手段と、上記ＡＤ変換手段と上記左右分
割手段の入力側へクロックを供給する第１のＰＬＬ回路
と、上記左右分割手段の出力側と上記Ｖレート変換手段
と上記画素変換手段の入力側へクロックを供給する第２
のＰＬＬ回路と、上記画素変換手段の出力側とその後段
のパネル信号処理手段へクロックを供給する第３のＰＬ
Ｌ回路とを備えたことを特徴とする画像表示装置。3. An A / D converter for converting a video signal into a desired signal form of an image display device, wherein the A / D conversion means converts an analog video signal into a digital signal, and converts the video signal into left and right signals on a display screen. A left / right dividing device for dividing, a V rate converting means for converting the frequency of the vertical synchronizing signal, a pixel converting means for converting into a video signal corresponding to the number of pixels of the image display device having a matrix structure, the AD converting means, and the left and right A first PLL circuit for supplying a clock to the input side of the dividing means; a second PLL circuit for supplying a clock to the output side of the left / right dividing means, the V-rate converting means and the input side of the pixel converting means;
And a third PLL for supplying a clock to the output side of the pixel conversion means and a panel signal processing means at the subsequent stage.
An image display device comprising an L circuit.
態に変換するものであって、アナログの映像信号をデジ
タルに変換するＡＤ変換手段と、映像信号を表示画面上
の左右毎の信号に分割する左右分割装置と、垂直同期信
号の周波数を変換するＶレート変換手段と、マトリック
ス構造の画像表示装置の画素数に対応した映像信号に変
換する画素変換手段と、上記ＡＤ変換手段と上記左右分
割手段の入力側へクロックを供給する第１のＰＬＬ回路
と、上記左右分割手段の出力側と上記Ｖレート変換手段
の入力側へクロックを供給する第２のＰＬＬ回路と、上
記Ｖレート変換手段の出力側と上記画素変換手段の入力
側へクロックを供給する第３のＰＬＬ回路と、上記画素
変換手段の出力側とその後段のパネル信号処理手段へク
ロックを供給する第４のＰＬＬ回路とを備えたことを特
徴とする画像表示装置。4. An A / D converter for converting a video signal into a desired signal form of an image display device, wherein the A / D converter converts an analog video signal into a digital signal, and converts the video signal into left and right signals on a display screen. A left / right dividing device for dividing, a V rate converting means for converting the frequency of the vertical synchronizing signal, a pixel converting means for converting into a video signal corresponding to the number of pixels of the image display device having a matrix structure, the AD converting means, and the left and right A first PLL circuit for supplying a clock to the input side of the dividing means, a second PLL circuit for supplying a clock to the output side of the left and right dividing means and the input side of the V rate converting means, and the V rate converting means A third PLL circuit for supplying a clock to an output side of the pixel conversion means and an input side of the pixel conversion means, and a third PLL circuit for supplying a clock to the output side of the pixel conversion means and a panel signal processing means at a subsequent stage. An image display device, comprising:
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Cited By (4)
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| JP2003015622A (en) * | 2001-06-27 | 2003-01-17 | Pioneer Electronic Corp | Multi-display device |
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1999
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