JP2000244768A - 映像信号処理回路 - Google Patents

Abstract

(57)【要約】 【課題】 Ａ／Ｄ変換後の映像品質の劣化を防止する。 【解決手段】 ＰＬＬ回路１を用いて可変位相同期信号
ＣＨＳＹＮＣに同期したサンプリングクロックＣＬＫを
生成し、このサンプリングクロックＣＬＫを２分周して
クロック１／２ＣＬＫを生成し、このクロック１／２Ｃ
ＬＫを映像信号ＶＩＤＥＯの前側のエッジを前記サンプ
リングクロックＣＬＫの１／２周期分遅延させた遅延エ
ッジ信号Ｓ２でラッチし、このラッチされた判定信号Ｓ
３を積分し、この積分された積分判定信号Ｓ４のレベル
に応じて外部からの同期信号ＨＳＹＮＣをサンプリング
して前記可変位相同期信号ＣＨＳＹＮＣを生成するよう
にしたことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、映像信号処理回路
に係り、特に映像信号の同期信号を受け入れ、この同期
信号に応じて生成される映像信号処理の基となるサンプ
リングクロックの位相を自動的に調整する回路に関する
ものである。

【０００２】

【従来の技術】マルチメディア時代を迎え、例えば、テ
レビジョン信号やパーソナルコンピュータのＲＧＢビデ
オ信号をプロジェクタに取り込んで大画面で表示した
り、プリンタでプリントアウトする場合など、映像信号
処理においてデジタル信号処理が採用されるようになっ
てきている。このテレビジョン信号やパーソナルコンピ
ュータのＲＧＢビデオ信号は通常アナログ信号であるの
で、デジタル信号処理を行うにはＡ／Ｄ変換を行い、デ
ジタル映像信号に変換する必要がある。このためには、
映像信号に同期したサンプリングクロックが必要であ
り、通常の場合フェーズ・ロックド・ループ（以下、Ｐ
ＬＬという。）回路を設け、同期信号に同期したサンプ
リングクロックを生成している。

【０００３】テレビジョン信号やパーソナルコンピュー
タのＲＧＢビデオ信号は方式が別であり、またパーソナ
ルコンピュータではさまざまな画面モードを選択できる
ようになっている。ここで、映像信号処理回路は複数方
式の映像信号に対応できればそれだけ汎用性が増し、有
用な回路となる。ところが、このＰＬＬ回路をそのまま
用いると、生成したサンプリングクロックは入力同期信
号と一義的に一定の位相関係になるだけで、映像信号を
サンプリングするのに最適な位相関係にはならないとい
う問題点があった。

【０００４】これは、例えば、パーソナルコンピュータ
の機種による映像信号のピクセルクロックの周波数やタ
イミングなどの相異、また接続ケーブル長による映像信
号の鈍りなどの相異によって引き起こされるものであ
り、適切な位相で映像信号をサンプリングすることがで
きないままだとＡ／Ｄ変換後の映像品質が大きく劣化す
ることになってしまう。図５はこの様子を示す図で、
（Ａ）は映像信号、（Ｂ）、（Ｃ）はサンプリングクロ
ックである。図５（Ｃ）のような位相のサンプリングク
ロックの場合はＡ／Ｄ変換後の映像品質は良いものとな
り、（Ｂ）のような位相のサンプリングクロックの場合
はその映像品質は悪いものとなる。このような問題点を
解決するために、ＰＬＬ回路で生成されたサンプリング
クロックを予め決められた時間（２〜３ｎｓ）遅延させ
る遅延回路を多段設け、遅延サンプリングクロック群を
生成し、その中から映像信号をサンプリングに最適な位
相のサンプリングクロックを選択することで位相を調整
する方法が提案されている。

【０００５】この従来の方法について図６〜図９を用い
て説明する。図６は従来の映像信号処理回路のブロック
図であり、図７はその要部タイミングチャート、図８、
９はサンプリングクロックの自動位相調整動作を説明す
るフローチャートである。図６において、１はＰＬＬ回
路からなり、入力同期信号ＳＹＮＣに同期したクロック
ＣＬＫを生成するクロック生成部、２はクロック生成部
１からのクロックＣＬＫを一段当たり２〜３ｎｓ遅延さ
せ、位相をずらす遅延部が多段接続された多段クロック
遅延回路２１と、そこから得られた複数のサンプリング
クロックＳＣＬＫ_０〜ＳＣＬＫ_ｎを受け選択信号ＳＥＬ
により一つのサンプリングクロックＳＣＬＫ_ｉを選択す
る選択回路２２からなるクロック位相ずらし部、３は入
力映像信号をサンプリングＳＣＬＫ_ｉによりＡ／Ｄ変換
するＡ／Ｄ変換部、４はデジタル変換された映像信号を
フレーム単位で格納するフレームメモリ部、５は前記選
択信号ＳＥＬを生成し、フレームメモリ４から映像デー
タを読み込み、種々の演算を行なうＣＰＵ部である。

【０００６】図７において、（Ａ）は入力映像信号、
（Ｂ）〜（Ｎ）はそれぞれ順次位相がずらされたサンプ
リングクロックＳＣＬＫ_０〜ＳＣＬＫ_ｎである。サンプ
リングクロックＳＣＬＫ_０〜ＳＣＬＫ_ｎは入力映像信号
の生成もとであるパーソナルコンピュータ中でデジタル
映像信号データであったときの一周期分を複数の位相の
サンプリングクロックに分けたものである。

【０００７】図８、９のフローチャートを用いて、この
映像信号処理回路のサンプリングクロックの位相調整方
法について説明する。調整にあたっては、入力する映像
信号としては平坦な映像信号ではなく、キャラクタ信号
のように各走査線毎に映像信号の輝度（又は彩度）に大
きい変動を含む映像信号が適するので、ここでは縦縞模
様の映像信号（図示せず。）を用いるものとする。

【０００８】最初にＣＰＵ部５からの選択信号ＳＥＬで
サンプリングクロックＳＣＬＫ_０が選択されたとして説
明する（図８の２０１）。これは説明の便宜上であっ
て、実際は任意のサンプリングクロックＳＣＬＫ_ｉを最
初に選択することが可能である。入力映像信号ＶＩＤＥ
ＯはサンプリングクロックＳＣＬＫ_０でＡ／Ｄ変換部３
でＡ／Ｄ変換され（図８の２０２）、フレームメモリ部
４に格納される（図８の２０３）。次に任意の走査線Ｈ
の一走査線分の映像データをフレームメモリ部４から読
み出し（図８の２０４）、その一走査線分の中の隣接す
る画素間のデータの差分が最大となるところを見つけ出
し、その時のアドレスＡＤ_Ｋ、ＡＤ_Ｋ＋１を決定する
（図８の２０５）。

【０００９】次に、ＣＰＵ部５からサンプリングクロッ
クＳＣＬＫ_１を選択し（図９の２０６、２０７）、入力
映像信号ＶＩＤＥＯをサンプリングクロックＳＣＬＫ_１
でＡ／Ｄ変換し（図９の２０８）、フレームメモリ部４
に格納する（図９の２０９）。次にフレームメモリ部４
から前記アドレスＡＤ_Ｋ、ＡＤ_Ｋ＋１の映像データを読
み出し（図９の２１０）、その画素間の映像データの差
分を算出し、記憶する（図９の２１１）。この手順をサ
ンプリングクロックＳＣＬＫ_ｎまで実行し（図９の２１
２、２１３、２０７〜２１１）、記憶されているそれぞ
れのサンプリングクロックにおけるアドレスＡＤ_Ｋ、Ａ
Ｄ_Ｋ＋１の差分の最大値を算出決定し（図９の２１
４）、その時のサンプリングクロックを最適位相のサン
プリングクロックとして選定、保持する（図９の２１
５）。

【００１０】

【発明が解決しようとする課題】しかしながら、この位
相調整方法は、サンプリングクロックの位相を順次変化
させて、その度に画像データをフレームメモリに格納
し、この格納された画像データのうち特定のアドレスの
映像データをＣＰＵで読み出し、サンプリングクロック
の最適位相を判定するので、回路規模が大きくなり、ま
た煩雑な論理が必要であるという問題点があった。本発
明は、上記課題を解決するために、映像信号は画素単位
の中央部が最適のレベルを表していることに注目してな
されたもので、簡単な構成でサンプリングクロックの位
相の自動的調整を確実に実現できる映像信号処理回路を
提供することを目的とする。

【００１１】

【課題を解決するための手段】本発明になる映像信号処
理回路は、同期信号を基にこの同期信号のＮ倍（Ｎは整
数）の周波数のサンプリングクロックを生成するフェー
ズ・ロックド・ループ回路を備え、このサンプリングク
ロックを基に映像信号を処理する映像信号処理回路にお
いて、映像信号のエッジを検出するエッジ検出部と、こ
のエッジ検出部からのエッジ信号を前記サンプリングク
ロックの１／２周期分遅延させると共に波形整形する遅
延波形整形部と、前記サンプリングクロックを２分周す
る２分周部と、この２分周部からのクロックを前記遅延
波形整形部からの信号でラッチするＤタイプフリップフ
ロップ部と、このＤタイプフリップフロップ部からの信
号を積分する積分回路部と、この積分回路部からの信号
と前記同期信号のレベルを比較して、レベルが一致した
ときに位相を変化させた同期信号を生成する位相可変部
と、を有し、この位相を変化させた同期信号を前記フェ
ーズ・ロックド・ループ回路に供給することで映像信号
処理のサンプリングクロックの位相を自動的に調整する
ことを特徴とするものである。

【００１２】

【発明の実施の形態】以下、本発明について図面を用い
て詳しく説明する。図１は本発明の１実施形態を示す映
像信号処理回路である。図１において、１は図示しない
外部からの同期信号を基に映像信号の基準となる同期信
号の周波数のＮ倍（Ｎは整数）の周波数のサンプリング
クロックＣＬＫを生成するＰＬＬ回路部、２は同期信号
が有効になる度に位相を一定とし、サンプリングクロッ
クＣＬＫを２分周し、クロック１／２ＣＬＫを生成する
２分周部、３は映像信号ＶＩＤＥＯのエッジを検出し、
エッジ信号Ｓ１を生成するエッジ検出部、４はエッジ信
号Ｓ１をサンプリングクロックＣＬＫのほぼ半周期分遅
延させると共に波形整形して前側のエッジに相当する部
分のみとした遅延エッジ信号Ｓ２を生成する遅延波形整
形部、５はクロック１／２ＣＬＫを遅延エッジ信号Ｓ２
でラッチし、映像信号のエッジ毎にクロック１／２ＣＬ
Ｋのレベルを判定する判定信号Ｓ３を生成するＤタイプ
フリップフロップ回路部、６は判定信号Ｓ３を積分して
積分判定信号Ｓ４を生成する積分回路部で、例えば、フ
レーム期間等のようにサンプリングクロックＣＬＫに比
べて十分長い時定数を有するもの、７は例えば、高速コ
ンパレータ等で構成され、同期信号ＨＳＹＮＣと積分判
定信号Ｓ４のレベルを比較して、一致したとき同期信号
ＨＳＹＮＣをサンプリングして、そのタイミングの位相
で可変位相同期信号ＣＨＳＹＮＣを生成し、同期信号Ｈ
ＳＹＮＣの位相を可変する位相可変部である。このサン
プリングクロックは、例えば、外部からの映像信号がパ
ーソナルコンピュータのＶＧＡ場合は、その表示画素数
から同期信号の周波数の８００倍の周波数を有するサン
プリングクロックとなる。

【００１３】次に、このような映像信号処理回路のサン
プリングクロックの位相調整動作について説明する。図
２は、このサンプリングクロックの位相調整動作を説明
するタイミングチャートである。図２において、ＨＳＹ
ＮＣは図示しない外部から供給される映像信号に同期し
た同期信号、ＣＬＫはＰＬＬ回路部１で生成されるサン
プリングクロック、１／２ＣＬＫは２分周部２で生成さ
れるクロックで、前述したように、このクロック１／２
ＣＬＫは同期信号ＨＳＹＮＣに対して常に一定の位相と
なるようになっている。ＶＩＤＥＯは外部から供給され
る映像信号、Ｓ１はエッジ検出信号、Ｓ２は遅延エッジ
信号、Ｓ３は判定信号である。図３は図２のクロック１
／２ＣＬＫ、遅延エッジ信号Ｓ２、判定信号Ｓ３の時間
軸を拡大して示すタイミングチャート図である。また、
図４は積分判定信号Ｓ４のレベルに応じて同期信号ＨＳ
ＹＮＣのサンプリングレベルを決定し、どのレベルで可
変位相同期信号ＣＨＳＹＮＣを生成するかを示す模式図
である。

【００１４】説明の便宜上、Ｄタイプフリップフロップ
部５を初期設定して判定信号Ｓ３が「０」に設定された
として動作を説明する。判定信号Ｓ３は「０」であるか
ら、積分判定信号Ｓ４も「０」であり、位相可変部７は
図４の一回目のサンプリングレベルで示されるように同
期信号ＨＳＹＮＣが立ち上がるとすぐに可変位相同期信
号ＣＨＳＹＮＣが出力され、ＰＬＬ回路部１に入力され
る。ＰＬＬ回路部１は前述したように動作し、サンプリ
ングクロックＣＬＫを生成し、このサンプリングクロッ
クＣＬＫを基にクロック１／２ＣＬＫが生成される。こ
の時映像信号ＶＩＤＥＯのケーブルによる影響は少なく
とも同期信号ＨＳＹＮＣと同程度であるので、サンプリ
ングクロックＣＬＫの位相は映像信号ＶＩＤＥＯより進
んでいる。

【００１５】従って、映像信号ＶＩＤＥＯを基に生成さ
れるエッジ信号Ｓ１の遅延エッジ信号Ｓ２の位相は図３
（Ａ）のようになり判定信号Ｓ３は「１」となるが、積
分回路部６の時定数は大きいので積分判定信号Ｓ４のレ
ベル上昇は少しだけである。このため、図４の２回目の
サンプリングレベルはその上昇分だけ上がるので、その
分ＰＬＬ回路部１に入力される可変位相同期信号ＣＨＳ
ＹＮＣの位相が遅れるので、サンプリングクロックＣＬ
Ｋの位相がその分遅延し、映像信号ＶＩＤＥＯとサンプ
リングクロックＣＬＫの位相は相対的に接近する。この
接近する状態は、判定信号Ｓ３が「０」になるまで続く
（図３（Ｂ）、図４のｎ回目のサンプリングレベル）。

【００１６】判定信号Ｓ３が「０」となると積分判定信
号Ｓ４は下降し始め、映像信号ＶＩＤＥＯとサンプリン
グクロックＣＬＫの位相は相対的に離れるが、今回は判
定信号Ｓ３が反転したばかりなので、位相の少しの変動
で判定信号Ｓ３は「１」に反転し、この判定信号Ｓ３の
反転が繰り返されることになる。この反転の繰り返しは
時定数の大きい積分回路部６により緩やかなものとなり
積分判定信号Ｓ４のレベルは適当なところで安定する。

【００１７】こうすることにより、最終的に映像信号Ｖ
ＩＤＥＯにおける画素単位の映像の中央部がサンプリン
グクロックＣＬＫの立ち上がりに一致する。当然、映像
信号ＶＩＤＥＯにおける画素単位の映像はその中央部が
最も正確なレベルとなっている可能性が最も高いので、
このタイミングでサンプリングすることにより最良のサ
ンプリングすることが可能となる。ここでは、同期信号
ＨＳＹＮＣの立ち上がり時間に特に何の加工もせずに信
号系の有する特性に依存するようにしているが、立ち上
がり時間を適宜遅延するように調整する回路を設けてお
くのも有効な手段である。

【００１８】この実施の形態では、位相可変部７は高速
コンパレータ等を用いて、同期信号ＨＳＹＮＣと積分判
定信号Ｓ４のレベルが一致したときに可変位相同期信号
ＣＨＳＹＮＣを生成するように構成したが、別途Ａ／Ｄ
変換部とＡ／Ｄ変換結果に応じた位相変動量設定部を設
けて、積分判定信号Ｓ４をＡ／Ｄ変換し、その値に応じ
て予め決められた位相変動量を有する可変位相同期信号
ＣＨＳＹＮＣを生成するようにしてもよい。

【００１９】

【発明の効果】本発明によれば、以上説明したように、
ＰＬＬ回路を用いて可変位相同期信号に同期したサンプ
リングクロックを生成し、このサンプリングクロックを
２分周してクロックを生成し、このクロックを映像信号
の前側のエッジを前記サンプリングクロックの１／２周
期分遅延させた遅延エッジ信号でラッチし、このラッチ
された判定信号を積分し、この積分された積分判定信号
のレベルに応じて外部からの同期信号をサンプリングし
て前記可変位相同期信号を生成するようにしたので、前
記サンプリングクロックの立ち上がりは映像信号の画素
単位の映像の中央部に一致するから、最良のサンプリン
グが可能となるので、サンプリングクロックの位相の自
動調節を確実に実現できる映像信号処理回路を提供でき
る。従って、映像信号とサンプリングクロックの位相関
係は適切なものとなっているので、Ａ／Ｄ変換後の映像
品質は良質なものとなり、鮮明な表示映像を実現でき
る。

【図面の簡単な説明】

【図１】本発明の１実施の形態を示す映像信号処理回路
である。

【図２】図１の映像信号処理回路のサンプリングクロッ
クの位相調整動作を説明するタイミングチャートであ
る。

【図３】図２のクロック１／２ＣＬＫ、遅延エッジ信号
Ｓ２、判定信号Ｓ３の時間軸を拡大して示すタイミング
チャート図である。

【図４】積分判定信号Ｓ４のレベルに応じた可変位相同
期信号ＣＨＳＹＮＣの生成の位相を示す模式図である。

【図５】映像信号のサンプリングの様子を示す図で、
（Ａ）は映像信号、（Ｂ）、（Ｃ）はサンプリングクロ
ックである。

【図６】従来の映像信号処理回路のブロック図である。

【図７】従来の映像信号処理回路の要部タイミングチャ
ートである。

【図８】従来の映像信号処理回路における自動位相調整
動作を説明する第１のフローチャートである。

【図９】従来の映像信号処理回路における自動位相調整
動作を説明する第２のフローチャートである。

【符号の説明】

１ ＰＬＬ回路部 ２ ２分周部 ３ エッジ検出部 ４ 遅延波形整形部 ５ Ｄ Ｆ／Ｆ部 ６ 積分回路部 ７ 位相可変部

Claims (1)

【特許請求の範囲】
1. 【請求項１】 同期信号を基にこの同期信号のＮ倍（Ｎ
   は整数）の周波数のサンプリングクロックを生成するフ
   ェーズ・ロックド・ループ回路を備え、このサンプリン
   グクロックを基に映像信号を処理する映像信号処理回路
   において、 映像信号のエッジを検出するエッジ検出部と、 このエッジ検出部からのエッジ信号を前記サンプリング
   クロックの１／２周期分遅延させると共に波形整形する
   遅延波形整形部と、 前記サンプリングクロックを２分周する２分周部と、 この２分周部からのクロックを前記遅延波形整形部から
   の信号でラッチするＤタイプフリップフロップ部と、 このＤタイプフリップフロップ部からの信号を積分する
   積分回路部と、 この積分回路部からの信号と前記同期信号のレベルを比
   較して、レベルが一致したときに位相を変化させた同期
   信号を生成する位相可変部と、 を有し、この位相を変化させた同期信号を前記フェーズ
   ・ロックド・ループ回路に供給することで映像信号処理
   のサンプリングクロックの位相を自動的に調整すること
   を特徴とする映像信号処理回路。