JPH10319932A - ディスプレイ装置 - Google Patents
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- JPH10319932A JPH10319932A JP9126940A JP12694097A JPH10319932A JP H10319932 A JPH10319932 A JP H10319932A JP 9126940 A JP9126940 A JP 9126940A JP 12694097 A JP12694097 A JP 12694097A JP H10319932 A JPH10319932 A JP H10319932A
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- signal
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/01—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
- G09G5/391—Resolution modifying circuits, e.g. variable screen formats
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/2092—Details of a display terminals using a flat panel, the details relating to the control arrangement of the display terminal and to the interfaces thereto
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- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/01—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
- H04N7/0105—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level using a storage device with different write and read speed
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- G09G2360/00—Aspects of the architecture of display systems
- G09G2360/18—Use of a frame buffer in a display terminal, inclusive of the display panel
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- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/003—Details of a display terminal, the details relating to the control arrangement of the display terminal and to the interfaces thereto
- G09G5/006—Details of the interface to the display terminal
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- G09G5/003—Details of a display terminal, the details relating to the control arrangement of the display terminal and to the interfaces thereto
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/04—Synchronising
- H04N5/12—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising
- H04N5/126—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising whereby the synchronisation signal indirectly commands a frequency generator
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Abstract
(57)【要約】
【課題】 広い範囲の水平走査周波数の映像信号に対
し、走査線数または走査周波数を変換して画面表示をし
て、且つ、画質（画素数）が劣化することなく、表示画
面の水平サイズの調整を行うことができるディスプレイ
装置を提供する。 【解決手段】 Ａ／Ｄ変換時のサンプリング数を一定に
して、分周器１５の分周比率を調整することにより、フ
ィールドメモリ１０からの読み出し時のサンプリング数
を変え、ディスプレイ画面上の水平方向の有効画面サイ
ズを調整する。
し、走査線数または走査周波数を変換して画面表示をし
て、且つ、画質（画素数）が劣化することなく、表示画
面の水平サイズの調整を行うことができるディスプレイ
装置を提供する。 【解決手段】 Ａ／Ｄ変換時のサンプリング数を一定に
して、分周器１５の分周比率を調整することにより、フ
ィールドメモリ１０からの読み出し時のサンプリング数
を変え、ディスプレイ画面上の水平方向の有効画面サイ
ズを調整する。
Description
【０００１】
【発明の属する技術分野】本発明は、コンピュータや高
精細度テレビジョン等の入力映像信号に対して走査線数
または走査周波数を変換して画面表示を行うディスプレ
イ装置に関し、より詳しくは、前記ディスプレイ装置の
表示画面における水平方向のサイズ調整に関する。
精細度テレビジョン等の入力映像信号に対して走査線数
または走査周波数を変換して画面表示を行うディスプレ
イ装置に関し、より詳しくは、前記ディスプレイ装置の
表示画面における水平方向のサイズ調整に関する。
【０００２】
【従来の技術】最近の映像信号源は多岐にわたり、特に
コンピュータのディスプレイに使用される走査周波数
は、大変種類が多く、さらに同一コンピュータで複数の
走査周波数を使用しているものもあり、ディスプレイ装
置としてはマルチスキャン方式の偏向系を備える必要性
が高くなっている。一方、これらの表示画面サイズも多
様化し、特に大画面でのディスプレイ需要が高まって来
ており、大画面のプロジェクタによるコンピュータ信号
のディスプレイも盛んになってきた。しかし、大画面の
ディスプレイ装置をマルチスキャン方式にするには、偏
向回路が複雑になり、構成部品のコストが高くなり、さ
らに装置内の温度上昇による信頼性の確保の観点等から
も、克服すべき難しい問題が多い。そこで考えられてい
るのが、走査周波数は単一周波数のまま、たとえば６０
Ｈｚ／３１．５ｋＨｚに固定して、各種の映像信号を信
号処理により、その単一走査周波数に応じた走査線数に
変換して画面表示を行う方法がある。
コンピュータのディスプレイに使用される走査周波数
は、大変種類が多く、さらに同一コンピュータで複数の
走査周波数を使用しているものもあり、ディスプレイ装
置としてはマルチスキャン方式の偏向系を備える必要性
が高くなっている。一方、これらの表示画面サイズも多
様化し、特に大画面でのディスプレイ需要が高まって来
ており、大画面のプロジェクタによるコンピュータ信号
のディスプレイも盛んになってきた。しかし、大画面の
ディスプレイ装置をマルチスキャン方式にするには、偏
向回路が複雑になり、構成部品のコストが高くなり、さ
らに装置内の温度上昇による信頼性の確保の観点等から
も、克服すべき難しい問題が多い。そこで考えられてい
るのが、走査周波数は単一周波数のまま、たとえば６０
Ｈｚ／３１．５ｋＨｚに固定して、各種の映像信号を信
号処理により、その単一走査周波数に応じた走査線数に
変換して画面表示を行う方法がある。
【０００３】その一例を図３に示す。図中、走査周波数
の異なる３種類の映像信号、たとえば、通常のＮＴＳＣ
信号、水平走査周波数範囲が３５ｋＨｚ〜５０ｋＨｚの
幅を持つＳＶＧＡのコンピュータ信号、および３３．７
５ｋＨｚのＨＤＴＶ信号を周波数コンバータ４０を用い
て、単一の走査周波数６０Ｈｚ／３１．５ｋＨｚに変換
してディスプレイ画面上に表示している。また最近では
固定画素デバイスを用いたディスプレイ装置が普及しつ
つある。これは画素数が固定されているために、様々な
映像信号を表示する場合に、必ず走査線の変換が必要と
なる。その一例を図４に示す。図４は、走査線数が２４
０本のＮＴＳＣ信号、６００本の走査線を有するＳＶＧ
Ａ信号、および５１８本の走査線のＨＤＴＶ信号を６４
０ドット×４８０ラインの固定画素を持つディスプレイ
装置、たとえば、プラズマディスプレイ装置に周波数コ
ンバータ４０を用いて表示しているところである。
の異なる３種類の映像信号、たとえば、通常のＮＴＳＣ
信号、水平走査周波数範囲が３５ｋＨｚ〜５０ｋＨｚの
幅を持つＳＶＧＡのコンピュータ信号、および３３．７
５ｋＨｚのＨＤＴＶ信号を周波数コンバータ４０を用い
て、単一の走査周波数６０Ｈｚ／３１．５ｋＨｚに変換
してディスプレイ画面上に表示している。また最近では
固定画素デバイスを用いたディスプレイ装置が普及しつ
つある。これは画素数が固定されているために、様々な
映像信号を表示する場合に、必ず走査線の変換が必要と
なる。その一例を図４に示す。図４は、走査線数が２４
０本のＮＴＳＣ信号、６００本の走査線を有するＳＶＧ
Ａ信号、および５１８本の走査線のＨＤＴＶ信号を６４
０ドット×４８０ラインの固定画素を持つディスプレイ
装置、たとえば、プラズマディスプレイ装置に周波数コ
ンバータ４０を用いて表示しているところである。
【０００４】つぎに、上述の画像表示における走査線変
換の動作について説明する。図２は、従来から用いられ
ている走査線変換の主要構成を示すブロック図である。
ここで、走査線変換とは、たとえば、ＳＶＧＡ信号（８
００ドット×６００ライン）をＶＧＡ信号（６４０ドッ
ト×４８０ライン）に変換するものである。図２に示す
ように、入力映像信号５０はＡ／Ｄ変換器２６でデジタ
ル化され、ー旦、フィールドメモリ２０に蓄積される。
そして、入力映像信号５０とは同期していない独立した
同期信号発生器３８で形成された同期信号とクロックパ
ルス６２でフィールドメモリ２０より映像信号を読み出
しＤ／Ａ変換器３６でアナログ信号に変換して走査線変
換を行う。なお、フィールドメモリ２０の前後に配設し
た前処理回路２７および後処理回路３７においては、変
換処理時の画質の劣化を抑えるフィルタ処理や走査線の
補間処理を行う。また、位相比較器２２，低域通過フィ
ルタ（ＬＰＦ）２３、電圧制御発振器（（以下、ＶＣＯ
と記す）２４、分周器２５で構成されるＰＬＬ回路２１
で形成される水平同期信号５１に同期したクロックパル
ス５２を使用して、クロック乗り換えの前の処理を行
う。後処理回路３７においては、フリーランのクロツク
発生器３９出力のクロックパルス６２を使用する。出力
側の同期信号は、このフリーランのクロックパルス６２
を用いて同期信号発生器３８で形成されており、入力側
の同期信号とは同期していない。
換の動作について説明する。図２は、従来から用いられ
ている走査線変換の主要構成を示すブロック図である。
ここで、走査線変換とは、たとえば、ＳＶＧＡ信号（８
００ドット×６００ライン）をＶＧＡ信号（６４０ドッ
ト×４８０ライン）に変換するものである。図２に示す
ように、入力映像信号５０はＡ／Ｄ変換器２６でデジタ
ル化され、ー旦、フィールドメモリ２０に蓄積される。
そして、入力映像信号５０とは同期していない独立した
同期信号発生器３８で形成された同期信号とクロックパ
ルス６２でフィールドメモリ２０より映像信号を読み出
しＤ／Ａ変換器３６でアナログ信号に変換して走査線変
換を行う。なお、フィールドメモリ２０の前後に配設し
た前処理回路２７および後処理回路３７においては、変
換処理時の画質の劣化を抑えるフィルタ処理や走査線の
補間処理を行う。また、位相比較器２２，低域通過フィ
ルタ（ＬＰＦ）２３、電圧制御発振器（（以下、ＶＣＯ
と記す）２４、分周器２５で構成されるＰＬＬ回路２１
で形成される水平同期信号５１に同期したクロックパル
ス５２を使用して、クロック乗り換えの前の処理を行
う。後処理回路３７においては、フリーランのクロツク
発生器３９出力のクロックパルス６２を使用する。出力
側の同期信号は、このフリーランのクロックパルス６２
を用いて同期信号発生器３８で形成されており、入力側
の同期信号とは同期していない。
【０００５】そして、上述のブロック構成の走査線変換
システムを用いて、表示画面の水平方向のサイズ（以
下、水平サイズと記す）調整を行う。具体的には、分周
器２５へ外部から分周比率を増加もしくは減少するＵＰ
／ＤＯＷＮ信号を入力して、走査線変換前の水平走査周
波数に対するＶＣＯ２４の発振周波数の比率を変えるこ
とにより、入力映像信号の１Ｈ区間のサンプリング数が
変えられる。一方、出力側の１Ｈ区間のサンプリング数
は常に一定であるから、入力側で有効画面のサンプリン
グ数が変わることにより、相対的に水平サイズが変わ
る。しかし、この水平サイズ調整方法では、出力側の水
平画素数は常に一定で、入力映像信号の１ライン当たり
のサンプリング数を変化させるために、水平サイズを変
化させると、入力映像信号の有効画面に対する画素数が
変わってしまう。すなわち、水平サイズを調整すると、
サンプリングポイントが変わり、水平周波数の高い信号
（たとえば、細かい文字信号）に対して画質も変わって
しまう弊害がある。コンピュータ信号では細かい文字が
表示されるのが一般的であるから、この現象は大きな問
題である。また、同期乗り換えを行うためのフィールド
メモリ２０の容量も、有効画面の画素数が変化するため
に、予めマージンを見込んでかなり多めにしておく必要
が生じている。
システムを用いて、表示画面の水平方向のサイズ（以
下、水平サイズと記す）調整を行う。具体的には、分周
器２５へ外部から分周比率を増加もしくは減少するＵＰ
／ＤＯＷＮ信号を入力して、走査線変換前の水平走査周
波数に対するＶＣＯ２４の発振周波数の比率を変えるこ
とにより、入力映像信号の１Ｈ区間のサンプリング数が
変えられる。一方、出力側の１Ｈ区間のサンプリング数
は常に一定であるから、入力側で有効画面のサンプリン
グ数が変わることにより、相対的に水平サイズが変わ
る。しかし、この水平サイズ調整方法では、出力側の水
平画素数は常に一定で、入力映像信号の１ライン当たり
のサンプリング数を変化させるために、水平サイズを変
化させると、入力映像信号の有効画面に対する画素数が
変わってしまう。すなわち、水平サイズを調整すると、
サンプリングポイントが変わり、水平周波数の高い信号
（たとえば、細かい文字信号）に対して画質も変わって
しまう弊害がある。コンピュータ信号では細かい文字が
表示されるのが一般的であるから、この現象は大きな問
題である。また、同期乗り換えを行うためのフィールド
メモリ２０の容量も、有効画面の画素数が変化するため
に、予めマージンを見込んでかなり多めにしておく必要
が生じている。
【０００６】
【発明が解決しようとする課題】本発明は上述のような
問題を解決するためになされたもので、コンピュータ等
の映像信号に対して、走査線数または走査周波数を変換
して画面表示を行うディスプレイ装置において、表示画
面の画質（画素数）が変化することなく水平サイズの調
整を行うことができるディスプレイ装置を提供すること
を目的とする。
問題を解決するためになされたもので、コンピュータ等
の映像信号に対して、走査線数または走査周波数を変換
して画面表示を行うディスプレイ装置において、表示画
面の画質（画素数）が変化することなく水平サイズの調
整を行うことができるディスプレイ装置を提供すること
を目的とする。
【０００７】
【課題を解決するための手段】上述の目的を達成するた
めに、本発明のディスプレイ装置は、アナログ入力映像
信号に対し、少なくとも走査線数および走査周波数のい
ずれかを変換して画面表示を行うディスプレイ装置であ
って、入力映像信号をデジタル信号に変換するＡ／Ｄ変
換器と、この映像信号と同期したＡ／Ｄ変換器用の第１
のクロックパルスを形成する第１のＰＬＬ回路と、Ａ／
Ｄ変換器出力のデジタル信号を１フィールド分記憶する
フィールドメモリと、このフィールドメモリから映像信
号に対応するデジタル信号を読み出してアナログ信号に
変換するＤ／Ａ変換器と、入力映像信号とは非同期の垂
直同期信号および水平同期信号を形成する同期信号発生
回路と、この水平同期信号と同期したＤ／Ａ変換器用の
第２のクロックパルスを形成すると共に、第２のクロッ
クパルスの周波数を変化させるクロック周波数変化手段
を有する第２のＰＬＬ回路とを備え、このクロック周波
数変化手段により、第２のクロックパルスの周波数を変
化させて、表示画面の水平サイズを調整するものであ
る。
めに、本発明のディスプレイ装置は、アナログ入力映像
信号に対し、少なくとも走査線数および走査周波数のい
ずれかを変換して画面表示を行うディスプレイ装置であ
って、入力映像信号をデジタル信号に変換するＡ／Ｄ変
換器と、この映像信号と同期したＡ／Ｄ変換器用の第１
のクロックパルスを形成する第１のＰＬＬ回路と、Ａ／
Ｄ変換器出力のデジタル信号を１フィールド分記憶する
フィールドメモリと、このフィールドメモリから映像信
号に対応するデジタル信号を読み出してアナログ信号に
変換するＤ／Ａ変換器と、入力映像信号とは非同期の垂
直同期信号および水平同期信号を形成する同期信号発生
回路と、この水平同期信号と同期したＤ／Ａ変換器用の
第２のクロックパルスを形成すると共に、第２のクロッ
クパルスの周波数を変化させるクロック周波数変化手段
を有する第２のＰＬＬ回路とを備え、このクロック周波
数変化手段により、第２のクロックパルスの周波数を変
化させて、表示画面の水平サイズを調整するものであ
る。
【０００８】そして、クロック周波数変化手段として、
第２のＰＬＬ回路内の電圧制御発振器の発振出力を分周
する分周器の分周比率を用いるものとする。
第２のＰＬＬ回路内の電圧制御発振器の発振出力を分周
する分周器の分周比率を用いるものとする。
【０００９】さらに、第２のＰＬＬ回路の分周器内に有
するマイクロコンピュータに、分周比率を増加もしくは
減少するＵＰ／ＤＯＷＮ信号を入力して分周器の分周比
率を制御することにより、第２のクロックパルスの周波
数を変化させることとする。
するマイクロコンピュータに、分周比率を増加もしくは
減少するＵＰ／ＤＯＷＮ信号を入力して分周器の分周比
率を制御することにより、第２のクロックパルスの周波
数を変化させることとする。
【００１０】上述の方法により、表示画面の水平サイズ
を調整する場合、フィールドメモリから読み出すクロッ
ク周波数が変えられる。これは、読み出し時の１Ｈ区間
のサンプリング数が変わることとなるが、フィールドメ
モリに書き込む側の１Ｈ区間のサンプリング数は変わる
ことがないので、表示画面上の画素数は常に、一定とな
り、画質の劣化がない。
を調整する場合、フィールドメモリから読み出すクロッ
ク周波数が変えられる。これは、読み出し時の１Ｈ区間
のサンプリング数が変わることとなるが、フィールドメ
モリに書き込む側の１Ｈ区間のサンプリング数は変わる
ことがないので、表示画面上の画素数は常に、一定とな
り、画質の劣化がない。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して詳細に説明する。図１は本発明の実
施の形態に係るディスプレイ装置の走査線変換部の主要
構成を示すブロック図である。本実施の形態例のディス
プレイ装置は、この走査線変換部の機能を用いて、表示
画面の水平サイズの調整を行うものである。走査線変換
部は、図１に示すように、入力映像信号をデジタル化す
るＡ／Ｄ変換器６と、このＡ／Ｄ変換器６用のクロック
パルス５３を形成するＰＬＬ回路１と、フィールドメモ
リ１０と、これから読み出した信号をアナログに戻すＤ
／Ａ変換器１６と、Ｄ／Ａ変換器１６等に用いるクロッ
クパルス６３を形成するためのＰＬＬ回路１１と、この
クロックパルス６３と同期した同期信号を形成する同期
信号発生器１８と、この同期信号の基となるクロックパ
ルスを生成するクロック発生器１９と、信号のデジタル
処理による画質の劣化を防止するための前処理回路７お
よび後処理回路１７とで構成されている。ＰＬＬ回路
１，１１は、一般に使用されているブロック構成で、位
相比較器２，１２と、ＬＰＦ３，１３と、ＶＣＯ４，１
４と、分周器５，１５とを備えており、分周器１５の分
周比率のみが、外部から調整可能である。
て、図面を参照して詳細に説明する。図１は本発明の実
施の形態に係るディスプレイ装置の走査線変換部の主要
構成を示すブロック図である。本実施の形態例のディス
プレイ装置は、この走査線変換部の機能を用いて、表示
画面の水平サイズの調整を行うものである。走査線変換
部は、図１に示すように、入力映像信号をデジタル化す
るＡ／Ｄ変換器６と、このＡ／Ｄ変換器６用のクロック
パルス５３を形成するＰＬＬ回路１と、フィールドメモ
リ１０と、これから読み出した信号をアナログに戻すＤ
／Ａ変換器１６と、Ｄ／Ａ変換器１６等に用いるクロッ
クパルス６３を形成するためのＰＬＬ回路１１と、この
クロックパルス６３と同期した同期信号を形成する同期
信号発生器１８と、この同期信号の基となるクロックパ
ルスを生成するクロック発生器１９と、信号のデジタル
処理による画質の劣化を防止するための前処理回路７お
よび後処理回路１７とで構成されている。ＰＬＬ回路
１，１１は、一般に使用されているブロック構成で、位
相比較器２，１２と、ＬＰＦ３，１３と、ＶＣＯ４，１
４と、分周器５，１５とを備えており、分周器１５の分
周比率のみが、外部から調整可能である。
【００１２】つぎに、本実施の形態例のディスプレイ装
置において、パーソナルコンピュータ信号を入力映像信
号５０とした時の動作を例として、図１を参照して説明
する。まず、入力映像信号５０はＡ／Ｄ変換器６でデジ
タル変換され、前処理回路７を介して、ー旦、フィール
ドメモリ１０に蓄積される。そして、再び、変換前の水
平同期信号５１とは同期していないクロックパルス６３
で読み出され、後処理回路１７を介してＤ／Ａ変換器１
６によりアナログ信号に戻され出力される。
置において、パーソナルコンピュータ信号を入力映像信
号５０とした時の動作を例として、図１を参照して説明
する。まず、入力映像信号５０はＡ／Ｄ変換器６でデジ
タル変換され、前処理回路７を介して、ー旦、フィール
ドメモリ１０に蓄積される。そして、再び、変換前の水
平同期信号５１とは同期していないクロックパルス６３
で読み出され、後処理回路１７を介してＤ／Ａ変換器１
６によりアナログ信号に戻され出力される。
【００１３】本実施の形態例では、３１．５ｋＨｚ〜９
０ｋＨｚのコンピュータ信号を３１．５ｋＨｚの水平走
査周波数（固定）のディスプレイ装置で表示するもの
で、ＰＬＬ回路１内の分周器５はその分周比率を８０
０：１の固定とし、ＶＣＯ４の発振出力を分周して、位
相比較器２において、水平同期信号５１と位相比較し、
ＬＰＦ３を介し誤差信号をＶＣＯ４にフィードバックし
て、クロックパルス５３と水平同期信号５１との同期を
とる。上述のＶＣＯ４の発振器出力をクロックパルス５
３として、Ａ／Ｄ変換に用いる。
０ｋＨｚのコンピュータ信号を３１．５ｋＨｚの水平走
査周波数（固定）のディスプレイ装置で表示するもの
で、ＰＬＬ回路１内の分周器５はその分周比率を８０
０：１の固定とし、ＶＣＯ４の発振出力を分周して、位
相比較器２において、水平同期信号５１と位相比較し、
ＬＰＦ３を介し誤差信号をＶＣＯ４にフィードバックし
て、クロックパルス５３と水平同期信号５１との同期を
とる。上述のＶＣＯ４の発振器出力をクロックパルス５
３として、Ａ／Ｄ変換に用いる。
【００１４】一方、ＰＬＬ回路１１のブロック構成も、
ＰＬＬ回路１と同じものであるが、分周器１５の分周比
率のみは、７００〜１０００：１と可変である。ＶＣＯ
１４の発振出力はこの分周器１５で水平走査周波数の３
１．５ｋＨｚにカウントダウンされ、位相比較器１２に
入力され、水平同期信号５１とは全く独立して同期信号
発生器１８で生成された水平同期信号６１と位相比較さ
れ、その誤差信号がＬＰＦ１３を介してＶＣＯ１４にフ
ィードバックされる。したがって、ＶＣＯ１４の発振出
力、すなわち、クロックパルス６３は水平同期信号６１
とは同期しているが、入力側の水平同期信号５１とは全
くフリーである。このフリーランのクロックパルス６３
と同期信号発生器１８で生成された水平同期信号６１お
よび垂直同期信号６４により、新たなタイミングでフィ
ールドメモリ１０から映像信号を読み出すことにより走
査線の変換が行われる。
ＰＬＬ回路１と同じものであるが、分周器１５の分周比
率のみは、７００〜１０００：１と可変である。ＶＣＯ
１４の発振出力はこの分周器１５で水平走査周波数の３
１．５ｋＨｚにカウントダウンされ、位相比較器１２に
入力され、水平同期信号５１とは全く独立して同期信号
発生器１８で生成された水平同期信号６１と位相比較さ
れ、その誤差信号がＬＰＦ１３を介してＶＣＯ１４にフ
ィードバックされる。したがって、ＶＣＯ１４の発振出
力、すなわち、クロックパルス６３は水平同期信号６１
とは同期しているが、入力側の水平同期信号５１とは全
くフリーである。このフリーランのクロックパルス６３
と同期信号発生器１８で生成された水平同期信号６１お
よび垂直同期信号６４により、新たなタイミングでフィ
ールドメモリ１０から映像信号を読み出すことにより走
査線の変換が行われる。
【００１５】なお、フィールドメモリ１０の前後に配設
した前処理回路７および後処理回路１７は、アナログま
たはデジタル変換の信号処理時に発生する画質の劣化を
防止するために、フィルタ処理や走査線の補間処理を行
うものである。
した前処理回路７および後処理回路１７は、アナログま
たはデジタル変換の信号処理時に発生する画質の劣化を
防止するために、フィルタ処理や走査線の補間処理を行
うものである。
【００１６】また、クロック発生器１９の出力パルスを
基に同期信号発生器１８で形成された水平同期信号６１
および垂直同期信号６４はディスプレイ装置内に具備す
る偏向回路系等（図示せず）に供給され、上述のＤ／Ａ
変換器１６の出力信号と共に、ディスプレイデバイスを
駆動し、ディスプレイ画面上に映像を表示する。
基に同期信号発生器１８で形成された水平同期信号６１
および垂直同期信号６４はディスプレイ装置内に具備す
る偏向回路系等（図示せず）に供給され、上述のＤ／Ａ
変換器１６の出力信号と共に、ディスプレイデバイスを
駆動し、ディスプレイ画面上に映像を表示する。
【００１７】つぎに、上述の走査線変換部を用いて行う
表示画面の水平サイズの調整について説明する。上述の
ように、本実施の形態例のディスプレイ装置において
は、入力映像信号５０のＡ／Ｄ変換時における１Ｈ区間
のサンプリング数は、分周器５の分周比率が８００：１
であることから、８００となり、常に一定のサンプリン
グ数でフィールドメモリ１０に書き込まれる。一方、フ
ィールドメモリ１０から読み出す時の１Ｈ区間のサンプ
リング数は、分周器１５の分周比率を７００〜１００
０：１の範囲で外部から調整することにより、７００〜
１０００の範囲で変えることができる。ここで、読み出
し時の１Ｈ区間のサンプリング数をたとえば、９００と
すると、９００−８００＝１００のサンプリング期間は
映像信号がないことになり、ディスプレイ装置の画面上
では無信号状態となり、この期間をブランキングをかけ
ることにより、ディスプレイ画面上では見かけの有効画
面が狭まったこととなる。これは、画面上で水平サイズ
の調整を行っていることに相当する。なお、分周器１５
の分周比率は、外部から、たとえばリモ−トコントロー
ル信号等で分周器１５内のマイクロコンピュータ（図示
せず）に、分周比率を高くするＵＰ信号または低くする
ＤＯＷＮ信号を入力し、分周器１５内のカウンタ（図示
せず）のリセット値を変えることにより、調整すること
ができる。このように分周比率を変えることにより水平
サイズを変更しても、フィールドメモリへの書き込み時
の１Ｈ区間のサンプリング数が一定であるから、それを
読み出し表示した画面においても、その画素数は変わら
ないので、画像情報は劣化しない。
表示画面の水平サイズの調整について説明する。上述の
ように、本実施の形態例のディスプレイ装置において
は、入力映像信号５０のＡ／Ｄ変換時における１Ｈ区間
のサンプリング数は、分周器５の分周比率が８００：１
であることから、８００となり、常に一定のサンプリン
グ数でフィールドメモリ１０に書き込まれる。一方、フ
ィールドメモリ１０から読み出す時の１Ｈ区間のサンプ
リング数は、分周器１５の分周比率を７００〜１００
０：１の範囲で外部から調整することにより、７００〜
１０００の範囲で変えることができる。ここで、読み出
し時の１Ｈ区間のサンプリング数をたとえば、９００と
すると、９００−８００＝１００のサンプリング期間は
映像信号がないことになり、ディスプレイ装置の画面上
では無信号状態となり、この期間をブランキングをかけ
ることにより、ディスプレイ画面上では見かけの有効画
面が狭まったこととなる。これは、画面上で水平サイズ
の調整を行っていることに相当する。なお、分周器１５
の分周比率は、外部から、たとえばリモ−トコントロー
ル信号等で分周器１５内のマイクロコンピュータ（図示
せず）に、分周比率を高くするＵＰ信号または低くする
ＤＯＷＮ信号を入力し、分周器１５内のカウンタ（図示
せず）のリセット値を変えることにより、調整すること
ができる。このように分周比率を変えることにより水平
サイズを変更しても、フィールドメモリへの書き込み時
の１Ｈ区間のサンプリング数が一定であるから、それを
読み出し表示した画面においても、その画素数は変わら
ないので、画像情報は劣化しない。
【００１８】
【発明の効果】以上説明したように本発明によれば、広
い範囲の水平走査周波数の映像信号に対し、走査線数ま
たは走査周波数を変換して画面表示をして、且つ、画質
（画素数）が劣化することなく、表示画面の水平サイズ
の調整を行うことができる。
い範囲の水平走査周波数の映像信号に対し、走査線数ま
たは走査周波数を変換して画面表示をして、且つ、画質
（画素数）が劣化することなく、表示画面の水平サイズ
の調整を行うことができる。
【図１】 本発明の実施の形態に係るディスプレイ装置
の走査線変換部の主要構成を示すブロック図である。
の走査線変換部の主要構成を示すブロック図である。
【図２】 従来のディスプレイ装置の走査線変換部の主
要構成を示すブロック図である。
要構成を示すブロック図である。
【図３】 複数の映像信号を周波数コンバータを用いて
表示するディスプレイ装置を説明するブロック図であ
る。
表示するディスプレイ装置を説明するブロック図であ
る。
【図４】 複数の映像信号を周波数コンバータを用いて
表示する固定画素数のディスプレイ装置を説明するブロ
ック図である。
表示する固定画素数のディスプレイ装置を説明するブロ
ック図である。
１，１１，２１…ＰＬＬ回路、２，１２，２２…位相比
較器、３，１３，２３…ＬＰＦ、４，１４，２４…ＶＣ
Ｏ、５，１５，２５…分周器、６，２６…Ａ／Ｄ変換
器、７，２７…前処理回路、１０、２０…フィールドメ
モリ、１７，３７…後処理回路、１８，３８…同期信号
発生器、１９…クロック発生器、４０…周波数コンバー
タ、５０…入力映像信号、５１，６１…水平同期信号、
５２，５３，６２，６３…クロックパルス、６４…垂直
同期信号。
較器、３，１３，２３…ＬＰＦ、４，１４，２４…ＶＣ
Ｏ、５，１５，２５…分周器、６，２６…Ａ／Ｄ変換
器、７，２７…前処理回路、１０、２０…フィールドメ
モリ、１７，３７…後処理回路、１８，３８…同期信号
発生器、１９…クロック発生器、４０…周波数コンバー
タ、５０…入力映像信号、５１，６１…水平同期信号、
５２，５３，６２，６３…クロックパルス、６４…垂直
同期信号。
Claims (3)
- 【請求項１】 アナログ入力映像信号に対し、少なくと
も走査線数および走査周波数のいずれかを変換して画面
表示を行うディスプレイ装置において、 前記入力映像信号をデジタル信号に変換するＡ／Ｄ変換
器と、 前記入力映像信号と同期した前記Ａ／Ｄ変換器用の第１
のクロックパルスを形成する第１のＰＬＬ回路と、 前記Ａ／Ｄ変換器のデジタル出力信号を１フィールド分
記憶するフィールドメモリと、 前記フィールドメモリから前記入力映像信号に対応する
デジタル信号を読み出してアナログ信号に変換するＤ／
Ａ変換器と、 前記入力映像信号と非同期の垂直同期信号および水平同
期信号を形成する同期信号発生回路と、 前記水平同期信号と同期した前記Ｄ／Ａ変換器用の第２
のクロックパルスを形成すると共に、前記第２のクロッ
クパルスの周波数を変化させるクロック周波数変化手段
を有する第２のＰＬＬ回路とを備え、 前記クロック周波数変化手段により、前記第２のクロッ
クパルスの周波数を変化させて、表示画面の水平方向の
サイズを調整することを特徴とするディスプレイ装置。 - 【請求項２】 請求項１記載のディスプレイ装置におい
て、 前記第２のＰＬＬ回路は、電圧制御発振器と、該電圧制
御発振器の発振出力を分周すると共にその分周比率を変
えることができる分周器と、前記水平同期信号と前記分
周器出力との位相比較を行う位相比較器と、この位相差
検出信号の低域成分をとりだす低域通過フィルタとを有
し、前記クロック周波数変化手段には、前記分周器の分
周比率を用いることを特徴とするディスプレイ装置。 - 【請求項３】 請求項１記載のディスプレイ装置におい
て、 前記分周器内に有するマイクロコンピュータに、分周比
率を高くするＵＰ信号または低くするＤＯＷＮ信号を入
力し、前記分周器の分周比率を制御することにより、前
記第２のクロックパルスの周波数を変化させることを特
徴とするディスプレイ装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9126940A JPH10319932A (ja) | 1997-05-16 | 1997-05-16 | ディスプレイ装置 |
| US09/214,886 US6285402B1 (en) | 1997-05-16 | 1998-05-11 | Device and method for converting scanning |
| PCT/JP1998/002065 WO1998052183A1 (fr) | 1997-05-16 | 1998-05-11 | Dispositif et procede de conversion de balayage |
| EP98919540A EP0919985A4 (en) | 1997-05-16 | 1998-05-11 | SCAN CONVERSION DEVICE AND METHOD |
| KR1019997000284A KR20000023800A (ko) | 1997-05-16 | 1999-01-15 | 주사 변환 장치 및 주사 변환 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9126940A JPH10319932A (ja) | 1997-05-16 | 1997-05-16 | ディスプレイ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10319932A true JPH10319932A (ja) | 1998-12-04 |
Family
ID=14947674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9126940A Pending JPH10319932A (ja) | 1997-05-16 | 1997-05-16 | ディスプレイ装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6285402B1 (ja) |
| EP (1) | EP0919985A4 (ja) |
| JP (1) | JPH10319932A (ja) |
| KR (1) | KR20000023800A (ja) |
| WO (1) | WO1998052183A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005099516A (ja) * | 2003-09-25 | 2005-04-14 | Sony Corp | 画像処理回路および画像表示装置 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6480545B1 (en) * | 1999-08-11 | 2002-11-12 | Grass Valley (U.S.) Inc. | Architecture for multi-format video processing |
| JP2001333392A (ja) * | 2000-05-23 | 2001-11-30 | Matsushita Electric Ind Co Ltd | 水平偏向回路およびテレビジョン受像機 |
| JP2002101316A (ja) * | 2000-09-26 | 2002-04-05 | Mitsubishi Electric Corp | クロック生成回路及び画像表示装置 |
| TW527824B (en) * | 2002-03-12 | 2003-04-11 | Via Tech Inc | Adative-deflicker processing method and adaptive deflicker filter |
| TW563353B (en) * | 2002-03-12 | 2003-11-21 | Via Tech Inc | Clock signal synthesizer with multiple frequency outputs and method for synthesizing clock signal |
| TW561783B (en) * | 2002-03-12 | 2003-11-11 | Via Tech Inc | Image processing method and device |
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| TWI249359B (en) * | 2004-12-22 | 2006-02-11 | Realtek Semiconductor Corp | Method and apparatus for simultaneous progressive and interlaced display |
| JP2006235129A (ja) * | 2005-02-23 | 2006-09-07 | Matsushita Electric Ind Co Ltd | 映像信号処理装置 |
| US9066076B2 (en) * | 2009-10-30 | 2015-06-23 | Mitsubishi Electric Corporation | Video display control method and apparatus |
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| JP2673386B2 (ja) * | 1990-09-29 | 1997-11-05 | シャープ株式会社 | 映像表示装置 |
| JPH04360194A (ja) * | 1991-06-07 | 1992-12-14 | Toshiba Corp | 表示メモリ制御装置 |
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| JPH0638152A (ja) * | 1992-07-15 | 1994-02-10 | Sanyo Electric Co Ltd | あおり補正装置 |
| JPH0686226A (ja) * | 1992-09-04 | 1994-03-25 | Hitachi Ltd | 映像信号処理装置 |
| JPH06138834A (ja) * | 1992-10-30 | 1994-05-20 | Matsushita Electric Ind Co Ltd | ディスプレイ装置 |
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-
1997
- 1997-05-16 JP JP9126940A patent/JPH10319932A/ja active Pending
-
1998
- 1998-05-11 EP EP98919540A patent/EP0919985A4/en not_active Withdrawn
- 1998-05-11 US US09/214,886 patent/US6285402B1/en not_active Expired - Fee Related
- 1998-05-11 WO PCT/JP1998/002065 patent/WO1998052183A1/ja not_active Application Discontinuation
-
1999
- 1999-01-15 KR KR1019997000284A patent/KR20000023800A/ko not_active Application Discontinuation
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| JP2005099516A (ja) * | 2003-09-25 | 2005-04-14 | Sony Corp | 画像処理回路および画像表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6285402B1 (en) | 2001-09-04 |
| WO1998052183A1 (fr) | 1998-11-19 |
| EP0919985A1 (en) | 1999-06-02 |
| EP0919985A4 (en) | 2005-06-15 |
| KR20000023800A (ko) | 2000-04-25 |
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