JP3486718B2 - シングルチップマイクロコンピュータ - Google Patents
シングルチップマイクロコンピュータInfo
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- H03M1/665—Digital/analogue converters with intermediate conversion to phase of sinusoidal or similar periodical signals
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B06—GENERATING OR TRANSMITTING MECHANICAL VIBRATIONS IN GENERAL
- B06B—METHODS OR APPARATUS FOR GENERATING OR TRANSMITTING MECHANICAL VIBRATIONS OF INFRASONIC, SONIC, OR ULTRASONIC FREQUENCY, e.g. FOR PERFORMING MECHANICAL WORK IN GENERAL
- B06B1/00—Methods or apparatus for generating mechanical vibrations of infrasonic, sonic, or ultrasonic frequency
- B06B1/02—Methods or apparatus for generating mechanical vibrations of infrasonic, sonic, or ultrasonic frequency making use of electrical energy
- B06B1/0207—Driving circuits
- B06B1/0223—Driving circuits for generating signals continuous in time
- B06B1/0238—Driving circuits for generating signals continuous in time of a single frequency, e.g. a sine-wave
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Description
【0001】
【産業上の利用分野】本発明は、正弦波、三角波、台形
波等の任意の波形および任意の周波数を有するトーン信
号の信号波形を形成する波形形成回路に適用して特に有
効な技術に関し、例えば通信制御用トーン発生回路(ト
ーン信号波形形成回路)を備えたシングルチップ・マイ
クロコンピュータに利用して有効な技術に関する。
波等の任意の波形および任意の周波数を有するトーン信
号の信号波形を形成する波形形成回路に適用して特に有
効な技術に関し、例えば通信制御用トーン発生回路(ト
ーン信号波形形成回路)を備えたシングルチップ・マイ
クロコンピュータに利用して有効な技術に関する。
【0002】
【従来の技術】従来、特定の周波数の擬似正弦波を出力
するトーン発生回路としては、例えばセイコー電子工業
(株)製トーンジェネレータS−7116Aがある。こ
のトーンジェネレータはプログラムカウンタ、ジョンソ
ンカウンタ、レジスタラダーネットワーク等のハードウ
ェアで構成され、5ビットのデジタル/アナログ・コン
バータによる擬似正弦波トーンを出力する。このトーン
ジェネレータは、6個のプログラム信号の入力端子を備
え、67Hz〜2975Hzの57種類の周波数の擬似
正弦波を出力可能に構成されている。上記トーンジェネ
レータに関しては、セイコー電子工業(株)発行、「エ
レクトロニックコンポーネンツ(ELECTRONIC
COMPONENTS)」のトーンジェネレータS−
7116Aの項に記載されている。
するトーン発生回路としては、例えばセイコー電子工業
(株)製トーンジェネレータS−7116Aがある。こ
のトーンジェネレータはプログラムカウンタ、ジョンソ
ンカウンタ、レジスタラダーネットワーク等のハードウ
ェアで構成され、5ビットのデジタル/アナログ・コン
バータによる擬似正弦波トーンを出力する。このトーン
ジェネレータは、6個のプログラム信号の入力端子を備
え、67Hz〜2975Hzの57種類の周波数の擬似
正弦波を出力可能に構成されている。上記トーンジェネ
レータに関しては、セイコー電子工業(株)発行、「エ
レクトロニックコンポーネンツ(ELECTRONIC
COMPONENTS)」のトーンジェネレータS−
7116Aの項に記載されている。
【0003】また、階段波の各電圧レベルを記憶し、ま
たは階段波の各電圧レベルを切り換えるタイミングを設
定するためのカウンタのカウント値を格納するROM
(リード・オンリ・メモリ)を備え、ROMに格納され
た情報に基づいての内容を変更することで周波数の異な
る信号を出力可能にしたパイロット信号発生装置に関す
る発明がある(特開昭63−237248号)。また、
他の先願として、特開昭57−69904号や特開昭6
1−108218号、特開平1−218208号、特開
平1−238264号、特開平3−65059号等があ
る。このうち、特開昭57−69904号は、階段状正
弦波を発生するためのトーン信号発生回路を開示してい
る。上記階段状正弦波を構成する電圧のレベル変化量は
可変に制御される。
たは階段波の各電圧レベルを切り換えるタイミングを設
定するためのカウンタのカウント値を格納するROM
(リード・オンリ・メモリ)を備え、ROMに格納され
た情報に基づいての内容を変更することで周波数の異な
る信号を出力可能にしたパイロット信号発生装置に関す
る発明がある(特開昭63−237248号)。また、
他の先願として、特開昭57−69904号や特開昭6
1−108218号、特開平1−218208号、特開
平1−238264号、特開平3−65059号等があ
る。このうち、特開昭57−69904号は、階段状正
弦波を発生するためのトーン信号発生回路を開示してい
る。上記階段状正弦波を構成する電圧のレベル変化量は
可変に制御される。
【0004】また、特開昭61−108218号は、抵
抗値の等しい複数の抵抗が2つの電源端子間に直列接続
された抵抗ラダーと、この抵抗ラダーの結合点の電圧が
非直線的に分布するように制御するための回路とによっ
て構成され、任意の波形を設定可能な信号発生装置を開
示している。特開平1−218208号は、カウンタの
値に応じて2つの電源端子間に直列接続された抵抗ラダ
ーととの結合点を切り換えることにより擬似正弦波を形
成する技術を開示している。特開平1−238264号
は、所定のトーンデータを出力するトーンデータ出力手
段と、トーンデータに所定の減衰量を与えるトーン減衰
量処理手段と、所定の減衰量を周期的に変化させる減衰
量データ可変手段とを備えたトーン発生装置を開示して
いる。特開平3−65059号は、複数の直流電源を順
次切り換えて正弦波の波形に従った階段波形信号を発生
させる直流電力・交流電力変換装置を開示している。
抗値の等しい複数の抵抗が2つの電源端子間に直列接続
された抵抗ラダーと、この抵抗ラダーの結合点の電圧が
非直線的に分布するように制御するための回路とによっ
て構成され、任意の波形を設定可能な信号発生装置を開
示している。特開平1−218208号は、カウンタの
値に応じて2つの電源端子間に直列接続された抵抗ラダ
ーととの結合点を切り換えることにより擬似正弦波を形
成する技術を開示している。特開平1−238264号
は、所定のトーンデータを出力するトーンデータ出力手
段と、トーンデータに所定の減衰量を与えるトーン減衰
量処理手段と、所定の減衰量を周期的に変化させる減衰
量データ可変手段とを備えたトーン発生装置を開示して
いる。特開平3−65059号は、複数の直流電源を順
次切り換えて正弦波の波形に従った階段波形信号を発生
させる直流電力・交流電力変換装置を開示している。
【0005】
【発明が解決しようとする課題】本発明者等は、無線機
等の通信機器を制御するための通信制御用トーン発生回
路(トーン信号波形形成回路またはパルス発生回路)を
内蔵したシングルチップ・マイクロコンピュータを開発
するため、トーン発生回路の形式について検討を行なっ
た。その結果、以下に述べるような不都合があることが
本発明者らによって明らかにされた。すなわち、複数の
制御を行うシングルチップ・マイクロコンピュータにあ
っては、半導体チップに設けることができる外部端子数
が制限されるという理由により、トーン発生回路用に外
部端子を数多く割り当てることができない。そのため、
発生させたいトーン信号波形の種類を設定するためのプ
ログラム酔うの外部端子を数多く必要とする上述した従
来のトーンジェネレータをそのままシングルチップ・マ
イクロコンピュータに搭載することは困難であることが
分かった。また、上述したトーンジェネレータは、出力
可能な波形の形状および周波数が制限されてしまうた
め、汎用性、拡張性に欠けるということが分かった。
等の通信機器を制御するための通信制御用トーン発生回
路(トーン信号波形形成回路またはパルス発生回路)を
内蔵したシングルチップ・マイクロコンピュータを開発
するため、トーン発生回路の形式について検討を行なっ
た。その結果、以下に述べるような不都合があることが
本発明者らによって明らかにされた。すなわち、複数の
制御を行うシングルチップ・マイクロコンピュータにあ
っては、半導体チップに設けることができる外部端子数
が制限されるという理由により、トーン発生回路用に外
部端子を数多く割り当てることができない。そのため、
発生させたいトーン信号波形の種類を設定するためのプ
ログラム酔うの外部端子を数多く必要とする上述した従
来のトーンジェネレータをそのままシングルチップ・マ
イクロコンピュータに搭載することは困難であることが
分かった。また、上述したトーンジェネレータは、出力
可能な波形の形状および周波数が制限されてしまうた
め、汎用性、拡張性に欠けるということが分かった。
【0006】本発明の目的は、出力波形(正弦波、三角
波、台形波等)の形状を制御でき、かつ任意の周波数の
波形信号を形成することができる波形形成回路を提供す
ることにある。本発明の他の目的は、シングルチップ・
マイクロコンピュータに内蔵させることが可能な波形形
成回路を提供することにある。この発明の前記ならびに
そのほかの目的と新規な特徴については、本明細書の記
述および添附図面から明らかになるであろう。
波、台形波等)の形状を制御でき、かつ任意の周波数の
波形信号を形成することができる波形形成回路を提供す
ることにある。本発明の他の目的は、シングルチップ・
マイクロコンピュータに内蔵させることが可能な波形形
成回路を提供することにある。この発明の前記ならびに
そのほかの目的と新規な特徴については、本明細書の記
述および添附図面から明らかになるであろう。
【0007】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、請求項1の発明は、外部端子
(TONEM)と、中央処理装置(101)と、波形成
形回路(110)とを含むシングルチップマイクロコン
ピュータであって、上記波形成形回路は、アドレス発生
回路(120)と、上記外部端子へ出力されるべき出力
波形の波形情報を表す複数ビットのデータを格納し、上
記アドレス発生回路からのアクセスに応答して、所定デ
ータを出力し、且つ、所望の出力波形を得るために上記
波形情報は上記中央処理装置によって変更可能にされる
メモリ(121)と、第1クロック信号(φ1)を受
け、上記第1クロック信号を所定数まで計数する毎に、
パルス信号(φa)を発生する第1カウンター(11
4)と、上記メモリから出力されたデータに基づいて、
上記外部端子へ出力されるべきアナログ電圧信号を発生
する変換回路(122,123,124)とを含み、上
記アドレス発生回路は、上記第1パルスを所定回数受け
た場合に上記メモリにアクセスするようにしたものであ
る。請求項2の発明は、請求項1記載のシングルチップ
マイクロコンピュータにおいて、上記メモリ(121)
は、上記アドレス発生回路(120)から供給されるア
ドレス信号をデコードする第1デコード回路(B−DE
C)と、上記中央処理装置から供給されるアドレス信号
をデコードする第2デコード回路(C−DEC)と、を
含むようにしたものである。請求項3の発明は、請求項
2記載のシングルチップマイクロコンピュータにおい
て、さらに、上記中央処理装置(101)と上記第2デ
コード回路(C−DEC)とに結合されたアドレスバス
(107)と、上記中央処理装置(101)と上記メモ
リ(121)とに結合されたデータバス(108)と、
を含むようにしたものである。請求項4の発明は、請求
項3記載のシングルチップマイクロコンピュータにおい
て、上記メモリ(121)内の各メモリセルは、上記第
1デコード回路(B−DEC)からの第1選択信号(φ
s)及び上記第2デコード回路(C−DEC)からの第
2選択信号(W・ADDR)を受けるようにされると共
に、上記データバス(108)に結合されたデータ入力
端子と、上記変換回路(122,123,124)の入
力に結合されたデータ出力端子とを有するようにしたも
のである。請求項5の発明は、請求項4記載のシングル
チップマイクロコンピュータにおいて、さらに、上記メ
モリ(121)の有効データ範囲を指定し、かつ、出力
波形の1周期を指定するための値が設定されるレジスタ
(119)を、含み、上記アドレス発生回路(120)
は、上記レジスタ(119)によって指定される1周期
のうちの半周期毎に、割り込み信号(IRQ)を上記中
央処理装置(101)へ発生する手段を含み、上記中央
処理装置は、上記割り込み信号(IRQ)の受領に応答
して、上記メモリ(121)の有効データ範囲内の上記
アドレス発生回路(120)によってアクセスされてい
ない半分の領域に格納される出力波形の波形情報を表す
複数ビットのデータのデータを書き換えるようにしたも
のである。請求項6の発明は、請求項5記載のシングル
チップマイクロコンピュータにおいて、さらに、上記ア
ドレスバス(107)と上記データバス(108)とに
結合され、上記メモリ(121)に格納されるべき出力
波形の波形情報を表す複数ビットのデータを記憶する第
2メモリ(104)を含み、上記中央処理装置は、上記
割り込み信号(IRQ)に応答して、上記第2メモリ
(104)に記憶された出力波形の波形情報を表す複数
ビットのデータの内の所望ビット数のデータを上記メモ
リ(121)へ書き込むようにしたものである。請求項
7の発明は、請求項5記載のシングルチップマイクロコ
ンピュータにおいて、上記レジスタ(119)は、上記
アドレスバス(107)及び上記データバス(108)
に結合され、上記中央処理装置は、上記アドレスバス及
び上記データバスを用いて、上記レジスタ(119)へ
上記値を設定するようにしたものである。請求項8の発
明は、請求項6記載のシングルチップマイクロコンピュ
ータにおいて、上記メモリ(121)は、ランダムアク
セスメモリであり、上記第2メモリ(104)は、リー
ドオンリメモリであることを限定したものである。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、請求項1の発明は、外部端子
(TONEM)と、中央処理装置(101)と、波形成
形回路(110)とを含むシングルチップマイクロコン
ピュータであって、上記波形成形回路は、アドレス発生
回路(120)と、上記外部端子へ出力されるべき出力
波形の波形情報を表す複数ビットのデータを格納し、上
記アドレス発生回路からのアクセスに応答して、所定デ
ータを出力し、且つ、所望の出力波形を得るために上記
波形情報は上記中央処理装置によって変更可能にされる
メモリ(121)と、第1クロック信号(φ1)を受
け、上記第1クロック信号を所定数まで計数する毎に、
パルス信号(φa)を発生する第1カウンター(11
4)と、上記メモリから出力されたデータに基づいて、
上記外部端子へ出力されるべきアナログ電圧信号を発生
する変換回路(122,123,124)とを含み、上
記アドレス発生回路は、上記第1パルスを所定回数受け
た場合に上記メモリにアクセスするようにしたものであ
る。請求項2の発明は、請求項1記載のシングルチップ
マイクロコンピュータにおいて、上記メモリ(121)
は、上記アドレス発生回路(120)から供給されるア
ドレス信号をデコードする第1デコード回路(B−DE
C)と、上記中央処理装置から供給されるアドレス信号
をデコードする第2デコード回路(C−DEC)と、を
含むようにしたものである。請求項3の発明は、請求項
2記載のシングルチップマイクロコンピュータにおい
て、さらに、上記中央処理装置(101)と上記第2デ
コード回路(C−DEC)とに結合されたアドレスバス
(107)と、上記中央処理装置(101)と上記メモ
リ(121)とに結合されたデータバス(108)と、
を含むようにしたものである。請求項4の発明は、請求
項3記載のシングルチップマイクロコンピュータにおい
て、上記メモリ(121)内の各メモリセルは、上記第
1デコード回路(B−DEC)からの第1選択信号(φ
s)及び上記第2デコード回路(C−DEC)からの第
2選択信号(W・ADDR)を受けるようにされると共
に、上記データバス(108)に結合されたデータ入力
端子と、上記変換回路(122,123,124)の入
力に結合されたデータ出力端子とを有するようにしたも
のである。請求項5の発明は、請求項4記載のシングル
チップマイクロコンピュータにおいて、さらに、上記メ
モリ(121)の有効データ範囲を指定し、かつ、出力
波形の1周期を指定するための値が設定されるレジスタ
(119)を、含み、上記アドレス発生回路(120)
は、上記レジスタ(119)によって指定される1周期
のうちの半周期毎に、割り込み信号(IRQ)を上記中
央処理装置(101)へ発生する手段を含み、上記中央
処理装置は、上記割り込み信号(IRQ)の受領に応答
して、上記メモリ(121)の有効データ範囲内の上記
アドレス発生回路(120)によってアクセスされてい
ない半分の領域に格納される出力波形の波形情報を表す
複数ビットのデータのデータを書き換えるようにしたも
のである。請求項6の発明は、請求項5記載のシングル
チップマイクロコンピュータにおいて、さらに、上記ア
ドレスバス(107)と上記データバス(108)とに
結合され、上記メモリ(121)に格納されるべき出力
波形の波形情報を表す複数ビットのデータを記憶する第
2メモリ(104)を含み、上記中央処理装置は、上記
割り込み信号(IRQ)に応答して、上記第2メモリ
(104)に記憶された出力波形の波形情報を表す複数
ビットのデータの内の所望ビット数のデータを上記メモ
リ(121)へ書き込むようにしたものである。請求項
7の発明は、請求項5記載のシングルチップマイクロコ
ンピュータにおいて、上記レジスタ(119)は、上記
アドレスバス(107)及び上記データバス(108)
に結合され、上記中央処理装置は、上記アドレスバス及
び上記データバスを用いて、上記レジスタ(119)へ
上記値を設定するようにしたものである。請求項8の発
明は、請求項6記載のシングルチップマイクロコンピュ
ータにおいて、上記メモリ(121)は、ランダムアク
セスメモリであり、上記第2メモリ(104)は、リー
ドオンリメモリであることを限定したものである。
【0008】さらに、請求項9の発明は、請求項3記載
のシングルチップマイクロコンピュータにおいて、上記
波形成形回路(110)は、さらに、第2クロック信号
(φ2)を受け、上記第2クロック信号を所定数まで計
数する毎に、信号を発生する第2カウンター(116)
と、上記第1および第2カウンターの動作を制御するカ
ウンター制御回路(236,AND,F/F)と、を含
み、上記変換回路は、さらに、上記パルス信号φa)の
受領に応答して、上記メモリ(121)からの所定ビッ
ト数のデータを1ビットずつ出力するシフトレジスタ
(122)と、上記シフトレジスタの出力を受け、上記
シフトレジスタの出力に基づいて変更される所定ビット
のディジタル値を出力するディジタル制御回路(12
3:231,232,233,234)と、上記ディジ
タル値を受け、上記外部端子へ上記ディジタル値を表わ
す上記アナログ電圧信号を出力するディジタル−アナロ
グ変換回路(124)と、を含み、上記カウンター制御
回路(236,AND,F/F)は、上記ディジタル値
を受けるように結合され、上記ディジタル値が所定値か
否かを検査し、かつ、その検査結果に応答して、上記第
1カウンター(114)の動作を停止させ、かつ、上記
第2カウンター(116)の動作を開始させ、その後、
上記第2カウンターの信号に応答して、上記第2カウン
ターの動作を停止させ、その変わりに上記第1カウンタ
ーの動作を開始させるように、上記第1および第2カウ
ンターの動作を制御するようにしたものである。請求項
10の発明は、請求項9記載のシングルチップマイクロ
コンピュータにおいて、上記波形成形回路(110)
は、さらに、上記第1カウンター(114)によって計
数される上記第1クロック信号(φ1)の上記所定数を
表わす第1値を格納する第1レジスター(112)と、
上記第2カウンター(116)によって計数される上記
第2クロック信号(φ2)の上記所定数を表わす第2値
を格納する第2レジスター(117)と、を含むように
したものである。請求項11の発明は、請求項10記載
のシングルチップマイクロコンピュータにおいて、上記
波形成形回路内の上記第1乃至第2レジスター(11
2,117)は、上記アドレスバスとデータバスとにそ
れぞれ結合され、上記中央処理装置によって、上記第1
値乃至第2値がそれぞれ書き込まれるようにしたもので
ある。請求項12の発明は、請求項11記載のシングル
チップマイクロコンピュータにおいて、上記波形成形回
路は、さらに、基準クロック信号(φ0)を受け、上記
基準クロック信号を所定分周比で分周して上記第1クロ
ック信号(φ1)を形成し、上記第1カウンター(11
4)へ上記第1クロック信号を供給する第1プリスケー
ラ(113)と、上記基準クロック信号を受け、上記基
準クロック信号を所定分周比で分周して上記第2クロッ
ク信号(φ2)を形成し、上記第2カウンター(11
6)へ上記第2クロック信号を供給する第2プリスケー
ラ(115)と、上記第1乃至第2プリスケーラに結合
され、上記第1プリスケーラの所定分周比を表わす第1
制御データ、および、上記第2プリスケーラの所定分周
比を表わす第2制御データを出力する制御回路(11
1)と、を含むようにしたものである。請求項13の発
明は、請求項12記載のシングルチップマイクロコンピ
ュータにおいて、さらに、上記メモリ(121)の有効
データ範囲を指定し、かつ、出力波形の1周期を指定す
るための値が設定されるレジスタ(119)を、含み、
上記アドレス発生回路(120)は、上記レジスタ(1
19)によって指定される1周期のうちの半周期毎に、
割り込み信号(IRQ)を上記中央処理装置(101)
へ発生する手段を含み、上記中央処理装置は、上記割り
込み信号の受領に応答して、上記メモリ(121)の有
効データ範囲内の上記アドレス発生回路(120)によ
ってアクセスされていない半分の領域に格納される出力
波形の波形情報を表す複数ビットのデータのデータを書
き換えるようにしたものである。請求項14の発明は、
請求項13記載のシングルチップマイクロコンピュータ
において、さらに、上記アドレスバスと上記データバス
とに結合され、上記メモリ(121)に格納されるべき
出力波形の波形情報を表す複数ビットのデータを記憶す
る第2メモリ(104)を含み、上記中央処理装置は、
上記割り込み信号に応答して、上記第2メモリ(10
4)に記憶された出力波形の波形情報を表す複数ビット
のデータの内の所望ビット数のデータを上記メモリ(1
21)へ書き込むようにしたものである。請求項15の
発明は、請求項13記載のシングルチップマイクロコン
ピュータにおいて、上記レジスタ(119)は、上記ア
ドレスバス及び上記データバスに結合され、上記中央処
理装置は、上記アドレスバス及び上記データバスを用い
て、上記レジスタ(119)へ上記値を設定するように
したものである。請求項16の発明は、請求項14記載
のシングルチップマイクロコンピュータにおいて、上記
メモリ(121)は、ランダムアクセスメモリであり、
上記第2メモリ(104)は、リードオンリメモリであ
ることを限定したものである。請求項17の発明は、請
求項9記載のシングルチップマイクロコンピュータにお
いて、上記ディジタル制御回路(123)は、上記アナ
ログ−ディジタル変換回路(124)へ供給されるべき
上記ディジタル値を保持するラッチ回路(234)と、
上記ラッチ回路からのディジタル値を受け、上記シフト
レジスタ(122)の第1レベル(=“1”)の出力信
号に応答して、インクリメントされたディジタル値をそ
の出力へ供給するインクリメント回路(231)と、上
記ラッチ回路(234)からのディジタル値を受け、上
記シフトレジスタ(122)の第1レベルの出力信号に
応答して、デクリメントされたディジタル値をその出力
へ供給するデクリメント回路(232)と、上記インク
リメント回路およびデクリメント回路の出力に結合さ
れ、カウンタ制御回路(236,AND,F/F)の検
査結果に応答し、上記ラッチ回路(234)に格納され
たディジタル値を更新するために、上記インクリメント
されたディジタル値と上記デクリメントされたディジタ
ル値といずれか一方を上記ラッチ回路(234)へ選択
的に供給するマルチプレクサ(233)とを含み、上記
インクリメント回路および上記デクリメント回路が上記
シフトレジスタ(122)の第2レベル(=“0”)の
出力信号を受けたとき、上記ラッチ回路(234)に格
納されたディジタル値はそのまま維持されるようにした
ものである。
のシングルチップマイクロコンピュータにおいて、上記
波形成形回路(110)は、さらに、第2クロック信号
(φ2)を受け、上記第2クロック信号を所定数まで計
数する毎に、信号を発生する第2カウンター(116)
と、上記第1および第2カウンターの動作を制御するカ
ウンター制御回路(236,AND,F/F)と、を含
み、上記変換回路は、さらに、上記パルス信号φa)の
受領に応答して、上記メモリ(121)からの所定ビッ
ト数のデータを1ビットずつ出力するシフトレジスタ
(122)と、上記シフトレジスタの出力を受け、上記
シフトレジスタの出力に基づいて変更される所定ビット
のディジタル値を出力するディジタル制御回路(12
3:231,232,233,234)と、上記ディジ
タル値を受け、上記外部端子へ上記ディジタル値を表わ
す上記アナログ電圧信号を出力するディジタル−アナロ
グ変換回路(124)と、を含み、上記カウンター制御
回路(236,AND,F/F)は、上記ディジタル値
を受けるように結合され、上記ディジタル値が所定値か
否かを検査し、かつ、その検査結果に応答して、上記第
1カウンター(114)の動作を停止させ、かつ、上記
第2カウンター(116)の動作を開始させ、その後、
上記第2カウンターの信号に応答して、上記第2カウン
ターの動作を停止させ、その変わりに上記第1カウンタ
ーの動作を開始させるように、上記第1および第2カウ
ンターの動作を制御するようにしたものである。請求項
10の発明は、請求項9記載のシングルチップマイクロ
コンピュータにおいて、上記波形成形回路(110)
は、さらに、上記第1カウンター(114)によって計
数される上記第1クロック信号(φ1)の上記所定数を
表わす第1値を格納する第1レジスター(112)と、
上記第2カウンター(116)によって計数される上記
第2クロック信号(φ2)の上記所定数を表わす第2値
を格納する第2レジスター(117)と、を含むように
したものである。請求項11の発明は、請求項10記載
のシングルチップマイクロコンピュータにおいて、上記
波形成形回路内の上記第1乃至第2レジスター(11
2,117)は、上記アドレスバスとデータバスとにそ
れぞれ結合され、上記中央処理装置によって、上記第1
値乃至第2値がそれぞれ書き込まれるようにしたもので
ある。請求項12の発明は、請求項11記載のシングル
チップマイクロコンピュータにおいて、上記波形成形回
路は、さらに、基準クロック信号(φ0)を受け、上記
基準クロック信号を所定分周比で分周して上記第1クロ
ック信号(φ1)を形成し、上記第1カウンター(11
4)へ上記第1クロック信号を供給する第1プリスケー
ラ(113)と、上記基準クロック信号を受け、上記基
準クロック信号を所定分周比で分周して上記第2クロッ
ク信号(φ2)を形成し、上記第2カウンター(11
6)へ上記第2クロック信号を供給する第2プリスケー
ラ(115)と、上記第1乃至第2プリスケーラに結合
され、上記第1プリスケーラの所定分周比を表わす第1
制御データ、および、上記第2プリスケーラの所定分周
比を表わす第2制御データを出力する制御回路(11
1)と、を含むようにしたものである。請求項13の発
明は、請求項12記載のシングルチップマイクロコンピ
ュータにおいて、さらに、上記メモリ(121)の有効
データ範囲を指定し、かつ、出力波形の1周期を指定す
るための値が設定されるレジスタ(119)を、含み、
上記アドレス発生回路(120)は、上記レジスタ(1
19)によって指定される1周期のうちの半周期毎に、
割り込み信号(IRQ)を上記中央処理装置(101)
へ発生する手段を含み、上記中央処理装置は、上記割り
込み信号の受領に応答して、上記メモリ(121)の有
効データ範囲内の上記アドレス発生回路(120)によ
ってアクセスされていない半分の領域に格納される出力
波形の波形情報を表す複数ビットのデータのデータを書
き換えるようにしたものである。請求項14の発明は、
請求項13記載のシングルチップマイクロコンピュータ
において、さらに、上記アドレスバスと上記データバス
とに結合され、上記メモリ(121)に格納されるべき
出力波形の波形情報を表す複数ビットのデータを記憶す
る第2メモリ(104)を含み、上記中央処理装置は、
上記割り込み信号に応答して、上記第2メモリ(10
4)に記憶された出力波形の波形情報を表す複数ビット
のデータの内の所望ビット数のデータを上記メモリ(1
21)へ書き込むようにしたものである。請求項15の
発明は、請求項13記載のシングルチップマイクロコン
ピュータにおいて、上記レジスタ(119)は、上記ア
ドレスバス及び上記データバスに結合され、上記中央処
理装置は、上記アドレスバス及び上記データバスを用い
て、上記レジスタ(119)へ上記値を設定するように
したものである。請求項16の発明は、請求項14記載
のシングルチップマイクロコンピュータにおいて、上記
メモリ(121)は、ランダムアクセスメモリであり、
上記第2メモリ(104)は、リードオンリメモリであ
ることを限定したものである。請求項17の発明は、請
求項9記載のシングルチップマイクロコンピュータにお
いて、上記ディジタル制御回路(123)は、上記アナ
ログ−ディジタル変換回路(124)へ供給されるべき
上記ディジタル値を保持するラッチ回路(234)と、
上記ラッチ回路からのディジタル値を受け、上記シフト
レジスタ(122)の第1レベル(=“1”)の出力信
号に応答して、インクリメントされたディジタル値をそ
の出力へ供給するインクリメント回路(231)と、上
記ラッチ回路(234)からのディジタル値を受け、上
記シフトレジスタ(122)の第1レベルの出力信号に
応答して、デクリメントされたディジタル値をその出力
へ供給するデクリメント回路(232)と、上記インク
リメント回路およびデクリメント回路の出力に結合さ
れ、カウンタ制御回路(236,AND,F/F)の検
査結果に応答し、上記ラッチ回路(234)に格納され
たディジタル値を更新するために、上記インクリメント
されたディジタル値と上記デクリメントされたディジタ
ル値といずれか一方を上記ラッチ回路(234)へ選択
的に供給するマルチプレクサ(233)とを含み、上記
インクリメント回路および上記デクリメント回路が上記
シフトレジスタ(122)の第2レベル(=“0”)の
出力信号を受けたとき、上記ラッチ回路(234)に格
納されたディジタル値はそのまま維持されるようにした
ものである。
【0009】
【作用】上記した手段によれば、波形成形回路が、アド
レス発生回路(120)と、出力波形の波形情報を表す
複数ビットのデータを格納するメモリ(121)と、該
メモリから出力されたデータに基づいて出力アナログ電
圧信号を発生する回路(122,123,124)とを
含むとともに、上記波形成形回路は中央処理装置(CP
U)と共にシングルチップマイクロコンピュータ内に形
成され、上記メモリ内の波形情報は上記中央処理装置に
よって変更可能にされるているので、任意の形状および
任意の周波数の波形信号をシングルチップマイクロコン
ピュータから出力させることが可能となる。言い換える
ならば、シングルチップマイクロコンピュータに波形形
状制御のための専用の端子を設けることなく、シングル
チップマイクロコンピュータから任意の形状および任意
の周波数の波形信号を出力させることが可能となる。
レス発生回路(120)と、出力波形の波形情報を表す
複数ビットのデータを格納するメモリ(121)と、該
メモリから出力されたデータに基づいて出力アナログ電
圧信号を発生する回路(122,123,124)とを
含むとともに、上記波形成形回路は中央処理装置(CP
U)と共にシングルチップマイクロコンピュータ内に形
成され、上記メモリ内の波形情報は上記中央処理装置に
よって変更可能にされるているので、任意の形状および
任意の周波数の波形信号をシングルチップマイクロコン
ピュータから出力させることが可能となる。言い換える
ならば、シングルチップマイクロコンピュータに波形形
状制御のための専用の端子を設けることなく、シングル
チップマイクロコンピュータから任意の形状および任意
の周波数の波形信号を出力させることが可能となる。
【0010】
【実施例】以下、本発明の好適な実施例を図面に基づい
て説明する。図1は、本発明に係る波形形成回路を利用
したトーン信号波形形成回路(以下、マルチトーン発生
回路と称す)および他の周辺機能を内蔵したシングルチ
ップマイクロコンピュータの全体のシステム構成例を示
すブロック図である。なお、特に制限されないが、図中
一点鎖線で囲まれたシングルチップ・マイクロコンピュ
ータ100は単結晶シリコン基板のような一個の半導体
チップ上において形成される。図1において、マイクロ
コンピュータ100は、中央演算処理装置(以下、CP
Uと称す)101と、該CPUの動作プログラムなどを
格納するROM(リード・オンリ・メモリ)104、上
記CPUの作業領域とされるRAM(ランダム・アクセ
ス・メモリ)105、タイマやシリアルコミュニケショ
ーンインタフェース等の周辺回路106、マルチトーン
発生回路110、入出力ポート109およびクロックジ
ェネレータ130等により構成されている。上記CPU
と、クロックジェネレータ130以外回路ブロック10
4,105,106および109とは、アドレスバス1
07およびデータバス108によって互いに接続されて
いる。
て説明する。図1は、本発明に係る波形形成回路を利用
したトーン信号波形形成回路(以下、マルチトーン発生
回路と称す)および他の周辺機能を内蔵したシングルチ
ップマイクロコンピュータの全体のシステム構成例を示
すブロック図である。なお、特に制限されないが、図中
一点鎖線で囲まれたシングルチップ・マイクロコンピュ
ータ100は単結晶シリコン基板のような一個の半導体
チップ上において形成される。図1において、マイクロ
コンピュータ100は、中央演算処理装置(以下、CP
Uと称す)101と、該CPUの動作プログラムなどを
格納するROM(リード・オンリ・メモリ)104、上
記CPUの作業領域とされるRAM(ランダム・アクセ
ス・メモリ)105、タイマやシリアルコミュニケショ
ーンインタフェース等の周辺回路106、マルチトーン
発生回路110、入出力ポート109およびクロックジ
ェネレータ130等により構成されている。上記CPU
と、クロックジェネレータ130以外回路ブロック10
4,105,106および109とは、アドレスバス1
07およびデータバス108によって互いに接続されて
いる。
【0011】上記入出力ポート109は、外部端子10
2を介して、マイクロコンピュータ100とこれに接続
されるべき外部装置との間で、データの送受信を行なう
ために設けられる。また、マルチトーン発生回路110
は、トーン信号を出力ための外部端子TONEMを介し
て、マイクロコンピュータ100の外部にトーン信号波
形を出力する。なお、CPU101からROM104、
RAM105、周辺回路106およびマルチトーン発生
回路110に対しては、コントロール信号線群103を
介してリード/ライト制御信号のような制御信号が供給
される。さらに、特に制限されないが、マイクロコンピ
ュータ100には、CPU101およひトーン信号波形
形成回路110などの動作タイミングの基本となる基準
クロック信号φ0を発生するクロックジェネレータ13
0が内蔵されている。クロックジェネレータ130は、
マイクロコンピュータ100の外部に設けられた水晶発
振子またはセラミック発振子などの発振子XTALに○
印で示された外部端子を介して結合され、上記基準クロ
ック信号φ0を出力するようになっている。
2を介して、マイクロコンピュータ100とこれに接続
されるべき外部装置との間で、データの送受信を行なう
ために設けられる。また、マルチトーン発生回路110
は、トーン信号を出力ための外部端子TONEMを介し
て、マイクロコンピュータ100の外部にトーン信号波
形を出力する。なお、CPU101からROM104、
RAM105、周辺回路106およびマルチトーン発生
回路110に対しては、コントロール信号線群103を
介してリード/ライト制御信号のような制御信号が供給
される。さらに、特に制限されないが、マイクロコンピ
ュータ100には、CPU101およひトーン信号波形
形成回路110などの動作タイミングの基本となる基準
クロック信号φ0を発生するクロックジェネレータ13
0が内蔵されている。クロックジェネレータ130は、
マイクロコンピュータ100の外部に設けられた水晶発
振子またはセラミック発振子などの発振子XTALに○
印で示された外部端子を介して結合され、上記基準クロ
ック信号φ0を出力するようになっている。
【0012】図2には上記マルチトーン発生回路110
の一実施例の構成が示されている。なお、本発明におけ
るマルチトーン発生回路110し、複数のトーン信号を
同時に出力可能な回路を意味するものではない。すなわ
ち、本発明のマルチトーン発生回路は、複数種類のトー
ン信号を出力可能であるけれども、出力されているトー
ン信号は、ある時間を見た場合、一種類であるような回
路を意味している。この実施例のマルチトーン発生回路
110は、マルチトーン・コントロール・レジスタ11
1、フレームレジスタ112、プリスケーラ113,1
15、フレームカウンタ114、微調整カウンタ11
6、微調整レジスタ117、初期レベルレジスタ11
8、有効ビット長レジスタ119、ビットカウンタ12
0、出力すべき波形の形状情報を記憶するための記憶手
段としてのランダム・アクセス・メモリ(以下、MTG
RAMと称す)121、シフトレジスタ122、デジタ
ル演算手段としてのインクリメント/デクリメント回路
123、デジタル/アナログ(D/AまたはD−A)変
換回路124、比較回路CMP、RSフリップフロップ
F/Fおよびアンド回路AND等から構成されている。
なお、シフトレジスタ122およびインクリメント/デ
クリメント回路123は、デジタタル値制御手段とみな
される。
の一実施例の構成が示されている。なお、本発明におけ
るマルチトーン発生回路110し、複数のトーン信号を
同時に出力可能な回路を意味するものではない。すなわ
ち、本発明のマルチトーン発生回路は、複数種類のトー
ン信号を出力可能であるけれども、出力されているトー
ン信号は、ある時間を見た場合、一種類であるような回
路を意味している。この実施例のマルチトーン発生回路
110は、マルチトーン・コントロール・レジスタ11
1、フレームレジスタ112、プリスケーラ113,1
15、フレームカウンタ114、微調整カウンタ11
6、微調整レジスタ117、初期レベルレジスタ11
8、有効ビット長レジスタ119、ビットカウンタ12
0、出力すべき波形の形状情報を記憶するための記憶手
段としてのランダム・アクセス・メモリ(以下、MTG
RAMと称す)121、シフトレジスタ122、デジタ
ル演算手段としてのインクリメント/デクリメント回路
123、デジタル/アナログ(D/AまたはD−A)変
換回路124、比較回路CMP、RSフリップフロップ
F/Fおよびアンド回路AND等から構成されている。
なお、シフトレジスタ122およびインクリメント/デ
クリメント回路123は、デジタタル値制御手段とみな
される。
【0013】上記プリスケーラ113,115には、上
記クロックジェネレータ130から出力される基準クロ
ック信号φ0が供給される。また、上記各レジスタ11
1,112,117,119およびMTGRAM121
は、アドレスバス107、データバス108およびコン
トロール信号線群103を介してCPU101により、
その内部保持情報が設定あるいは書き替えられる。すな
わち、これらの回路111、112、117、119お
よび121のそれぞれは、CPU101のアドレス空間
内の所定のアドレスが割り当てられており、CPU10
1の出力するアドレス信号によって、択一的にアクセス
可能にされている。
記クロックジェネレータ130から出力される基準クロ
ック信号φ0が供給される。また、上記各レジスタ11
1,112,117,119およびMTGRAM121
は、アドレスバス107、データバス108およびコン
トロール信号線群103を介してCPU101により、
その内部保持情報が設定あるいは書き替えられる。すな
わち、これらの回路111、112、117、119お
よび121のそれぞれは、CPU101のアドレス空間
内の所定のアドレスが割り当てられており、CPU10
1の出力するアドレス信号によって、択一的にアクセス
可能にされている。
【0014】上記レジスタのうちマルチトーン・コント
ロール・レジスタ111には、以下のような制御情報が
設定される制御ビットが含まれている。すなわち、レジ
スタ111は、D−A変換回路124に対して出力端子
TONEMからトーン信号を出力させるか否か指定する
制御情報を設定するための制御ビット、マルチトーン発
生回路110を動作させるか否か指定する制御情報を設
定するための制御ビット、マルチトーン発生回路110
の動作開始時におけるレベル変化方向すなわちインクリ
メント/デクリメント回路123のアップ/ダウン方向
を指定する制御情報を設定するための制御ビットおよび
フレームカウンタ114と微調整カウンタ116のプリ
スケーラ113、115から出力されるクロックの指定
すなわち基準クロック信号φ0の周波数を何分の1に分
周して次段のフレームカウンタ114と微調整カウンタ
116に送出するかを選択する制御情報を設定するため
の制御ビットを含み、各制御ビットの状態は上記CPU
101によって決定される。つまり、各制御ビットのク
リア状態“0”またはセット状態“1”が、実施例CP
U101によって設定される。
ロール・レジスタ111には、以下のような制御情報が
設定される制御ビットが含まれている。すなわち、レジ
スタ111は、D−A変換回路124に対して出力端子
TONEMからトーン信号を出力させるか否か指定する
制御情報を設定するための制御ビット、マルチトーン発
生回路110を動作させるか否か指定する制御情報を設
定するための制御ビット、マルチトーン発生回路110
の動作開始時におけるレベル変化方向すなわちインクリ
メント/デクリメント回路123のアップ/ダウン方向
を指定する制御情報を設定するための制御ビットおよび
フレームカウンタ114と微調整カウンタ116のプリ
スケーラ113、115から出力されるクロックの指定
すなわち基準クロック信号φ0の周波数を何分の1に分
周して次段のフレームカウンタ114と微調整カウンタ
116に送出するかを選択する制御情報を設定するため
の制御ビットを含み、各制御ビットの状態は上記CPU
101によって決定される。つまり、各制御ビットのク
リア状態“0”またはセット状態“1”が、実施例CP
U101によって設定される。
【0015】一方、上記フレームレジスタ112には、
フレームカウンタ114によって計数されるべきカウン
タ値がCPU101によって設定される。また、微調整
レジスタ117には、微調整カウンタ116によって計
数されるべきカウンタ値がCPU101によって設定さ
れる。さらに、初期レベルレジスタ118には、トーン
出力開始時におけるトーン信号の初期出力レベルがCP
U101によって設定される。この初期レベルレジスタ
118に設定されている値が、マルチトーン発生回路1
10の動作開始時にインクリメント/デクリメント回路
123を介してD−A変換回路124に供給されてデジ
タル/アナログ変換され、出力端子TONEMから初期
電圧が出力される。
フレームカウンタ114によって計数されるべきカウン
タ値がCPU101によって設定される。また、微調整
レジスタ117には、微調整カウンタ116によって計
数されるべきカウンタ値がCPU101によって設定さ
れる。さらに、初期レベルレジスタ118には、トーン
出力開始時におけるトーン信号の初期出力レベルがCP
U101によって設定される。この初期レベルレジスタ
118に設定されている値が、マルチトーン発生回路1
10の動作開始時にインクリメント/デクリメント回路
123を介してD−A変換回路124に供給されてデジ
タル/アナログ変換され、出力端子TONEMから初期
電圧が出力される。
【0016】MTGRAM121は、トーン信号の出力
波形の変化を制御するための形状情報とされるビットパ
ターン(特に制限されないが、例えば1周期分の波形の
形状情報)を記憶するためのメモリ手段とされる。この
実施例では、特に制限されないが、MTGRAM121
は最大で128ビットすなわち16バイトのビットパタ
ーンを記憶可能な容量を持つように構成されている。す
なわち、MTGRAM121は、128ビットのリード
/ライト可能なメモリセルを含む。なお、CPUのアド
レス空間において、MTGRAM121の各1バイトの
ビットパターンは、1つのアドレスに割り当てられるよ
うにされており、MTGRAM121は全体として16
個のアドレスが割り当てられている。
波形の変化を制御するための形状情報とされるビットパ
ターン(特に制限されないが、例えば1周期分の波形の
形状情報)を記憶するためのメモリ手段とされる。この
実施例では、特に制限されないが、MTGRAM121
は最大で128ビットすなわち16バイトのビットパタ
ーンを記憶可能な容量を持つように構成されている。す
なわち、MTGRAM121は、128ビットのリード
/ライト可能なメモリセルを含む。なお、CPUのアド
レス空間において、MTGRAM121の各1バイトの
ビットパターンは、1つのアドレスに割り当てられるよ
うにされており、MTGRAM121は全体として16
個のアドレスが割り当てられている。
【0017】上記MTGRAM121は、前述のよう
に、CPU101のアドレス空間内のアドレスによって
指示可能にされており、上記ビットパターンは、CPU
101によって書き込まれる。上記ビットパターンは、
図1に示されたROM104に格納された出力波形デー
タに基づいている。従って、MTGRAM121にビッ
トパターンを書き込む場合、次のようにCPU101は
動作する。すなわち、先ずCPU101は、ROM10
4の出力波形データ(例えば128ビット)の先頭の8
ビットデータに対応するアドレス信号をアドレスバス1
07に出力するときに、リード信号を制御信号線103
に出力する。その結果、上記ROM104は対応する8
ビットのデータバス108に出力することになる。
に、CPU101のアドレス空間内のアドレスによって
指示可能にされており、上記ビットパターンは、CPU
101によって書き込まれる。上記ビットパターンは、
図1に示されたROM104に格納された出力波形デー
タに基づいている。従って、MTGRAM121にビッ
トパターンを書き込む場合、次のようにCPU101は
動作する。すなわち、先ずCPU101は、ROM10
4の出力波形データ(例えば128ビット)の先頭の8
ビットデータに対応するアドレス信号をアドレスバス1
07に出力するときに、リード信号を制御信号線103
に出力する。その結果、上記ROM104は対応する8
ビットのデータバス108に出力することになる。
【0018】次に、CPU101は、MTGRAM12
1の先頭アドレスに対応するアドレス信号をアドレスバ
ス107に出力するとともに、ライト信号を制御信号線
103に出力する。それによって、MTGRAM121
の先頭アドレスがCPU101によってアクセスされ
て、ROM104から読みだされた8ビットのデータが
MTGRAM121の先頭アドレスに書き込まれる。こ
のような動作が繰返し行なわれ、ROM104内の出力
波形データの全てがMTGRAM121に書き込まれ
る。なお、ROM104内の出力波形データは、例えば
1周期分のデータとされる。従って、ROM104内に
複数の出力波形データが格納されている場合、所望の1
つの出力波形に対応する出力波形データがMTGRAM
121に書き込まれることになる。
1の先頭アドレスに対応するアドレス信号をアドレスバ
ス107に出力するとともに、ライト信号を制御信号線
103に出力する。それによって、MTGRAM121
の先頭アドレスがCPU101によってアクセスされ
て、ROM104から読みだされた8ビットのデータが
MTGRAM121の先頭アドレスに書き込まれる。こ
のような動作が繰返し行なわれ、ROM104内の出力
波形データの全てがMTGRAM121に書き込まれ
る。なお、ROM104内の出力波形データは、例えば
1周期分のデータとされる。従って、ROM104内に
複数の出力波形データが格納されている場合、所望の1
つの出力波形に対応する出力波形データがMTGRAM
121に書き込まれることになる。
【0019】一方、MTGRAM121に設定されたビ
ットパターンは、ビットカウンタ120によって読み出
される。すなわち、MTGRAM121は、アドレス発
生回路とされるビットカウンタ120が出力するアドレ
ス信号によってもアクセスされる。すなわち、MTGR
AM121は、ビットカウンタ120から出力されたア
ドレス信号によって1バイトのビットパターンを出力す
るようにされ、その読みだされた1バイトのビットパタ
ーンは、シフトレジスタ122に転送される。ビットカ
ウンタ120は、フレームカウンタ114がシフトレジ
スタ122に保持された総計数値情報の示す計数値をカ
ウントする度にフレームカウンタ114から出力される
パルス信号φaを受け、パルス信号φaの数をカウント
する。
ットパターンは、ビットカウンタ120によって読み出
される。すなわち、MTGRAM121は、アドレス発
生回路とされるビットカウンタ120が出力するアドレ
ス信号によってもアクセスされる。すなわち、MTGR
AM121は、ビットカウンタ120から出力されたア
ドレス信号によって1バイトのビットパターンを出力す
るようにされ、その読みだされた1バイトのビットパタ
ーンは、シフトレジスタ122に転送される。ビットカ
ウンタ120は、フレームカウンタ114がシフトレジ
スタ122に保持された総計数値情報の示す計数値をカ
ウントする度にフレームカウンタ114から出力される
パルス信号φaを受け、パルス信号φaの数をカウント
する。
【0020】ビットカウンタ120は、その計数値が予
め設定された所定の回数(例えば8回)だけ変化する毎
に、そのときの計数値の一部をアドレス信号としてMT
GRAM121に出力するようにされ、MTGRAM1
21は、ビットカウンタ120から出力されたアドレス
信号によってビットパターンを8ビット単位で出力す
る。すなわち、ビットカウンタ120は、パルス信号φ
aが入力されるごとに、その計数情報を1つずつ更新
(インクリメント)するアップカウンタとされる。従っ
て、信号φaはアップカウンタのカウントアップ信号と
みなされる。具体的には、ビットカウンタ120は7ビ
ットで構成されており、ビットカウンタ120の上位4
ビットがアドレスとしてMTGRAM121に供給され
る。従って、ビットカウンタ120の上位4ビットのデ
ータは、信号φaを8回計数するごとに、たとえば“0
000”“0001”“0010”………“1111”
のように変更されることとなる。なお、フレームカウン
タ114は、ダウンカウンタとされ、フレームカウンタ
114に保持された計数情報がフレームレジスタ112
の総計数情報と一致した時、計数情報として総計数情報
が設定されるように構成されている。
め設定された所定の回数(例えば8回)だけ変化する毎
に、そのときの計数値の一部をアドレス信号としてMT
GRAM121に出力するようにされ、MTGRAM1
21は、ビットカウンタ120から出力されたアドレス
信号によってビットパターンを8ビット単位で出力す
る。すなわち、ビットカウンタ120は、パルス信号φ
aが入力されるごとに、その計数情報を1つずつ更新
(インクリメント)するアップカウンタとされる。従っ
て、信号φaはアップカウンタのカウントアップ信号と
みなされる。具体的には、ビットカウンタ120は7ビ
ットで構成されており、ビットカウンタ120の上位4
ビットがアドレスとしてMTGRAM121に供給され
る。従って、ビットカウンタ120の上位4ビットのデ
ータは、信号φaを8回計数するごとに、たとえば“0
000”“0001”“0010”………“1111”
のように変更されることとなる。なお、フレームカウン
タ114は、ダウンカウンタとされ、フレームカウンタ
114に保持された計数情報がフレームレジスタ112
の総計数情報と一致した時、計数情報として総計数情報
が設定されるように構成されている。
【0021】有効ビット長レジスタ119には、MTG
RAM121内の128ビットのデータのうち有効なビ
ットパターンの長さが設定される。すなわち、MTGR
AM121内のビットパターンの一部を波形の形状制御
に用いる場合、もしくは1周期分の波形のビットパター
ンが128ビット未満の場合に、有効ビット長レジスタ
119に設定された値により、MTGRAM121内の
データのうち使用する範囲が指定される。ビットパター
ンはMTGRAM121の先頭アドレスから格納される
ので、使用するデータの範囲とは、先頭アドレスからの
長さとなる。有効ビット長レジスタ119の設定値とビ
ットカウンタ120の計数値とを比較する比較器CMP
が設けられており、ビットカウンタ120は比較器CM
Pからの一致検出信号によってリセットされるようにな
っている。すなわち、ビットカウンタ120は、有効ビ
ット長レジスタ119の設定値まで計数する毎に再び
「0」からカウントアップする動作を繰り返す。なお、
ビットカウンタ120は、上述したように、アップカウ
ンタで構成されていると説明したが、それに限定される
ものでなく、ダウンカウンタで構成されてもよい。しか
し、この場合、波形形状情報がMTGRAM121の先
頭アドレスから保持されないということに、注意を払わ
ねばならない。
RAM121内の128ビットのデータのうち有効なビ
ットパターンの長さが設定される。すなわち、MTGR
AM121内のビットパターンの一部を波形の形状制御
に用いる場合、もしくは1周期分の波形のビットパター
ンが128ビット未満の場合に、有効ビット長レジスタ
119に設定された値により、MTGRAM121内の
データのうち使用する範囲が指定される。ビットパター
ンはMTGRAM121の先頭アドレスから格納される
ので、使用するデータの範囲とは、先頭アドレスからの
長さとなる。有効ビット長レジスタ119の設定値とビ
ットカウンタ120の計数値とを比較する比較器CMP
が設けられており、ビットカウンタ120は比較器CM
Pからの一致検出信号によってリセットされるようにな
っている。すなわち、ビットカウンタ120は、有効ビ
ット長レジスタ119の設定値まで計数する毎に再び
「0」からカウントアップする動作を繰り返す。なお、
ビットカウンタ120は、上述したように、アップカウ
ンタで構成されていると説明したが、それに限定される
ものでなく、ダウンカウンタで構成されてもよい。しか
し、この場合、波形形状情報がMTGRAM121の先
頭アドレスから保持されないということに、注意を払わ
ねばならない。
【0022】MTGRAM121から読み出されたビッ
トパターンを保持するシフトレジスタ122は、8ビッ
トで構成されており、8ビットのデータをすべてシフト
してしまうと次の8ビットのデータを上記MTGRAM
121より取り込むようになっている。MTGRAM1
21には、ビットカウンタ120から出力されたアドレ
ス信号をデコードするデコーダDECが設けられてお
り、ビットカウンタ120がフレームカウンタ114か
らの信号φaを8個計数する毎に、デコーダDECによ
って選択された8個のメモリセル内の形状情報がシフト
レジスタ122へ供給される。つまり、ビットカウンタ
120がフレームカウンタ114からの信号φaを8個
計数する毎に、MTGRAM121から1バイトのデー
タがシフトレジスタ122に読み出される。
トパターンを保持するシフトレジスタ122は、8ビッ
トで構成されており、8ビットのデータをすべてシフト
してしまうと次の8ビットのデータを上記MTGRAM
121より取り込むようになっている。MTGRAM1
21には、ビットカウンタ120から出力されたアドレ
ス信号をデコードするデコーダDECが設けられてお
り、ビットカウンタ120がフレームカウンタ114か
らの信号φaを8個計数する毎に、デコーダDECによ
って選択された8個のメモリセル内の形状情報がシフト
レジスタ122へ供給される。つまり、ビットカウンタ
120がフレームカウンタ114からの信号φaを8個
計数する毎に、MTGRAM121から1バイトのデー
タがシフトレジスタ122に読み出される。
【0023】また、シフトレジスタ122にも、フレー
ムカウンタ114からの信号φaが送信されるようにな
っており、シフトレジスタ122は信号φaが供給され
る毎に、保持している8ビットのデータを1ビットづつ
シフトしてインクリメント/デクリメント回路123に
出力するように構成されている。すなわち、信号φa
は、シフトレジスタ122のシフトクロックとみなされ
る。インクリメント/デクリメント回路123は、シフ
トレジスタ122から供給されたビットパターンの
“0”または“1”に応じてD−A変換回路124に出
力するために保持されたデジタル値のインクリメント動
作、デクリメント動作あるいは継続保持動作を行ない、
それらの動作後のデジタル値をD−A変換回路124に
供給する。D−A変換回路124は、供給されたデジタ
ル値をアナログ信号に変換してトーン出力端子TONE
Mに出力する。
ムカウンタ114からの信号φaが送信されるようにな
っており、シフトレジスタ122は信号φaが供給され
る毎に、保持している8ビットのデータを1ビットづつ
シフトしてインクリメント/デクリメント回路123に
出力するように構成されている。すなわち、信号φa
は、シフトレジスタ122のシフトクロックとみなされ
る。インクリメント/デクリメント回路123は、シフ
トレジスタ122から供給されたビットパターンの
“0”または“1”に応じてD−A変換回路124に出
力するために保持されたデジタル値のインクリメント動
作、デクリメント動作あるいは継続保持動作を行ない、
それらの動作後のデジタル値をD−A変換回路124に
供給する。D−A変換回路124は、供給されたデジタ
ル値をアナログ信号に変換してトーン出力端子TONE
Mに出力する。
【0024】フレームカウンタ114は、基準クロック
信号φ0をプリスケーラ113で分周したクロック信号
φ1の数をフレームレジスタ112に設定された総計数
値情報の示す値から“0”とされる値までカウントダウ
ンすることで、図5に示すように、上記シフトレジスタ
122の動作タイミング信号すなわち出力階段波形の1
ステップ分の時間Tsを与える。また、フレームカウン
タ114がフレームレジスタ112に設定された総計数
値情報の示す値だけ計数したときに出力される信号φa
は、ビットカウンタ120に供給されており、ビットカ
ウンタ120が“0000000”から有効ビット長レ
ジスタ119に設定された値までカウントアップする
と、MTGRAM121の先頭アドレスから再度8ビッ
トの形状情報を読み出してシフトレジスタ122に供給
する。
信号φ0をプリスケーラ113で分周したクロック信号
φ1の数をフレームレジスタ112に設定された総計数
値情報の示す値から“0”とされる値までカウントダウ
ンすることで、図5に示すように、上記シフトレジスタ
122の動作タイミング信号すなわち出力階段波形の1
ステップ分の時間Tsを与える。また、フレームカウン
タ114がフレームレジスタ112に設定された総計数
値情報の示す値だけ計数したときに出力される信号φa
は、ビットカウンタ120に供給されており、ビットカ
ウンタ120が“0000000”から有効ビット長レ
ジスタ119に設定された値までカウントアップする
と、MTGRAM121の先頭アドレスから再度8ビッ
トの形状情報を読み出してシフトレジスタ122に供給
する。
【0025】なお、上述したように、フレームカウンタ
114はダウンカウンタで構成されているとしたが、こ
れに限定されるものでなく、アップカウンタで構成して
もよい。しかし、アップカウンタで構成した場合、フレ
ームレジスタ112に設定された総計数値情報と、フレ
ームカウンタ114の計数値情報とを比較するための比
較回路が必要となる。微調整カウンタ116は、基準ク
ロック信号φ0をプリスケーラ115によって分周した
クロック信号φ2を、微調整レジスタ117に設定され
た総計数値情報の示す値だけ計数することで、上記シフ
トレジスタ122の動作すなわち出力波形の周期を引き
延ばす微調整時間Δt(図5参照)を与える。
114はダウンカウンタで構成されているとしたが、こ
れに限定されるものでなく、アップカウンタで構成して
もよい。しかし、アップカウンタで構成した場合、フレ
ームレジスタ112に設定された総計数値情報と、フレ
ームカウンタ114の計数値情報とを比較するための比
較回路が必要となる。微調整カウンタ116は、基準ク
ロック信号φ0をプリスケーラ115によって分周した
クロック信号φ2を、微調整レジスタ117に設定され
た総計数値情報の示す値だけ計数することで、上記シフ
トレジスタ122の動作すなわち出力波形の周期を引き
延ばす微調整時間Δt(図5参照)を与える。
【0026】フレームカウンタ114と微調整カウンタ
116は、相補的に動作するように制御される。すなわ
ち、インクリメント/デクリメント回路123に保持さ
れたデジタル値が最大または最小値にされた時にインク
リメント/デクリメント回路123から出力される制御
信号を受ける入力端子とフレームカウンタ114から出
力される信号φaを受ける入力端子とを有するアンド回
路AND1が設けられている。アンド回路AND1の出
力信号を受けるセット端子Sと、微調整カウンタ116
からそれが計数動作を完了したことを示す信号を受ける
リセット端子Rと、フレームカウンタ114のカウント
値を示す全てのビットを“0”の状態に(クリア状態
に)制御するための信号を出力する端子Qおよび微調整
カウンタ116のカウント値を示す全てのビットを
“0”の状態に(クリア状態に)制御しねかつ上記出力
端子Qから出力される信号と逆相の信号を出力する反転
出力端子/Qとを有するセットリセット・フリップフロ
ップF/Fが設けられている。
116は、相補的に動作するように制御される。すなわ
ち、インクリメント/デクリメント回路123に保持さ
れたデジタル値が最大または最小値にされた時にインク
リメント/デクリメント回路123から出力される制御
信号を受ける入力端子とフレームカウンタ114から出
力される信号φaを受ける入力端子とを有するアンド回
路AND1が設けられている。アンド回路AND1の出
力信号を受けるセット端子Sと、微調整カウンタ116
からそれが計数動作を完了したことを示す信号を受ける
リセット端子Rと、フレームカウンタ114のカウント
値を示す全てのビットを“0”の状態に(クリア状態
に)制御するための信号を出力する端子Qおよび微調整
カウンタ116のカウント値を示す全てのビットを
“0”の状態に(クリア状態に)制御しねかつ上記出力
端子Qから出力される信号と逆相の信号を出力する反転
出力端子/Qとを有するセットリセット・フリップフロ
ップF/Fが設けられている。
【0027】これにより、インクリメント/デクリメン
ト回路123に保持されたデジタル値が最大または最小
値にされかつ信号φaが“1”とされた時、フレームカ
ウンタ114の動作が停止され、その代わりに微調整カ
ウンタ116が計数動作を開始するように制御される。
そして微調整カウンタ116が微調整レジスタに設定さ
れた総計数値情報の示す値からすべて“0”になるまで
カウントダウンしたとき、微調整カウンタ116の動作
が停止され、代わってフレームカウンタ114が計数動
作を開始するように制御される。すなわち、フレームカ
ウンタ114が動作しているときは微調整カウンタ11
6の動作が停止され、微調整カウンタ116が動作して
いるときはフレームカウンタ114の動作が停止され
る。
ト回路123に保持されたデジタル値が最大または最小
値にされかつ信号φaが“1”とされた時、フレームカ
ウンタ114の動作が停止され、その代わりに微調整カ
ウンタ116が計数動作を開始するように制御される。
そして微調整カウンタ116が微調整レジスタに設定さ
れた総計数値情報の示す値からすべて“0”になるまで
カウントダウンしたとき、微調整カウンタ116の動作
が停止され、代わってフレームカウンタ114が計数動
作を開始するように制御される。すなわち、フレームカ
ウンタ114が動作しているときは微調整カウンタ11
6の動作が停止され、微調整カウンタ116が動作して
いるときはフレームカウンタ114の動作が停止され
る。
【0028】微調整カウンタ116が動作するのは、特
に制限されないが、インクリメント/デクリメント回路
123の計数値が最大値(オール“1”)および最小値
(オール“0”)になったときである。この実施例で
は、インクリメント/デクリメント回路123の計数値
が最大値および最小値になったときに、インクリメント
/デクリメント回路123からフレームカウンタ114
と微調整カウンタ116に対して供給される制御信号
S,/Sが変化されて、フレームカウンタ114と微調
整カウンタ116の動作が切り替えられようになってい
る。しかしながら、これに限定されるものでなく、イン
クリメント/デクリメント回路123内に微調整動作へ
の切り換えを制御するためのレジスタを設け、このレジ
スタに所定の値を設定することにより、インクリメント
/デクリメント回路123内のデジタル値が上述のレジ
スタに設定された値とされた時に微調整動作へ切り換え
るようにしてもよい。
に制限されないが、インクリメント/デクリメント回路
123の計数値が最大値(オール“1”)および最小値
(オール“0”)になったときである。この実施例で
は、インクリメント/デクリメント回路123の計数値
が最大値および最小値になったときに、インクリメント
/デクリメント回路123からフレームカウンタ114
と微調整カウンタ116に対して供給される制御信号
S,/Sが変化されて、フレームカウンタ114と微調
整カウンタ116の動作が切り替えられようになってい
る。しかしながら、これに限定されるものでなく、イン
クリメント/デクリメント回路123内に微調整動作へ
の切り換えを制御するためのレジスタを設け、このレジ
スタに所定の値を設定することにより、インクリメント
/デクリメント回路123内のデジタル値が上述のレジ
スタに設定された値とされた時に微調整動作へ切り換え
るようにしてもよい。
【0029】次に、上記マルチトーン発生回路内の各レ
ジスタの構成例について詳細に説明する。図12は、マ
ルチトーン・コントロール・レジスタ111の一構成例
を示す。同図に示すように、マルチトーン・コントロー
ル・レジスタ111は、全体が8ビットで構成されてい
る。上記8ビットのうち符号DAOEで示されているビ
ットは、D/A変換回路124から信号波形を出力させ
るか否かの制御を司るデータアウトプット・イネーブル
ビットである。また、MTENで示されているビット
は、マルチトーン発生回路110を動作させるか否かの
制御を司るマルチトーンジェネレータ・イネーブルビッ
トである。
ジスタの構成例について詳細に説明する。図12は、マ
ルチトーン・コントロール・レジスタ111の一構成例
を示す。同図に示すように、マルチトーン・コントロー
ル・レジスタ111は、全体が8ビットで構成されてい
る。上記8ビットのうち符号DAOEで示されているビ
ットは、D/A変換回路124から信号波形を出力させ
るか否かの制御を司るデータアウトプット・イネーブル
ビットである。また、MTENで示されているビット
は、マルチトーン発生回路110を動作させるか否かの
制御を司るマルチトーンジェネレータ・イネーブルビッ
トである。
【0030】DIRは、レベル変化方向指定ビットであ
り、マルチトーン発生回路110の動作開始時における
インクリメント/デクリメント回路123の値の変化方
向を決定するためのビットである。FR1及びFR0
は、プリスケーラ113の分周率を決定するためのビッ
トである。FT1及びFT0は、プリスケーラ115の
分周率を決定するためのビットである。特に制限されな
いが、上記プリスケーラ113の分周率は、FR1及び
FR0に設定された値に従って例えば8分の1のように
設定され、プリスケーラ115の分周率は例えば2分の
1のように設定される。初期値の欄に記載されている
“0”及び“1”は、マルチトーン発生回路110を初
期設定(イニシャライズ)する前に書き込まれているデ
ータ値である。また、R/Wの欄において、R/Wと記
載されているビットについては、データの書込み、読出
し等の変更が可能であることを意味している。以下に説
明する図13から図16に示されているレジスタに関し
ても、上記初期値及びR/Wの欄の意味は同じである。
り、マルチトーン発生回路110の動作開始時における
インクリメント/デクリメント回路123の値の変化方
向を決定するためのビットである。FR1及びFR0
は、プリスケーラ113の分周率を決定するためのビッ
トである。FT1及びFT0は、プリスケーラ115の
分周率を決定するためのビットである。特に制限されな
いが、上記プリスケーラ113の分周率は、FR1及び
FR0に設定された値に従って例えば8分の1のように
設定され、プリスケーラ115の分周率は例えば2分の
1のように設定される。初期値の欄に記載されている
“0”及び“1”は、マルチトーン発生回路110を初
期設定(イニシャライズ)する前に書き込まれているデ
ータ値である。また、R/Wの欄において、R/Wと記
載されているビットについては、データの書込み、読出
し等の変更が可能であることを意味している。以下に説
明する図13から図16に示されているレジスタに関し
ても、上記初期値及びR/Wの欄の意味は同じである。
【0031】図13は、図2のフレームレジスタ114
の一構成例を示す。フレームレジスタ114はFRM7
からFRM0の8つの有効ビットを備えており、これら
のビットによってフレームカウンタ114のカウント値
が決定される。図14は、微調整レジスタ117の一構
成例を示す。微調整レジスタ117はFTN7からFT
N0の8つの有効ビットを備えており、これらのビット
によって微調整カウンタ116のカウント値が決定され
る。図15は、図2の初期レベルレジスタ118の一構
成例を示す。初期レベルレジスタ118は8ビットで構
成されており、そのうちITL4からITL0が有効ビ
ットであり、これらの有効ビットによりマルチトーン発
生回路110の動作開始時にトーン信号出力端子TON
EMから出力されるべき電圧値が決定される。
の一構成例を示す。フレームレジスタ114はFRM7
からFRM0の8つの有効ビットを備えており、これら
のビットによってフレームカウンタ114のカウント値
が決定される。図14は、微調整レジスタ117の一構
成例を示す。微調整レジスタ117はFTN7からFT
N0の8つの有効ビットを備えており、これらのビット
によって微調整カウンタ116のカウント値が決定され
る。図15は、図2の初期レベルレジスタ118の一構
成例を示す。初期レベルレジスタ118は8ビットで構
成されており、そのうちITL4からITL0が有効ビ
ットであり、これらの有効ビットによりマルチトーン発
生回路110の動作開始時にトーン信号出力端子TON
EMから出力されるべき電圧値が決定される。
【0032】図16は、図2の有効ビット長レジスタ1
19の一構成例を示す。有効ビット長レジスタ119は
8ビットで構成されており、そのうちEBL6からEB
L0が有効ビットであり、これらの有効ビットにより、
MTGRAM121の全容量(128ビット)のうちど
れだけのビットデータを用いるのか、言い替えると、波
形一周期分に必要なステップ数はいくつであるかが決定
される。以上、上記レジスタは、全て8ビット構成であ
ると説明したが、これに限定されるものではなく種々変
更可能である。例えば、より精密、或いはより複雑な波
形を形成したい場合は、MTGRAM121の容量を増
やすと共に有効ビット長レジスタ119のビット数を増
やしても良い。また、シフトレジスタを16ビット構成
にして、16ビット単位でMTGRAM121からデー
タが転送されるように構成してもよい。
19の一構成例を示す。有効ビット長レジスタ119は
8ビットで構成されており、そのうちEBL6からEB
L0が有効ビットであり、これらの有効ビットにより、
MTGRAM121の全容量(128ビット)のうちど
れだけのビットデータを用いるのか、言い替えると、波
形一周期分に必要なステップ数はいくつであるかが決定
される。以上、上記レジスタは、全て8ビット構成であ
ると説明したが、これに限定されるものではなく種々変
更可能である。例えば、より精密、或いはより複雑な波
形を形成したい場合は、MTGRAM121の容量を増
やすと共に有効ビット長レジスタ119のビット数を増
やしても良い。また、シフトレジスタを16ビット構成
にして、16ビット単位でMTGRAM121からデー
タが転送されるように構成してもよい。
【0033】図17には、図2のD/A変換回路124
の具体的な回路例が示されている。このD/A変換回路
124は、抵抗ラダーを使用した公知のR−2R方式の
D/A変換回路である。図17のD/A変換回路は、抵
抗ラダーを構成する抵抗R及び2R(2Rの抵抗値はR
の抵抗値の2倍)と、一端が基準電圧VTrefまたは
グランド電位のいづれかに接続可能で、他端が上記抵抗
ラダーの所定の接合点に接続可能にするためのスイッチ
S1乃至S5と、差動増幅回路AMPとによって構成さ
れている。上記スイッチS1〜S5は、それぞれインク
リメント/デクリメント回路123から出力された5ビ
ットのデジタル値とされる信号A1からA5によって切
換え制御される。これによって、25=32段階の電圧
が差動増幅回路AMPを介して、トーン信号出力端子T
ONEMから出力可能とされる。
の具体的な回路例が示されている。このD/A変換回路
124は、抵抗ラダーを使用した公知のR−2R方式の
D/A変換回路である。図17のD/A変換回路は、抵
抗ラダーを構成する抵抗R及び2R(2Rの抵抗値はR
の抵抗値の2倍)と、一端が基準電圧VTrefまたは
グランド電位のいづれかに接続可能で、他端が上記抵抗
ラダーの所定の接合点に接続可能にするためのスイッチ
S1乃至S5と、差動増幅回路AMPとによって構成さ
れている。上記スイッチS1〜S5は、それぞれインク
リメント/デクリメント回路123から出力された5ビ
ットのデジタル値とされる信号A1からA5によって切
換え制御される。これによって、25=32段階の電圧
が差動増幅回路AMPを介して、トーン信号出力端子T
ONEMから出力可能とされる。
【0034】なお、図17には、差動増幅回路AMPが
設けられ、抵抗ラダーによって所定の電圧が差動増幅回
路AMPを介してトーン信号出力端子TONEMに出力
されるように構成されたデジタル/アナログ変換回路1
24が示されているが、これに限定されるものでなく、
例えば差動増幅回路AMPを用いずにデジタル/アナロ
グ変換回路124を構成してもよい。また、図17で
は、インクリメント/デクリメント回路123から供給
された5ビットの信号A1からA5によって切換え制御
される25段階の電圧を出力可能なデジタル/アナログ
変換回路が記述されているが、これに限定されるもので
なく、例えばインクリメント/デクリメント回路123
から8ビットの信号が供給されて28段階の電圧を出力
可能となるようにデジタル/アナログ変換回路を構成す
ることも可能である。
設けられ、抵抗ラダーによって所定の電圧が差動増幅回
路AMPを介してトーン信号出力端子TONEMに出力
されるように構成されたデジタル/アナログ変換回路1
24が示されているが、これに限定されるものでなく、
例えば差動増幅回路AMPを用いずにデジタル/アナロ
グ変換回路124を構成してもよい。また、図17で
は、インクリメント/デクリメント回路123から供給
された5ビットの信号A1からA5によって切換え制御
される25段階の電圧を出力可能なデジタル/アナログ
変換回路が記述されているが、これに限定されるもので
なく、例えばインクリメント/デクリメント回路123
から8ビットの信号が供給されて28段階の電圧を出力
可能となるようにデジタル/アナログ変換回路を構成す
ることも可能である。
【0035】図22には、フレームレジスタ112とフ
レームカウンタ114の具体的構成例のブロック図が示
されている。フレームカウンタ114を構成する8ビッ
トのデータ保持手段としてのレジスタCNT.0〜CN
T.7は、信号φ1が入力される度にその値が“1”だ
け減るように構成されている。レジスタCNT.0〜C
NT.7が全て“0”とされた時、ノア回路NORはハ
イレベル“1”を示す信号をクロックド・インバータC
INT0〜CINT7に出力する。これを受けてクロッ
クド・インバータCINT0〜CINT7は、フレーム
レジスタ112のビットFRM0〜FRM7に設定され
た総計数値情報となる値を、クロックド・インバータC
INT0〜CINT7を介してフレームカウンタ114
を構成するレジスタCNT10〜CNT17に転送す
る。レジスタCNT10〜CNT17に設定された総計
数値情報を示す値は、再び信号φ1が入力される度にそ
の値が“1”だけ減じられる。レジスタCNT10〜C
NT17のカウントダウン動作は、特に制限されない
が、R−Sフリップフロップ回路F/Fの出力端子Qか
らの信号のハイレベルを受けて停止され、ロウレベルを
動作を開始するように制御される。
レームカウンタ114の具体的構成例のブロック図が示
されている。フレームカウンタ114を構成する8ビッ
トのデータ保持手段としてのレジスタCNT.0〜CN
T.7は、信号φ1が入力される度にその値が“1”だ
け減るように構成されている。レジスタCNT.0〜C
NT.7が全て“0”とされた時、ノア回路NORはハ
イレベル“1”を示す信号をクロックド・インバータC
INT0〜CINT7に出力する。これを受けてクロッ
クド・インバータCINT0〜CINT7は、フレーム
レジスタ112のビットFRM0〜FRM7に設定され
た総計数値情報となる値を、クロックド・インバータC
INT0〜CINT7を介してフレームカウンタ114
を構成するレジスタCNT10〜CNT17に転送す
る。レジスタCNT10〜CNT17に設定された総計
数値情報を示す値は、再び信号φ1が入力される度にそ
の値が“1”だけ減じられる。レジスタCNT10〜C
NT17のカウントダウン動作は、特に制限されない
が、R−Sフリップフロップ回路F/Fの出力端子Qか
らの信号のハイレベルを受けて停止され、ロウレベルを
動作を開始するように制御される。
【0036】図23には、有効ビット長レジスタ11
9、ビットカウンタ120および比較回路CMPの具体
的構成例のブロック図が示されている。比較回路CMP
は、イクスクルーシブ・オア回路ENOR0〜ENOR
6とナンド回路NANDとによって構成されている。有
効ビット長レジスタ119は、7ビットのレジスタEB
L0〜EBL6によって構成されており、総計数値情報
が保持される。ビットカウンタ120は、7ビットのデ
ータ保持手段としてのレジスタCNT20〜CNT26
によって構成されており、レジスタCNT20〜CNT
26に保持された情報はφaが入力される度にその値が
“1”ずつ増加され行く。イクスクルーシブ・オア回路
ENOR0〜ENOR6には、上記レジスタEBL0〜
EBL6およびレジスタCNT20〜CNT26に保持
されていた情報が入力され、それらの排他論理輪をとっ
た出力はナンド回路NANDに入力される。ナンド回路
NANDの出力は、ビットカウンタ120に入力され
る。
9、ビットカウンタ120および比較回路CMPの具体
的構成例のブロック図が示されている。比較回路CMP
は、イクスクルーシブ・オア回路ENOR0〜ENOR
6とナンド回路NANDとによって構成されている。有
効ビット長レジスタ119は、7ビットのレジスタEB
L0〜EBL6によって構成されており、総計数値情報
が保持される。ビットカウンタ120は、7ビットのデ
ータ保持手段としてのレジスタCNT20〜CNT26
によって構成されており、レジスタCNT20〜CNT
26に保持された情報はφaが入力される度にその値が
“1”ずつ増加され行く。イクスクルーシブ・オア回路
ENOR0〜ENOR6には、上記レジスタEBL0〜
EBL6およびレジスタCNT20〜CNT26に保持
されていた情報が入力され、それらの排他論理輪をとっ
た出力はナンド回路NANDに入力される。ナンド回路
NANDの出力は、ビットカウンタ120に入力され
る。
【0037】有効ビット長レジスタ119、ビットカウ
ンタ120および比較回路CMPの動作は以下のごとく
である。すなわち、レジスタCNT20〜CNT26に
保持されていた情報は、信号φaが入力される度にその
値が“1”ずつ増加し、その値がレジスタEBL0〜E
BL6に保持された総計数値情報に達すると、“000
0000”にクリアされる。そして、再び信号φaによ
ってその値を増加され、上述の一連の動作が繰り返され
る。
ンタ120および比較回路CMPの動作は以下のごとく
である。すなわち、レジスタCNT20〜CNT26に
保持されていた情報は、信号φaが入力される度にその
値が“1”ずつ増加し、その値がレジスタEBL0〜E
BL6に保持された総計数値情報に達すると、“000
0000”にクリアされる。そして、再び信号φaによ
ってその値を増加され、上述の一連の動作が繰り返され
る。
【0038】図19には、図2のインクリメント/デク
リメント回路123の構成例が示されている。同図に示
されているように、この実施例のインクリメント/デク
リメント回路123は、インクリメンタ231とデクリ
メンタ232とを備え、それらの計数値のいずれかがマ
ルチプレクサ233によって選択されてラッチ回路23
4に供給されるように構成されている。上記ラッチ回路
234には初期レベルレジスタ118からの初期レベル
がセットできるようにされており、ラッチ回路234に
保持された値は再び上記インクリメンタ231とデクリ
メンタ232に戻され、シフトレジスタ122からの情
報に従って、+1および−1の演算または情報の未更新
が行なわれて、その結果がマルチプレクサ233を介し
てラッチ回路234に保持される。マルチプレクサ23
3は、インクリメント/デクリメントの方向を指示する
アップ/ダウン・フラグ235によって制御されるよう
になっている。
リメント回路123の構成例が示されている。同図に示
されているように、この実施例のインクリメント/デク
リメント回路123は、インクリメンタ231とデクリ
メンタ232とを備え、それらの計数値のいずれかがマ
ルチプレクサ233によって選択されてラッチ回路23
4に供給されるように構成されている。上記ラッチ回路
234には初期レベルレジスタ118からの初期レベル
がセットできるようにされており、ラッチ回路234に
保持された値は再び上記インクリメンタ231とデクリ
メンタ232に戻され、シフトレジスタ122からの情
報に従って、+1および−1の演算または情報の未更新
が行なわれて、その結果がマルチプレクサ233を介し
てラッチ回路234に保持される。マルチプレクサ23
3は、インクリメント/デクリメントの方向を指示する
アップ/ダウン・フラグ235によって制御されるよう
になっている。
【0039】さらに、上記ラッチ回路234に保持され
た値は、一方においてD/A変換回路124に供給され
てD/A変換されるとともに、他方において最大値/最
小値判定回路236に供給され、演算値が最大値または
最小値に達したか否かが判定される。最大値/最小値判
定回路236は、例えばデコーダ等から構成することが
でき、最大値または最小値に達したことを認知すると、
アップ/ダウン・フラグ235をセットまたはリセット
させる信号を形成して出力する。特に制限されないがア
ップ/ダウン・フラグ235がセットされると、マルチ
プレクサ233はインクリメンタ231の値を選択して
ラッチ回路234に供給し、アップ/ダウン・フラグ2
35がリセットされると、マルチプレクサ233はデク
リメンタ232の値を選択してラッチ回路234に供給
する。さらに、アップ/ダウン・フラグ235は、動作
開始時にマルチトーン・コントロール・レジスタ111
のレベル変化方向指定ビットDIRの内容に従ってセッ
トまたはリセットされるように構成されている。
た値は、一方においてD/A変換回路124に供給され
てD/A変換されるとともに、他方において最大値/最
小値判定回路236に供給され、演算値が最大値または
最小値に達したか否かが判定される。最大値/最小値判
定回路236は、例えばデコーダ等から構成することが
でき、最大値または最小値に達したことを認知すると、
アップ/ダウン・フラグ235をセットまたはリセット
させる信号を形成して出力する。特に制限されないがア
ップ/ダウン・フラグ235がセットされると、マルチ
プレクサ233はインクリメンタ231の値を選択して
ラッチ回路234に供給し、アップ/ダウン・フラグ2
35がリセットされると、マルチプレクサ233はデク
リメンタ232の値を選択してラッチ回路234に供給
する。さらに、アップ/ダウン・フラグ235は、動作
開始時にマルチトーン・コントロール・レジスタ111
のレベル変化方向指定ビットDIRの内容に従ってセッ
トまたはリセットされるように構成されている。
【0040】次に、上記マルチトーン発生回路110の
動作を図3のフローチャートを用いて詳細に説明する。
CPU101がマルチトーン・コントロール・レジスタ
111のトーン出力制御ビットDAOEとマルチトーン
ジェネレータ・イネーブルビットMTENを“1”に設
定すると、出力端子TONEMからトーン信号波形の出
力が可能とされる。この時、フレームカウンタ114、
微調整カウンタ116、ビットカウンタ120、インク
リメント/デクリメント回路123およびD/A変換回
路124が動作可能状態とされる。トーン信号波形の出
力は、CPU101が上記動作イネーブルビットを
“0”に設定することで停止される。
動作を図3のフローチャートを用いて詳細に説明する。
CPU101がマルチトーン・コントロール・レジスタ
111のトーン出力制御ビットDAOEとマルチトーン
ジェネレータ・イネーブルビットMTENを“1”に設
定すると、出力端子TONEMからトーン信号波形の出
力が可能とされる。この時、フレームカウンタ114、
微調整カウンタ116、ビットカウンタ120、インク
リメント/デクリメント回路123およびD/A変換回
路124が動作可能状態とされる。トーン信号波形の出
力は、CPU101が上記動作イネーブルビットを
“0”に設定することで停止される。
【0041】マルチトーン発生回路110の動作が開始
されると、先ず最初に、初期レベルレジスタ118に設
定された値をインクリメント/デクリメント回路123
のラッチ回路234に供給することにより、動作開始時
にデジタル/アナログ変換回路124に供給すべきイン
クリメント/デクリメント回路123の出力値(デジタ
ル値)が初期レベルレジスタ118に設定された値とな
り、このデジタル値がデジタル/アナログ変換回路12
4によってアナログ信号に変換されて初期レベルレジス
タ118に設定された値に対応した所定の電圧がトーン
信号出力端子TONEMから初期レベル(図4参照)と
して出力される(ステップS01)。次に、マルチトー
ン・コントロール・レジスタ111のレベル変化方向指
定ビットDIRの内容に従って、レベル変化の方向が決
定される(ステップS02)。そして、1ステップ期間
(フレームレジスタの値×クロック信号φ1の周期)だ
け、設定されたインクリメント/デクリメント回路12
3の出力値(デジタル値)がデジタル/アナログ変換回
路124に出力される(ステップS03)。このデジタ
ル値がアナログ信号に変換されてトーン信号出力端子T
ONEMから出力される。
されると、先ず最初に、初期レベルレジスタ118に設
定された値をインクリメント/デクリメント回路123
のラッチ回路234に供給することにより、動作開始時
にデジタル/アナログ変換回路124に供給すべきイン
クリメント/デクリメント回路123の出力値(デジタ
ル値)が初期レベルレジスタ118に設定された値とな
り、このデジタル値がデジタル/アナログ変換回路12
4によってアナログ信号に変換されて初期レベルレジス
タ118に設定された値に対応した所定の電圧がトーン
信号出力端子TONEMから初期レベル(図4参照)と
して出力される(ステップS01)。次に、マルチトー
ン・コントロール・レジスタ111のレベル変化方向指
定ビットDIRの内容に従って、レベル変化の方向が決
定される(ステップS02)。そして、1ステップ期間
(フレームレジスタの値×クロック信号φ1の周期)だ
け、設定されたインクリメント/デクリメント回路12
3の出力値(デジタル値)がデジタル/アナログ変換回
路124に出力される(ステップS03)。このデジタ
ル値がアナログ信号に変換されてトーン信号出力端子T
ONEMから出力される。
【0042】その後、MTGRAM121からシフトレ
ジスタ122に読み出されたビットパターンに基づいて
インクリメント/デクリメント回路123の出力値の変
化の有無、言い替えれば出力波形のレベル変化の有無が
判定される(ステップS14,S24)。ここで、図5
に示すようにビットパターンが“1”の場合には、イン
クリメント/デクリメント回路123の出力値(デジタ
ル値)がインクリメントまたはデクリメントされる(ス
テップS15,S25)。一方、ビットパターンが
“0”の場合には出力レベルはそのまま(現状維持)と
される。インクリメント/デクリメント回路123の出
力値(デジタル値)がインクリメントまたはデクリメン
トされた後、インクリメント/デクリメント回路123
の出力値(デジタル値)によりその出力値が最大または
最小になったか否か判定される(ステップS16,S2
6)。
ジスタ122に読み出されたビットパターンに基づいて
インクリメント/デクリメント回路123の出力値の変
化の有無、言い替えれば出力波形のレベル変化の有無が
判定される(ステップS14,S24)。ここで、図5
に示すようにビットパターンが“1”の場合には、イン
クリメント/デクリメント回路123の出力値(デジタ
ル値)がインクリメントまたはデクリメントされる(ス
テップS15,S25)。一方、ビットパターンが
“0”の場合には出力レベルはそのまま(現状維持)と
される。インクリメント/デクリメント回路123の出
力値(デジタル値)がインクリメントまたはデクリメン
トされた後、インクリメント/デクリメント回路123
の出力値(デジタル値)によりその出力値が最大または
最小になったか否か判定される(ステップS16,S2
6)。
【0043】図4に示すように、インクリメント/デク
リメント回路123の出力値(デジタル値)が最大また
は最小になった時には、(微調整レジスタの値×クロッ
ク信号φ2の周期)の1/2の期間だけ余分にそのレベ
ルを維持して周波数の微調整を行なう(ステップS0
4)。レベルを維持する期間が(微調整レジスタの値×
クロック信号φ2の周期)の1/2の時間である理由
は、出力端子TONEMから出力されるトーン信号波形
が正弦波である場合、微調整を行なう回数が1周期の内
に2回(微調整aおよびb)あるからである。また、イ
ンクリメント/デクリメント回路123の出力値(デジ
タル値)が最大(または最小)に達した場合には、その
出力値の変化の方向転換、具体的にはインクリメント/
デクリメント回路123の動作のインクリメントからデ
クリメントへの切換え(またはデクリメントからインク
リメントへの切換え)が行なわれる。
リメント回路123の出力値(デジタル値)が最大また
は最小になった時には、(微調整レジスタの値×クロッ
ク信号φ2の周期)の1/2の期間だけ余分にそのレベ
ルを維持して周波数の微調整を行なう(ステップS0
4)。レベルを維持する期間が(微調整レジスタの値×
クロック信号φ2の周期)の1/2の時間である理由
は、出力端子TONEMから出力されるトーン信号波形
が正弦波である場合、微調整を行なう回数が1周期の内
に2回(微調整aおよびb)あるからである。また、イ
ンクリメント/デクリメント回路123の出力値(デジ
タル値)が最大(または最小)に達した場合には、その
出力値の変化の方向転換、具体的にはインクリメント/
デクリメント回路123の動作のインクリメントからデ
クリメントへの切換え(またはデクリメントからインク
リメントへの切換え)が行なわれる。
【0044】ステップS17,S27では、次の8ビッ
トのビットパターンを処理するために、ビットカウンタ
120がインクリメントされ、それから、ビットカウン
タ120の値が有効ビット長に達したか否か判定される
(ステップS18,S28)。その結果、ビットカウン
タ120が有効ビット長に達していなければ、ステップ
S03の処理に戻り上記した一連の処理が繰り返され
る。一方、ビットカウンタ120の値が有効ビット長に
達した場合(MTGRAM121から波形の1周期分の
ビットパターンが出力された場合)には、ビットカウン
タ120がクリアされる(ステップS19,S29)。
次に、マルチトーン・コントロール・レジスタ111の
動作イネーブルビットMTENの内容がチェックされて
“1”ならステップS03の処理に戻り、上記した一連
の処理が実行される(ステップS20,S30)。一
方、ステップS20,S30で、動作イネーブルビット
MTENの内容がチェックされた結果、ビットMTEN
が“0”のときはトーン発生動作が停止される。
トのビットパターンを処理するために、ビットカウンタ
120がインクリメントされ、それから、ビットカウン
タ120の値が有効ビット長に達したか否か判定される
(ステップS18,S28)。その結果、ビットカウン
タ120が有効ビット長に達していなければ、ステップ
S03の処理に戻り上記した一連の処理が繰り返され
る。一方、ビットカウンタ120の値が有効ビット長に
達した場合(MTGRAM121から波形の1周期分の
ビットパターンが出力された場合)には、ビットカウン
タ120がクリアされる(ステップS19,S29)。
次に、マルチトーン・コントロール・レジスタ111の
動作イネーブルビットMTENの内容がチェックされて
“1”ならステップS03の処理に戻り、上記した一連
の処理が実行される(ステップS20,S30)。一
方、ステップS20,S30で、動作イネーブルビット
MTENの内容がチェックされた結果、ビットMTEN
が“0”のときはトーン発生動作が停止される。
【0045】なお、特に制限されないが、この実施例で
は、マルチトーン・コントロール・レジスタ111の設
定は出力のタイミングと無関係に行なえるが、マルチト
ーン発生回路110の停止は、1周期分の波形の出力終
了直後に行なわれる。上記のような制御動作により、本
実施例のマルチトーン発生回路は、図4に示すごとく正
弦波等のアナログ波形を、階段状波形で擬似化した信号
をトーン信号出力端子TONEMから出力する。階段状
波形の1ステップは、クロックジェネレータ130から
供給される基準クロック信号φ0をプリスケーラ113
で分周し、分周されたクロック信号φ1をフレームカウ
ンタ114でフレームレジスタ112の設定値まで計数
することで作られる。つまり、1ステップ期間は(クロ
ック信号φ1の1周期×フレームレジスタの値)で表わ
される。そして、全体のステップ数は、有効ビット長
(レジスタ119の値)で指定される。これらにより、
様々な周波数および波形の信号を出力することが可能と
される。
は、マルチトーン・コントロール・レジスタ111の設
定は出力のタイミングと無関係に行なえるが、マルチト
ーン発生回路110の停止は、1周期分の波形の出力終
了直後に行なわれる。上記のような制御動作により、本
実施例のマルチトーン発生回路は、図4に示すごとく正
弦波等のアナログ波形を、階段状波形で擬似化した信号
をトーン信号出力端子TONEMから出力する。階段状
波形の1ステップは、クロックジェネレータ130から
供給される基準クロック信号φ0をプリスケーラ113
で分周し、分周されたクロック信号φ1をフレームカウ
ンタ114でフレームレジスタ112の設定値まで計数
することで作られる。つまり、1ステップ期間は(クロ
ック信号φ1の1周期×フレームレジスタの値)で表わ
される。そして、全体のステップ数は、有効ビット長
(レジスタ119の値)で指定される。これらにより、
様々な周波数および波形の信号を出力することが可能と
される。
【0046】また、出力周波数は、フレームカウンタ1
14のカウント値と有効ビット長レジスタ119の値に
よって決定されるが、さらに微調整カウンタ116を用
いることによって、出力周波数を微調整することが可能
である。しかも、この実施例では、この微調整が出力レ
ベルが最大または最小になった時点で行なわれるように
なっている。これにより、正弦波形等の出力波形におい
ては波形変化の緩やかな点で微調整が行なわれるように
なる。そのため、微調整による波形の歪を小さく抑える
ことが出来る。なお、出力周波数の微調整は、ビットカ
ウンタ120の値が最大または最小以外の所定の値にな
ったときに行なうように構成されても良い。
14のカウント値と有効ビット長レジスタ119の値に
よって決定されるが、さらに微調整カウンタ116を用
いることによって、出力周波数を微調整することが可能
である。しかも、この実施例では、この微調整が出力レ
ベルが最大または最小になった時点で行なわれるように
なっている。これにより、正弦波形等の出力波形におい
ては波形変化の緩やかな点で微調整が行なわれるように
なる。そのため、微調整による波形の歪を小さく抑える
ことが出来る。なお、出力周波数の微調整は、ビットカ
ウンタ120の値が最大または最小以外の所定の値にな
ったときに行なうように構成されても良い。
【0047】図5は、図4に示されている微調整(a)
の部分を拡大して示した波形図である。図中、符号Ts
で示されている期間が1ステップの期間である。また、
Δtで示されている期間が、微調整によって付加される
時間であり、この微調整時間Δtは(クロック信号φ2
の1周期×微調整レジスタ116の値)÷2となる。イ
ンクリメント/デクリメント回路123の出力値は、1
ステップ(Ts)ごとに更新あるいは保持される。図5
において、ビットパターンの“1”はインクリメント/
デクリメント回路123の更新に対応し、“0”は値の
保持に対応する。
の部分を拡大して示した波形図である。図中、符号Ts
で示されている期間が1ステップの期間である。また、
Δtで示されている期間が、微調整によって付加される
時間であり、この微調整時間Δtは(クロック信号φ2
の1周期×微調整レジスタ116の値)÷2となる。イ
ンクリメント/デクリメント回路123の出力値は、1
ステップ(Ts)ごとに更新あるいは保持される。図5
において、ビットパターンの“1”はインクリメント/
デクリメント回路123の更新に対応し、“0”は値の
保持に対応する。
【0048】図6〜図8には、1周期分の波形の例が示
されている。図6〜図8は、いずれも有効ビット長レジ
スタ119の値が「128」に設定されかつ振幅が0V
〜6Vとされているとともに、図6では5ビットの初期
レベルレジスタ118の値が10進法の表記で“1
5”、図7および図8では初期レベルレジスタ118の
値が10進法の表記で“0”に設定されている場合の波
形例が示されている。本実施例では、出力端子TONE
Mからは0V〜6Vの間の電圧を31等分した合計32
段階の電圧が出力可能とされる。例えば、インクリメン
ト/デクリメント回路123の出力値(デジタル値)が
10進法の表記で“0”の場合、(0/31)×6=0
Vの電圧が出力端子TONEMから出力され、またイン
クリメント/デクリメント回路123の出力値(デジタ
ル値)が10進法の表記で“31”の場合、(31/3
1)×6=0Vの電圧が出力端子TONEMから出力さ
れる。
されている。図6〜図8は、いずれも有効ビット長レジ
スタ119の値が「128」に設定されかつ振幅が0V
〜6Vとされているとともに、図6では5ビットの初期
レベルレジスタ118の値が10進法の表記で“1
5”、図7および図8では初期レベルレジスタ118の
値が10進法の表記で“0”に設定されている場合の波
形例が示されている。本実施例では、出力端子TONE
Mからは0V〜6Vの間の電圧を31等分した合計32
段階の電圧が出力可能とされる。例えば、インクリメン
ト/デクリメント回路123の出力値(デジタル値)が
10進法の表記で“0”の場合、(0/31)×6=0
Vの電圧が出力端子TONEMから出力され、またイン
クリメント/デクリメント回路123の出力値(デジタ
ル値)が10進法の表記で“31”の場合、(31/3
1)×6=0Vの電圧が出力端子TONEMから出力さ
れる。
【0049】従って、初期レベルレジスタ118の値が
10進法の表記で“0”の場合、動作開始時に出力端子
TONEMから出力される電圧は0Vであり、初期レベ
ルレジスタ118の値が10進法の表記で“15”の場
合、動作開始時に出力端子TONEMから出力される電
圧は、(15/31)×6≒2.9Vである。図中の
“10111011”等は、MTGRAM121に書き
込まれたビットパターンを示しており、図中に8ビット
で記述されている理由は、記述された8ビット単位でシ
フトレジスタ122に読み出されるからである。図6〜
図8に示されているように、インクリメント/デクリメ
ント回路123の出力値(デジタル値)の変化はMTG
RAM121に書き込まれているビットパターンで指定
されるため、MTGRAM121に設定するビットパタ
ーン次第で、正弦波形だけでなく三角波形や台形波形
等、任意の形状の波形を発生させることができる。
10進法の表記で“0”の場合、動作開始時に出力端子
TONEMから出力される電圧は0Vであり、初期レベ
ルレジスタ118の値が10進法の表記で“15”の場
合、動作開始時に出力端子TONEMから出力される電
圧は、(15/31)×6≒2.9Vである。図中の
“10111011”等は、MTGRAM121に書き
込まれたビットパターンを示しており、図中に8ビット
で記述されている理由は、記述された8ビット単位でシ
フトレジスタ122に読み出されるからである。図6〜
図8に示されているように、インクリメント/デクリメ
ント回路123の出力値(デジタル値)の変化はMTG
RAM121に書き込まれているビットパターンで指定
されるため、MTGRAM121に設定するビットパタ
ーン次第で、正弦波形だけでなく三角波形や台形波形
等、任意の形状の波形を発生させることができる。
【0050】次に本発明の他の実施例を図9を用いて説
明する。この実施例では、半周期毎に割込み信号IRQ
を発生する回路を設けるとともに、上記実施例における
MTGRAM121をデュアルポート化して随時ビット
パターンデータの書き換えを可能とする。そして、RA
M121を前半部と後半部に分け、CPU101が割込
み信号IRQを受けると非読出し側の半分のビットパタ
ーンデータを半周期毎に書き換えるようにする。これに
より、本実施例をMSKモデムのような通信機器におけ
るパルス発生回路に適用すれば、1周期単位で出力波形
を制御することが可能となる。半周期毎に割込み信号I
RQを発生する回路は、例えばビットカウンタ120内
に設けると良い。
明する。この実施例では、半周期毎に割込み信号IRQ
を発生する回路を設けるとともに、上記実施例における
MTGRAM121をデュアルポート化して随時ビット
パターンデータの書き換えを可能とする。そして、RA
M121を前半部と後半部に分け、CPU101が割込
み信号IRQを受けると非読出し側の半分のビットパタ
ーンデータを半周期毎に書き換えるようにする。これに
より、本実施例をMSKモデムのような通信機器におけ
るパルス発生回路に適用すれば、1周期単位で出力波形
を制御することが可能となる。半周期毎に割込み信号I
RQを発生する回路は、例えばビットカウンタ120内
に設けると良い。
【0051】図9(a)は電話器の親機及び子機間の通
信において、MSKモデム1200bpsの規格に従っ
てデータ通信を行う場合の送信波形の制御例を示すタイ
ミング図である。MSKモデムの規格においては、ある
一つのデータ当りの送信時間は833μsecであり、
周波数1200Hzの送信データは、データ“1”を示
し、周波数1800Hzの送信データは、データ“0”
を示すものと約束されている。この規格に従って、送信
データ“1”、“0”、“1”、“0”、“0”、
“1”を親機から子機に送信する際の送信波形の制御方
法について説明すると、以下のごとくである。
信において、MSKモデム1200bpsの規格に従っ
てデータ通信を行う場合の送信波形の制御例を示すタイ
ミング図である。MSKモデムの規格においては、ある
一つのデータ当りの送信時間は833μsecであり、
周波数1200Hzの送信データは、データ“1”を示
し、周波数1800Hzの送信データは、データ“0”
を示すものと約束されている。この規格に従って、送信
データ“1”、“0”、“1”、“0”、“0”、
“1”を親機から子機に送信する際の送信波形の制御方
法について説明すると、以下のごとくである。
【0052】先ず、MTGRAM121に1200Hz
の正弦波を示す前半データaおよび後半データbが設定
される。次に、マルチトーン発生回路110が起動さ
れ、MTGRAM121の前半部に記録された情報(デ
ータa)に基づいてデータ“1”を示す1200Hzの
正弦波が出力される。次にMTGRAM121の後半部
に記録された情報(データb)に基づいて、データ
“1”を示す1200Hzの正弦波が出力される。この
時MTGRAM121の前半部に記録された情報(デー
タa)は、既に利用されているのでCPU101によっ
てMTGRAM121に対して割込みがかけられ、MT
GRAM121の前半部に、新たに1800Hzの正弦
波を示すデータ“0”情報(データc)が設定される。
この設定処理と並行してMTGRAM121の後半部の
データbに基づいて、データ“1”を示す1200Hz
の正弦波が出力される。次に、この時点で既にMTGR
AM121の前半部に設定されているデータcに基づい
てデータ“0”を示す1800Hzの正弦波が出力され
る。
の正弦波を示す前半データaおよび後半データbが設定
される。次に、マルチトーン発生回路110が起動さ
れ、MTGRAM121の前半部に記録された情報(デ
ータa)に基づいてデータ“1”を示す1200Hzの
正弦波が出力される。次にMTGRAM121の後半部
に記録された情報(データb)に基づいて、データ
“1”を示す1200Hzの正弦波が出力される。この
時MTGRAM121の前半部に記録された情報(デー
タa)は、既に利用されているのでCPU101によっ
てMTGRAM121に対して割込みがかけられ、MT
GRAM121の前半部に、新たに1800Hzの正弦
波を示すデータ“0”情報(データc)が設定される。
この設定処理と並行してMTGRAM121の後半部の
データbに基づいて、データ“1”を示す1200Hz
の正弦波が出力される。次に、この時点で既にMTGR
AM121の前半部に設定されているデータcに基づい
てデータ“0”を示す1800Hzの正弦波が出力され
る。
【0053】以上説明した様な動作が次々と繰り返され
ることにより、送信データ“1”、“0”、“1”、
“0”、“0”、“1”を示す周波数を有する信号を次
々と出力することが可能とされる。この様にMTGRA
M121がデュアルポート化されることによって、MT
GRAM121を前半部と後半部に分け、MTGRAM
121の前半部が読みだされている間に後半部のデータ
を書き換え、後半部のデータを読みだしている間に前半
部のデータを書き換えるような動作が可能となる。その
結果、MTGRAM121の有効活用を行うこと、ある
いはチップ面積を縮小することが可能とされる。
ることにより、送信データ“1”、“0”、“1”、
“0”、“0”、“1”を示す周波数を有する信号を次
々と出力することが可能とされる。この様にMTGRA
M121がデュアルポート化されることによって、MT
GRAM121を前半部と後半部に分け、MTGRAM
121の前半部が読みだされている間に後半部のデータ
を書き換え、後半部のデータを読みだしている間に前半
部のデータを書き換えるような動作が可能となる。その
結果、MTGRAM121の有効活用を行うこと、ある
いはチップ面積を縮小することが可能とされる。
【0054】上記の説明では、MTGRAM121に記
憶した情報をCPU101によって書き換えることによ
って1200Hzと1800Hzの正弦波を任意の順序
で出力するとしたが、これに限定されるものではなく、
MTGRAM121の波形形状制御情報は書き換えず
に、フレームレジスタ112の値を書き換えることによ
って1200Hzと1800Hzの正弦波を任意の順序
で出力することが可能である。また、有効ビット長レジ
スタ119の値とMTGRAM121の波形形状制御情
報の双方を書き換えることによって1200Hzと18
00Hzの正弦波を任意の順序で出力することが可能で
ある。さらに、フレームレジスタ112、有効ビット長
レジスタ119およびMTGRAM121の波形形状制
御情報を書き換えることによって1200Hzと180
0Hzの正弦波を任意の順序で出力することが可能であ
る。
憶した情報をCPU101によって書き換えることによ
って1200Hzと1800Hzの正弦波を任意の順序
で出力するとしたが、これに限定されるものではなく、
MTGRAM121の波形形状制御情報は書き換えず
に、フレームレジスタ112の値を書き換えることによ
って1200Hzと1800Hzの正弦波を任意の順序
で出力することが可能である。また、有効ビット長レジ
スタ119の値とMTGRAM121の波形形状制御情
報の双方を書き換えることによって1200Hzと18
00Hzの正弦波を任意の順序で出力することが可能で
ある。さらに、フレームレジスタ112、有効ビット長
レジスタ119およびMTGRAM121の波形形状制
御情報を書き換えることによって1200Hzと180
0Hzの正弦波を任意の順序で出力することが可能であ
る。
【0055】図9(b)は、MSKモデムの規格に従っ
て、電話器の親機と子機との間で情報の交換を行うとき
の送信信号の構成図である。例えば、親機が子機に対し
て通信する場合、最初の12ビットがビット同期信号と
して割り当てられ、次の12ビットがフレーム同期信号
として割り当てられる。ビット同期信号及びフレーム同
期信号によって、親機と子機との通信が可能とされ、子
機はその後に送信される信号を受信するための準備を行
う。次に、親機は37ビットの呼出し信号を送信する。
複数の子機が複数存在する場合、親機はどの子機と通信
するかを選択する為に、親機は呼出し信号内に呼び出し
たい子機が有する専用のIDコードを含ませる。また呼
び出し信号内の所定のビットを送信信号のエラー訂正の
為の信号として割り当ててもよい。この様に、全65ビ
ットの一連の信号によって親機は、特定の子機を選択し
て通信することが可能とされる。尚、ビット同期信号、
フレーム同期信号は、規格が代わった場合でも、ビット
数を変更することで容易に対応できるし、また、呼び出
し信号のビット数は、子機の数や、送信したい情報量に
対応して、任意に変更しても良い。
て、電話器の親機と子機との間で情報の交換を行うとき
の送信信号の構成図である。例えば、親機が子機に対し
て通信する場合、最初の12ビットがビット同期信号と
して割り当てられ、次の12ビットがフレーム同期信号
として割り当てられる。ビット同期信号及びフレーム同
期信号によって、親機と子機との通信が可能とされ、子
機はその後に送信される信号を受信するための準備を行
う。次に、親機は37ビットの呼出し信号を送信する。
複数の子機が複数存在する場合、親機はどの子機と通信
するかを選択する為に、親機は呼出し信号内に呼び出し
たい子機が有する専用のIDコードを含ませる。また呼
び出し信号内の所定のビットを送信信号のエラー訂正の
為の信号として割り当ててもよい。この様に、全65ビ
ットの一連の信号によって親機は、特定の子機を選択し
て通信することが可能とされる。尚、ビット同期信号、
フレーム同期信号は、規格が代わった場合でも、ビット
数を変更することで容易に対応できるし、また、呼び出
し信号のビット数は、子機の数や、送信したい情報量に
対応して、任意に変更しても良い。
【0056】図18には、MTGRAM121をデュア
ルポート化する場合のメモリセルの回路構成の一例を示
す。なお、図18のメモリセルは、図2のMTGRAM
121のメモリセルとして利用することができる。各メ
モリセルは、互いに他方の出力信号がその入力端子に印
加されたクロックド・インバータG1および通常のイン
バータG2からなるデータラッチ部と、入力用クロック
ド・インバータG0と、2つの出力用クロックド・イン
バータG3,G4,極性を合わせるためのインバータG
5とにより構成されている。出力用クロックド・インバ
ータG3,G4のうちG3の出力端子は図2に示されて
いるシフトレジスタ122のデータ入力端子に接続さ
れ、G4の出力端子はデータバス108に接続されてい
る。また、入力用クロックド・インバータG0の入力端
子はデータバス108に接続されている。これによっ
て、各メモリセルは1つの入力ポートと2つの出力ポー
トを有するようにされる。
ルポート化する場合のメモリセルの回路構成の一例を示
す。なお、図18のメモリセルは、図2のMTGRAM
121のメモリセルとして利用することができる。各メ
モリセルは、互いに他方の出力信号がその入力端子に印
加されたクロックド・インバータG1および通常のイン
バータG2からなるデータラッチ部と、入力用クロック
ド・インバータG0と、2つの出力用クロックド・イン
バータG3,G4,極性を合わせるためのインバータG
5とにより構成されている。出力用クロックド・インバ
ータG3,G4のうちG3の出力端子は図2に示されて
いるシフトレジスタ122のデータ入力端子に接続さ
れ、G4の出力端子はデータバス108に接続されてい
る。また、入力用クロックド・インバータG0の入力端
子はデータバス108に接続されている。これによっ
て、各メモリセルは1つの入力ポートと2つの出力ポー
トを有するようにされる。
【0057】さらに、デュアルポート化されたMTGR
AM121には、アドレスバス107を介してCPU1
01より供給されるアドレス信号ADDRをデコードす
るCPU側デコーダC−DECと、ビットカウンタ12
0より供給されるカウント値をデコードするビットカウ
ンタ側デコーダB−DECとが設けられている。上記C
PU側デコーダC−DECは、CPU101より供給さ
れるリード・ライト制御信号R/Wとアドレス信号AD
DRとに基づいて、上記入力用クロックド・インバータ
G0を制御する選択信号W・ADDRと、出力用クロッ
クド・インバータG4を制御する選択信号R・ADDR
を形成する。一方、ビットカウンタ側デコーダB−DE
Cは、ビットカウンタ120より供給されるカウント値
の上位4ビットをデコードすることにより、上記出力用
クロックド・インバータG3を制御する選択信号φsを
形成する。
AM121には、アドレスバス107を介してCPU1
01より供給されるアドレス信号ADDRをデコードす
るCPU側デコーダC−DECと、ビットカウンタ12
0より供給されるカウント値をデコードするビットカウ
ンタ側デコーダB−DECとが設けられている。上記C
PU側デコーダC−DECは、CPU101より供給さ
れるリード・ライト制御信号R/Wとアドレス信号AD
DRとに基づいて、上記入力用クロックド・インバータ
G0を制御する選択信号W・ADDRと、出力用クロッ
クド・インバータG4を制御する選択信号R・ADDR
を形成する。一方、ビットカウンタ側デコーダB−DE
Cは、ビットカウンタ120より供給されるカウント値
の上位4ビットをデコードすることにより、上記出力用
クロックド・インバータG3を制御する選択信号φsを
形成する。
【0058】上記のように各メモリセルごとに2つの出
力用クロックド・インバータと、CPU側デコーダC−
DECおよびシフトレジスタ側デコーダS−DECとが
設けられていることにより、この実施例のMTGRAM
121は、異なるメモリセルにおいてビットカウンタ1
20によるシフトレジスタ122へのビットパターンの
読出しと並行してCPU101によるデータバス108
への読出しが可能とされる。なお、CPU101による
MTGRAM121へのデータ書込みは、前述したよう
に、ビットカウンタ120から半周期ごとに割込み信号
IRQを発生させ、CPU101が割込み信号IRQを
受けると、読出しを行なっていない半分のメモリセルに
対して書込みを行なうことで、読出しと書込みの競合を
防止して読出し中にデータが変化されてしまう不具合を
回避することができる。
力用クロックド・インバータと、CPU側デコーダC−
DECおよびシフトレジスタ側デコーダS−DECとが
設けられていることにより、この実施例のMTGRAM
121は、異なるメモリセルにおいてビットカウンタ1
20によるシフトレジスタ122へのビットパターンの
読出しと並行してCPU101によるデータバス108
への読出しが可能とされる。なお、CPU101による
MTGRAM121へのデータ書込みは、前述したよう
に、ビットカウンタ120から半周期ごとに割込み信号
IRQを発生させ、CPU101が割込み信号IRQを
受けると、読出しを行なっていない半分のメモリセルに
対して書込みを行なうことで、読出しと書込みの競合を
防止して読出し中にデータが変化されてしまう不具合を
回避することができる。
【0059】次に、本発明の他の実施例を、図10を用
いて説明する。前記実施例では、1ステップ当りの出力
波形の形状制御情報が1ビットであったが、本実施例で
は、この形状制御情報を複数ビット化している。すなわ
ち、例えば図10に示すように、形状制御情報を4ビッ
トで構成し、上位1ビットB3で出力レベル変化の方向
を指定し、下位3ビットB2〜B0で出力レベルの変化
量(出力レベル維持の指定も含む)を指定するようにし
た。また、この実施例の場合、前記実施例におけるイン
クリメント/デクリメント回路123の代わりに加算/
減算回路を用いるようにするのが良い。
いて説明する。前記実施例では、1ステップ当りの出力
波形の形状制御情報が1ビットであったが、本実施例で
は、この形状制御情報を複数ビット化している。すなわ
ち、例えば図10に示すように、形状制御情報を4ビッ
トで構成し、上位1ビットB3で出力レベル変化の方向
を指定し、下位3ビットB2〜B0で出力レベルの変化
量(出力レベル維持の指定も含む)を指定するようにし
た。また、この実施例の場合、前記実施例におけるイン
クリメント/デクリメント回路123の代わりに加算/
減算回路を用いるようにするのが良い。
【0060】図20は、デジタル演算手段とされる上記
加算/減算回路の一例のブロック図である。図20の加
算/減算回路は、図19のインクリメント/デクリメン
ト回路123とほぼ等しい構成であるので、その相違点
についてのみ以下に説明する。図19においてはインク
リメンタ231とデクリメンタ232を有していたが、
図20においては加算器240と減算器241とが設け
られている。加算器240と減算器241は、特に限定
されないが、4ビットの形状制御情報の下位3ビットB
2,B1,B0に格納された変化量情報に基づいて、ラ
ッチ回路234に保持されたデジタル値に対して所定の
値が加算および減算される。フラグ235には、特に制
限されないが、4ビットの形状制御情報の上位1ビット
B3またはトーンコントロール・レジスタ111のレベ
ル変化方向指定ビットDIRに格納された情報が入力さ
れる。マルチプレクサ233は、ラッチ回路234に保
持されたデジタル値に対して変化量情報に基づいて加算
または減算された値のいずれかを、フラグ235に格納
された情報に従って選択し、ラッチ回路234に供給し
その値を保持させる。
加算/減算回路の一例のブロック図である。図20の加
算/減算回路は、図19のインクリメント/デクリメン
ト回路123とほぼ等しい構成であるので、その相違点
についてのみ以下に説明する。図19においてはインク
リメンタ231とデクリメンタ232を有していたが、
図20においては加算器240と減算器241とが設け
られている。加算器240と減算器241は、特に限定
されないが、4ビットの形状制御情報の下位3ビットB
2,B1,B0に格納された変化量情報に基づいて、ラ
ッチ回路234に保持されたデジタル値に対して所定の
値が加算および減算される。フラグ235には、特に制
限されないが、4ビットの形状制御情報の上位1ビット
B3またはトーンコントロール・レジスタ111のレベ
ル変化方向指定ビットDIRに格納された情報が入力さ
れる。マルチプレクサ233は、ラッチ回路234に保
持されたデジタル値に対して変化量情報に基づいて加算
または減算された値のいずれかを、フラグ235に格納
された情報に従って選択し、ラッチ回路234に供給し
その値を保持させる。
【0061】一例として、ラッチ回路234に10進表
記で“10”が保持されている状態において、“101
1”という形状制御情報が加算器240と減算器241
に入力された場合について説明する。形状制御情報の下
位3ビットは“011”であるので、加算器240は、
ラッチ回路234に保持されている値である10進表記
で“10”に、形状制御情報の下位3ビットの意味する
10進表記で“3”を加え、その結果とされる10進表
記“13”の値をマルチプレクサ233に与える。減算
器241は、ラッチ回路234に保持されている値であ
る10進表記で“10”から、形状制御情報の下位3ビ
ットの意味する10進表記で“3”を減じ、その結果と
される10進表記“7”の値をマルチプレクサ233に
与える。マルチプレクサ233は、この場合フラグ23
5に格納された形状制御情報の上位1ビットB3の値が
“1”とされているため、加算器240から入力された
値である10進表記“13”の値を選択する。その結
果、10進表記“13”に対応する2進のデジタル値が
ラッチ回路234に供給されて保持される。
記で“10”が保持されている状態において、“101
1”という形状制御情報が加算器240と減算器241
に入力された場合について説明する。形状制御情報の下
位3ビットは“011”であるので、加算器240は、
ラッチ回路234に保持されている値である10進表記
で“10”に、形状制御情報の下位3ビットの意味する
10進表記で“3”を加え、その結果とされる10進表
記“13”の値をマルチプレクサ233に与える。減算
器241は、ラッチ回路234に保持されている値であ
る10進表記で“10”から、形状制御情報の下位3ビ
ットの意味する10進表記で“3”を減じ、その結果と
される10進表記“7”の値をマルチプレクサ233に
与える。マルチプレクサ233は、この場合フラグ23
5に格納された形状制御情報の上位1ビットB3の値が
“1”とされているため、加算器240から入力された
値である10進表記“13”の値を選択する。その結
果、10進表記“13”に対応する2進のデジタル値が
ラッチ回路234に供給されて保持される。
【0062】一方、形状制御情報が“1011”とされ
ている場合、すなわち形状制御情報の上位1ビットB3
の値が“0”とされている場合、マルチプレクサ233
は、フラグ235に格納された形状制御情報の上位1ビ
ットB3の値が“0”とされているため、加算器240
から入力された値である10進表記“7”の値を選択す
る。その結果、10進表記“7”に対応する2進のデジ
タル値がラッチ回路234に供給されて保持される。な
お、上記説明では、形状制御情報として4ビットが1つ
の単位として構成されるとしたが、これに限定されるも
のでなく、種々変形可能である。例えば、形状制御情報
を5ビットで構成した場合、変化量情報は4ビットとさ
れるため、加算器240および減算器241は10進表
記“0”〜“15”の値のうちの一つを選択し、デジタ
ル値に加算および減算を行なわせる。
ている場合、すなわち形状制御情報の上位1ビットB3
の値が“0”とされている場合、マルチプレクサ233
は、フラグ235に格納された形状制御情報の上位1ビ
ットB3の値が“0”とされているため、加算器240
から入力された値である10進表記“7”の値を選択す
る。その結果、10進表記“7”に対応する2進のデジ
タル値がラッチ回路234に供給されて保持される。な
お、上記説明では、形状制御情報として4ビットが1つ
の単位として構成されるとしたが、これに限定されるも
のでなく、種々変形可能である。例えば、形状制御情報
を5ビットで構成した場合、変化量情報は4ビットとさ
れるため、加算器240および減算器241は10進表
記“0”〜“15”の値のうちの一つを選択し、デジタ
ル値に加算および減算を行なわせる。
【0063】前記実施例では、1ステップ当りの出力波
形の形状制御情報が1ビットであるため、形状制御とし
て指示できるのは出力レベルの保持または更新のみであ
ったが、本実施例では、8段階の出力変化のうちの一つ
を任意に指定することができる。従って、本実施例の方
式と、前記1周期単位の出力波形制御を併用すること
で、例えば図11に示すように音声のごとき複雑な波形
も出力可能となる。なお、上記実施例では、初期レベル
レジスタ118に設定された値をインクリメント/デク
リメント回路123に供給することにより、動作開始時
の出力レベルを決定するようにしているが、初期レベル
レジスタ118をインクリメント/デクリメント回路1
23内に設け、内部データバスから直接インクリメント
/デクリメント回路123に初期レベルを与えるように
しても良い。
形の形状制御情報が1ビットであるため、形状制御とし
て指示できるのは出力レベルの保持または更新のみであ
ったが、本実施例では、8段階の出力変化のうちの一つ
を任意に指定することができる。従って、本実施例の方
式と、前記1周期単位の出力波形制御を併用すること
で、例えば図11に示すように音声のごとき複雑な波形
も出力可能となる。なお、上記実施例では、初期レベル
レジスタ118に設定された値をインクリメント/デク
リメント回路123に供給することにより、動作開始時
の出力レベルを決定するようにしているが、初期レベル
レジスタ118をインクリメント/デクリメント回路1
23内に設け、内部データバスから直接インクリメント
/デクリメント回路123に初期レベルを与えるように
しても良い。
【0064】また、上記実施例では、ビットカウンタ1
20の他にシフトレジスタ122を設けて出力波形の形
状制御情報を格納するMTGRAM121から形状制御
情報を8ビット単位で次々と読み出してシフトレジスタ
122でシリアルデータに変換してインクリメント/デ
クリメント回路123を動作させるようにしているが、
シフトレジスタ122を省略してMTGRAM121か
ら形状制御情報を1ビット単位で次々と読み出してイン
クリメント/デクリメント回路123を動作させるよう
にしてもよい。あるいは、MTGRAM121全体をシ
フトレジスタで構成することも可能である。
20の他にシフトレジスタ122を設けて出力波形の形
状制御情報を格納するMTGRAM121から形状制御
情報を8ビット単位で次々と読み出してシフトレジスタ
122でシリアルデータに変換してインクリメント/デ
クリメント回路123を動作させるようにしているが、
シフトレジスタ122を省略してMTGRAM121か
ら形状制御情報を1ビット単位で次々と読み出してイン
クリメント/デクリメント回路123を動作させるよう
にしてもよい。あるいは、MTGRAM121全体をシ
フトレジスタで構成することも可能である。
【0065】次に、前記実施例のマルチトーン発生回路
を内蔵したシングルチップ・マイクロコンピュータの応
用例について説明する。図21は、図2のシングルチッ
プ・マイクロコンピュータ100を無線機216のコン
トローラに応用した場合のシステム全体の構成例を示す
ブロック図である。アンテナ200から受信された信号
はRFアンプ205によって増幅されてIFアンプ20
6に送られ、次にフィルタ207を介してスピーカー2
01から音声信号として取り出される。マイクロフォン
202から入力された音声信号はフィルタ215、同期
回路213、PLL回路214、出力アンプ212及び
バンドパスフィルタ211を介してアンテナ200から
発信される。
を内蔵したシングルチップ・マイクロコンピュータの応
用例について説明する。図21は、図2のシングルチッ
プ・マイクロコンピュータ100を無線機216のコン
トローラに応用した場合のシステム全体の構成例を示す
ブロック図である。アンテナ200から受信された信号
はRFアンプ205によって増幅されてIFアンプ20
6に送られ、次にフィルタ207を介してスピーカー2
01から音声信号として取り出される。マイクロフォン
202から入力された音声信号はフィルタ215、同期
回路213、PLL回路214、出力アンプ212及び
バンドパスフィルタ211を介してアンテナ200から
発信される。
【0066】シングルチップ・マイクロコンピュータ1
00は、スピーカー201から出力される音声信号のボ
リューム調整や、無線機動作のオン/オフスイッチ制御
等の各種制御を指示するためのキーパッド204に接続
される。シングルチップ・マイクロコンピュータ100
内部のマルチトーン発生回路は、キーパッド204から
指示された送信先の無線機の有するIDコードに対応す
る周波数を形成してデータモデム208に送信する。
この信号は、同期回路213、出力アンプ212、バン
ドパスフィルタBPF211を介してアンテナ200か
ら出力される。この際、キーパッド204によって供給
された情報は、一度メモリ209に格納されたあと、シ
ングルチップ・マイクロコンピュータ100内部のCP
Uによって読みだされることによって所定の処理に供さ
れることになる。
00は、スピーカー201から出力される音声信号のボ
リューム調整や、無線機動作のオン/オフスイッチ制御
等の各種制御を指示するためのキーパッド204に接続
される。シングルチップ・マイクロコンピュータ100
内部のマルチトーン発生回路は、キーパッド204から
指示された送信先の無線機の有するIDコードに対応す
る周波数を形成してデータモデム208に送信する。
この信号は、同期回路213、出力アンプ212、バン
ドパスフィルタBPF211を介してアンテナ200か
ら出力される。この際、キーパッド204によって供給
された情報は、一度メモリ209に格納されたあと、シ
ングルチップ・マイクロコンピュータ100内部のCP
Uによって読みだされることによって所定の処理に供さ
れることになる。
【0067】トーンスケルチ210は、設定された周波
数以外の信号をスピーカーから出力しないようにするた
めの機能を有している。この様に、無線機に送信先の無
線機の有するIDコードに対応する周波数を形成するた
めの本発明のマルチトーン発生回路が内蔵されているた
め、多数の無線機のうち、通信したい特定の他の無線機
を呼び出して通信することが可能とされる。更に、マル
チトーン発生回路がシングルチップ・マイクロコンピュ
ータ内部に内蔵されることによって、無線機に内蔵され
る半導体集積回路装置の数を減らすことが可能とされ
る。これにより、無線機自体のサイズを小さくでき、シ
ステムのコストを低減することが可能とされる。
数以外の信号をスピーカーから出力しないようにするた
めの機能を有している。この様に、無線機に送信先の無
線機の有するIDコードに対応する周波数を形成するた
めの本発明のマルチトーン発生回路が内蔵されているた
め、多数の無線機のうち、通信したい特定の他の無線機
を呼び出して通信することが可能とされる。更に、マル
チトーン発生回路がシングルチップ・マイクロコンピュ
ータ内部に内蔵されることによって、無線機に内蔵され
る半導体集積回路装置の数を減らすことが可能とされ
る。これにより、無線機自体のサイズを小さくでき、シ
ステムのコストを低減することが可能とされる。
【0068】以上説明したように上記実施例の波形形成
回路は、出力波形の形状制御情報を格納する記憶手段
と、デジタル値を有しこのデジタル値を可変に制御する
ためのデジタル値制御手段と、デジタル/アナログ変換
するデジタル/アナログ変換回路とを備え、上記記憶手
段に格納された形状制御情報に基づいて上記デジタル値
制御手段の動作を制御して、所望の波形を出力させるよ
うに構成されている。そのため、この波形形成回路がシ
ングルチップ・マイクロコンピュータに内蔵された場
合、出力波形選択のための専用の制御端子を新たに必要
としないため、端子数を増加させずにシングルチップ・
マイクロコンピュータに波形形成回路(マルチトーン発
生回路)を内蔵させることが可能となるという効果があ
る。
回路は、出力波形の形状制御情報を格納する記憶手段
と、デジタル値を有しこのデジタル値を可変に制御する
ためのデジタル値制御手段と、デジタル/アナログ変換
するデジタル/アナログ変換回路とを備え、上記記憶手
段に格納された形状制御情報に基づいて上記デジタル値
制御手段の動作を制御して、所望の波形を出力させるよ
うに構成されている。そのため、この波形形成回路がシ
ングルチップ・マイクロコンピュータに内蔵された場
合、出力波形選択のための専用の制御端子を新たに必要
としないため、端子数を増加させずにシングルチップ・
マイクロコンピュータに波形形成回路(マルチトーン発
生回路)を内蔵させることが可能となるという効果があ
る。
【0069】また、実施例の波形形成回路は、クロック
信号を所定数だけ計数する第1の計数手段(フレームカ
ウンタ)と、この第1の計数手段(フレームカウンタ)
から出力された信号を計数する第2の計数手段(ビット
カウンタ)とを備え、上記第2の計数手段(ビットカウ
ンタ)は、上記第1の計数手段(フレームカウンタ)か
ら出力された信号によって動作されると共に、上記第2
の計数手段(ビットカウンタ)が所定数を計数する期間
毎に上記記憶手段に格納された形状制御情報を繰返し読
み出され、この形状制御情報に基づいて上記デジタル値
制御手段のデジタル値の変更動作が制御されるように構
成されている。その為、実施例の波形形成回路は、第1
の計数手段(フレームカウンタ)が計数する値を変更す
ることにより、任意の周波数の波形を出力することが可
能となる。上記実施例では出力波形を形成するための一
ステップ当りの形状制御情報がデジタル値制御手段を構
成するインクリメント/デクリメント回路の計数値維持
と計数値更新(増加または減少)を示す1ビットの情報
とされているため、形状制御情報を最小に抑える事が可
能である。その結果、記憶手段としてのメモリ(MTG
RAM)の容量を小さく出来、メモリの使用効率を高め
ることが可能である。
信号を所定数だけ計数する第1の計数手段(フレームカ
ウンタ)と、この第1の計数手段(フレームカウンタ)
から出力された信号を計数する第2の計数手段(ビット
カウンタ)とを備え、上記第2の計数手段(ビットカウ
ンタ)は、上記第1の計数手段(フレームカウンタ)か
ら出力された信号によって動作されると共に、上記第2
の計数手段(ビットカウンタ)が所定数を計数する期間
毎に上記記憶手段に格納された形状制御情報を繰返し読
み出され、この形状制御情報に基づいて上記デジタル値
制御手段のデジタル値の変更動作が制御されるように構
成されている。その為、実施例の波形形成回路は、第1
の計数手段(フレームカウンタ)が計数する値を変更す
ることにより、任意の周波数の波形を出力することが可
能となる。上記実施例では出力波形を形成するための一
ステップ当りの形状制御情報がデジタル値制御手段を構
成するインクリメント/デクリメント回路の計数値維持
と計数値更新(増加または減少)を示す1ビットの情報
とされているため、形状制御情報を最小に抑える事が可
能である。その結果、記憶手段としてのメモリ(MTG
RAM)の容量を小さく出来、メモリの使用効率を高め
ることが可能である。
【0070】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では、インクリメント/デクリメント回路12
3が最初にカウントアップするのかカウントダウンする
のかは、コントロール・レジスタ111により指定する
としたが、マルチトーン発生回路が起動されるときは必
ずカウントアップ(もしくはカウントダウン)から開始
するように回路を構成しておくことも可能である。ま
た、マルチトーン・コントロール・レジスタ111の所
定のビットへの書込みにより、上記D−A変換回路12
4が内部データバス108上の信号をそのままD−A変
換するように構成してもよい。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では、インクリメント/デクリメント回路12
3が最初にカウントアップするのかカウントダウンする
のかは、コントロール・レジスタ111により指定する
としたが、マルチトーン発生回路が起動されるときは必
ずカウントアップ(もしくはカウントダウン)から開始
するように回路を構成しておくことも可能である。ま
た、マルチトーン・コントロール・レジスタ111の所
定のビットへの書込みにより、上記D−A変換回路12
4が内部データバス108上の信号をそのままD−A変
換するように構成してもよい。
【0071】さらに、有効ビット長レジスタ119とビ
ットカウンタ120を省略してMTGRAM121に格
納された形状制御情報を毎回すべて読み出して出力波形
を形成するように構成しても良い。以上の説明では主と
して本発明者によってなされた発明をその背景となった
利用分野であるシングルチップ・マイクロコンピュータ
に内蔵されるマルチトーン発生回路に適用した場合につ
いて説明したが、この発明はそれに限定されるものでな
く、例えば無線機におけるCTCSS(サブ・オーディ
オ・トーン・スケルチ・システム)やセレコール(Se
lective−call)等の規格に準拠した通信を
制御する回路に広く利用することができる。
ットカウンタ120を省略してMTGRAM121に格
納された形状制御情報を毎回すべて読み出して出力波形
を形成するように構成しても良い。以上の説明では主と
して本発明者によってなされた発明をその背景となった
利用分野であるシングルチップ・マイクロコンピュータ
に内蔵されるマルチトーン発生回路に適用した場合につ
いて説明したが、この発明はそれに限定されるものでな
く、例えば無線機におけるCTCSS(サブ・オーディ
オ・トーン・スケルチ・システム)やセレコール(Se
lective−call)等の規格に準拠した通信を
制御する回路に広く利用することができる。
【0072】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、記憶手段への波形の形状制
御情報の記述により任意の波形を発生できるとともに、
専用の制御端子が不要であるため、トーン信号波形形成
回路をシングルチップ・マイクロコンピュータに内蔵さ
せることが容易となる。また、記憶手段に格納させる形
状制御情報等を変更することにより、任意の周波数の波
形を発生することが可能となる。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、記憶手段への波形の形状制
御情報の記述により任意の波形を発生できるとともに、
専用の制御端子が不要であるため、トーン信号波形形成
回路をシングルチップ・マイクロコンピュータに内蔵さ
せることが容易となる。また、記憶手段に格納させる形
状制御情報等を変更することにより、任意の周波数の波
形を発生することが可能となる。
【図1】本発明が適用されたシングルチップ・マイクロ
コンピュータの一例を示すブロック図である。
コンピュータの一例を示すブロック図である。
【図2】本発明が適用されたマルチトーン発生回路の一
実施例の構成を示すブロック図である。
実施例の構成を示すブロック図である。
【図3】本発明の一実施例におけるマルチトーン発生回
路の動作手順を示すフローチャートである。
路の動作手順を示すフローチャートである。
【図4】本発明の一実施例におけるマルチトーン発生回
路の出力波形の一例を示す波形図である。
路の出力波形の一例を示す波形図である。
【図5】図4の出力波形の一部を拡大して示す波形図で
ある。
ある。
【図6】本発明の一実施例における出力波形の一例(正
弦波)を示す波形図である。
弦波)を示す波形図である。
【図7】本発明の一実施例における出力波形の一例(三
角波)を示す波形図である。
角波)を示す波形図である。
【図8】本発明の一実施例における出力波形の一例(台
形波)を示す波形図である。
形波)を示す波形図である。
【図9】本発明の他の実施例における出力波形制御例お
よびMSKモデム規格に従って送信される信号のフレー
ム構成例を示す説明図である。
よびMSKモデム規格に従って送信される信号のフレー
ム構成例を示す説明図である。
【図10】本発明のさらに他の実施例における形状制御
情報のビット構成例を示す説明図である。
情報のビット構成例を示す説明図である。
【図11】図10の実施例における出力波形の一例(音
声波形)を示す波形図である。
声波形)を示す波形図である。
【図12】マルチトーンコントロールレジスタの一例構
成例を示す図である。
成例を示す図である。
【図13】フレームレジスタの一例構成例を示す図であ
る。
る。
【図14】微調整レジスタの一例構成例を示す図であ
る。
る。
【図15】初期レベルレジスタの一例構成例を示す図で
ある。
ある。
【図16】有効ビット長レジスタの一例構成例を示す図
である。
である。
【図17】D/A変換回路の具体例を示す回路図であ
る。
る。
【図18】MTGRAM121をデュアルポート化する
場合のメモリセルの一例を示す論理構成図である。
場合のメモリセルの一例を示す論理構成図である。
【図19】インクリメント/デクリメント回路の構成例
を示すブロック図である。
を示すブロック図である。
【図20】加算/減算回路の構成例を示すブロック図で
ある。
ある。
【図21】実施例のマルチトーン発生回路を内蔵したシ
ングルチップ・マイクロコンピュータを無線機のコント
ローラに応用した場合のシステム全体の構成例を示すブ
ロック図である。
ングルチップ・マイクロコンピュータを無線機のコント
ローラに応用した場合のシステム全体の構成例を示すブ
ロック図である。
【図22】フレームレジスタとフレームカウンタの詳細
ブロック図である。
ブロック図である。
【図23】有効ビット長レジスタ、ビットカウンタおよ
び比較回路の詳細ブロック図である。
び比較回路の詳細ブロック図である。
101 CPU
104 ROM
105 RAM
106 周辺回路
108 内部バス
109 入出力ポート
110 マルチトーン発生回路
111 マルチトーン・コントロール・レジスタ
112 フレームレジスタ
113,115 プリスケーラ
114 フレームカウンタ
116 微調整カウンタ
117 微調整レジスタ
118 初期レベルレジスタ
119 有効ビット長レジスタ
120 ビットカウンタ
121 MTGRAM
122 シフトレジスタ
123 インクリメント/デクリメント回路
124 デジタル/アナログ(D/A)変換回路
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 東條 敏幸
東京都小平市上水本町5丁目20番1号
株式会社日立製作所 半導体事業部内
(72)発明者 大久保 剛
東京都小平市上水本町5丁目20番1号
株式会社日立製作所 半導体事業部内
(72)発明者 松浦 浩幸
茨城県日立市幸町3丁目1番1号 株式
会社日立製作所 日立工場内
(72)発明者 屋鋪 直樹
東京都小平市上水本町5丁目20番1号
株式会社日立製作所 半導体事業部内
(72)発明者 芝崎 信雄
東京都小平市上水本町5丁目20番1号
株式会社日立製作所 半導体事業部内
(56)参考文献 特開 平3−57308(JP,A)
特開 平4−149788(JP,A)
特開 平3−136178(JP,A)
特開 昭58−161503(JP,A)
特開 昭63−13506(JP,A)
特開 昭62−53051(JP,A)
実開 昭63−92428(JP,U)
実開 昭63−85210(JP,U)
(58)調査した分野(Int.Cl.7,DB名)
H03K 4/00
H03B 28/00
Claims (18)
- 【請求項1】 外部端子と、 中央処理装置と、 波形成形回路とを含むシングルチップマイクロコンピュ
ータであって、 上記波形成形回路は、アドレス発生回路と、上記外部端
子へ出力されるべき出力波形の波形情報を表す複数ビッ
トのデータを格納し、上記アドレス発生回路からのアク
セスに応答して、所定データを出力し、且つ、所望の出
力波形を得るために上記波形情報が上記中央処理装置に
よって変更可能にされるメモリと、第1クロック信号を
受けて該第1クロック信号を所定数まで計数する毎に第
1パルス信号を発生する第1カウンターと、第2クロッ
ク信号を受けて上記第2クロック信号を所定数まで計数
する毎に信号を発生する第2カウンターと、上記第1お
よび第2カウンターの動作を制御するカウンター制御回
路と、上記メモリから出力されたデータに基づいて、上
記外部端子へ出力されるべきアナログ電圧信号を発生す
る変換回路とを含み、 上記アドレス発生回路は、上記第1パルスを所定回数受
けた場合に上記メモリにアクセスし、 上記カウンター制御回路は、上記アナログ電圧信号が所
定のレベルになった場合に、上記第1カウンターの計数
動作を停止し、上記第2カウンターの計数動作に従って
上記アナログ電圧信号の所定のレベルを保持し、上記第
2カウンターが所定数まで計数した後に、再度、上記第
1カウンターの計数動作を開始する ことを特徴とするシ
ングルチップマイクロコンピュータ。 - 【請求項2】 請求項1記載のシングルチップマイクロ
コンピュータにおいて、 上記メモリは、上記アドレス発生回路から供給されるア
ドレス信号をデコードする第1デコード回路と、上記中
央処理装置から供給されるアドレス信号をデコードする
第2デコード回路と、を含むことを特徴とするシングル
チップマイクロコンピュータ。 - 【請求項3】 請求項2記載のシングルチップマイクロ
コンピュータにおいて、 さらに、 上記中央処理装置と上記第2デコード回路とに結合され
たアドレスバスと、上記中央処理装置と上記メモリとに
結合されたデータバスと、を含むことを特徴とするシン
グルチップマイクロコンピュータ。 - 【請求項4】 請求項3記載のシングルチップマイクロ
コンピュータにおいて、 上記メモリ内の各メモリセルは、上記第1デコード回路
からの第1選択信号及び上記第2デコード回路からの第
2選択信号を受けるようにされると共に、上記データバ
スに結合されたデータ入力端子と、上記変換回路の入力
に結合されたデータ出力端子とを有することを特徴とす
るシングルチップマイクロコンピュータ。 - 【請求項5】 請求項4記載のシングルチップマイクロ
コンピュータにおいて、さらに、上記メモリの有効デー
タ範囲を指定し、かつ、出力波形の1周期を指定するた
めの値が設定されるレジスタを、含み、 上記アドレス発生回路は、上記レジスタによって指定さ
れる1周期のうちの半周期毎に、割り込み信号を上記中
央処理装置へ発生する手段を含み、 上記中央処理装置は、上記割り込み信号の受領に応答し
て、上記メモリの有効データ範囲内の上記アドレス発生
回路によってアクセスされていない半分の領域に格納さ
れる出力波形の波形情報を表す複数ビットのデータのデ
ータを書き換えることを特徴とするシングルチップマイ
クロコンピュータ。 - 【請求項6】 請求項5記載のシングルチップマイクロ
コンピュータにおいて、さらに、上記アドレスバスと上
記データバスとに結合され、上記メモリに格納されるべ
き出力波形の波形情報を表す複数ビットのデータを記憶
する第2メモリを含み、 上記中央処理装置は、上記割り込み信号に応答して、上
記第2メモリに記憶された出力波形の波形情報を表す複
数ビットのデータの内の所望ビット数のデータを上記メ
モリへ書き込むことを特徴とするシングルチップマイク
ロコンピュータ。 - 【請求項7】 請求項5記載のシングルチップマイクロ
コンピュータにおいて、 上記レジスタは、上記アドレスバス及び上記データバス
に結合され、 上記中央処理装置は、上記アドレスバス及び上記データ
バスを用いて、上記レジスタへ上記値を設定することを
特徴とするシングルチップマイクロコンピュータ。 - 【請求項8】 請求項6記載のシングルチップマイクロ
コンピュータにおいて、 上記メモリは、ランダムアクセスメモリであり、 上記第2メモリは、リードオンリメモリであることを特
徴とするシングルチップマイクロコンピュータ。 - 【請求項9】 請求項1記載のシングルチップマイクロ
コンピュータにおいて、 上記 変換回路は、さらに、上記パルス信号の受領に応答
して、上記メモリからの所定ビット数のデータを1ビッ
トずつ出力するシフトレジスタと、 上記シフトレジスタの出力を受け、上記シフトレジスタ
の出力に基づいて変更される所定ビットのディジタル値
を出力するディジタル制御回路と、 上記ディジタル値を受け、上記外部端子へ上記ディジタ
ル値を表わす上記アナログ電圧信号を出力するディジタ
ル−アナログ変換回路と、を含み、 上記カウンター制御回路は、上記ディジタル値を受ける
ように結合され、上記ディジタル値が所定値か否かを検
査することにより上記アナログ電圧信号のレベルが所定
値か否か判定することを特徴とするシングルチップマイ
クロコンピュータ。 - 【請求項10】 請求項9記載のシングルチップマイク
ロコンピュータにおいて、 上記波形成形回路は、さらに、上記第1カウンターによ
って計数される上記第1クロック信号の上記所定数を表
わす第1値を格納する第1レジスターと、上記第2カウ
ンターによって計数される上記第2クロック信号の上記
所定数を表わす第2値を格納する第2レジスターと、を
含むことを特徴とするシングルチップマイクロコンピュ
ータ。 - 【請求項11】 請求項10記載のシングルチップマイ
クロコンピュータにおいて、 上記波形成形回路内の上記第1乃至第2レジスターは、
上記アドレスバスとデータバスとにそれぞれ結合され、
上記中央処理装置によって、上記第1値乃至第2値がそ
れぞれ書き込まれることを特徴とするシングルチップマ
イクロコンピュータ。 - 【請求項12】 請求項11記載のシングルチップマイ
クロコンピュータにおいて、 上記波形成形回路は、さらに、基準クロック信号を受
け、上記基準クロック信号を所定分周比で分周して上記
第1クロック信号を形成し、上記第1カウンターへ上記
第1クロック信号を供給する第1プリスケーラと、上記
基準クロック信号を受け、上記基準クロック信号を所定
分周比で分周して上記第2クロック信号を形成し、上記
第2カウンターへ上記第2クロック信号を供給する第2
プリスケーラと、上記第1乃至第2プリスケーラに結合
され、上記第1プリスケーラの所定分周比を表わす第1
制御データ、および、上記第2プリスケーラの所定分周
比を表わす第2制御データを出力する制御回路と、を含
むことを特徴とするシングルチップマイクロコンピュー
タ。 - 【請求項13】 請求項12記載のシングルチップマイ
クロコンピュータにおいて、 さらに、上記メモリの有効データ範囲を指定し、かつ、
出力波形の1周期を指定するための値が設定されるレジ
スタを、含み、 上記アドレス発生回路は、上記レジスタによって指定さ
れる1周期のうちの半周期毎に、割り込み信号を上記中
央処理装置へ発生する手段を含み、 上記中央処理装置は、上記割り込み信号の受領に応答し
て、上記メモリの有効データ範囲内の上記アドレス発生
回路によってアクセスされていない半分の領域に格納さ
れる出力波形の波形情報を表す複数ビットのデータのデ
ータを書き換えることを特徴とするシングルチップマイ
クロコンピュータ。 - 【請求項14】 請求項13記載のシングルチップマイ
クロコンピュータにおいて、 さらに、上記アドレスバスと上記データバスとに結合さ
れ、上記メモリに格納されるべき出力波形の波形情報を
表す複数ビットのデータを記憶する第2メモリを含み、 上記中央処理装置は、上記割り込み信号に応答して、上
記第2メモリに記憶された出力波形の波形情報を表す複
数ビットのデータの内の所望ビット数のデータを上記メ
モリへ書き込むことを特徴とするシングルチップマイク
ロコンピュータ。 - 【請求項15】 請求項13記載のシングルチップマイ
クロコンピュータにおいて、 上記レジスタは、上記アドレスバス及び上記データバス
に結合され、 上記中央処理装置は、上記アドレスバス及び上記データ
バスを用いて、上記レジスタへ上記値を設定することを
特徴とするシングルチップマイクロコンピュータ。 - 【請求項16】 請求項14記載のシングルチップマイ
クロコンピュータにおいて、 上記メモリは、ランダムアクセスメモリであり、 上記第2メモリは、リードオンリメモリであることを特
徴とするシングルチップマイクロコンピュータ。 - 【請求項17】 請求項9記載のシングルチップマイク
ロコンピュータにおいて、 上記ディジタル制御回路は、 上記アナログ−ディジタル変換回路へ供給されるべき上
記ディジタル値を保持するラッチ回路と、 上記ラッチ回路からのディジタル値を受け、上記シフト
レジスタの第1レベルの出力信号に応答して、インクリ
メントされたディジタル値をその出力へ供給するインク
リメント回路と、 上記ラッチ回路からのディジタル値を受け、上記シフト
レジスタの第1レベルの出力信号に応答して、デクリメ
ントされたディジタル値をその出力へ供給するデクリメ
ント回路と、 上記インクリメント回路およびデクリメント回路の出力
に結合され、カウンタ制御回路の検査結果に応答し、上
記ラッチ回路に格納されたディジタル値を更新するため
に、上記インクリメントされたディジタル値と上記デク
リメントされたディジタル値といずれか一方を上記ラッ
チ回路へ選択的に供給するマルチプレクサとを含み、 上記インクリメント回路および上記デクリメント回路が
上記シフトレジスタの第2レベルの出力信号を受けたと
き、上記ラッチ回路に格納されたディジタル値はそのま
ま維持されることを特徴とするシングルチップマイクロ
コンピュータ。 - 【請求項18】 アドレス発生回路と、外部端子へ出力
されるべき出力波形の波形情報を表す複数ビットのデー
タを格納し、上記アドレス発生回路からのアクセスに応
答して、所定データを出力し、且つ、所望の出力波形を
得るために上記波形情報が中央処理装置によって変更可
能にされるメモリと、第1クロック信号を受けて該第1
クロック信号を所定数まで計数する毎に第1パルス信号
を発生する第1カウンターと、第2クロック信号を受け
て上記第2クロック信号を所定数まで計数する毎に信号
を発生する第2カウンターと、上記第1および第2カウ
ンターの動作を制御するカウンター制御回路と、上記メ
モリから出力されたデータに基づいて、上記外部端子へ
出力されるべきアナログ電圧信号を発生する変換回路と
を含み、 上記アドレス発生回路は、上記第1パルスを所定回数受
けた場合に上記メモリにアクセスし、 上記カウンター制御回路は、上記アナログ電圧信号が所
定のレベルになった場合に、上記第1カウンターの計数
動作を停止し、上記第2カウンターの計数動作に従って
上記アナログ電圧信号の所定のレベルを保持し、上記第
2カウンターが所定数まで計数した後に、再度、上記第
1カウンターの計数動作を開始する ことを特徴とする波
形整形回路。
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14070093A JP3486718B2 (ja) | 1992-06-30 | 1993-06-11 | シングルチップマイクロコンピュータ |
US08/080,803 US5418734A (en) | 1992-06-30 | 1993-06-21 | Finely adjustable signal wave forming circuit including complementary clock signal counters |
TW082104977A TW361012B (en) | 1992-06-30 | 1993-06-22 | Waveform forming circuit |
KR1019930011355A KR940006347A (ko) | 1992-06-30 | 1993-06-22 | 파형형성회로 |
EP93110052A EP0576994B1 (en) | 1992-06-30 | 1993-06-23 | A signal wave forming circuit |
DE69330730T DE69330730T2 (de) | 1992-06-30 | 1993-06-23 | Wellenformerzeugungsschaltung |
US08/367,596 US5524087A (en) | 1992-06-30 | 1995-01-03 | Method of forming a signal wave from first and second waveform data |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17255192 | 1992-06-30 | ||
JP4-172551 | 1992-06-30 | ||
JP14070093A JP3486718B2 (ja) | 1992-06-30 | 1993-06-11 | シングルチップマイクロコンピュータ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06125249A JPH06125249A (ja) | 1994-05-06 |
JP3486718B2 true JP3486718B2 (ja) | 2004-01-13 |
Family
ID=26473140
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14070093A Expired - Fee Related JP3486718B2 (ja) | 1992-06-30 | 1993-06-11 | シングルチップマイクロコンピュータ |
Country Status (6)
Country | Link |
---|---|
US (2) | US5418734A (ja) |
EP (1) | EP0576994B1 (ja) |
JP (1) | JP3486718B2 (ja) |
KR (1) | KR940006347A (ja) |
DE (1) | DE69330730T2 (ja) |
TW (1) | TW361012B (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US6677513B1 (en) | 1998-05-29 | 2004-01-13 | International Business Machines Corporation | System and method for generating and attenuating digital tones |
FR2836612B1 (fr) * | 2002-02-22 | 2004-10-15 | Thales Sa | Procede de transmission de donnees numeriques au moyen d'un modulateur de frequence et modulateur correspondant |
US7354410B2 (en) | 2004-02-23 | 2008-04-08 | Tyco Healthcare Group Lp | Compression treatment system |
US20050289287A1 (en) * | 2004-06-11 | 2005-12-29 | Seung-Man Shin | Method and apparatus for interfacing between test system and embedded memory on test mode setting operation |
US9872812B2 (en) | 2012-09-28 | 2018-01-23 | Kpr U.S., Llc | Residual pressure control in a compression device |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2738352A1 (de) * | 1977-08-23 | 1979-03-01 | Siemens Ag | Funktionsgenerator mit speichermatrix |
US4342245A (en) * | 1979-10-26 | 1982-08-03 | Norlin Industries, Inc. | Complex waveform generator for musical instrument |
JPS5769904A (en) * | 1980-10-21 | 1982-04-30 | Fujitsu Ltd | Tone signal generating circuit |
JPS61108218A (ja) * | 1984-10-31 | 1986-05-26 | Sony Corp | 信号発生装置 |
EP0259514A1 (de) * | 1986-09-11 | 1988-03-16 | Deutsche ITT Industries GmbH | Digitalschaltung zur gleichzeitigen Erzeugung von digitalen Sinus- und Cosinusfunktionswerten |
JPH0770113B2 (ja) * | 1987-03-25 | 1995-07-31 | 松下電器産業株式会社 | パイロット信号発生回路 |
JPH01218208A (ja) * | 1988-02-26 | 1989-08-31 | Hitachi Ltd | 階段波発生回路 |
JPH01238264A (ja) * | 1988-03-18 | 1989-09-22 | Fujitsu Ltd | トーン発生装置 |
MX170464B (es) * | 1988-08-19 | 1993-08-23 | Shinetsu Chemical Co | Metodo paa prevenir la formacion de escamas |
JPH0365059A (ja) * | 1989-07-31 | 1991-03-20 | Oki Electric Ind Co Ltd | 直流電力・交流電力変換装置 |
JP2605916B2 (ja) * | 1990-03-19 | 1997-04-30 | ヤマハ株式会社 | 波形信号発生装置 |
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