WO2004092751A1 - オートレンジ設定機能つきパルス幅測定装置 - Google Patents

オートレンジ設定機能つきパルス幅測定装置 Download PDF

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Satoshi Matsui
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    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
    • G01R31/31937—Timing aspects, e.g. measuring propagation delay

Definitions

  • the present invention provides: The present invention relates to a pulse width measuring device that measures (pulses) a pulse width or a pulse period of a signal under measurement, such as a pulse width counter and an input capture.
  • a pulse width measuring device that measures (pulses) a pulse width or a pulse period of a signal under measurement, such as a pulse width counter and an input capture.
  • the conventional pulse width measuring device performs a counting operation in a preset measurement range, so that if the signal under test has a pulse width suitable for the set measurement range, the pulse width can be measured normally. However, if a signal under measurement having a pulse width exceeding the set measurement range is input, the counter overflows and the pulse width cannot be measured accurately.
  • Japanese Patent Application Laid-Open No. 7-27804 discloses a method using a method of always setting the counter frequency to the optimum value for the pulse width of the signal under measurement.
  • FIG. 4 shows the configuration of the pulse width measuring device disclosed in the above-mentioned Japanese Patent Application Laid-Open No. 7-27804.
  • the pulse width measuring device includes a data register 3, an edge detection circuit 6, a control circuit 7, a counter circuit 11, a selector circuit 15, and a frequency divider 17. including.
  • the edge detection circuit 6 detects the rise and fall of the signal under test IN and outputs the detection signals EG 1 and EG 2 to the control circuit 7.
  • the control circuit 7 counts the count enable signal ENABLE, which is a count start / end signal for instructing start and end of the count operation, based on the detection signals EG1 and EG2 from the edge detection circuit 6. Output to circuit 11.
  • the counter circuit 11 is configured so that the count enable signal ENABLE output from the control circuit 7 is at the H level (count operation starts). From this point on, the count clock signal CLK is counted from the time it changes to the L level (the end of the count operation), and the count value is output to the data register 3.
  • the data register 3 stores and holds the count value of the counter circuit 11. Also, when each bit value of the counter circuit 11 transitions from FFH to 00H with the count operation (when the count value overflows), the counter circuit 11 shifts the count value by one bit in the lower direction, Outputs control signal CO to selector circuit 15.
  • the pulse width of the signal under test IN is calculated and obtained based on the count value stored in the data register 3 and the cycle of the count clock signal CLK.
  • the frequency divider 17 divides the master clock signal MCLK to generate and output clock signals CLKO-CLKn of a plurality of frequencies. Based on the input of the control signal CO from the counter circuit 11, the selector circuit 15 sequentially selects, from the clock signal CLKO—CLKn generated by the frequency divider 17, the high-level clock signal and the low-level I, A clock signal having a frequency is selected, and the selected signal is output to the counter circuit 11 as a power clock signal CLK.
  • FIG. 5 shows the relationship between the length of the ⁇ 7 lesbian width measuring device shown in FIG. 4 and FIG. 4.
  • the control signal CO output from the counter circuit 11 in FIG. 4 is input to the 2-bit counter 19 in the selector circuit in FIG.
  • the counter 19 counts the control signal CO and outputs the count value to the decoder 20.
  • the counter 19 receives the count enable signal ENABLE output from the control circuit 7 in FIG. 4 as a reset signal. When this signal ENABLE becomes L level (count operation ends), the count value of counter 19 is reset.
  • the decoder 20 outputs to the selector 13 a 4-bit clock selection signal in which only one bit becomes H level based on the 2-bit output signal of the counter 19 I do.
  • This clock selection signal is sent to one input of the selector 13.
  • Four clock signals CLKO-CLKii output from the frequency divider 17 are input to the other input of the selector 13.
  • the selector 13 selects one clock signal from these clock signals CLKO-CLKn based on the clock selection signal, and outputs the selected clock signal as the count clock signal CLK.
  • the count clock signal CLK is selected and output from the clock signals CLKO-CLKn based on the clock selection signal of the decoder 20.
  • the decoder 20 is set so as to sequentially select a low-frequency peak signal CLKn from a high-frequency peak signal CLKn based on the count-up of the counter 19.
  • the pulse width measuring apparatus of FIG. 4 in order to calculate the pulse width of the signal under test IN based on the force value stored in the data register 3 and the cycle of the count clock signal CLK, the count is required. It is necessary to hold the cycle information of the clock signal CLK. For this reason, in the selector circuit of FIG. 4, the output signal of the counter 19 cannot be stored in an internal register (not shown) as the cycle information of the count clock signal CLK.
  • the counter circuit 11 halves the count value (shifts one bit in the lower direction) and outputs the count clock signal.
  • the counting operation is continued by doubling the period of the clock signal (selecting a clock signal having a frequency one level lower than the frequency of the previous input clock signal).
  • bit width of this internal register directly affects the circuit scale of the pulse width measurement device shown in FIG. As the number of bits of the internal register increases, the circuit scale of the pulse width measuring device increases, and the cost also increases. Disclosure of the invention
  • the present invention has been made in view of the above-described problems, and it is possible to automatically select a peak frequency suitable for a pulse width of a signal under measurement, thereby greatly increasing a circuit scale. It is another object of the present invention to provide a pulse width measuring device capable of preventing overflow of a counter circuit.
  • a pulse width measuring apparatus includes an edge detection circuit that detects a rising or falling edge of a signal under measurement and outputs a detection signal, and starts counting based on the detection signal.
  • a control unit that outputs a Z end signal; a counter circuit that counts a count clock signal based on the count start / end signal; a count value storage unit that stores a force count value of the power counter circuit;
  • a selector circuit that selects one of a plurality of clock signals having different frequencies based on the signal and outputs the selected clock signal as the count clock signal, based on the power pin H and the ria power clock signal.
  • a pulse width measuring apparatus for calculating a pulse width of a signal under measurement, wherein the power counter circuit comprises a plurality of bits each comprising an exponent part and a mantissa part.
  • the control unit has a command index indicating a number of bits of the exponent part of the counting circuit, and the index exponent storage unit-irr ⁇ fB ⁇ u ⁇ "
  • a decoder that generates a count value setting signal for rewriting the count value of the power counting circuit based on the index designation value stored in the storage unit, and outputs the count value setting signal to the counter circuit. It is characterized by.
  • the pulse width measuring apparatus of the present invention by dividing the bit width of the counter circuit into an exponent part and a mantissa part, the measurement should be performed in a wide clock range using the counter circuit having a limited number of bits.
  • the optimum cut-off frequency for the pulse width can be automatically selected. Further, it is possible to continue the counting operation while preventing the counter circuit from overflowing without increasing the circuit scale.
  • FIG. 1 is a block diagram showing a basic configuration of a pulse width measuring device according to the present invention.
  • FIG. 2 is a block diagram showing a pulse width measuring apparatus according to one embodiment of the present invention.
  • FIG. 3 is a block diagram showing a selector circuit in the pulse width measuring device of FIG.
  • FIG. 4 is a block diagram showing a configuration of a conventional pulse width measuring device.
  • FIG. 5 is a block diagram showing a selector circuit in the configuration of FIG.
  • FIG. 6 is a diagram for explaining the operation of the counter circuit in the pulse width measuring device of the present invention.
  • FIG. 7 is a waveform diagram for explaining the operation of the pulse width measuring device of the present invention.
  • FIG. 1 shows a basic configuration of a pulse width measuring apparatus according to the present invention.
  • FIG. 1 the same components as those of the pulse width measuring apparatus in FIG. 4 are denoted by the same reference numerals, and description thereof will be omitted.
  • the pulse width measurement device shown in Fig. 1 has a data register 3, an edge detection circuit 6, a control circuit 3 -Q-and-,- ⁇ u ⁇ "@ path 3 -1— ⁇ ⁇ ? -And the frequency divider '1 ttr ⁇ tp ⁇
  • the frequency divider 17 receives the master clock signal MCLK
  • the frequency divider 17 receives the master clock signal.
  • Divide or multiply MC LK to generate and output peak signals C LK 0 -CLK n of a plurality of frequencies, regardless of the number of peak signals.
  • the selector circuit 15 sequentially outputs a high-frequency cut-out signal from among the cut-out signals CLK 0—CLK n generated by the frequency divider 17 based on the clock selection signal from the control circuit 30.
  • a low-frequency peak signal is selected from the signals, and the selected signal is output to the counter circuit 31 as a force clock signal CLK.
  • the counter circuit 31 operates as a selector circuit from the time when the count enable signal ENABLE output from the control circuit 30 becomes H level (count operation starts) to the time when it transits to L level (count operation ends). 15 Counts the count clock signal CLK output by 5 and outputs the count value to the data register 3.
  • the data register 3 stores and holds the count value of the counter circuit 31. Further, when each bit value of the counter circuit 31 changes from FFH to 0 OH (when the count value overflows) with the count operation, the counter circuit 31 sends the control signal CO to the selector circuit 15 and the control circuit 30. Output.
  • the edge detection circuit 6 detects the rise and fall of the signal under test IN and outputs the detection signal EG1 and the detection signal EG2 to the control circuit 30.
  • the control circuit 30 generates a count enable signal ENABLE, which is a count start / end signal for instructing start and end of the count operation, based on the detection signals EG 1 and EG 2 from the edge detection circuit 6 to generate a counter. Output to circuit 31. Further, the control circuit 30 generates an exponent / mantissa switching signal for separating the exponent part and the mantissa part of the bit width of the counter circuit 31 and outputs the signal to the data register 3. Further, the control circuit 30 generates a count value setting signal for writing the count value to the counter circuit 31 and outputs the signal to the power counter circuit 31.
  • a count enable signal ENABLE is a count start / end signal for instructing start and end of the count operation, based on the detection signals EG 1 and EG 2 from the edge detection circuit 6 to generate a counter. Output to circuit 31. Further, the control circuit 30 generates an exponent / mantissa switching signal for separating the exponent part and the mantissa part of the bit
  • the pulse width of the signal under test IN is calculated and obtained based on the count value stored in the data register 3 and the exponent / mantissa switching signal output from the control circuit 30. .
  • FIG. 3 shows the selector circuit 15 in the pulse width measuring device of FIG.
  • the selector circuit includes only the selector 36. It is not necessary to include the counter 19 and the decoder 20 as in the configuration of FIG.
  • one of the inputs of the selector 36 receives a plurality of clock signals CLKO-CLKn output from the frequency divider 17.
  • a clock selection signal output from the control circuit 30 is input to the other input of the selector 36.
  • the clock selection signal includes a plurality of bits in which only one bit is at H level. The number of bits of the clock selection signal corresponds to the number of clock signals CLKO-CLKn from frequency divider 17.
  • the selector 36 selects one clock signal from the plurality of close signals CL KO—CLKn based on the above-described close select signal, and outputs the selected clock signal as the count clock signal CLK. I do.
  • the noise width measuring apparatus of the present invention by changing the number of bits of the exponent part of the counter circuit, it is possible to prevent the counter circuit from overflowing and to increase the pulse of the signal under test IN to a large count value.
  • the width can be counted.
  • the counting operation of the counter circuit 31 is as follows (the upper bit of the counter is the exponent and the lower bit is the mantissa).
  • the exponent of the 8-bit counter is specified as 5 bits, and the counting operation of the counter circuit 31 is continued as follows (see Figs. 6 and 7). ).
  • FIG. 2 shows a pulse width measuring apparatus according to one embodiment of the present invention.
  • the pulse width measuring device shown in Fig. 2 has a data register 3, a counter circuit 31, and a CP.
  • the control circuit 30 includes an exponent / quote selection circuit 32, an exponent register 33, a decoder circuit 34, and a count enable signal generation circuit 35.
  • the general-purpose device includes a circuit t of the structure of Jin 1, a collector circuit 15, and a frequency divider 17. These circuits are omitted in FIG. 2 for the sake of simplicity.
  • the designated exponent value stored in the exponent register 33 indicates the number of bits of the exponent part of the counter circuit 31.
  • the exponent register 33 has three bits, but the number of bits of the exponent register 33 decreases according to the number of bits of the counter circuit 31. In the case of an 8-bit counter, the exponent register 33 requires 3 bits.
  • exponent register 33 writing from the CPU 10 and writing from the exponent / clock selection circuit 32 are possible.
  • the exponent specification value written to the exponent register 33 specifies the number of bits of the exponent part of the counter circuit 31.
  • the counter circuit 31 is an 8-bit counter in the embodiment of FIG. As described above, during normal operation, the signal under test is measured without considering the separation between the exponent part and the mantissa part. It is possible to count the pulse width of signal IN.
  • the count circuit 31 When the count value of the count circuit 31 changes from FFH to 0 OH, the count circuit 31 outputs a control signal CO to the CPU 10 and the control circuit 30.
  • the exponent / click selection circuit 32 generates a clock selection signal based on the control signal CO from the count circuit 31, and outputs the clock selection signal to the selector circuit 15. Further, the CPU 10 adjusts the exponent part and the mantissa part of the counter circuit 31 based on the control signal CO from the count circuit 31, and outputs the exponent control signal to the exponent / cue selection circuit 32.
  • the exponent cook selection circuit 32 generates an exponent selection signal based on the exponent control signal from the CPU 10 and writes it to the exponent register 33 as an exponent designation value for selecting an exponent part.
  • an exponential external input signal is supplied from the outside to the exponent / port selection circuit 32, and the exponential Z port selection circuit 32 generates an exponent selection signal based on the exponent external input signal. It is also possible to set to write to the exponent register 33.
  • the decoder circuit 34 generates an exponent / mantissa switching signal and a count value setting signal based on the exponent designation value stored in the exponent register 33, and outputs the generated exponent / mantissa switching signal to the data register 3.
  • the generated count value setting signal is output to the input / output circuit.
  • the count enable signal generation circuit 35 generates a count enable signal ENABLE for instructing start and end of the count operation of the counter circuit 31 based on the detection signal ⁇ Gl from the edge detection circuit 6 and the detection signal EG2. Is generated and output to the counter circuit 31.
  • the counter circuit 31 starts counting down from the time when the count enable signal ENABLE output from the count enable signal generation circuit 35 of the control circuit 30 becomes H level (starts counting operation). Until the transition to (end of operation), count clock signal CLK output from selector circuit 15 is counted, and the count value is output to data register 3. The data register 3 stores and holds the count value of the counter circuit 31.
  • FIG. 6 is a diagram for explaining the operation of the counter circuit in the pulse width measuring device of the present invention.
  • FIG. 7 shows the structure of the present invention. Waves to explain the operation of the looseness measuring device FIG.
  • FIG. 6 shows the operation of the counter circuit 31 when the count value overflows when the counter circuit 31 is specified with the exponent part 4 bits and the mantissa part 4 bits.
  • the exponent specified value of the exponent register 33 (shown by (d) in FIG. 7) is 4, and the count value (fig.
  • the value of the exponent part of the counter circuit 31 (indicated by (f) in FIG. 7) is 15 (indicated by (e) in FIG. 7).
  • the exponent / clock selection circuit 32 When the count value overflows, the exponent / clock selection circuit 32 writes the exponent selection signal to the exponent register 33 based on the exponent control signal from the CPU 10. At this time, the designated exponent value of the exponent register 33 (indicated by (d) in FIG. 7) changes from 4 to 5.
  • the decoder circuit 34 generates a power value setting signal based on the exponent specified value of the exponent register 33 and outputs the signal to the counter circuit 31. At this time, the exponent part is increased by one bit, but the mantissa part is reduced by one bit, so the count value of the mantissa part (shown by (e) in Fig.
  • the decoder 34 outputs the exponent / mantissa switching signal 3 ⁇ 4 ⁇ " ⁇ straight grain constant signal to the raw circuit -3- ⁇ data circuit 31 in this case.
  • the exponent Z clock selection circuit 32 generates a clock selection signal based on the control signal CO from the counter circuit 31, and outputs the clock selection signal to the selector circuit 15.
  • the selector circuit 15 shown in the last clock signal CLK low-les two stages frequency from (2 15 clocks indicated by the FIG. 7 (a)), the clock signal (shown in FIG. 7 (c) 2 17 clocks) and outputs it to the counter circuit 31 as the count clock signal CLK.
  • the operation of separating the exponent part and the mantissa part of the counter circuit 31 is performed as described above, and the counting operation is continued.
  • control circuit 30 and the counter circuit 31 in the pulse width measuring device of the present invention will be described with time.
  • the counter circuit 31 starts counting by resetting or setting a count value.
  • the force value of the mantissa 0 h
  • the exponent specification value 1
  • the clock selection signal CLK0 (clock signal of the minimum cycle).
  • the pulse width measuring device calculates the product of the count value of the counter circuit 31 and the period of the clock signal CLKO to obtain the pulse of the signal under test IN. Capture as width (capture value).
  • the count operation proceeds, and the count value becomes 1 for all 8 bits including the exponent part and the mantissa part.
  • the power up is performed at the next rising edge of the click signal CLK0.
  • the control signal C O is output, and the CPU 10 or the control circuit 30 recalculates the exponent designation value and the count value of the exponent register 33.
  • the power up is performed at the next rising edge of the click signal CLK1.
  • the mantissa force component value E 2 h
  • the exponent specification value 2
  • the clock selection signal CLK1 (the clock signal having the second smallest cycle).
  • the count operation proceeds, and the count value becomes 1 for all 8 bits including the exponent part and the mantissa part.
  • the count-up is performed at the next rising edge of the click signal CLK1.
  • the control signal C O is output, and the CPU 10 or the control circuit 30 recalculates the index designation value and the force value of the index register 33.
  • control circuit 30 and the power counter circuit 31 of the pulse width measuring circuit of the present invention repeat the same counting operation as the above power counting operation.
  • the pulse width measuring apparatus of the present invention by dividing the bit width of the counter circuit into an exponent part and a mantissa part, a wide width can be obtained by using a counter circuit having a limited number of bits.
  • the optimum clock frequency for the pulse width to be measured within the clock range can be automatically selected.

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Abstract

カウント値とカウントクロック信号に基づいて被測定信号のパルス幅を演算して求めるパルス幅測定装置であって、カウンタ回路が指数部と仮数部からなる複数のビットを有し、制御部が、カウント回路の指数部のビット数を表す指数指定値を格納する指数格納部と、カウント回路でカウント値がオーバーフローしたときに指数格納部に格納される指数指定値に基づいて、カウント回路のカウント値を書き換えるためのカウント値設定信号を生成し、カウンタ回路へ出力するデコーダ部とを備える。

Description

ォートレンジ設定機能つきパルス幅測定装置 技術分野
本発明は、 ノ、。ルス幅カウンタ、 インプットキヤプチヤなどの、 被測定信号のパ ルス幅又はパルス周期を測定 （カクント） するパルス幅測定装置に関するもので ある。 背景技術
従来のパルス幅測定装置は、 予め設定された測定レンジにおいてカウント動作 するため、 この設定された測定レンジに適合するパルス幅を有する被測定信号で あれば、 そのパルス幅を正常に測定できる。 しかし、 設定された測定レンジを超 えるパルス幅を有する被測定信号が入力された場合には、 カウンタがオーバーフ ローしてしまレ、、 正確なパルス幅を測定することができない。
このような問題に対し、 特開平 7— 2 7 8 0 4号公報には、 被測定信号のパル ス幅に対してカウンタのク口ック周波数を常に最適値に設定する方式を用いたパ ルス幅測定装置力 -れ' = 、 - - 図 4は、 上記の特開平 7— 2 7 8 0 4号公報に示されたパルス幅測定装置の構 成を示す。
図 4におレ、て、 このパルス幅測定装置は、 データレジスタ 3と、 エツジ検出回 路 6と、 制御回路 7と、 カウンタ回路 1 1と、 セレクタ回路 1 5と、 分周器 1 7 とを含む。
図 4のパノレス幅測定装置において、 エッジ検出回路 6は、 被測定信号 I Nの立 上り及び立下りを検出して検出信号 E G 1及び検出信号 E G 2を制御回路 7へ出 力する。 制御回路 7は、 エッジ検出回路 6からの検出信号 E G 1、 E G 2に基づ いて、 カウント動作の開始、 終了を指示するためのカウント開始/終了信号であ るカウントイネーブル信号 E NA B L Eをカウンタ回路 1 1へ出力する。
図 4のパルス幅測定装置において、 カウンタ回路 1 1は、 制御回路 7から出力 されるカウントイネーブル信号 ENAB L Eが Hレベル （カウント動作開始） と なった時点から、 Lレベル （カウント動作終了） に遷移する時点まで、 カウント ク口ック信号 C L Kをカウントし、 そのカウント値をデータレジスタ 3へ出力す る。 データレジスタ 3は、 カウンタ回路 11のカウント値を格納して保持する。 また、 カウント動作に伴って、 カウンタ回路 11の各ビット値が FFHから 0 0Hへ遷移するとき （カウント値がオーバーフローするとき）、カウンタ回路 11 は、 カウント値を下位方向へ 1ビットシフトすると共に、 制御信号 COをセレク タ回路 15へ出力する。
図 4のパルス幅測定装置においては、 データレジスタ 3に格納されたカウント 値と、 カウントクロック信号 CLKの周期とに基づいて、 被測定信号 INのパル ス幅を演算して求める。
また、 分周器 17は、 マスタークロック信号 MCLKを分周して複数の周波数 のクロック信号 CLKO— CLKnを生成して出力する。 セレクタ回路 15は、 カウンタ回路 11からの制御信号 COの入力に基づいて、 分周器 17で生成され るクロック信号 CLKO— CLKnの中から順次、 高レ、周波数のクロック信号か ら低 I,、周波数のクロック信号を選択し、 その選択した信号を力ゥントクロック信 号 CLKとしてカウンタ回路 11へ出力する。
図 5は、 図 4·の^ 7レズ幅測定装置におけ —ゼ Ί^^ ^Τ^の を"^す。 ここでは、 説明の便宜上、 図 4の分周器 17は、 マスタークロック信号 MCL Κを分周した、 4つの異なる周波数のクロック信号 CLKO— CLKn (n= 3) をセレクタ回路 15へ出力すると仮定する。
図 5のセレクタ回路にぉレ、て、 図 4のカウンタ回路 11から出力される制御信 号 COは 2ビットのカウンタ 19へ入力される。 カウンタ 19は、 制御信号 CO をカウントして、 そのカウント値をデコーダ 20へ出力する。
また、 カウンタ 19には、 図 4の制御回路 7から出力されるカウントイネーブ ル信号 ENABLEがリセット信号として入力される。 この信号 ENABLEが Lレベル (カウント動作終了) になると、 カウンタ 19のカウント値がリセット される。
デコーダ 20は、 カウンタ 19の 2ビットの出力信号に基づいて、 いずれか 1 ビットのみが Hレベルとなる 4ビットのクロック選択信号をセレクタ 13へ出力 する。 このクロック選択信号は、 セレクタ 13の一方の入力に送出される。 セレクタ 13の他方の入力には、 分周器 17から出力される 4つのクロック信 号 CLKO—CLKiiが入力される。 セレクタ 13は、 クロック選択信号に基づ いて、 これらのクロック信号 CLKO— CLKnの中から 1つのクロック信号を 選択して、 その選択したクロック信号をカウントクロック信号 CLKとして出力 する。
図 5のセレクタ 13においては、 カウントクロック信号 CLKは、 デコーダ 2 0のクロック選択信号に基づいてク口ック信号 C LKO-CLK nの中から選択 されて出力される。デコーダ 20は、カウンタ 19のカウントアップに基づいて、 周波数の高いク口ック信号 C LK0から周波数の低いク口ック信号 C LKnを順 次選択するように設定されている。
また、 図 4のパルス幅測定装置において、 データレジスタ 3に格納された力ゥ ント値と、 カウントクロック信号 C L Kの周期とに基づいて、 被測定信号 INの パルス幅を演算するためには、 カウントクロック信号 C LKの周期情報を保持し ておく必要がある。 このため、 図 4のセレクタ回路では、 カウンタ 19の出力信 号を、カウントクロック信号 CLKの周期情報として、 内部レジスタ （図示なし） に格 保持しでい- ¾^
図 4のパルス幅測定装置にお 、て、 カウンタ回路 11は、 カウント動作に伴つ てカウント値がオーバーフローするとき、 カウント値を半分にして (下位方向へ 1ビットシフトして)、カウントクロック信号の周期を倍にする (前回の力ゥント クロック信号の周波数より一段階低い周波数を有するクロック信号を選択する） ことで、 カウント動作を継続する。
し力 し、 図 4のパルス幅測定装置においても、 設定された測定レンジを超える パルス幅を有する被測定信号が入力された場合に、 さらにカウント動作を継続す るには、 ク口ック周波数を選択するための内部レジスタのビット数を増加しなけ ればならないという問題が生じる。
また、 この内部レジスタのビット幅は、 図 4のパルス幅測定装置の回路規模に 直接影響する。 上記内部レジスタのビット数が増えると、 パルス幅測定装置の回 路規模が増大し、 コストも増大してしまうという結果になる。 発明の開示
本発明は、 上記の問題点に鑑みてなされたものであって、 被測定信号のパルス 幅に適したク口ック周波数を自動的に選択することができ、 回路規模を大きく増 大することなく、 カウンタ回路のオーバーフローを防止することができるパルス 幅測定装置を提供することを目的とする。
上記課題を解決するために、 本発明のパルス幅測定装置は、 被測定信号の立上 り又は立下りを検出して検出信号を出力するエッジ検出回路と、 前記検出信号に 基づいて、 カウント開始 Z終了信号を出力する制御部と、 前記カウント開始/終 了信号に基づいて、 カウントクロック信号をカウントするカウンタ回路と、 前記 力ゥンタ回路の力ゥント値を格納するカウント値格納部と、 クロック選択信号に 基づいて、 異なる周波数を有する複数のクロック信号の中から 1つを選択して前 記カウントクロック信号として出力するセレクタ回路とを備え、 前記力ゥン H直 と ria力ゥントクロック信号に基づレ、て、 被測定信号のパルス幅を演算して求め るパルス幅測定装置であって、 前記力ゥンタ回路は指数部と仮数部からなる複数 のビットを有し、 前記制御部は、 前記カウント回路の指数部のビット数を表す指 教指定修を格 指数格納部- irr^fB^ウ^"回 ¾ ウン Ht^す^ フー ローしたときに前記指数格納部に格納される指数指定値に基づレ、て、 前記力ゥン ト回路の前記カウント値を書き換えるためのカウント値設定信号を生成し、 前記 カウンタ回路へ出力するデコーダ部とを備えることを特徴とする。
本発明のパルス幅測定装置によれば、 カウンタ回路のビット幅を指数部と仮数 部に分けることにより、 限られたビット数を有するカウンタ回路を用いて、 広い クロックレンジの中で、 測定すべきパルス幅に最適なク口ック周波数を自動的に 選択できる。 また、 回路規模を大きく增大することなく、 カウンタ回路のオーバ 一フローを防止しながら、 カウント動作を継続することが可能となる。 図面の簡単な説明
本発明の他の目的、 特徴及び利点については、 添付の図面に基づき下記の発明 の詳細な説明を参照することにより明確となる。 図 1は、 本発明のパルス幅測定装置の基本構成を示すプロック図である。
図 2は、 本発明の一実施例に係るパルス幅測定装置を示すプロック図である。 図 3は、 図 1のパルス幅測定装置におけるセレクタ回路を示すプロック図であ る。
図 4は、 従来のパルス幅測定装置の構成を示すプロック図である。
図 5は、 図 4の構成におけるセレクタ回路を示すプロック図である。
図 6は、 本発明のパルス幅測定装置におけるカウンタ回路の動作を説明するた めの図である。
図 7は、 本発明のパルス幅測定装置の動作を説明するための波形図である。 発明を実施するための最良の形態
本発明の実施の形態を添付の図面を用いて説明する。
図 1は、 本発明のパルス幅測定装置の基本構成を示す。
図 1において、 図 4のパルス幅測定装置の構成要素と同じ構成要素には同一の 参照番号が付してあり、 その説明を省略する。
図 1のパルス幅測定装置は、 データレジスタ 3と、 エッジ検出回路 6と、 制御 回路 3 -Q -と-、-务ウ^" @路 3 -1—ί Η?·レク 回路- 1—5 -と 周器 ' 1マ— ttr^tp · 図 1のパルス幅測定装置において、 分周器 1 7には、 マスターク口ック信号 M C L Kが入力され、 分周器 1 7はこのマスタークロック信号 MC LKを分周又は 遞倍して複数の周波数のク口ック信号 C LK 0 - C L K nを生成して出力する。 ここではク口ック信号の個数は問題にしない。
セレクタ回路 1 5は、 制御回路 3 0からのクロック選択信号に基づいて、 分周 器 1 7で生成されるク口ック信号 C L K 0— C L K nの中から順次、 高い周波数 のク口ック信号から低い周波数のク口ック信号を選択し、 その選択した信号を力 ゥントクロック信号 C L Kとしてカウンタ回路 3 1へ出力する。
カウンタ回路 3 1は、 制御回路 3 0から出力されるカウントイネーブル信号 E NAB L Eが Hレベル （カウント動作開始） となった時点から、 Lレベル （カウ ント動作終了） に遷移する時点まで、 セレクタ回路 1 5の出力するカウントクロ ック信号 C L Kをカウントし、 そのカウント値をデータレジスタ 3へ出力する。 データレジスタ 3は、 カウンタ回路 31のカウント値を格納して保持する。 また、 カウント動作に伴って、 カウンタ回路 31の各ビット値が FFHから 0 OHへ遷移するとき（カウント値がオーバーフローするとき）、カウンタ回路 31 は、 制御信号 C Oをセレクタ回路 15及び制御回路 30へ出力する。
エッジ検出回路 6は、 被測定信号 INの立上り及び立下りを検出して検出信号 EG1及ぴ検出信号 E G 2を制御回路 30へ出力する。
制御回路 30は、エッジ検出回路 6からの検出信号 E G 1、 E G 2に基づいて、 カウント動作の開始、 終了を指示するためのカウント開始/終了信号であるカウ ントイネーブル信号 ENABLEを生成してカウンタ回路 31へ出力する。 また、 制御回路 30は、 カウンタ回路 31のビット幅の指数部と仮数部の切り 分けを行うための指数/仮数切替え信号を生成してデータレジスタ 3へ出力する。 さらに、 制御回路 30は、 カウンタ回路 31へカウント値を書き込むためのカウ ント値設定信号を生成して力ゥンタ回路 31へ出力する。
図 1のパルス幅測定装置においては、 データレジスタ 3に格納されたカウント 値と、 制御回路 30から出力される指数/仮数切替え信号とに基づいて、 被測定 信号 I Nのパルス幅を演算して求める。
& 1を用レ、て説明 " fe-よ-う -fcr*発-明 パルス Φ畐側定装置《τ^^ίπ^τ回路- 3 1のビット数を指数部と仮数部に分けることにより、 限られたピット数を有する 力ゥンタ回路を用いて、 カウントクロック信号で被測定信号のパルス幅を力ゥン トする。
図 3は、 図 1のパルス幅測定装置におけるセレクタ回路 15を示す。
図 3に示したように、 このセレクタ回路は、 セレクタ 36だけで構成される。 図 5の構成のように、 カウンタ 19及ぴデコーダ 20を含める必要がない。
図 3において、 セレクタ 36の一方の入力には、 分周器 17から出力される複 数のク口ック信号 C LKO-CLKnが入力される。 セレクタ 36の他方の人力 には、 制御回路 30から出力されるクロック選択信号が入力される。 クロック選 択信号は、 レヽずれか 1ビットのみが Hレベルとなる複数のビットを含む。 クロッ ク選択信号のビット数は、 分周器 17からのクロック信号 CLKO— CLKnの 個数と対応する。 セレクタ 36は、 上記ク口ック選択信号に基づいて、 複数のク口ック信号 C L KO— CLKnの中から 1つのクロック信号を選択し、 その選択したクロック信 号をカウントクロック信号 CLKとして出力する。
次に、 本発明のパルス幅測定装置におけるカウンタ回路 31の動作について説 明する。
ここでは、 説明の便宜上、 カウンタ回路 31としてビット幅が 8ビットのカウ ンタを用いる場合を仮定する。
この 8ビットカウンタを、通常のカウンタ （指数部 0ビット、仮数部 8ビット） と同様にカウント動作させる場合、 最小のク口ック周期でカウントできるカウン ト値の範囲は、 1から 2の 8乗 （=256) までとなる。
このカウンタ回路 31を指数部 1ビット、仮数部 7ビットのカウンタとすると、 同じく最小のクロック周期でカウントできるカウント値の範囲は、 1から 128 X 2 (=256) までとなる。
さらに、 指数部 2ビット、 仮数部 6ビットのカウンタとすると、 同様に、 1か ¾ 64 X 3 (=512) のカウントレンジとなる。 同様に、 指数部 3ビット、 仮 数部 5ビットとすると、 1から 32X 128 (=4096)、 指数部 4ビット、 仮猶 N^H^¾^~ - 1力 ζτ« 3 - 2— 7 e-S~-(=-5-2"4-2
5ビット、 仮数部 3ビットとすると、 1から 8 X 2の 31乗 (=2の 34乗) の カウントレンジになる。
したがって、 本発明のノ レス幅測定装置におレ、ては、 カウンタ回路の指数部の ビット数を変えることにより、 カウンタ回路のオーバーフローを防止しながら、 大きなカウント値まで、 被測定信号 I Nのパルス幅のカウントが可能となる。
8ビットカウンタの指数部が 1ビットに指定されるとき、 カウンタ回路 31の カウント動作は、 次のようになる （カウンタの上位ビットを指数部、 下位ビット を仮数部とする）。
00000000 → I X 0=0
00000001 → I X 1=1
00000010 → I X 2=2
00000011 → I X 3=3 0 1 1 1 1 1 1 1 1 X 1 27= 1 27
1 1 000000 2 X 64 = 1 28
1 1 1 1 1 1 1 1 → 2 X 1 2 7= 2 54
指数部 1ビットの場合にカウント値がオーバーフローすると、 8ビットカウン タの指数部は 2ビットに指定され、 カウンタ回路 3 1のカウント動作は、 次のよ うに継続される。
1 1 100000 → 8 X 32 = 256
1 1 1 1 1 1 1 1 → 8 X 63=504
指数部 2ビットの場合に力ゥント値がオーバーフローすると、 8ビットカウン タの指数部は 3ビットに指定され、 カウンタ回路 3 1のカウント動作は、 次のよ うに継続される。
1 0 1 1 0000 → 3 2 X 1 6 = 5 1 2 ί 0 1 1 -1-1-1-1- 3"'2-X ~" 3~ = 9一 9- 2Γ
1 1 0 1 000 0 64 X 1 6 = 1 0 24
1 0 1 1 1 1 1 64 X 31 = 1 984
1 1 1 0000 28 X 1 6 = 2048
1 1 1 1 1 1 1 1 → 1 28 X 3 1 = 3968
指数部 3ビットの場合にカウント値がオーバーフローすると、 8ビットカウン タの指数部は 4ビットに指定され、 カウンタ回路 31のカウント動作は、 次のよ うに ϋ続される。
1 001 1000 → 5 1 2 X 8 = 40 96
1 00 1 1 1 5 1 2 X 1 5 = 76 8 0 10101000 024 X 8=8192
101011 11 1024 X 5=15360
10111000 2048 X 8=16384
11111111 →32768X 15=491520
さらに、 指数部 4ビットの場合にカウント値がオーバーフローすると、 8ビッ トカウンタの指数部は 5ビットに指定され、カウンタ回路 31のカウント動作は、 次のように継続される （図 6、 図 7参照)。
10001100 →131072X4=524288 図 2は、 本発明の一実施例に係るパルス幅測定装置を示す。
図 2のパルス幅測定装置は、 データレジスタ 3と、 カウンタ回路 31と、 CP
U 10と、 制御回路 30とを含む。 制御回路 30は、 指数/ク口ック選択回路 3 2と、 指数レジスタ 33と、 デコーダ回路 34と、 カウントイネーブル信号生成 回路 35とを含む。
普 パ 畐-赚装置は、晋 1-の構 様こ 频回路 tと、- クタ回路 15と、 分周器 17とを含む。 説明を簡略化するため、 図 2ではこれら の回路を省略している。
図 2において、 指数レジスタ 33に格納される指数指定値は、 カウンタ回路 3 1の指数部のビット数を表す。 図 2の例では、 指数レジスタ 33は 3ビットであ るが、 指数レジスタ 33のビット数は、 カウンタ回路 31のビット数に応じて增 減する。 8ビットカウンタの場合には、 指数レジスタ 33のビット数が 3ビット 必要である。
指数レジスタ 33には、 CPU 10からの書き込みと、 指数/クロック選択回 路 32からの書き込みが可能である。 指数レジスタ 33に書き込まれた指数指定 値により、 カウンタ回路 31の指数部のビット数が指定される。
カウンタ回路 31は、 図 2の実施例では、 8ビットカウンタである。 上述した ように、 通常の動作時には、 指数部、 仮数部の切り分けを考慮せずに、 被測定信 号 I Nのパルス幅をカウントすることが可能である。
カウント回路 31のカウント値が FFHから 0 OHになるとき、 カウント回路 31は、 CPU10及び制御回路 30へ制御信号 C Oを出力する。
図 2の制御回路 30において、 指数/ク口ック選択回路 32は、 カウント回路 31からの制御信号 COに基づいて、 クロック選択信号を生成してセレクタ回路 15へ出力する。 また、 CPU10は、 カウント回路 31からの制御信号 COに 基づいて、 カウンタ回路 31の指数部、 仮数部の調整を行い、 指数制御信号を指 数/ク口ック選択回路 32へ出力する。 指数 ク口ック選択回路 32は、 CPU 10からの指数制御信号に基づいて、 指数選択信号を生成し、 指数部選択のため の指数指定値として指数レジスタ 33に書き込む。
あるいは、指数外部入力信号を外部から指数/ク口ック選択回路 32へ供給し、 指数 Zク口ック選択回路 32が、 この指数外部入力信号に基づいて、 指数選択信 号を生成して指数レジスタ 33に書き込むように設定することも可能である。 デコーダ回路 34は、 指数レジスタ 33に格納された指数指定値に基づいて、 指数/仮数切替え信号とカウント値設定信号とを生成し、 生成した指数/仮数切 替え信号をデータレジスタ 3へ出力すると共に、 生成したカウント値設定信号を 力—ゥンタ回路 '3~ΐ-^¾力する
カウントイネープル信号生成回路 35は、 ェッジ検出回路 6からの検出信号 Ε Gl、 検出信号 EG 2に基づいて、 カウンタ回路 31のカウント動作の開始、 終 了を指示するためのカウントイネ一プル信号 ENABLEを生成し、 カウンタ回 路 31へ出力する。
また、 前述したように、 カウンタ回路 31は、 制御回路 30のカウントイネ一 ブル信号生成回路 35から出力されるカウントイネーブル信号 E N A B L Eが H レベル (カウント動作開始) となった時点から、 Lレベル (カウント動作終了) に遷移する時点まで、 セレクタ回路 15の出力するカウントクロック信号 CLK をカウントし、 そのカウント値をデータレジスタ 3へ出力する。 データレジスタ 3は、 カウンタ回路 31のカウント値を格納して保持する。
次に、 図 6は本発明のパルス幅測定装置におけるカウンタ回路の動作を説明す るための図である。 図 7は本発明のノ、。ルス幅測定装置の動作を説明するための波 形図である。
図 6の例は、 カウンタ回路 31が指数部 4ビット、 仮数部 4ビットに指定され ているときに、 カウント値がオーバーフローした場合のカウンタ回路 31の動作 を示している。
図 7に示したように、 カウント値がオーバーフローする直前では、 指数レジス タ 33の指数指定値 （図 7の （d) で示す） は 4であり、 カウンタ回路 31の仮 数部のカウント値 （図 7の （e) で示す） は 15であり、 カウンタ回路 31の指 数部の値 （図 7の （f) で示す） は 15である。
カウント値がオーバーフローした時点において、 指数/クロック選択回路 32 は、 C P U 10からの指数制御信号に基づレヽて、 指数選択信号を指数レジスタ 3 3に書き込む。 このとき、指数レジスタ 33の指数指定値（図 7の （ d ) で示す） は 4から 5に変わる。 デコーダ回路 34は、 指数レジスタ 33の指数指定値に基 づいて力ゥント値設定信号を生成しカウンタ回路 31へ出力する。 このとき、 指 数部を 1ビット増やすが仮数部が 1ビット減るため、 仮数部のカウント値 （図 7 の (e) で示す） は (15 + 1) /4 = 4に変わり、 指数部の値 (図 7の (f ) で示す） は （15 + 1 + 1) =17に変わる。 デコーダ 34は、 この場合の指数 /仮数切替え信号 ¾ ^"Μ直穀定信号を生 ザ ジスータ -3-^^ヶタ- 回路 31へ出力する。
また、 同時に、 指数 Zクロック選択回路 32は、 カウンタ回路 31からの制御 信号 COに基づいて、 クロック選択信号を生成しセレクタ回路 15へ出力する。 このクロック選択信号にしたがって、 セレクタ回路 15は、 前回のクロック信号 CLK (図 7の （a) で示す 215クロック) から 2段階周波数の低レ、クロック信 号 (図 7の (c) で示す 217クロック) を選択してカウントクロック信号 CLK としてカウンタ回路 31へ出力する。
上記のようにカウンタ回路 31の指数部と仮数部の切り分け動作が行われて、 カウント動作が継続される。 図 6に示したように、 カウンタ回路 31が指数部 5 ビット、 仮数部 3ビットに指定された時点では、 カウンタ回路 31のカウント値 は、 217X 4 = 524288となる。
これは、 （215X 15 = 491520→215X 16 = 524288) となると ころが、 仮数部のビット数が 1ビット減って 3ビットになるため、 仮数部の値は 前回の仮数部の値 15に 1を加えた和の 4分の 1として求め、 指数部の値は前回 の指数部の値 15に 2を加えて求める演算処理が必要となるからである。
次に、 本発明のパルス幅測定装置における制御回路 30及びカウンタ回路 31 の一般的な動作を、 時間経過にしたがって説明する。
以下の説明では、 カウンタ回路 31として、 カウントクロック信号 CLKの立 上りでカウントアップするカウンタを用いていると仮定する。 もちろん、 カウン トク口ック信号 C L Kの立下りでカウントアツプする力ゥンタ回路、 あるいは、 カウントクロック信号 C LKの立上り及び立下りの両エツジでカゥントアップす るカウンタ回路を用いることも可能である。
まず、 被測定信号 INの立上り （開始エッジ） を検出すると、 カウンタ回路 3 1はリセット又はカウン値設定等によりカウント動作を開始する。 このとき、 仮 数部の力ゥント値 = 0 h、 指数指定値 = 1、 クロック選択信号 =CLK0 (最小 周期のクロック信号) となる。
ク口ック信号 C LK0の最初の立上りにて力ゥントァップをする。 このとき、 仮数部の力ゥント値 = 1 h、 指数指定値 = 1、 クロック選択信号 = CLK0 (最 、周期のク口 クイ 号一)—と" ¾ - u
次のク口ック信号 C LKOの立上りにて力ゥントァップをする。 このとき、 仮 数部のカウント値 =2 h、 指数指定値 = 1、 クロック選択信号 =CLK0 (最小 周期のクロック信号) となる。
この状態で、 被測定信号 INの立下り (終了エッジ) を検出すると、 パルス幅 測定装置は、 カウンタ回路 31のカウント値とクロック信号 C LKOの周期の積 を演算し、 被測定信号 INのパルス幅 （キヤプチャ値） として取り込む。
一方、 終了エッジを検出しないでカウント動作が継続すると、 カウンタ回路 3 1の仮数部の 7ビットが全て 1となる。このとき、仮数部のカウント値 =7 Fh、 指数指定値 =1、 クロック選択信号 =CLKO (最小周期のクロック信号） とな る。
上記の状態で、 カウンタ回路 31がカウントアップすると、 仮数部がオーバー フローする。 そこで、 指数部をカウントアップし、 仮数部の値を半分にする。 こ のとき、 仮数部のカウント値 =C0h、 指数指定値 =1、 クロック選択信号 =c LK0 (最小周期のクロック信号） となる。
さらに、 カウント動作が進み、 カウント値が指数部、 仮数部合わせて 8ビット 全てが 1となる。 このとき、 仮数部のカウント値 =FFh、 指数指定値 =1、 ク ロック選択信号 =CLK0 (最小周期のクロック信号） となる。
上記の状態で、ク口ック信号 C LK0の次の立上りにて力ゥントアツプをする。 これにより、 制御信号 C Oが出力され、 C P U 10又は制御回路 30は、 指数レ ジスタ 33の指数指定値及びカウント値を再計算する。
まず、 指数部を 2ビットに増加する。 仮数部のビット数が 1ビット減るため、 指数は 2の 1乗から 2の 3乗に変わり、 指数部の値は "l i b" となる。 仮数部 の値は半分の半分にするため、 "8 Oh" の 4分の 1である "2 Oh" に変わる。 すなわち、 前回のカウント値： 2の 1乗 X 7 Fh = 2 X 1 27 =254から、 今回のカウント値： 2の 3乗 X 20 h = 8 X 32 = 256に変わる。 このとき、 仮数部の力ゥント値 =E0h、指数指定値 = 2、クロック選択信号 = CLK1 (2 番目に周期の小さいクロック信号） となる。
ク口ック信号 C LK1の次の立上りにて力ゥントアツプをする。 このとき、 仮 量部の力-ゥント -fg=-E- 1一 1ττ~措数寺 値 "=""2 ^タ —^邀キ 号 =C~t ^1 -(-2 番目に周期の小さいクロック信号） となる。
さらに、 ク口ック信号 C LK1の次の立上りにて力ゥントアツプをする。 この とき、 仮数部の力ゥント値 = E 2 h、 指数指定値 = 2、 クロック選択信号 = C L K1 (2番目に周期の小さいクロック信号） となる。
さらに、 カウント動作が進み、 カウント値が指数部、 仮数部合わせて 8ビット 全てが 1となる。 このとき、 仮数部のカウント値 =FFh、 指数指定値 = 2、 ク ロック選択信号 =CLK1 (2番目に周期の小さいクロック信号） となる。 上記の状態で、ク口ック信号 C LK1の次の立上りにてカウントアツプをする。 これにより、 制御信号 C Oが出力され、 C P U 10又は制御回路 30は、 指数レ ジスタ 33の指数指定値及び力ゥント値を再計算する。
まず、 指数部を 3ビットに增加する。 仮数部のビット数が 1ビット減るため、 指数は 2の 3乗から 2の 5乗に変わり、 指数部の値は "101 b" となる。 仮数 部の値は半分の半分にするため、 "40 h"の 4分の 1である" 10 h"に変わる。 すなわち、 前回のカウント値： 2の 3乗 X 3Fh = 8 X 63 =504力 ら、 今 回のカウント値： 2の 5乗 X 10h=32X 16 = 512に変わる。 このとき、 仮数部の力ゥント値 = B 0 h、指数指定値 = 3、クロック選択信号 = CLK2 (3 番目に周期の小さいクロック信号） となる。
さらに、 終了ェッジを検出しないで力ゥント動作が継続すると、 本発明のパル ス幅測定回路の制御回路 30及び力ゥンタ回路 31は、 上記力ゥント動作と同様 のカウント動作をくりかえす。
以上説明したように、 本発明のパルス幅測定装置によれば、 カウンタ回路のビ ット幅を指数部と仮数部に分けることにより、 限られたビット数を有するカウン タ回路を用いて、 広いクロックレンジの中で、 測定すべきパルス幅に最適なクロ ック周波数を自動的に選択できる。 また、 回路規模を大きく増大することなく、 力ゥンタ回路のオーバーフローを防止しながら、 カウント動作を継続することが 可能となる。
以上、 本発明を実施例に基づいて説明したが、 本宪明は上記実施例に限定され るものではなく、 請求項に記載した範囲内で様々な変形が可能である。

Claims

請求の範囲
1 . 被測定信号の立上り又は立下りを検出して検出信号を出力するエツジ検出回 路と、 前記検出信号に基づいて、 カウント開始/終了信号を出力する制御部と、 前記力ゥント開始 Z終了信号に基づいて、 カウントクロック信号を力ゥントする カウンタ回路と、前記力ゥンタ回路の力ゥント値を格納する力ゥント値格納部と、 ク口ック選択信号に基づいて、 異なる周波数を有する複数のク口ック信号の中か ら 1つを選択して前記力ゥントクロック信号として出力するセレクタ回路とを備 え、 前記力ゥント値と前記力ゥントクロック信号に基づレ、て、 被測定信号のパル ス幅を演算して求めるパルス幅測定装置であつて、
前記力ゥンタ回路は指数部と仮数部からなる複数のビットを有し、
前記制御部は、
前記力ゥント回路の指数部のビット数を表す指数指定値を格納する指数格納部 と、
前記力ゥント回路で力ゥント値がオーバーフローしたときに前記指数格納部に 格納される指数指定値に基づいて、 前記カウント回路の前記カウント値を書き換 え一るた-めのかウ^ H直穀定信— ^4·^:成^HilS^ ^ンダ ΘΙΙ^ί}力 ダ 部と
を備えることを特徴とするパルス幅測定装置。
2 . 前記デコーダ部は、 前記力ゥント回路で力ゥント値がオーバーフローしたと きに前記指数格納部に格納される指数指定値に基づいて、 指数/仮数切替え信号 を生成して前記力ゥント値格納部へ出力することを特徴とする請求項 1記載のパ ルス幅測定装置。
3 . 前記制御部は、 前記カウント回路でカウント値がオーバーフローしたときに 出力される指数制御信号に基づいて、 指数選択信号を生成し、 前記指数格納部に 前記指 ¾ί!定値を書き込む指数/ク口ック選択部を備えることを特徴とする請求 項 1 '記載のパルス幅測定装置。
4. 前記制御部は、 前記カウンタ回路から出力される制御信号に応じて出力され る指数制御信号に基づいて、 指数選択信号を生成し、 前記指数指定値を前記指数 格納部に書き込む指数/ク口ック選択部を備えることを特徴とする請求項 1記載 のパルス幅測定装置。
5 . 前記制御部は、 外部から入力される入力信号に基づいて、 指数選択信号を生 成し、 前記指数指定値を前記指数格納部に書き込む指数 Zク口ック選択部を備え ることを特徴とする請求項 1記載のパルス幅測定装置。
6 ·前記制御部は、前記エッジ検出回路から出力される前記検出信号に基づいて、 前記カウント開始/終了信号を出力する信号生成部を備えることを特徴とする請 求項 1記載のパルス幅測定装置。
7. 前記制御部は、 前記カウント回路から出力される制御信号に基づいて、 前記 ク口ック選択信号を生成し、 前記セレクタ回路へ出力する指数/ク口ック選択部 を備えることを特徴- t ^る請 項— 1一記翁^^^ス幅測定装
8 . 前記指数格納部のビット数は、 前記カウンタ回路のビット数に応じて設定さ れることを特徴とする請求項 1記載のパルス幅測定装置。
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