JPH06111490A

JPH06111490A - ディジタルｐｌｌ装置

Info

Publication number: JPH06111490A
Application number: JP4285210A
Authority: JP
Inventors: Shinichi Fukuda; 伸一福田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1992-09-30
Filing date: 1992-09-30
Publication date: 1994-04-22

Abstract

(57)【要約】【構成】標準再生クロックSRCKを６ビットカウンタ１
３２で６４分周した出力信号の周期を、９ビットカウン
タ１３７によりマスタクロックＭCKでカウントして計測
し、その計測値を再生クロックのセンタ周期を表す値Ｋ
₃とする。また、この計測値に対して、ロック下限周期
比を乗算器８６Ｍにより乗算してロックレンジの下限周
期を表す定数Ｋ₁を求め、ロック上限周期比を乗算器８
７Ｍにより乗算してロックレンジの上限周期を表す定数
Ｋ₂を求める。【効果】入力信号のクロックレートが変化しても、ロ
ックセンタ周期と、ロックレンジの上限、下限が自動的
に決まるため、回路構成を簡略化できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、位相同期動作をディジ
タル的に行うようなディジタルＰＬＬ装置に関し、特
に、ＰＬＬのロックレンジを自動的に生成するようなデ
ィジタルＰＬＬ装置に関する。

【０００２】

【従来の技術】一般にＰＬＬ（位相ロックループ）回路
は、入力信号の位相に追従する位相同期回路であり、ア
ナログ的な位相比較器、ローパスフィルタ、電圧制御発
振器等を用いて構成されているが、近年において、この
ＰＬＬ回路内部の動作をディジタル的に行わせるような
ディジタルＰＬＬ回路が提案されている。

【０００３】ここで、通常のＰＬＬ回路においては、再
生クロックの中心（センタ）周波数が予め定まってい
る。上記ディジタルＰＬＬ回路等では、何らかの制限を
加えないと、ロックレンジがかなり広くなって、引き込
み時、疑似ロックを起こし易い等の弊害を生じるため、
ロックレンジの上限、下限を設定しなくてはならないこ
とがある。

【０００４】普通は、１システムで再生するレートは１
種類であるから、ＰＬＬの上記上限値や下限値の設定は
１種類で済んでいる。また、レートが変化してもそれと
同率でマスタクロックレートも可変できれば、ディジタ
ルＰＬＬの内部回路は不変で良い。従って、ＰＬＬＩ
Ｃ内の上述の定数設定は固定で良い。

【０００５】

【発明が解決しようとする課題】ところが、例えばＤＡ
Ｔ（ディジタルオーディオテープレコーダ）のように、
回転ドラムの径がφ１５mm以上の何φでもよく、それに
伴って再生レートも変化するようなものに用いられるＰ
ＬＬ回路にあっては、多くの定数と切換コントロールが
必要となり、ＩＣの素子数やピン数の増加と複雑化を招
くことになる。

【０００６】本発明は、このような実情に鑑みてなされ
たものであり、どのような再生レートの入力信号に対し
ても、ロック中心周波数と、ロックレンジの上限・下限
を自動的に決めることができ、同一回路で再生レートの
変化に対応し得るようなディジタルＰＬＬ装置の提供を
目的とするものである。

【０００７】

【課題を解決するための手段】本発明に係るディジタル
ＰＬＬ装置によれば、ＰＬＬ再生クロックと入力信号と
の間の位相誤差をマスタクロックを用いて検出した位相
誤差データに基づいてＰＬＬ再生クロックを制御するデ
ィジタルＰＬＬ装置において、再生クロックと同じ周波
数の基準クロックの周期をマスタクロックを単位として
計測する回路を備え、この計測値をＰＬＬ再生クロック
の中心周期として上限周期と下限周期を求め、これらの
上限周期と下限周期との間の範囲をＰＬＬのロックレン
ジとすることにより、上述の課題を解決する。

【０００８】ここで、上記上限周期は上記測定値に１よ
り大きな定数を乗算して求め、上記下限周期は上記測定
値に１より小さな定数を乗算して求めることが好まし
い。また、上記入力信号のエッジを上記マスタクロック
単位で検出して得られたエッジ検出信号と、上記マスタ
クロック内での上記入力エッジの位置を示すエッジ位置
信号とに基づいて、ＰＬＬ再生クロックと入力信号エッ
ジとの間の上記位相誤差データをマスタクロック周期よ
りも短い時間を単位として求めることが好ましい。

【０００９】

【作用】上記再生クロックと同じ周波数の基準クロック
の周期を測定した値を中心周期としてロックレンジの上
限、下限を求めているため、如何なる再生レートの信号
に対しても適切なロックレンジを自動的に設定すること
ができ、同一回路で再生レートの変化に対応できる。

【００１０】

【実施例】図１は、本発明の一実施例として、ディジタ
ルＰＬＬ装置に用いられる入力信号のエッジ時刻測定回
路の概略構成を示すブロック回路図である。

【００１１】この図１において、入力端子１１にはクロ
ックを再生しようとするＲＦ（高周波）入力信号RF_inが
供給され、入力端子１２には基準となるマスタクロック
信号ＭCKが供給されている。上記ＲＦ入力信号RF_inは、
上記マスタクロック信号ＭCKがクロックとして入力され
ているフリップフロップ１３のデータ入力端子Ｄに供給
されることにより、このマスタクロックのタイミングで
取り込まれる。このフリップフロップ１３からの出力信
号は、当該信号とフリップフロップ１４で１マスタクロ
ック周期分だけ遅延された信号とが排他的論理和（Ｅｘ
−ＯＲ）回路１５に送られることにより、エッジ検出が
行われる。このマスタクロック信号ＭCKに同期した入力
エッジの有無の検出信号ＥＤは、出力端子１６を介して
取り出される。

【００１２】また、入力端子１１からのＲＦ入力信号RF
_inは、上記マスタクロック周期Ｔ_MCより十分に短い遅延
時間のディレイ素子２１と排他的論理和（Ｅｘ−ＯＲ）
回路２２とによりエッジ検出がなされ、フリップフロッ
プ回路部２３のクロック入力端子に送られる。フリップ
フロップ回路部２３は、リングオシレータ３０の段数ｎ
（ｎは奇数、例えばｎ＝１５）に応じて、ｎ個のフリッ
プフロップが並列に設けられている。すなわち、これら
ｎ個のフリップフロップを有するフリップフロップ回路
部２３は、ｎ段の反転素子を環状に接続して成る（ｎビ
ットの）リングオシレータ３０の各段の状態を上記入力
信号RF_inのエッジ検出出力に応じて各データ入力端子Ｄ
に取り込むものである。この実施例においては、ｎ＝１
５すなわち１５ビットのリングオシレータ３０を想定し
ており、内部の１５段の状態を取り込むために、フリッ
プフロップ回路部２３は１５個のフリップフロップが並
列に設けられたものとしている。

【００１３】ここで、上記リングオシレータ３０につい
て図２を参照しながら説明する。この図２の例において
は、説明を簡略化するために上記段数ｎを５としたリン
グオシレータ３０’を示している。この図２に示すよう
に、５段（一般には奇数段）あるいは５ビットのリング
オシレータ３０’は、５個の反転素子（インバータ）３
１_a、３１_b、３１_c、３１_d、３１_eが環状に接続さ
れて構成されている。奇数個の反転素子を接続している
から、入力が例えば“Ｈ”に変化しても出力は同じ極性
例えば“Ｈ”のままで変化していない論理矛盾の素子が
常に１個存在し、該素子の遅延時間後に出力が“Ｌ”に
変化すると、論理矛盾は次の素子に移る。このようにし
て安定な発振が得られる。ここで図２の例では、リング
オシレータ３０’の発振動作をスタート、ストップさせ
るために、素子３１_aとして２入力ＮＡＮＤ（論理積の
否定）ゲートを用いており、このＮＡＮＤゲート３１_a
の一端にインバータ３１_eからの出力信号を送り、他端
に信号STOP（STOPは停止信号STOPの極性を反転した信号
を表す）を送っている。

【００１４】図３は、上記図２の構成の動作を説明する
ための各部の信号波形を示す図であり、上記信号STOP
と、各素子３１_a、３１_b、３１_c、３１_d、３１_eか
らの各出力信号ａ、ｂ、ｃ、ｄ、ｅとを示している。こ
こで、各素子３１_a、３１_b、３１_c、３１_d、３１_e
の遅延時間をそれぞれτ_a、τ_b、τ_c、τ_d、τ_eと
している。上記信号STOPが立ち上がると、時間τ_a経過
後に素子３１_aからの反転出力信号ａが立ち下がり、以
下順次各素子３１_b、３１_c、３１_d、３１_eにより反
転されて、図３のｂ〜ｅに示すような出力信号波形が得
られる。これらの出力信号の１周期Ｔ_RNは、リングオシ
レータ３０’の５素子を伝播する論理矛盾の２回転分に
相当し、Ｔ_RN＝２（τ_a＋τ_b＋τ_c＋τ_d＋τ_e）である。各素子の遅延時間τ_a、τ_b、τ_c、τ_d、τ
_eが互いに等しく、例えばτ₀（τ_a＝τ_b＝τ_c＝τ
_d＝τ_e＝τ₀）であるときには、Ｔ_RN＝１０τ₀ この論理矛盾が２回転して元に戻るまでの時間（リング
オシレータの発振動作の１回転分の時間、すなわち発振
動作周期）Ｔ_RNが上記マスタクロックＭCKの周期Ｔ_MCよ
りも長くなるように、１素子当りの遅延量と段数が設定
される。これは、マスタクロックＭCK内にリングオシレ
ータの同じ状態が２度以上現れては時刻の決定ができな
いからである。

【００１５】この図３の各出力信号ａ〜ｅの立ち上がり
（図中の矢印参照）のみに注目すると、信号ｂ、信号
ｄ、信号ａ、信号ｃ、信号ｅの順に現れ、これらの１回
転が上記１周期Ｔ_RNとなる。これらの信号ｂ、ｄ、ａ、
ｃ、ｅを順次リングオシレータ出力Ｓ₁、Ｓ₂、Ｓ₃、
Ｓ₄、Ｓ₅として、各出力端子３２₁、３２₂、３
２₃、３２₄、３２₅より取り出している。これらの出
力信号Ｓ₁〜Ｓ₅が、上記フリップフロップ回路部を構
成する複数個（この場合には例えば５個）の各フリップ
フロップにそれぞれ送られるわけである。図１の実施例
では、リングオシレータ３０として１５段（１５素子）
のものを用い、各素子からの１５の出力信号Ｓ₁〜Ｓ₁₅
をフリップフロップ回路部２３の１５個のフリップフロ
ップの各データ入力端子Ｄにそれぞれ送っているわけで
ある。フリップフロップ回路部２３では、リングオシレ
ータ３０からの各出力信号Ｓ₁〜Ｓ₁₅を上記ＲＦ入力信
号RF_inのタイミングでそれぞれのフリップフロップに取
り込むことにより、後述する微細な時間測定、特にマス
タクロックＭCKの立ち上がりエッジに対する入力信号エ
ッジの位置の検出を行うようにしている。このように、
リングオシレータの各素子の状態（各出力信号）につい
て、上述のように例えば信号の立ち上がりにのみ着目す
るとき、後述する入力信号エッジ位置を測定するための
単位となる測定単位時間τ_UNは、上記素子遅延時間τ₀
の２個分（τ_UN＝２τ₀）となる。

【００１６】次に図４は、上記図１のフリップフロップ
１３、１４及びＥｘ−ＯＲ回路１５によるマスタクロッ
ク単位の入力エッジ検出動作を説明するための信号波形
を示している。この図４において、上記フリップフロッ
プ１３は、上記図１の入力端子１１からのＲＦ入力信号
RF_inを上記マスタクロック信号ＭCKの立ち上がりのタイ
ミングで取り込んで信号FF₁₃を出力する。上記フリップ
フロップ１４は、この出力信号FF₁₃を１クロック（マス
タクロック）周期Ｔ_MC分だけ遅らせて信号FF₁₄を出力す
る。上記Ｅｘ−ＯＲ回路１５は、これらの信号FF₁₃、FF
₁₄の排他的論理和をとって、信号EX₁₅を出力端子１６に
送る。この出力信号EX₁₅の“Ｈ”（ハイレベル）状態
が、直前のクロック周期でのエッジ検出状態を表してい
る。これによって、マスタクロック単位での入力信号の
エッジの有無の検出が行える。

【００１７】次に図５に示す信号波形を参照しながら、
上記図１の１５素子のリングオシレータ３０によるエッ
ジ時刻の計測動作、すなわちマスタクロック周期Ｔ_MC内
での微細なエッジ位置を計測する動作について説明す
る。この図５において、１５素子のリングオシレータ３
０は出力信号RSのように上記マスタクロックＭCKよりも
細かい上記測定単位時間τ_UNで時を刻んでいる。このと
きのマスタクロックＭCKの立ち上がりエッジと上記ＲＦ
入力信号RF_inの立ち上がり又は立ち下がりエッジとの時
間差ｄをリングオシレータ出力信号RSにより上記測定単
位時間τ_UNで計測する。

【００１８】具体的には、リングオシレータ３０の各素
子の状態を取り込むための素子数分（１５個分）のフリ
ップフロップより成るフリップフロップ回路部２７に
は、上記入力端子１２からのマスタクロックＭCKがクロ
ックとして供給されており、このマスタクロックＭCKの
立ち上がりエッジのタイミングで上記リングオシレータ
３０の各素子の状態が各フリップフロップにそれぞれ取
り込まれ（ラッチされ）る。このフリップフロップ回路
部２７からの出力の一例を図５の信号FF₂₇に示してい
る。

【００１９】上記ディレイ素子２１と排他的論理和（Ｅ
ｘ−ＯＲ）回路２２とにより入力端子１１からのＲＦ入
力信号RF_inのエッジ検出がなされ、このエッジ検出信号
EX₂₂がフリップフロップ回路部２３の各フリップフロッ
プのクロック入力端子に送られることで、この入力信号
のエッジのタイミングで上記リングオシレータの各素子
の状態が各フリップフロップにそれぞれ取り込まれる。
フリップフロップ回路部２３の各フリップフロップから
の出力信号FF₂₃は、次段のフリップフロップ回路部２４
の各フリップフロップにそれぞれ送られており、このフ
リップフロップ回路部２４には上記マスタクロックＭCK
がクロックとして供給されているから、このマスタクロ
ックＭCKの立ち上がりエッジのタイミングで上記信号FF
₂₃の再取り込み（再ラッチ）が行われ、このフリップフ
ロップ回路部２４からは出力信号FF₂₄が得られる。

【００２０】ここで、図５のリングオシレータ出力信号
RSについては、上記１５素子のリングオシレータの内部
の各状態、すなわち、リングオシレータの１周期（発振
動作周期）Ｔ_RN内を素子数で分割した各状態（１５個の
状態）に対応する数字（１〜１５）を付して示してお
り、各フリップフロップ回路部の出力信号FF₂₃、FF₂₄、
FF₂₇についても、このリングオシレータの内部状態に対
応する数字を付して示している。例えば、図５のマスタ
クロックＭCKの立ち上がり時刻ｔ₁での上記リングオシ
レータ出力RSの状態は“１”であり、この状態“１”が
フリップフロップ回路部２７（の１５個のフリップフロ
ップ）により取り込まれるから、この時刻ｔ₁以降のフ
リップフロップ回路部２７からの出力（１５個のフリッ
プフロップの出力）は“１”の状態となる。

【００２１】この図５において、上記マスタクロック周
期Ｔ_MC内での微細位置の計測動作の一具体例として、入
力信号RF_inの立ち上がりエッジ時刻ｔ₁₁から次のマスタ
クロックＭCKの立ち上がり時刻ｔ₂までの時間ｄ１の計
測動作について説明する。

【００２２】上記入力信号RF_inのエッジ時刻ｔ₁₁では、
上記リングオシレータ出力RSの状態は“２”であり、こ
の状態“２”がフリップフロップ回路部２３で取り込ま
れて出力が“２”となる。このフリップフロップ回路部
２３からの出力“２”が上記時刻ｔ₂でフリップフロッ
プ回路部２４に取り込まれて、バイナリ変換回路２５に
送られる。この時刻ｔ₂でのリングオシレータ出力RSの
状態は“９”であり、この状態“９”がフリップフロッ
プ回路部２７で取り込まれるから、出力“９”がバイナ
リ変換回路２８に送られる。これらのフリップフロップ
回路部２７、２４からの出力は、それぞれ複数個（１５
個）ずつのフリップフロップの出力の状態であるから、
これらの状態をバイナリ変換回路２８、２５によりそれ
ぞれ数値データＢＮ₂₈、ＢＮ₂₅に変換し、図５の例では
それぞれ数値“９”及び“２”として減算器２６に送っ
ている。なお、上記バイナリ変換回路２８、２５の具体
的な構成例については、図６を参照しながら後で説明す
る。

【００２３】この減算器２６からの出力の値が上記入力
エッジの微細位置を示す時間ｄ１を上記測定単位時間τ
_UNで表した数値に相当し、上記時刻ｔ₂から次のマスタ
クロックＭCKの立ち上がり時刻ｔ₃までの間は“７”
（＝９−２）となる。すなわち、上記入力エッジ時刻ｔ
₁₁からマスタクロック立ち上がり時刻ｔ₂までの時間ｄ
１は、リングオシレータ３０の上記測定単位時間τ
_UN（＝２τ₀）の７個分に対応する遅延時間７τ_UN（＝
１４τ₀）にほぼ等しいことが計測される。

【００２４】同様に、入力信号RF_inの立ち下がりエッジ
時刻ｔ₁₂からマスタクロックＭCKの次の立ち上がり時刻
ｔ₄までの間の時間ｄ２は、各時刻ｔ₁₂、ｔ₄でのリン
グオシレータ出力RSの状態“７”、“１０”が取り込ま
れて時刻ｔ₄以降で減算器２６にて減算されることによ
り、減算器２６からの出力値“３”（＝１０−７）とし
て求められる。

【００２５】次に、上記バイナリ変換回路２７、２５の
具体的な構成例について、図６を参照しながら説明す
る。この図６においては、説明を簡略化するために、７
素子のインバータより成るリングオシレータからの７つ
の状態をバイナリ変換する構成を示している。

【００２６】この図６において、７個のフリップフロッ
プＦ１〜Ｆ７は、上記フリップフロップ回路部２４ある
いは２７に相当するものであり、これらのフリップフロ
ップＦ１〜Ｆ７により各入力信号Ｓ₁〜Ｓ₇の状態がマ
スタクロックＭCKの立ち上がりエッジのタイミングで取
り込まれる。これらのフリップフロップＦ１〜Ｆ７から
の各出力は、先頭（信号の立ち上がり部分）検出回路部
４１に送られて、各信号Ｓ₁〜Ｓ₇の内の立ち上がり直
後の部分（先頭）となっている信号が検出される。すな
わち、各信号Ｓ₁〜Ｓ₇の内で上記先頭である信号に対
応する出力のみが“１”となり、他の出力が“０”とな
る。これは、各信号Ｓ₁〜Ｓ₇が時間経過に従って信号
が立ち上がる順に並んでいることより、一の信号Ｓ_kが
“Ｈ”でかつ次の信号Ｓ_k+1が“Ｌ”の状態のとき、信
号Ｓ_kが上記先頭（立ち上がり直後の部分）である。こ
こで、ｋは１〜７の値であり、ｋ＝７のときｋ＋１＝１
となる。このように、一の信号Ｓ_kが“Ｈ”かつ次の信
号Ｓ_k+1が“Ｌ”の条件を判別するために、先頭検出回
路部４１内に否定ゲート（インバータ）Ｎ１〜Ｎ７及び
アンドゲートＡ１〜Ａ７が設けられている。

【００２７】先頭検出回路部４１からの出力について
は、上記各信号Ｓ₁〜Ｓ₇の内の先頭が検出された信号
に対応する出力のみが“Ｈ”（“１”）となり、他の出
力は全て“Ｌ”（“０”）となっているから、これをバ
イナリ（２進数）表現にするために、アンドゲートＡ１
０〜Ａ１２より成る７−３エンコーダ４２が設けられて
いる。この７−３エンコーダ４２は、最下位ビット（Ｌ
ＳＢ）Ｂ₀側のアンドゲートＡ１０に先頭検出回路部Ｈ
Ｄの第２、第４、第６のアンドゲートＡ２、Ａ４、Ａ６
からの出力が供給され、次の桁のアンドゲートＡ１１に
先頭検出回路部４１の第３、第４、第７のアンドゲート
Ａ３、Ａ４、Ａ７からの出力が供給され、最上位ビット
（ＭＳＢ）側のアンドゲートＡ１２に先頭検出回路部Ｈ
Ｄの第５、第６、第７のアンドゲートＡ５、Ａ６、Ａ７
からの出力が供給されて、７ラインの入力を３ビットの
バイナリコードに変換している。従って、先頭検出回路
部４１のアンドゲートＡ１からの出力が“１”となると
きには、７−３エンコーダ４２からの３ビット出力は
“０００”となり、以下、アンドゲートＡ２〜Ａ７の出
力が順次“１”となるときには、３ビット出力が順次
“００１”〜“１１０”となってゆく。

【００２８】このように、上記各フリップフロップ２
７、２４からの出力の状態が上記各バイナリ変換回路２
８、２５でそれぞれバイナリ（２進数）値に変換され、
これらの値が減算器２６に送られて、バイナリ変換回路
２８の出力値からバイナリ変換回路２５の出力値が減算
される。この減算器２６からの出力値は、上記入力信号
RF_inのエッジからマスタクロックＭCKの次の立ち上がり
までの時間（上述した図５の時間ｄ１やｄ２）をリング
オシレータ３０の上記測定単位時間τ_UNで表した値とな
っており、この減算出力値は乗算器３６に送られてい
る。

【００２９】乗算器３６においては、原理的にはリング
オシレータ３０の各素子状態に基づく上記測定単位時間
τ_UNを上記減算出力値に乗算することにより、上記入力
エッジ微細位置時間ｄ１やｄ２を算出する。この微細位
置時間は、後のブロックでの処理に便利なので、マスタ
クロック周期Ｔ_MCを１とした数字で表すようにしてい
る。ここで本実施例においては、リング遅延時間測定回
路３３からのリングオシレータ３０の動作の１周期Ｔ_RN
を乗算器３６に送るようにしている。乗算出力の数字
は、インバータ３７での１／０反転により、入力エッジ
時刻とその直前のマスタクロックＭCKの立ち上がりエッ
ジとの間の時間（例えばＴ_MC−ｄ１、Ｔ_MC−ｄ２等）に
変換する。これがエッジ位置信号ＥＰとして出力端子３
８より取り出される。例えば、このエッジ位置信号ＥＰ
が６ビットの場合、マスタクロック周期Ｔ_MCを１とし
て、マスタクロックＭCKの立ち上がりエッジから次の立
ち上がりエッジまでを、(0.)000000〜(0.)111111の２進
小数値（ただし、実際には先頭の整数部の０は使用しな
い）で表したものとなる。

【００３０】次に、位相同期回路の構成例について、図
７を参照しながら説明する。この図７において、端子１
２には上記マスタクロックＭCKが、端子１６には上記入
力信号RF_inエッジの有無を検出したエッジ検出信号ＥＤ
が、また端子３８には上記入力エッジ位置をマスタクロ
ック周期Ｔ_MCを１として表したエッジ位置信号ＥＰがそ
れぞれ供給されている。

【００３１】端子１６に供給された上記エッジ検出信号
ＥＤは、複数ビット、例えば９ビットのシフトレジスタ
５１に入力され、時刻順に複数ビット（９ビット）が並
列に出力され、再生クロック１周期長ウィンドウ回路５
２を介して再生クロック周期ラッチ回路５３に送られて
いる。再生クロック周期ラッチ回路５３からの９ビット
出力は、エッジ位置整数部デコーダ５４で例えば４ビッ
トのバイナリ値に変換され、減算器５５に送られてい
る。また端子３８に供給された上記エッジ位置信号ＥＰ
は、上述したようにマスタクロック周期Ｔ_MCを１とする
ときのエッジ位置を複数ビット（例えば６ビット）で表
したデータであり、この複数ビット（６ビット）パラレ
ルで複数段（例えば９段）のシフトレジスタ５６に送ら
れている。このシフトレジスタ５６からの例えば６ビッ
トパラレルで９段並列の出力は、セレクタ５７に送られ
ることにより、上記入力エッジが存在したビットに対応
する段の複数ビット（６ビット）のエッジ位置データが
選択されて、再生クロック周期ラッチ回路５３に送られ
る。これがエッジ位置の小数部データ（６ビット）とし
て上記エッジ位置整数部デコーダ５４からの整数部デー
タ（４ビット）の下位側に結合され、減算器５５に送ら
れている。

【００３２】次に端子６１には、後述する再生クロック
周期データＴ_RCが供給されており、この再生クロック周
期データＴ_RCは、加算器６２に送られている。この加算
器６２は、ラッチ回路６３、加算器６４を含むループを
構成しており、このループがＰＬＬの心臓部ともえいる
ＶＣＯ（電圧制御型発振器）に相当している。すなわち
このループの１巡の間に、加算器６２で再生クロック周
期データが加算され、加算器６４で位相誤差補正データ
が加算される。加算器６４への位相誤差補正データは、
上記減算器５５から例えば１／４回路５８を介し、フリ
ップフロップ回路部５９を介して与えられる。この加算
器６４には、上記エッジ位置整数部デコーダ５４からの
ウィンドウ内エッジ検出信号が加算制御信号として供給
されており、ウィンドウ内にエッジがある時はラッチ回
路６３の出力データとフリップフロップ回路部５９から
の誤差補正信号データとを加算して出力し、ウィンドウ
内にエッジが無い時にはラッチ回路６３からの出力デー
タをそのまま出力する。

【００３３】端子６１からの再生クロック周期データＴ
_RCは、１／２回路６５で１／２されることで再生クロッ
ク半周期データＴ_RC／２とされ、ラッチ回路６３を介し
て加算器６６に送られている。この加算器６６には、加
算器６４からの例えば９ビット出力データの下位６ビッ
トのデータが供給され、加算結果出力はウィンドウジェ
ネレータ６７に送られている。ウィンドウジェネレータ
６７には、上記６ビットパラレル９段並列シフトレジス
タ５６の下位側（入力段側）４段分、すなわち２４ビッ
ト分のデータが供給され、このウィンドウジェネレータ
６７からの出力が上記再生クロック１周期長ウィンドウ
回路５２に送られている。

【００３４】次に、加算器６４からの例えば９ビット出
力中の上位３ビットは、比較器７１に送られている。ま
た、端子１２からのマスタクロックＭCKが３ビットカウ
ンタ７２に送られ、この３ビットカウンタ７２からの出
力信号が比較器７１に送られている。比較器７１のこれ
らの２入力が一致したとき、一致出力が再生クロック周
期イネーブル信号RCＥとして再生クロック周期ラッチ回
路５３、ラッチ回路６３の各イネーブル端子や、出力端
子７３に送られる。また、この再生クロック周期イネー
ブル信号RCＥは、フリップフロップ７４を介して出力端
子７５より再生クロック出力信号ＲCKとして取り出され
る。さらに、比較器７１からの一致出力（上記再生クロ
ック周期イネーブル信号RCＥ）は、アンドゲート７６に
送られ、フリップフロップ７７、７８を介し、整形ＲＦ
出力信号RF_outとして出力端子７９より取り出される。
フリップフロップ７４、７７、７８のクロック入力端子
には、端子１２からのマスタクロックＭCKが供給され、
アンドゲート７６には、上記エッジ位置整数部デコーダ
５４からのウィンドウ内エッジ検出信号が供給されてい
る。

【００３５】ここで、一般にディジタルＰＬＬは、入力
エッジが「本来あるべき入力エッジの位置（時刻）」か
らどのくらいずれたかをマスタクロック単位で検出し、
ずれ量に応じて再生クロック位相を変化させている。上
記「本来あるべき入力エッジ位置」は、１周期長をマス
タクロックより細かく測りそれを積算することで細かく
計算できるのだが、入力エッジ時刻は最小単位がマスタ
クロックであるから、１マスタクロック周期Ｔ_MCの幅の
時間誤差を含んでいる。エッジはマスタクロック周期Ｔ
_MCの丁度中心位置にあるものとして計算するが、結局１
マスタクロック周期Ｔ_MCの周期の幅の誤差は含まれたま
まである。これに対して、本発明実施例では、上記エッ
ジ位置信号ＥＰによりエッジの細かい位置が決定でき
る。これを利用することで２つの利点が生じる。１つは
正確なエッジ位置の誤差の計算であり、もう１つは正確
なウィンドウ境界の計算である。これらの利点に着目し
ながら以下動作を説明する。

【００３６】図７の端子１６に供給された上記エッジ検
出信号ＥＤは、上記例えば９ビットのシフトレジスタ５
１に入力されて時刻順に９ビットの並列出力とされて、
再生クロック１周期長ウィンドウ回路５２を介して再生
クロック周期ラッチ回路５３に送られる。シフトレジス
タ５１からの９ビット並列出力は、ＰＬＬがロックして
いて入力エッジの位相誤差も０の場合、所定位置（通常
中心位置）の出力ビットにエッジ有り信号が立つタイミ
ングでラッチされる。ラッチする間隔は再生クロックＲ
CKの周期Ｔ_RCである。

【００３７】また、図７の端子３８を介して供給された
例えば６ビットの上記エッジ位置信号ＥＰは、該６ビッ
トパラレルで複数段（例えば９段）のシフトレジスタ５
６に入力されている。このシフトレジスタ５６からの６
ビットパラレルで９段並列の出力は、セレクタ５７に送
られ、上記エッジ検出信号ＥＤについての上記シフトレ
ジスタ５１からウィンドウ回路５２を介して得られた出
力の内のエッジ有りの極性となっているビットに対応す
る段の６ビットパラレル出力が選択される。セレクタ５
７の６ビットパラレル出力は、再生クロックＲCKの周期
Ｔ_RCで上記再生クロック周期ラッチ回路５３に取り込ま
れる。

【００３８】ラッチするタイミングは、位相同期回路で
入力信号のエッジのレートと位相に合うように作られて
おり、レートと位相が合うと、エッジ有無信号のシフト
レジスタ出力の（通常は中央の）所定の位置にエッジ有
り信号が現れる時、入力エッジは位相誤差の無い予定通
りのタイミングという関係になる。逆にいうと、入力エ
ッジにピークシフト等の時間ずれが無い場合、必ずシフ
トレジスタの所定の位置にエッジ有りの信号が出力され
た時にラッチされる関係にある。従って、ラッチしたエ
ッジ有無信号が所定の位置より１ビットずれたところに
あった場合、マスタクロック周期Ｔ_MC単位で１ビット前
後位相ずれ（時間ずれ）があったということになる。１
ビット前後とは、これだけでは正確な位置がわからない
ことを示している。しかし、同時にラッチしたエッジ位
置信号は、エッジ有無信号にエッジがありとでたタイミ
ングのものであるから、これを見ればマスタクロック内
のどの位置にあるかがわかるのである。

【００３９】ここで、マスタクロック単位のエッジの位
置を、ラッチ中心を０として時間的に遅い（未来）方向
に１、２、・・・、また時間的に早い（過去）方向に−
１、−２、・・・のように整数で表す。一方、マスタク
ロック内の位置を表すエッジ位置信号は、時間の流れに
従って、早いほうから遅いほうへ、０から１未満の小数
で表すようにする。これらの整数部と小数部とを結合す
ることによって、入力エッジ位置を数値として表すこと
ができる。これは、例えば図８に示すように、中央のビ
ット内の時間的に最も早い位置が０．０となる。なお、
図８の具体例では、図示を簡略化するために、シフトレ
ジスタの段数を７段として整数部を３ビットで表すよう
にし、エッジ位置信号を４ビット（0000〜1111）で表す
ようにしている。

【００４０】一方、ラッチするタイミングはビット単位
ではなくもっと細かく計算される。すなわち、再生クロ
ック周期Ｔ_RCは、マスタクロック周期Ｔ_MCで例えば５Ｔ
_MCとか６Ｔ_MC等のように整数倍で表される値でなく、小
数部のある値である。これが積算されて、積算結果の整
数部がラッチするタイミングを作るが、当然小数部も存
在し、ラッチしたとき、位相誤差の無い入力エッジは、
エッジ有無信号としては中央位置に取り込まれ、エッジ
位置信号は、ラッチタイミングを作る数値の小数部の位
置に一致する。これの具体例を図９に示す。この図９の
具体例では、図示を簡略化するために、整数部を３ビッ
ト、小数部を３ビットとし、再生クロックの１周期長Ｔ
_RCを、１００．０１１としている。

【００４１】従って、先に求めたエッジの位置を表す数
値から、ラッチのタイミングを作る数値の小数部を引く
ことで、エッジが本来無くてはいけない時刻からどの程
度ずれていたかがわかる。引く値が小数部だけでよいの
は、整数部はラッチのタイミングを決めるために使わ
れ、ラッチされたエッジのマスタクロック単位の信号の
位置は誤差０のとき中央にくるように調整される段階で
既に引かれているのと等価だからである。このようにし
て、入力されたエッジ位置信号の持つ精度（マスタクロ
ックより十分に高い精度）でエッジの位相誤差を求める
ことができる。

【００４２】以上の動作をまとめると、上記エッジ検出
信号ＥＤの入力されたシフトレジスタ５１からの出力
は、上記ウィンドウ回路５２を介して再生クロック周期
イネーブル信号RCＥ毎にラッチ回路５３にラッチされ、
それとは別に、このシフトレジスタ出力にエッジ検出フ
ラグが立ったビットに対応するエッジ位置信号ＥＰがシ
フトレジスタ５６からセレクタ５７を介して選択され
て、当該ラッチ回路５３に同様にラッチされる。なお、
再生クロック周期イネーブル信号RCＥは、位相同期回路
内部で計算された「本来あるべきエッジ位置」に応じて
発生するイネーブル信号である。ラッチ回路５３に取り
込まれた上記シフトレジスタ５１からの出力は、もしＰ
ＬＬがロックしていて入力エッジが丁度（ジャスト）の
タイミングである（上記「本来あるべき位置」と同じ位
置にある）場合に、必ず中心のビット（例えば９ビット
シフトレジスタの５ビット目）に立つようになってい
る。ラッチ回路５３からの出力を受けるデコーダ５４で
は、上記中心の位置を０として、それから早い（右側）
ビットにずれるに従って−１、−２、・・・のように負
側に数値が増え、遅い（左側）ビットにずれるに従って
＋１、＋２、・・・のように正側に数値が増えるような
値を出力する。このデコーダ５４では、さらに上記ウィ
ンドウ内のいずれかのビットにエッジ検出フラグがあっ
たか否かのウィンドウ内エッジ有無検出結果も出力す
る。そして、エッジのビット位置の値に、同時にラッチ
回路５３にラッチされた上記エッジ位置信号の値を小数
点以下に付け足すことにより、正確な入力エッジ位置を
得ている。この数字は、上記中央のビットの時間内の先
頭が０．０となる。この数字から、上記「本来あるべき
エッジ位置」を引く（ただし整数部は０だから小数部だ
け引く）と、入力エッジの誤差が高い精度で求められ
る。この誤差量を適当なループゲインにするために適当
に減衰、例えば１／４回路５８で１／４に減衰して誤差
補正信号を作り、「本来あるべきエッジの位置」を計算
するループに加えることで位相制御をする。このように
すれば、エッジの誤差量が正確なので、位相制御の反応
が鈍かったり過敏だったりすることがなくなる。

【００４３】上記エッジ位置信号ＥＰを用いることによ
るもう１つの利点である正確なウィンドウ境界の計算に
ついて、以下説明する。

【００４４】図７の端子１６に供給された上記エッジ検
出信号ＥＤは、上記例えば９ビットのシフトレジスタ５
１に入力されて時刻順に９ビットの並列出力とされて、
再生クロック１周期長ウィンドウ回路５２を介して再生
クロック周期ラッチ回路５３に送られる。シフトレジス
タ５１からの９ビット並列出力は、ＰＬＬがロックして
いて入力エッジの位相誤差も０の場合、所定位置（通常
中心位置）の出力ビットにエッジ有り信号が立つタイミ
ングでラッチされる。ラッチする間隔は再生クロックＲ
CKの周期Ｔ_RCである。再生クロック周期Ｔ_RC毎にラッチ
するわけであるから、次の取り込みまでにシフトレジス
タ５１は該再生クロック周期Ｔ_RC分だけしか進まないの
で、出力を全ビット（９ビット）取り込んでいると、ラ
ッチ回路５３に１度取り込まれたエッジが次の取り込み
でも再度取り込まれ、１つのエッジが２回カウントされ
ることが起こる。これを避けるために、再生クロック１
周期長ウィンドウ回路５２をシフトレジスタ５１とラッ
チ回路５３との間に挿入配置し、シフトレジスタ５１の
所定のビットを中心として±１／２再生クロック周期
（±Ｔ_RC／２）分に相当するビットの出力のみを通し、
その外は通さないようにしている。

【００４５】上記ラッチするタイミングの信号は、位相
同期回路（の比較器７１）から再生クロック周期イネー
ブル信号RCＥとして得られるが、この再生クロック周期
イネーブル信号RCＥは、上記マスタクロック周期Ｔ_MC単
位ではなく、マスタクロック周期Ｔ_MC内の位置まで上記
測定単位時間τ_UNの単位で細かく得られる。これは、再
生クロック周期Ｔ_RCが、マスタクロック周期Ｔ_MCを１と
したとき、小数点以下を持つ数値で得られるからであ
り、また位相補正信号も小数点以下の小さな単位で再生
クロックＲCKを動かすからである。従って、次にラッチ
する入力エッジ有無信号が誤差無しの場合、所定の（中
心の）ビットに取り込まれるが、さらにそのエッジのマ
スタクロック内の位置まで予想しているのであり、それ
が本来あるべき（位相誤差０の）エッジの位置となる。

【００４６】再生クロック１周期長ウィンドウ回路５２
におけるウィンドウの境界は、その本来あるべきエッジ
位置から±１／２再生クロック周期（±Ｔ_RC／２）のと
ころにある。図７の左側の境界は１／２再生クロック周
期（Ｔ_RC／２）を加えて作るが、右側の境界は前回のラ
ッチの左側の境界が前回のラッチと今回のラッチとのビ
ット数の差の分だけシフトした場所を使うことができ
る。また右側の境界は、前回のラッチの際ウィンドウを
通過したビットについて、シフトレジスタをシフトする
信号を、エッジ無しの極性に統一する（エッジを消して
しまう）ことで、省略することができる。

【００４７】１／２再生クロックを加えた結果が丁度境
界に当たるビットをウィンドウ内に含めるか否かについ
て、四捨五入で決めることも考えられるが、本実施例で
は、境界の位置するビットはそのエッジ位置信号ＥＰで
入力エッジの位置を見て、境界値の小数部より小さい時
はウィンドウに含め、大きい時はそのビットはウィンド
ウ外として次のラッチの時取り込むように次回に回して
いる。こうして、ウィンドウは、エッジ位置信号の持つ
精度と同じ精度で求められる。

【００４８】図１０、図１１は、上述したようなウィン
ドウ範囲を計算するためのウィンドウジェネレータ６７
の具体例を示すブロック回路図及びその動作を説明する
ための説明図である。先ず図１０の加算器６６には、上
記図７と共に説明したように、上記１／２回路６５から
ラッチ回路６３を介して得られた再生クロック半周期Ｔ
_RC／２を示すデータＸ_Aと、加算器６４からの９ビット
出力の内の下位６ビットの上記中央ビット内のあるべき
エッジ位置を表すデータＸ_Bとが供給されている。これ
らの加算結果の９ビットの内、上位３ビットのデータＸ
_Cが、上記境界のあるビットを示す情報であり、下位６
ビットのデータＸ_Dが、この境界ビット内の境界の位置
を示す情報である。これらの各データ値Ｘ_A〜Ｘ_Dを図
１１内に示している。

【００４９】図１０のシフトレジスタ５６の中心位置
（ＪＵＳＴ）から時間的に遅い左側の４つの６ビットパ
ラレル出力がそれぞれ比較器６８ａ、６８ｂ、６８ｃ、
６８ｄに送られている。これらの比較器６８ａ、６８
ｂ、６８ｃ、６８ｄにおいて、加算器６６からの９ビッ
ト出力の内の下位６ビット出力、すなわち上記境界ビッ
ト内の境界の位置を示すデータＸ_Dとそれぞれ比較さ
れ、Ｘ_Dの方が大きいときに“Ｈ”（ハイレベル、又は
“１”）が出力される。加算器６６の上位３ビット出力
である上記境界のあるビットを示すデータＸ_Cは、デコ
ーダ６８ｅに送られ、このデータＸ_Cが１以上のときア
ンドゲート６９ａに、Ｘ_Cが２以上のときアンドゲート
６９ｂ及びオアゲート６９ｅに、Ｘ_Cが３以上のときア
ンドゲート６９ｃ及びオアゲート６９ｆに、Ｘ_Cが４の
ときアンドゲート６９ｄ及びオアゲート６９ｇにそれぞ
れ“Ｈ”が送られる。比較器６８ａからの出力はオアゲ
ート６９ｅを介してアンドゲート６９ａに送られ、比較
器６８ｂからの出力はオアゲート６９ｆを介してアンド
ゲート６９ｂに送られ、比較器６８ｃからの出力はオア
ゲート６９ｇを介してアンドゲート６９ｃに送られ、比
較器６８ｄからの出力は直接アンドゲート６９ｄに送ら
れている。これらのアンドゲート６９ａ〜６９ｄからの
出力が、ウィンドウ信号Ｗ１〜Ｗ４として取り出され、
上記図７の再生クロック１周期長ウィンドウ回路５２に
送られる。

【００５０】図１１において、前回のあるべきエッジ位
置が入力エッジ情報列の点ｐ２にあるとき、前回ラッチ
される対象の９ビットは、この点ｐ２を含むビット（セ
ンタビット）から前後に４ビットずつの点ｐ１から点ｐ
５までの範囲となる。このとき、ウィンドウの左側（時
間的に遅い未来側）の境界は、上記センタビットのある
べきエッジ位置（点ｐ２）に上記再生クロック半周期デ
ータＸ_A分を加算して作ることにより、図１１の点ｐ４
が得られる。なお、右側の境界は、さらに前回（前々
回）の左側の境界をそのまま使用すればよい。ここで、
今回のエッジのあるべき位置は、上記点ｐ２からほぼ再
生クロック周期Ｔ_RC、すなわち上記半周期データＸ_Aの
２倍だけ加算した点ｐ７となり、この点ｐ７のあるビッ
トをセンタとして、今回ラッチされる対象の９ビット
は、点ｐ３から点ｐ９までの範囲となる。この今回のエ
ッジのあるべき位置（点ｐ７）から左側（未来側）に上
記半周期データＸ_Aを加算した点ｐ８が左側の境界の位
置となる。右側の境界の位置は上記前回の左側の境界で
ある点ｐ４を使えばよい。

【００５１】このような上記境界に当たるビットをウィ
ンドウ内に含めるか否かは、例えば四捨五入で決めると
精度が出せないわけであるが、本発明の実施例において
は、境界に当たるビットの上記エッジ位置信号と、上述
のようにして計算された境界のビット内での位置（小数
点以下の成分）とを比較し、エッジが境界より内側にあ
ればそのビットをエインドウ内に含め、外側ならウィン
ドウ外として次のタイミングで取り込むようにしてい
る。なお、境界のビットにエッジが無く、エッジ位置信
号がでたらめな値であっても、エッジが無いのであるか
ら境界のビットがウィンドウ内となるか否かは意味のな
いことであり、境界のビットにエッジがある場合にのみ
有効なものである。実際の再生信号のランダムエラー
は、ピークシフト現象によりエッジがずれ、それにノイ
ズがずれを拡大する方向に乗ったときに、エッジを１再
生クロック周期Ｔ_RC分ずれた位置に検出してしまうため
に起こるケースがほとんどである。従ってウィンドウの
境界の正確さによりエラーレートが改善される。

【００５２】また、上記右側の境界は、前回のラッチの
際にウィンドウを通過したビットについて、シフトレジ
スタをシフトする信号を、エッジ無しの極性に統一する
ことにより、すなわちエッジを消してしまうことによ
り、省略することができる。このための具体的な構成例
を図１２に示す。この図１２において、ウィンドウ回路
５２を通過してラッチ回路５３にラッチされたエッジ検
出信号は、シフトレジスタ５１の次段には０にクリアさ
れて（エッジが無い状態とされて）伝わる。１度ラッチ
されたエッジ有り信号は、シフトレジスタ５１でそれ以
上伝わらないから、センタより右側のウィンドウ回路構
成を省略できる。

【００５３】このようにして精度の良いウィンドウが作
れるから、入力のエッジを正しいタイミングの再生クロ
ックと位相比較ができる。すなわち、タイミング的に正
しい再生クロックに対応したエッジと見なせ、ビットシ
フトによりＰＬＬで作り出す信号エラーが少なくなる。

【００５４】再び図７に戻って、減算器５５にて求めら
れた高精度の入力エッジの誤差量が１／４回路５８で１
／４に減衰されることで適当なループゲインとされて誤
差補正信号となり、フリップフロップ回路部５９を介し
て加算器６４に送られている。この加算器６４は、加算
器６２、ラッチ回路６３と共にＰＬＬの心臓ともなるル
ープを構成しており、加算器６２には再生クロック１周
期Ｔ_RCが、加算器６４には上記正確な誤差補正量がそれ
ぞれ加えられる。ラッチ回路６３は、再生クロック周期
イネーブル信号RCＥをイネーブル信号としたフリップフ
ロップで、再生クロック周期Ｔ_RC毎にデータを取り入れ
る。もし上記誤差補正量が常に０の場合には、このルー
プ内での数字は再生クロック周期Ｔ_RCの１周期分ずつ増
えていくだけである。

【００５５】一方、マスタクロックＭCK毎にカウントア
ップする例えば３ビットのカウンタ７２が設けられてお
り、これが時間のものさしとなる。このカウンタ７２か
らの出力が上記ループからの出力値（９ビット）のビッ
ト単位量（上位３ビットの上記整数部）と一致したとき
に、比較器７１から再生クロック周期イネーブル信号RC
Ｅを出力し、上記エッジ検出信号ＥＤのシフトレジスタ
５１の出力信号等を取り込んだり、上記ループ内の数値
を再生クロック１周期長分増加したものに更新したりす
る。ここで更新された上記ループ内の数値（加算器６４
からの出力値）は、次に再生クロック周期イネーブル信
号を出力すべき時刻の値になっており、カウンタ７２の
カウント値がその値になったとき比較器７１が次の再生
クロック周期イネーブル信号RCＥを出力する。

【００５６】上記ループの数値は、「本来エッジのある
べき位置」を示す値でもある。すなわち、上記ループの
加算器６４からの出力９ビットの内、上位３ビットの整
数部は、上記再生クロック周期イネーブル信号RCＥを出
力する時刻をコントロールすることで、ジャストの入力
エッジがシフトレジスタ５１の中央に出たときに取り込
むタイミングとなり、下位６ビットの小数部は入力エッ
ジの位置の値から減ずることで誤差量を求めるのに使わ
れる。ウィンドウジェネレータ６７では、上記ループの
数値に再生クロック半周期分が加えられ、整数部はビッ
ト単位のウィンドウ境界を、小数部はビット内の詳しい
境界値を示すことになる。

【００５７】最終的な再生クロックＲCKは、上記再生ク
ロック周期イネーブル信号RCＥを上記マスタクロックＭ
CKでたたいて作っている。すなわち、マスタクロックＭ
CKがクロックとされるフリップフロップ７４に再生クロ
ック周期イネーブル信号RCＥを送ることで、このフリッ
プフロップ７４からマスタクロックＭCKに同期のとられ
た再生クロック出力ＲCKを得ている。またデータ出力と
しては、上記エッジ位置整数部デコーダ５４からのウィ
ンドウ内エッジ有無検出信号を再生クロック周期イネー
ブル信号RCＥを上記マスタクロックＭCKでたたいて作っ
ている。このアンドゲート７６からの出力を、フリップ
フロップ７７、７８を介して、整形ＲＦ出力信号RF_out
として端子７９より取り出している。

【００５８】次に、上記端子６１に供給する再生クロッ
ク１周期長データ（Ｔ_RC）を得るための再生クロック１
周期長測定回路と、ＰＬＬのロックレンジを設定するた
めの回路構成の一具体例について、図１３を参照しなが
ら説明する。

【００５９】図１３において、端子１２からのマスタク
ロックＭCKは、６ビットカウンタ８１、１０ビットカウ
ンタ８２、及び１０ビットラッチ回路８３の各クロック
入力端子にそれぞれ送られている。端子７３からの上記
再生クロック周期イネーブル信号RCＥが６ビットカウン
タ８１のイネーブル端子に送られ、６ビットカウンタ８
１からのカウント出力が１０ビットカウンタ８２のロー
ド端子及び１０ビットラッチ回路８３のイネーブル端子
にそれぞれ送られている。１０ビットカウンタ８２のデ
ータ入力端子には常に“１”が供給されている。１０ビ
ットカウンタ８２からの出力は１０ビットラッチ回路８
３を介し、比較器８４及びセレクタ８５にそれぞれ送ら
れている。比較器８４には、後述するロックレンジ設定
部からの比較最小（下限）値となる定数Ｋ₁、最大（上
限）値となる定数Ｋ₂がそれぞれ送られており、これら
の範囲内にあるか否かの比較出力がセレクタ８５に送ら
れる。このセレクタ８５は、上記１０ビットラッチ回路
８３からの出力と、後述するロックレンジ設定部からの
センタ（中心）周期としての定数Ｋ₃とを、上記比較器
８４からの出力に応じて切換選択し、端子６１に再生ク
ロック１周期長データ（Ｔ_RC）として送る。

【００６０】次に、この部分の動作を説明する。再生ク
ロック１周期長データ（Ｔ_RC）は、マスタクロック周期
Ｔ_RCを１とした数字で表される。再生クロック１周期だ
けで見ると、その中のマスタクロックの数は多くないの
で精度の高い測定はできない。そこで、再生クロックの
複数個、好ましくは２ⁿ（ｎは２以上の整数）個の中に
入るマスタクロックの数をカウントし、その値を２ⁿで
割る。２ⁿで割るには、ｎビットシフトすればよく、容
易に精度の高い測定が行える。

【００６１】その値をそのまま再生クロック１周期長と
せず、ロックレンジに入っているか否かをチェックす
る。すなわち、比較器８４において上記の周期下限値Ｋ
₁、上限値Ｋ₂と比較し、これらの値Ｋ₁〜Ｋ₂の範囲
に入っていれば、セレクタ８５により１０ビットラッチ
回路８３からの出力を選択するようにし、範囲外であれ
ば、上記センタ周期の値Ｋ₃を測定値に代えて再生クロ
ック１周期長データとして選択し出力している。ロック
レンジを制限していないと、ロックするまでの時間が長
くかかったり、いわゆる疑似ロックが起こり易くなる等
の弊害があるからである。

【００６２】次に、図１３内のロックレンジ設定部（及
び標準再生クロック周期測定部）について説明する。入
力端子１３１からの標準再生クロックSRCKが例えば６ビ
ットカウンタ１３２に送られている。この標準再生クロ
ックSRCKは、ＰＬＬが再生するクロックＲCKと同じレー
トのものであり、システムに必ず存在するものである。
例えばＤＡＴ（ディジタルオーディオテープレコーダ）
において、記録のために水晶発振器で作った記録波形レ
ートのクロックが用意されており、このクロックで記録
信号がテープに送り出される。従って、再生時に再生さ
れるクロックはまさしくこの周波数となる。ただし、同
じ周波数であっても、水晶発振クロックでは再生信号の
ジッタ等には追従できないから、再生クロックとして使
用できないことは勿論である。この標準再生クロックSR
CKの周期が、マスタクロック周期Ｔ_MC単位でどれくらい
の長さかを計測するわけであるが、計測値を２進数で例
えば小数点以下６桁の精度で得るため、６ビットカウン
タ１３２に送って、６４周期の長さを測るようにしてい
る。

【００６３】すなわち、図１４において、上記標準再生
クロックSRCKを６ビットカウンタ１３２がカウントする
ことにより該６ビットカウンタ１３２の最上位ビット
（６ビット目）から得られる出力CN₁₃₂は、標準再生ク
ロックSRCKの６４周期を１周期とする（３２周期毎に
“Ｌ”（ローレベル）と“Ｈ”（ハイレベル）とが交互
に繰り返す）信号となる。

【００６４】フリップフロップ１３３、１３４、インバ
ータ１３６及びアンドゲート１３６は、６ビットカウン
タ１３２からの上記出力CN₁₃₂の立ち下がりエッジをマ
スタクロック単位で検出する回路部であり、フリップフ
ロップ１３３、１３４のクロック入力端子にはマスタク
ロックＭCKが供給されている。すなわち、フリップフロ
ップ１３３、１３４が図１４のマスタクロックＭCKで６
ビットカウンタ１３２からの出力CN₁₃₂を順次取り込む
ことにより、これらのフリップフロップ１３３、１３４
からの各出力は図１４の信号FF₁₃₃ 、FF₁₃₄ のようにな
る。信号FF₁₃₃をインバータ１３５で反転し、信号FF₁₃₄
との論理積をアンドゲート１３６でとることにより、
アンド出力AN₁₃₆が得られる。このアンド出力AN
₁₃₆は、上記標準再生クロックSRCKの６４周期毎に得ら
れ、例えば９ビットのカウンタ１３７のロード制御端子
及び９ビットのラッチ回路１３８のイネーブル端子にそ
れぞれ送られる。９ビットのラッチ回路１３８は、上記
アンド出力AN₁₃₆が得られる毎に９ビットのカウンタ１
３７からのカウント出力値をラッチする。カウンタ１３
７はマスタクロックＭCKをカウントしており、上記アン
ド出力AN₁₃₆が得られる毎にカウント初期値“１”がロ
ードされる。これらのカウンタ１３７及びラッチ回路１
３８からの各出力の具体例を図１４の信号CN₁₃₇及び信
号LT₁₃₈に示す。

【００６５】ラッチ回路１３８からの出力は、１／６４
倍（６ビットシフトあるいは下位６ビットを小数値と定
義）されて、上記標準再生クロックSRCKの１周期長をマ
スタクロック周期Ｔ_MCを単位として表した測定値（小数
点も含む）となり、この測定値が再生クロックのセンタ
（中心）周期を表す上記定数Ｋ₃として上記セレクタ６
１に送られる。また、この測定値に対して、端子８６Ｔ
からの１よりも小さなロックレンジ下限周期比を乗算器
８６Ｍに送って乗算することで上記下限周期の定数Ｋ₁
を求めると共に、端子８７Ｔからの１よりも大きなロッ
クレンジ上限周期比を乗算器８７Ｍに送って乗算するこ
とで上記上限周期の定数Ｋ₂を求め、これらの定数
Ｋ₁、Ｋ₂を上記比較器８４に送っている。これらの端
子８６Ｔからの下限周期比及び端子８７Ｔからの上限周
期比の具体例としては、例えば周波数で±１０％のロッ
クレンジに制限したい場合、下限周期比は上限周波数比
と同じことから、１／１．１＝０．９０９となり、上限
周期比は下限周波数比と同じことから、１／０．９＝
１．１１１となる。また、周波数で±２０％のロックレ
ンジに制限したい場合には、下限周期比は１／１．２＝
０．８３３となり、上限周期比は１／０．８＝１．２５
となる。

【００６６】図１５は、上述した再生クロック１周期長
測定回路部の各部波形を示すタイムチャートであり、端
子１２からのマスタクロック信号ＭCK、再生クロック周
期イネーブル信号RCＥ、６ビットカウンタ８１のカウン
ト値CN₈₁及びキャリー出力信号CN_81C、１０ビットカウ
ンタ８２からのカウント出力信号CN₈₂、及び１０ビット
ラッチ回路８３のラッチ出力信号LT₈₃の具体例をそれぞ
れ示している。動作は上述した通りである。

【００６７】この図１３に示すような構成とすることに
より、例えばＤＡＴのように、回転ドラム径がφ１５以
上の何φでもよく、それに伴って再生レートも変化する
ような場合に適用しても、ロックセンタ周波数と、ロッ
クレンジの上限、下限を自動的に決めてくれるので、同
一回路で再生レートの変化に対応でき、ＩＣの素子数や
ピン数の増加を防止でき、構成の複雑化を回避できる。

【００６８】ところで、上記図１に戻って、入力エッジ
で取り込んだリングオシレータ３０の値（上記出力RSの
状態）と、マスタクロックＭCKで取り込んだリングオシ
レータ３０の値との差をとれば入力エッジの位置がわか
るわけであるが、差をとるためには、フリップフロップ
回路部２３により入力エッジで取り込んだ信号をさらに
フリップフロップ回路部２４によりマスタクロックＭCK
で取り込み直してマスタクロック同期信号とする必要が
ある。しかし、マスタクロックで取り込み直す信号はマ
スタクロック非同期の入力エッジのタイミングで変化す
る信号である。このため、運悪くマスタクロック取り込
み直し用フリップフロップ回路部２４のセットアップタ
イムやホールドタイム内においてそのフリップフロップ
回路部２４への入力が変化した場合、変化する前と変化
した後とのいずれの入力を取り込むかが不定となる。こ
のフリップフロップ回路部２４は、上述したようにリン
グオシレータ３０の段数分だけのフリップフロップから
成っているため、ビット毎に新旧のデータが入り混じる
ことになる。

【００６９】すなわち、例えば図１６は、入力ＲＦ信号
RF_inに対して、フリップフロップ回路部２３からの出力
FF₂₃、マスタクロックＭCK、フリップフロップ回路部２
４からの出力FF₂₄をそれぞれ示しており、図中の
“ａ”、“ｂ”、“ｃ”等は上記リングオシレータ３０
の値（状態）を示している。この図１６において、例え
ばフリップフロップ回路部２３がリングオシレータ値
（状態）“ａ”を取り込んでいる間の時刻ｔ₁でマスタ
クロックＭCKが立ち上がってフリップフロップ回路部２
４が値“ａ”を取り込んでいる。入力信号RF_inの立ち上
がりエッジ時刻ｔ₁₁でフリップフロップ回路部２３はリ
ングオシレータ値“ｂ”を取り込み、これをフリップフ
ロップ回路部２４がマスタクロックＭCKの立ち上がり時
刻ｔ₂で取り込んでいる。ここで、入力信号RF_inの立ち
下がりエッジ時刻ｔ₁₂の直後の時刻ｔ₃でマスタクロッ
クＭCKが立ち上がった場合には、時刻ｔ₁₂でのリングオ
シレータ値“ｃ”をフリップフロップ回路部２３が取り
込む間のホールドタイム内においてフリップフロップ回
路部２４による取り込みが行われることになり、時刻ｔ
₃以降のフリップフロップ回路部２４からの出力は、上
記値“ｂ”と値“ｃ”とがビット毎に入り混じったもの
となる虞れがある。

【００７０】そこで、本発明実施例においては、図１７
に示すような回路構成を用いることで、上記非同期信号
取り込みによる欠点を回避している。この図１７中で、
図１の構成に対して変更した部分は、フリップフロップ
回路部２３と減算器２６との間の構成、及びフリップフ
ロップ１３Ａ、１３Ｂからオアゲート１５Ｃまでの構成
である。他の部分については、上記図１の各部構成と同
じ部分に同じ指示符号を付して説明を省略する。なおリ
ング遅延選択回路３４については、リングオシレータ３
０の素子遅延時間を切換選択するためのものであり、後
で説明する。

【００７１】図１７において、フリップフロップ回路部
２３からの出力は、マスタクロックＭCKの立ち上がりで
取り込むフリップフロップ回路部２４Ａ及びマスタクロ
ックＭCKの立ち下がりで取り込むフリップフロップ回路
部２４Ｂにそれぞれ送られている。フリップフロップ回
路部２４Ａからの出力はバイナリ変換回路２５Ａを介
し、またフリップフロップ回路部２４Ｂからの出力はバ
イナリ変換回路２５Ｂを介し、それぞれセレクタ２５Ｃ
に送られる。セレクタ２５Ｃからの出力は減算器２６に
送られ、バイナリ変換回路２８の出力から減算される。
また、入力端子１１からの入力ＲＦ信号RF_inは、マスタ
クロックＭCKの立ち上がりで取り込むフリップフロップ
１３Ａ及びマスタクロックＭCKの立ち下がりで取り込む
フリップフロップ１３Ｂにそれぞれ送られている。フリ
ップフロップ１３Ａからの出力は、フリップフロップ１
４Ａ及び排他的論理和（Ｅｘ−ＯＲ）回路１５Ａに送ら
れ、フリップフロップ１３Ｂからの出力はフリップフロ
ップ１４Ｂに送られている。フリップフロップ１４Ａか
らの出力はＥｘ−ＯＲ回路１５Ｂに送られ、Ｅｘ−ＯＲ
回路１５Ａ、１５Ｂにはフリップフロップ１４Ｂからの
出力がそれぞれ送られている。Ｅｘ−ＯＲ回路１５Ａ、
１５Ｂからの出力は、セレクタ２５Ｃに選択制御信号と
して送られると共に、オアゲート１５Ｃに送られてい
る。オアゲート１５Ｃからの出力は、エッジ検出信号Ｅ
Ｄとして端子１６より取り出される。

【００７２】以上のような構成の基本的な考え方は、フ
リップフロップ回路部２３からの入力エッジでのラッチ
出力データについて、マスタクロックＭCKの立ち上がり
で取り込んだ時にエラーとなるタイミングで変化するよ
うなデータは、マスタクロックＭCKの次の立ち下がりで
取り込めばエラーとはならないことを考慮したものであ
る。ここで、単純にマスタクロックＭCKの立ち下がりの
みで取り込むようにすると、立ち下がりで取り込んでエ
ラーとなるタイミングのデータが新たに問題となるか
ら、マスタクロックＭCKの立ち上がりと立ち下がりとの
内のエラーとならない方のタイミングで取り込んだデー
タを選択するようにしている。

【００７３】すなわち、図１８は図１７の各部の信号の
波形や状態（値）を示すタイムチャートであり、信号FF
₂₃等はフリップフロップ回路部２３等からの出力を示
し、信号EX_15B等はＥｘ−ＯＲ回路１５Ｂ等からの出力
を示し、信号SL_25Cはセレクタ２５Ｃからの出力を示し
ている。この図１８の例においては、入力エッジの立ち
下がり時刻ｔ₁₂の直後の時刻ｔ₀₂にマスタクロックＭCK
が立ち下がっており、入力エッジの立ち上がり時刻ｔ₁₃
の直後の時刻ｔ₄にマスタクロックＭCKが立ち上がって
いる。

【００７４】この図１８に示すような例において、マス
タクロックＭCKが“Ｌ”（ローレベル）となっている区
間、すなわち時刻ｔ₀₁〜ｔ₂間、ｔ₀₂〜ｔ₃間等に遷移
した入力エッジによるフリップフロップ回路部２３から
のラッチデータ（例えば、時刻ｔ₀₃〜ｔ₄間の時刻ｔ₁₃
で立ち上がった入力エッジでフリップフロップ回路部２
３に取り込まれたデータ“ｄ”）については、マスタク
ロックＭCKが立ち上がり（時刻ｔ₄）により再ラッチす
ると、入力エッジがマスタクロック立ち上がりの直前に
あった時、フリップフロップ回路部２３のセットアップ
タイム（ホールドタイム）を満たさず正しく取り込めな
いことがあるので、次のマスタクロックＭCKの立ち下が
り（時刻ｔ₀₄）でフリップフロップ回路部２４Ｂに取り
込む。

【００７５】これとは逆に、マスタクロックＭCKが
“Ｈ”（ハイレベル）となっている区間、すなわち時刻
ｔ₁〜ｔ₀₁間、ｔ₂〜ｔ₀₂間等に遷移した入力エッジに
よるラッチデータ（例えば、時刻ｔ₂〜ｔ₀₂間の時刻ｔ
₁₂で立ち下がった入力エッジでフリップフロップ回路部
２３に取り込まれたデータ“ｃ”）については、マスタ
クロックＭCKが立ち下がり（時刻ｔ₀₂）により再ラッチ
すると、入力エッジがマスタクロック立ち下がりの直前
にあった時、セットアップタイムを満たさず正しく取り
込めないことがあるので、次のマスタクロックＭCKの立
ち上がり（時刻ｔ₃）でフリップフロップ回路部２４Ａ
に取り込む。

【００７６】これらの考え方をまとめると、例えばマス
タクロックＭCKが“Ｌ”の区間の入力エッジによるラッ
チデータは、マスタクロックＭCKが“Ｈ”の区間ねかせ
ておき、次の立ち下がりエッジで再ラッチするというも
のであるから、マスタクロックＭCKが“Ｌ”の区間に入
力エッジがあれば次のマスタクロックＭCKが“Ｈ”の区
間には入力信号のエッジが来ないことが前提である。マ
スタクロック周期Ｔ_MCより再生クロック周期Ｔ_RCの方が
長くなくてはいけないから、入力信号のエッジ間隔は基
本的にマスタクロック周期Ｔ_MCより長い。少なくとも、
マスタクロック周波数／再生クロック周波数の比率が１
より大きければよく、２以上であればこの影響は決定的
なものとはならない。

【００７７】ここで、マスタクロック半周期（Ｔ_MC／
２）単位で見て入力エッジが連続（２連続）した場合に
は、例えば次の図１９に示すような回路を用いて両エッ
ジともキャンセルすることができる。この図１９に示す
回路は、図１７の端子１１、１２から端子１６までの構
成に対応する部分のみを示したものであり、各フリップ
フロップ回路からの出力信号等を図２０に示している。

【００７８】これらの図１９及び図２０において、４個
のＥｘ−ＯＲ（排他的論理和）回路９１、９２、９３、
９４の内、Ｅｘ−ＯＲ回路９３が図１７のＥｘ−ＯＲ回
路１５Ａに、Ｅｘ−ＯＲ回路９２が図１７のＥｘ−ＯＲ
回路１５Ｂにそれぞれ対応するものであり、マスタクロ
ック半周期（Ｔ_MC／２）単位でその前後のエッジも見て
いる。アンドゲート９６はＥｘ−ＯＲ回路９１の出力の
否定と、Ｅｘ−ＯＲ回路９２の出力と、Ｅｘ−ＯＲ回路
９３の出力の否定との論理積をとることで、マスタクロ
ックＭCKの“Ｈ”区間内での入力エッジ検出を行い、ア
ンドゲート９６はＥｘ−ＯＲ回路９２の出力の否定と、
Ｅｘ−ＯＲ回路９３の出力と、Ｅｘ−ＯＲ回路９４の出
力の否定との論理積をとることで、“Ｌ”区間内でのエ
ッジ検出を行っている。このようにすると、エッジがあ
った半周期区間の前後の区間にエッジが無いときのみ、
エッジ検出信号ＥＤが立つ。

【００７９】次に、図１７のリング遅延選択回路３４に
ついて説明する。上述したように、リングオシレータ３
０をディジタルＰＬＬに応用すると、精度良い入力エッ
ジ時刻の計測が可能となり、低い周波数のマスタクロッ
クで済むという利点がある。しかし、このリングオシレ
ータは、反転ゲート素子の遅延を使用しており、この遅
延が半導体製造プロセスのばらつき、使用電源電圧、使
用温度等により大きく変化する。また、ＰＬＬに入力さ
れるディジタル信号のレートが変化すると、その再生ク
ロック変化を回路的な中心周波数の変化で対応するのは
回路の大幅な増加を招くので、マスタクロックを再生ク
ロックと同じような比率で変化させるのが好ましい。こ
こで、ＰＬＬに入力されるディジタル信号のレートの変
化の比率の具体例としては１：８程度が想定されてお
り、このときのマスタクロック周波数の変化の比率は
１：４程度とすることが好ましい。

【００８０】このように、反転ゲート素子の遅延や、マ
スタクロック周期Ｔ_MCが一定でないシステムにおいて、
マスタクロック周期Ｔ_MCが短いときに十分な分解能を持
つような短いゲート遅延と、マスタクロック周期Ｔ_MCが
長いときにそれでもリングオシレータがマスタクロック
周期Ｔ_MC内に１周しないほど長い１周期時間を持つの
は、リングオシレータの段数が膨大になってしまい現実
的でない。そこで、リングオシレータとして１段当りの
遅延量をステップ的に切り換えられる機能を持つものを
用い、リング遅延量選択回路３４により、マスタクロッ
ク周期Ｔ_MC内にリングオシレータが１周以上しない範囲
で、最も小さな上記１段当りの遅延量を選択するように
している。

【００８１】このようなリングオシレータの遅延量の自
動切換あるいは自動選択について、図２１〜図２３を参
照しながら説明する。図２１は、図１７のリング遅延時
間測定回路３３及びリング遅延選択回路３４の具体例を
示すブロック回路図である。この図２１において、リン
グ遅延時間測定回路３３の入力端子１０１には上記図１
７のリングオシレータ３０（ただし具体的な構成は図２
２のリングオシレータ３０”とするのが好ましい）から
の任意の１素子からの出力信号が供給されており、出力
端子１０９からの例えば１１ビットの測定出力が上記図
１７の乗算器３６に送られている。図２２は、図２１の
リング遅延選択回路３４により遅延時間が選択制御され
るようなリングオシレータ３０”の具体的な構成例を示
し、図２３は該リングオシレータ３０”に使用可能な反
転素子の１具体例を示している。

【００８２】ここでリング遅延時間測定回路３３は、上
記リングオシレータの動作の１周期（１回転）Ｔ_RNを、
マスタクロック周期Ｔ_MCを単位として計測する。計測波
形としては、リングオシレータのどれか１つの反転素子
の出力波形を用いる。ただし１波形（１周期）では精度
が出ないため、複数波形（複数周期）の長さを測り波形
の数で割ることにより、１波形（１周期）分を求めてい
る。実際には、２^N個（Ｎは自然数）の波形の時間を測
り、それをＮビットシフトすることで１／２^Nした値を
求めるようにすればよい。図２１の例においては、Ｎ＝
６としており、６４波形の間にマスタクロックが何発入
るかを測定している。

【００８３】すなわち図２１において、端子１０１を介
して供給された上記リングオシレータの任意の１素子か
らの出力信号は、例えば６ビットのカウンタ１０２に供
給され、そのＭＳＢ（最上位ビット）出力（いわゆるＱ
₆）がフリップフロップ１０３に送られてラッチされ、
フリップフロップ１０４、インバータ（反転素子）１０
５、アンドゲート１０６により微分されてエッジ（立ち
下がりエッジ）検出がなされる。各フリップフロップ１
０２、１０３のクロックとしては、マスタクロックＭCK
が用いられている。アンドゲート１０６からの出力信号
は、パルス周期が上記リングオシレータ周期Ｔ_RNの６４
倍の６４Ｔ_RNで、パルス幅が１マスタクロック周期Ｔ_MC
となっている。この出力信号を例えば１１ビットカウン
タ１０７のロード端子及び１１ビットラッチ回路１０８
のイネーブル端子に送ることで、上記６４Ｔ_RNの時間内
でのマスタクロックＭCKの個数を求めている。これは具
体的には、上記アンドゲート１０６からの出力パルスに
より１１ビットカウンタ１０７に“１”をロード（初期
値“１”にリセット）し、リセットする直前の値をラッ
チ回路１０８に取り込むようにしている。このラッチ回
路１０８からの１１ビット出力のＬＳＢ（最下位ビッ
ト）から６ビット目と７ビット目との間を小数点とみな
すと、１１ビットの整数値出力の小数点の位置を６ビッ
トだけ上位側にシフトしたことになり、１／６４倍した
ことになる。これは、上記リングオシレータの動作の１
回転の周期Ｔ_RNをマスタクロック周期Ｔ_MCの１／６４の
精度で測定したことになる。

【００８４】リング遅延選択回路３４は、上記リングオ
シレータの遅延量を適切な値に選ぶためのものである。
例えば、リング遅延時間測定回路３３での測定値が１以
下となるとき、マスタクロックの１周期Ｔ_MC内にリング
オシレータが１回転以上するわけであるから、１ランク
大きな遅延量を選ぶことが必要である。このとき、上記
測定値が１に達しなくとも例えば１．２程度の所定の下
限値ｋ_MINを下回ったときに１ランク大きな遅延量に切
り換えるように、余裕を持った切換を行わせることが好
ましい。また、上記測定値があまり大きいと、リングオ
シレータの動作の１回転の周期Ｔ_RNが不必要に大きいわ
けであるから、これをリングオシレータ段数で割った上
記測定単位時間τ_UNが大きくなって測定精度（マスタク
ロック周期Ｔ_MC内の分解能）が低下することになる。こ
のため、上限値ｋ_MAXも設定しておき、この上限値ｋ
_MAXを越えたとき１ランク小さな遅延量に切換制御する
ことが好ましい。

【００８５】図２１のリング遅延選択回路３４において
は、比較器１１１において、ラッチ回路１０８からの測
定出力値を、上記例えば１．２程度の下限値ｋ_MIN及び
上記上限値ｋ_MAX（例えば２程度）と比較し、これらの
下限値ｋ_MIN〜上限値ｋ_MAXの範囲内にあるときには
“０”を、下限値ｋ_MINより小さいときには“＋１”
を、上限値ｋ_MAXより大きいときには“−１”をそれぞ
れ加算器１１２に送るようにしている。加算器１１２か
らの加算出力は、上記アンドゲート１０６からの上記６
４Ｔ_RN周期のパルス出力がイネーブル端子に入力される
ラッチ回路１１３に送られ、ラッチ回路１１３からの出
力が上記加算器１１２及びデコーダ１１４に送られてい
る。デコーダ１１４では、ラッチ回路１１３からの出力
信号を例えば５つの信号Ｘ₁〜Ｘ₅にデコードして出力
している。

【００８６】次に、図２２は上記信号Ｘ₁〜Ｘ₅により
遅延量が切換制御されるリングオシレータ３０”の例を
示し、ｎ個（ｎは奇数）の反転（インバータ）回路３１
₁〜３１_nがリング状に接続されて、各接続点から出力
信号Ｓ₁〜Ｓ_nが取り出されている。これらの各反転回
路３１₁〜３１_nは、いずれも上記図２１のリング遅延
選択回路３４からの信号Ｘ₁〜Ｘ₅により、遅延時間が
５段階に切換可能な構成を有している。このような遅延
時間を５段階に切換可能な反転回路３１の具体例を図２
３に示している。

【００８７】図２３の反転回路３１の入力端子１２０
は、遅延時間がそれぞれτ₁、τ₂、τ₃の遅延素子１
２１、１２２、１２３の直列接続回路の一端に接続され
ると共に、アンドゲート１２４、及びアンドゲート１２
５にそれぞれ接続されている。遅延素子１２１の出力端
子はアンドゲート１２６に、遅延素子１２２の出力端子
はアンドゲート１２７に、遅延素子１２３の出力端子は
アンドゲート１２８に、それぞれ接続されている。アン
ドゲート１２４〜１２８には、それぞれ上記信号Ｘ₁〜
Ｘ₅が供給されており、信号Ｘ₁〜Ｘ₅の内のいずれか
１つが“Ｈ”となってアンドゲートが導通状態となる。
アンドゲート１２５〜１２８からの各出力がオアゲート
１２９を介しＮＯＲゲート１３０に送られ、アンドゲー
ト１２４からの出力がＮＯＲゲート１３０に送られてい
る。このＮＯＲゲート１３０からの出力が反転回路３１
の出力として端子１３１より取り出される。

【００８８】この図２３の構成において、各アンドゲー
ト１２４〜１２８の遅延時間を互いに等しくτ_ANDと
し、オアゲート１２９の遅延時間をτ_ORとし、ＮＯＲゲ
ート１３０の遅延時間をτ_NORとするとき、信号Ｘ₁が
選択されて“１”となったときの反転回路３１の遅延量
τ_X1は、 τ_X1＝τ_AND＋τ_NOR となる。以下同様に、信号Ｘ₂、Ｘ₃、Ｘ₄、Ｘ₅がそ
れぞれ選択されて“１”となったときの反転回路３１の
遅延量τ_X2、τ_X3、τ_X4、τ_X5は、それぞれ τ_X2＝τ_AND＋τ_OR＋τ_NOR τ_X3＝τ₁＋τ_AND＋τ_OR＋τ_NOR τ_X4＝τ₁＋τ₂＋τ_AND＋τ_OR＋τ_NOR τ_X5＝τ₁＋τ₂＋τ₃＋τ_AND＋τ_OR＋τ_NOR となる。従って、Ｘ₁からＸ₂、Ｘ₃、Ｘ₄、Ｘ₅が選
択される順に、遅延量が増加することになる。

【００８９】この場合の切換選択可能な上記各遅延量τ
_X1〜τ_X5を設定する際には、隣合った遅延量の比率、例
えばτ_X2／τ_X1、τ_X3／τ_X2等を、所定値Ｒ以下に揃え
るのが好ましい。そして、リング遅延時間の切換条件
は、例えばリングオシレータ周期Ｔ_RNの上記測定値（マ
スタクロック周期Ｔ_MCを１としたときの値）が上記下限
値ｋ_MIN以下となるとき遅延量を１段階増加させ、上記
上限値ｋ_MAXより大きくなるとき遅延量を１段階減少さ
せるものとすると、ｋ_MAX／ｋ_MIN＞Ｒの関係を満足さ
せることが必要となる。これは、この関係を満足しない
場合、例えばＲ＝２とし、ｋ_MIN＝１．２、ｋ_MAX＝
２．０とする場合において、上記Ｘ₁選択時からリング
遅延時間測定出力が上記下限値ｋ_MIN＝１．２より小さ
いが１．２に非常に近い値となるときに遅延時間を１段
階増加させると、上記Ｘ₂が選択されるが、Ｒ＝τ_X2／
τ_X1＝２であるから、リング遅延時間測定出力は２．４
より僅かに小さい値となる。これは上記上限値ｋ_MAX＝
２．０より大きい値であるから遅延時間を１段階減少さ
せるような切換制御が自動的に行われ、測定出力は再び
上記下限値ｋ_MIN＝１．２より小さいが１．２に近い値
となり、上記動作を繰り返すことになる。すなわち、遅
延量切換動作が不安定となる。このことからも、上記ｋ
_MAX／ｋ_MIN＞Ｒの関係を満足させる必要性が明らかで
ある。

【００９０】以上説明したように、リングオシレータの
遅延時間の自動切換を行わせることにより、半導体のば
らつきや、温度変化、電源電圧変動等による素子遅延の
ばらつきがあっても、正常なＰＬＬ動作を保つことがで
き、例えば実際にＬＳＩとしての量産設計が可能とな
る。また、ＰＬＬに応用したとき、ＰＬＬの入力信号レ
ートの変化に対しマスタクロックを変化させることで対
応でき、回路構成を簡素化できる。

【００９１】なお、本発明は上記実施例のみに限定され
るものではなく、例えばリングオシレータのビット数
（段数、素子数）、リング遅延時間測定出力のビット
数、エッジ位置信号、エッジ検出信号等を取り込むため
のシフトレジスタやラッチ回路等のビット数や段数、そ
の他のデータのビット数等は、図示の例に限定されな
い。この他、本発明の要旨を逸脱しない範囲において種
々の変更が可能であることは勿論である。

【００９２】

【発明の効果】以上の説明からも明らかなように、本発
明に係るディジタルＰＬＬ装置によれば、ＰＬＬ再生ク
ロックと同じ周波数の基準クロックの周期を測定した値
を中心周期としてロックレンジの上限、下限を求めてい
るため、如何なる再生レートの信号に対しても適切なロ
ックレンジを自動的に設定することができ、同一回路で
再生レートの変化に対応できる。従って、ＩＣ化する際
には、回路構成を簡略化でき、ピン数増加や複雑化を防
止できる。

【図面の簡単な説明】

【図１】本発明に係る一実施例としてのディジタルＰＬ
Ｌ装置の入力信号のエッジ時刻測定回路部の概略構成を
示すブロック回路図である。

【図２】該実施例に用いられるリングオシレータの構成
例を示す回路図である。

【図３】図２に示すリングオシレータの動作を説明する
ためのタイミングチャートである。

【図４】入力信号のエッジ検出動作を説明するためのタ
イミングチャートである。

【図５】入力信号のエッジ位置検出動作を説明するため
のタイミングチャートである。

【図６】バイナリ変換回路の具体例を示す回路図であ
る。

【図７】本発明に係る一実施例としてのディジタルＰＬ
Ｌ装置の位相同期回路部の概略構成を示すブロック回路
図である。

【図８】エッジ位置を表す信号の値の具体例を示す図で
ある。

【図９】位相誤差が０のエッジ位置の計算を説明するた
めの図である。

【図１０】図７中のウィンドウジェネレータの具体例を
示すブロック回路図である。

【図１１】図１０のウィンドウジェネレータの動作を説
明するための図である。

【図１２】図７中のウィンドウ回路及びその近傍の回路
の具体的な構成例を示すブロック回路図である。

【図１３】再生クロック１周期長測定回路の具体例を示
すブロック回路図である。

【図１４】図１３の回路の一部構成の動作を説明するた
めの波形図である。

【図１５】図１３の回路の他の部分の構成の動作を説明
するための波形図である。

【図１６】入力エッジ位置の誤検出を説明するためのタ
イミングチャートである。

【図１７】入力エッジ位置の誤検出を防止した入力信号
のエッジ時刻測定回路部の概略構成を示すブロック回路
図である。

【図１８】図１７の回路の動作を説明するためのタイミ
ングチャートである。

【図１９】入力エッジ位置の誤検出を防止するための他
の具体例の要部構成を示す回路図である。

【図２０】図１７の回路の動作を説明するためのタイミ
ングチャートである。

【図２１】図１７中のリング遅延時間測定回路及びリン
グ遅延選択回路の具体的な構成例を示すブロック回路図
である。

【図２２】遅延時間が切換選択可能なリングオシレータ
の具体例を示すブロック回路図である。

【図２３】遅延時間が切換選択可能なリングオシレータ
に用いられる反転回路の具体例を示す回路図である。

【符号の説明】１１・・・・・ＲＦ信号入力端子１２・・・・・マスタクロック信号入力端子１３、１４、７４、７７、７８・・・・・フリップフロ
ップ１５、２２・・・・・排他的論理和（Ｅｘ−ＯＲ）回路２３、２４、２７、５９・・・・・フリップフロップ回
路部２５、２８・・・・・バイナリ変換回路２６、５５・・・・・減算器３０、３０’、３０”・・・・・リングオシレータ３３・・・・・リング遅延時間測定回路３４・・・・・リング遅延選択回路３６・・・・・乗算器５１・・・・・９ビットシフトレジスタ５２・・・・・再生クロック１周期長ウィンドウ回路５３・・・・・再生クロック周期ラッチ回路５４・・・・・エッジ位置整数部デコーダ５６・・・・・６ビットパラレル９ビットシフトレジス
タ５７・・・・・セレクタ５８・・・・・１／４回路６１・・・・・再生クロック１周期長測定値供給端子６２、６４、６６・・・・・加算器６３・・・・・ラッチ回路６７・・・・・ウィンドウジェネレータ７１・・・・・比較器７２・・・・・３ビットカウンタ８１、１３２・・・・・６ビットカウンタ８２・・・・・１０ビットカウンタ８３・・・・・１０ビットラッチ回路８４・・・・・比較器８５・・・・・セレクタ８６Ｍ、８７Ｍ・・・・・乗算器８６Ｔ・・・・・ロック下限周期比入力端子８７Ｔ・・・・・ロック上限周期比入力端子１３１・・・・・標準再生クロック入力端子１３７・・・・・９ビットカウンタ１３８・・・・・９ビットラッチ回路

Claims

【特許請求の範囲】

【請求項１】ＰＬＬ再生クロックと入力信号との間の
位相誤差をマスタクロックを用いて検出した位相誤差デ
ータに基づいてＰＬＬ再生クロックを制御するディジタ
ルＰＬＬ装置において、再生クロックと同じ周波数の基準クロックの周期をマス
タクロックを単位として計測する回路を備え、この計測
値をＰＬＬ再生クロックの中心周期として上限周期と下
限周期を求め、これらの上限周期と下限周期との間の範
囲をＰＬＬのロックレンジとすることを特徴とするディ
ジタルＰＬＬ装置。
【請求項２】上記上限周期は、上記測定値に１より大
きな定数を乗算して求め、上記下限周期は、上記測定値
に１より小さな定数を乗算して求めることを特徴とする
請求項１記載のディジタルＰＬＬ装置。
【請求項３】上記入力信号のエッジを上記マスタクロ
ック単位で検出して得られたエッジ検出信号と、上記マ
スタクロック内での上記入力エッジの位置を示すエッジ
位置信号とに基づいて、ＰＬＬ再生クロックと入力信号
エッジとの間の上記位相誤差データをマスタクロック周
期よりも短い時間を単位として求めることを特徴とする
請求項１又は２記載のディジタルＰＬＬ装置。