JPH10322174A - 周波数逓倍回路 - Google Patents
周波数逓倍回路Info
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- JPH10322174A JPH10322174A JP9131102A JP13110297A JPH10322174A JP H10322174 A JPH10322174 A JP H10322174A JP 9131102 A JP9131102 A JP 9131102A JP 13110297 A JP13110297 A JP 13110297A JP H10322174 A JPH10322174 A JP H10322174A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/00006—Changing the frequency
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
- G06F7/68—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers using pulse rate multipliers or dividers pulse rate multipliers or dividers per se
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- Nonlinear Science (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【課題】 回路規模が小さく、デジタル回路のみで構成
することができ、且つ、使用できる外部クロック信号の
周波数範囲が広い周波数逓倍回路を提供する。 【解決手段】 外部クロック信号CLK1の4倍の周波
数を有する出力クロック信号CLK2を生成する周波数
逓倍回路100において、外部クロック信号CLK1の
立ち下がりエッジを検出してエッジ検出信号を出力する
する立ち下がりエッジ検出回路110と、周波数f0 の
基準クロック信号CLK0を生成して出力する発振回路
120と、立ち下がりエッジ検出回路110が出力する
エッジ検出信号と発振回路120が出力する基準クロッ
ク信号CLK0とを取り込み、この基準クロック信号C
LK0のクロック数を計数して、このクロック数が所定
数に達する前は基準クロック信号CLK0をそのまま出
力し、クロック数が所定数に達した後は基準クロック信
号CLK0を出力せず、且つ、エッジ検出信号を入力し
たときに基準クロック数の計数をリセットするクロック
生成回路130とを備える。
することができ、且つ、使用できる外部クロック信号の
周波数範囲が広い周波数逓倍回路を提供する。 【解決手段】 外部クロック信号CLK1の4倍の周波
数を有する出力クロック信号CLK2を生成する周波数
逓倍回路100において、外部クロック信号CLK1の
立ち下がりエッジを検出してエッジ検出信号を出力する
する立ち下がりエッジ検出回路110と、周波数f0 の
基準クロック信号CLK0を生成して出力する発振回路
120と、立ち下がりエッジ検出回路110が出力する
エッジ検出信号と発振回路120が出力する基準クロッ
ク信号CLK0とを取り込み、この基準クロック信号C
LK0のクロック数を計数して、このクロック数が所定
数に達する前は基準クロック信号CLK0をそのまま出
力し、クロック数が所定数に達した後は基準クロック信
号CLK0を出力せず、且つ、エッジ検出信号を入力し
たときに基準クロック数の計数をリセットするクロック
生成回路130とを備える。
Description
【0001】
【発明の属する技術分野】この発明は、外部クロック信
号の所定数倍の周波数を有する出力クロック信号を生成
するための周波数逓倍回路に関するものである。
号の所定数倍の周波数を有する出力クロック信号を生成
するための周波数逓倍回路に関するものである。
【0002】
【従来の技術】近年の半導体技術の発達等に伴い、マイ
クロプロセッサやマイクロコントローラ等の集積回路の
動作周波数も上昇する傾向にある。したがって、これら
の集積回路に動作周波数を供給する発振器としても、高
い周波数のクロック信号を生成するものが要求されてい
る。しかしながら、発振器で生成するクロック信号の周
波数を増加させようとすると、これに伴って、発振器の
消費電力が増加してしまうという欠点や、発振器内で生
成される放射ノイズが増加してしまうという欠点が生じ
る。
クロプロセッサやマイクロコントローラ等の集積回路の
動作周波数も上昇する傾向にある。したがって、これら
の集積回路に動作周波数を供給する発振器としても、高
い周波数のクロック信号を生成するものが要求されてい
る。しかしながら、発振器で生成するクロック信号の周
波数を増加させようとすると、これに伴って、発振器の
消費電力が増加してしまうという欠点や、発振器内で生
成される放射ノイズが増加してしまうという欠点が生じ
る。
【0003】これらの欠点を解決する方法として、周波
数逓倍回路を用いる方法が、従来より知られている。こ
の方法では、マイクロプロセッサやマイクロコントロー
ラ等を搭載した電子回路や電子機器において、周波数が
比較的低い発振器で生成したクロック信号をシステムク
ロックとして使用し、このシステムクロックを周波数逓
倍回路で逓倍して得たクロック信号をマイクロプロセッ
サやマイクロコントローラ等の動作クロックとして使用
する。
数逓倍回路を用いる方法が、従来より知られている。こ
の方法では、マイクロプロセッサやマイクロコントロー
ラ等を搭載した電子回路や電子機器において、周波数が
比較的低い発振器で生成したクロック信号をシステムク
ロックとして使用し、このシステムクロックを周波数逓
倍回路で逓倍して得たクロック信号をマイクロプロセッ
サやマイクロコントローラ等の動作クロックとして使用
する。
【0004】
【発明が解決しようとする課題】図11は、従来の周波
数逓倍回路の一構成例を示すブロック図である。
数逓倍回路の一構成例を示すブロック図である。
【0005】同図において、電圧制御発振回路1101
は、ループフィルタ1106から入力された信号電圧に
応じた周波数のクロック信号を出力する。そして、この
クロック信号は、クロックドライバ1102を介して、
出力クロック信号CLK2として外部に出力されるとと
もに、Nビットのアップカウンタ1103に入力され
る。これにより、アップカウンタ1103は電圧制御発
振回路1101から出力された信号のクロック数を計数
する。そして、この計数値が所定数に達したとき、アッ
プカウンタ1103の最上位ビットの信号SN-1 の信号
レベルは、ローレベルからハイレベルに変化する。
は、ループフィルタ1106から入力された信号電圧に
応じた周波数のクロック信号を出力する。そして、この
クロック信号は、クロックドライバ1102を介して、
出力クロック信号CLK2として外部に出力されるとと
もに、Nビットのアップカウンタ1103に入力され
る。これにより、アップカウンタ1103は電圧制御発
振回路1101から出力された信号のクロック数を計数
する。そして、この計数値が所定数に達したとき、アッ
プカウンタ1103の最上位ビットの信号SN-1 の信号
レベルは、ローレベルからハイレベルに変化する。
【0006】位相検出回路1104は、このアップカウ
ンタ1103から最上位ビットの信号SN-1 を入力する
とともに、外部から外部クロック信号CLK1を入力し
て、両信号SN-1 ,CLK1の位相を比較する。そし
て、両信号SN-1 ,CLK1の位相差の検出結果を示す
信号Sp を出力する。
ンタ1103から最上位ビットの信号SN-1 を入力する
とともに、外部から外部クロック信号CLK1を入力し
て、両信号SN-1 ,CLK1の位相を比較する。そし
て、両信号SN-1 ,CLK1の位相差の検出結果を示す
信号Sp を出力する。
【0007】チャージポンプ回路1105は、この信号
Sp を入力して、上述の電圧制御発振回路1101を制
御するための電圧信号Vc に変換する。そして、この電
圧信号Vc は、ループフィルタ1106で波形の整形を
施された後、電圧制御発振回路1101に入力される。
Sp を入力して、上述の電圧制御発振回路1101を制
御するための電圧信号Vc に変換する。そして、この電
圧信号Vc は、ループフィルタ1106で波形の整形を
施された後、電圧制御発振回路1101に入力される。
【0008】このような構成の周波数逓倍回路によれ
ば、アップカウンタ1103の出力信号SN-1 の位相が
外部クロック信号CLK1の位相よりも早い場合には電
圧制御発振回路1101で生成されるクロック信号の周
波数が減少し、アップカウンタ1103の出力信号S
N-1 の位相が外部クロック信号CLK1の位相よりも遅
い場合には電圧制御発振回路1101で生成されるクロ
ック信号の周波数が増加する。そして、これにより、電
圧制御発振回路1101が生成するクロック信号を周波
数を、外部クロック信号CLK1の周波数のN倍に、正
確に一致させることができる。
ば、アップカウンタ1103の出力信号SN-1 の位相が
外部クロック信号CLK1の位相よりも早い場合には電
圧制御発振回路1101で生成されるクロック信号の周
波数が減少し、アップカウンタ1103の出力信号S
N-1 の位相が外部クロック信号CLK1の位相よりも遅
い場合には電圧制御発振回路1101で生成されるクロ
ック信号の周波数が増加する。そして、これにより、電
圧制御発振回路1101が生成するクロック信号を周波
数を、外部クロック信号CLK1の周波数のN倍に、正
確に一致させることができる。
【0009】しかしながら、図11に示したような従来
の周波数逓倍回路には、素子数が多いので回路規模の増
大や高価格化を招くという欠点がある。
の周波数逓倍回路には、素子数が多いので回路規模の増
大や高価格化を招くという欠点がある。
【0010】また、電圧制御発振回路1101、チャー
ジポンプ回路1105およびループフィルタ1106を
アナログ回路で構成する必要があるので、使用電源を他
の回路(すなわちデジタル回路)と一致させることが困
難であるが、このことも回路規模の増大や高価格化を招
く原因となっている。すなわち、これらのアナログ回路
1101,1105,1106を動作させるための電源
を、デジタル回路を動作させるための電源とは別個に設
けなければならないために、合計2個の電源を必要とす
る場合がある。
ジポンプ回路1105およびループフィルタ1106を
アナログ回路で構成する必要があるので、使用電源を他
の回路(すなわちデジタル回路)と一致させることが困
難であるが、このことも回路規模の増大や高価格化を招
く原因となっている。すなわち、これらのアナログ回路
1101,1105,1106を動作させるための電源
を、デジタル回路を動作させるための電源とは別個に設
けなければならないために、合計2個の電源を必要とす
る場合がある。
【0011】さらに、図11に示した周波数逓倍回路に
は、電圧制御発振回路1101との整合を図ることがで
きる外部クロック信号の周波数範囲が限定されているた
めに、使用できる外部クロック信号の周波数範囲が非常
に狭いという欠点もあった。
は、電圧制御発振回路1101との整合を図ることがで
きる外部クロック信号の周波数範囲が限定されているた
めに、使用できる外部クロック信号の周波数範囲が非常
に狭いという欠点もあった。
【0012】このような理由から、従来より、回路規模
が小さく、デジタル回路のみで構成することができ、且
つ、使用できる外部クロック信号の周波数範囲が広い周
波数逓倍回路が嘱望されていた。
が小さく、デジタル回路のみで構成することができ、且
つ、使用できる外部クロック信号の周波数範囲が広い周
波数逓倍回路が嘱望されていた。
【0013】
【課題を解決するための手段】この発明は、外部から入
力された外部クロック信号の所定数倍の周波数を有する
出力クロック信号を生成する周波数逓倍回路に関するも
のである。
力された外部クロック信号の所定数倍の周波数を有する
出力クロック信号を生成する周波数逓倍回路に関するも
のである。
【0014】そして、外部クロック信号の信号エッジを
検出してエッジ検出信号を出力するするエッジ検出回路
と、所定の周波数の基準クロック信号を生成して出力す
る発振回路と、エッジ検出回路が出力するエッジ検出信
号と発振回路が出力する基準クロック信号とを取り込
み、このクロック信号のクロック数を計数して、このク
ロック数が所定数に達する前は基準クロック信号をその
まま出力し、クロック数が所定数に達した後は基準クロ
ック信号を出力せず、且つ、エッジ検出信号を入力した
ときにクロック数の計数をリセットするクロック生成回
路とを備えたことを特徴とする。
検出してエッジ検出信号を出力するするエッジ検出回路
と、所定の周波数の基準クロック信号を生成して出力す
る発振回路と、エッジ検出回路が出力するエッジ検出信
号と発振回路が出力する基準クロック信号とを取り込
み、このクロック信号のクロック数を計数して、このク
ロック数が所定数に達する前は基準クロック信号をその
まま出力し、クロック数が所定数に達した後は基準クロ
ック信号を出力せず、且つ、エッジ検出信号を入力した
ときにクロック数の計数をリセットするクロック生成回
路とを備えたことを特徴とする。
【0015】このような構成によれば、論理回路を用い
て構成することができる回路のみを使用しているので、
回路規模が小さいデジタル回路のみで周波数逓倍回路を
構成することができる。また、電圧制御発振回路を用い
る必要がないので、使用できる外部クロック信号の周波
数範囲を制限することがない。
て構成することができる回路のみを使用しているので、
回路規模が小さいデジタル回路のみで周波数逓倍回路を
構成することができる。また、電圧制御発振回路を用い
る必要がないので、使用できる外部クロック信号の周波
数範囲を制限することがない。
【0016】
【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を用いて説明する。なお、図中、各構成成分
の大きさ、形状および配置関係は、この発明が理解でき
る程度に概略的に示してあるにすぎず、また、以下に説
明する数値的条件は単なる例示にすぎないことを理解さ
れたい。
いて、図面を用いて説明する。なお、図中、各構成成分
の大きさ、形状および配置関係は、この発明が理解でき
る程度に概略的に示してあるにすぎず、また、以下に説
明する数値的条件は単なる例示にすぎないことを理解さ
れたい。
【0017】第1の実施の形態 以下、この発明の第1の実施の形態について、図1およ
び図2を用いて説明する。
び図2を用いて説明する。
【0018】図1は、この実施の形態に係る周波数逓倍
回路の構成を示す回路図である。
回路の構成を示す回路図である。
【0019】同図に示したように、この周波数逓倍回路
100において、立ち下がりエッジ検出回路110は、
遅延型フリップフロップ111,112と、論理ゲート
113とを有している。ここで、遅延型フリップフロッ
プ111は、D入力端子からは外部クロック信号CLK
1(周波数をf1 とする)を入力し、また、反転クロッ
ク入力端子/CKがCR発振回路120(後述)のクロ
ック信号出力端子OUTに接続されている。遅延型フリ
ップフロップ112は、D入力端子が遅延型フリップフ
ロップ111のQ出力端子に接続され、クロック入力端
子CKがCR発振回路120のクロック信号出力端子O
UTに接続されている。論理ゲート113は、アクティ
ブローの入力端子が遅延型フリップフロップ111のQ
出力端子に、アクティブハイの入力端子が遅延型フリッ
プフロップ112のQ出力端子に、それぞれ接続されて
いる。ここで、この論理ゲート113は、遅延型フリッ
プフロップ111のQ出力がローレベルで且つ遅延型フ
リップフロップ112のQ出力がハイレベルの場合のみ
ハイレベルを出力し、他の場合はローレベルを出力する
ように構成されている。そして、この論理ゲート113
の出力が、この発明の「エッジ検出信号」となる。
100において、立ち下がりエッジ検出回路110は、
遅延型フリップフロップ111,112と、論理ゲート
113とを有している。ここで、遅延型フリップフロッ
プ111は、D入力端子からは外部クロック信号CLK
1(周波数をf1 とする)を入力し、また、反転クロッ
ク入力端子/CKがCR発振回路120(後述)のクロ
ック信号出力端子OUTに接続されている。遅延型フリ
ップフロップ112は、D入力端子が遅延型フリップフ
ロップ111のQ出力端子に接続され、クロック入力端
子CKがCR発振回路120のクロック信号出力端子O
UTに接続されている。論理ゲート113は、アクティ
ブローの入力端子が遅延型フリップフロップ111のQ
出力端子に、アクティブハイの入力端子が遅延型フリッ
プフロップ112のQ出力端子に、それぞれ接続されて
いる。ここで、この論理ゲート113は、遅延型フリッ
プフロップ111のQ出力がローレベルで且つ遅延型フ
リップフロップ112のQ出力がハイレベルの場合のみ
ハイレベルを出力し、他の場合はローレベルを出力する
ように構成されている。そして、この論理ゲート113
の出力が、この発明の「エッジ検出信号」となる。
【0020】また、CR発振回路120は、例えば非安
定マルチバイブレータで構成される。非安定マルチバイ
ブレータは、例えばTTL(Tranister Tranister Logi
c )を用いる場合であればコンデンサC、抵抗Rおよび
NOTゲートから構成することができるが、具体的な構
成は公知であるので説明を省略する。このCR発振回路
120が出力する周期f0 のクロック信号CLK0が、
この発明の「基準クロック信号」となる。
定マルチバイブレータで構成される。非安定マルチバイ
ブレータは、例えばTTL(Tranister Tranister Logi
c )を用いる場合であればコンデンサC、抵抗Rおよび
NOTゲートから構成することができるが、具体的な構
成は公知であるので説明を省略する。このCR発振回路
120が出力する周期f0 のクロック信号CLK0が、
この発明の「基準クロック信号」となる。
【0021】クロック生成回路130は、3ビットのア
ップカウンタ131と、論理ゲート132,133とで
構成されている。ここで、アップカウンタ131は、リ
セット入力端子Rが、立ち下がりエッジ検出回路110
内に設けられた論理ゲート113の出力端子に接続され
ており、また、クロック入力端子/CKが論理ゲート1
32の出力端子に接続されている。そして、この論理ゲ
ート132のアクティブローの入力端子はアップカウン
タ131の最上位ビットの出力端子Q2 に、アクティブ
ハイの出力端子はCR発振回路120の出力端子OUT
に、それぞれ接続されている。ここで、論理ゲート13
2は、アップカウンタ131のQ2 出力がローレベルで
且つCR発振回路120が出力する基準クロック信号C
LK0がハイレベルの場合のみハイレベルを出力し、他
の場合はローレベルを出力するように構成されている。
一方、論理ゲート133のアクティブローの入力端子は
アップカウンタ131の最上位ビットの出力端子Q2 に
接続され、アクティブハイの入力端子はCR発振回路1
20の出力端子OUTに接続されている。この論理ゲー
ト133も、アップカウンタ131のQ2 出力がローレ
ベルで且つCR発振回路120が出力する基準クロック
信号CLK0がハイレベルの場合のみハイレベルを出力
し、他の場合はローレベルを出力するように構成されて
いる。なお、アップカウンタ131のビットの出力端子
Q0 ,Q1 には、何も接続されない。
ップカウンタ131と、論理ゲート132,133とで
構成されている。ここで、アップカウンタ131は、リ
セット入力端子Rが、立ち下がりエッジ検出回路110
内に設けられた論理ゲート113の出力端子に接続され
ており、また、クロック入力端子/CKが論理ゲート1
32の出力端子に接続されている。そして、この論理ゲ
ート132のアクティブローの入力端子はアップカウン
タ131の最上位ビットの出力端子Q2 に、アクティブ
ハイの出力端子はCR発振回路120の出力端子OUT
に、それぞれ接続されている。ここで、論理ゲート13
2は、アップカウンタ131のQ2 出力がローレベルで
且つCR発振回路120が出力する基準クロック信号C
LK0がハイレベルの場合のみハイレベルを出力し、他
の場合はローレベルを出力するように構成されている。
一方、論理ゲート133のアクティブローの入力端子は
アップカウンタ131の最上位ビットの出力端子Q2 に
接続され、アクティブハイの入力端子はCR発振回路1
20の出力端子OUTに接続されている。この論理ゲー
ト133も、アップカウンタ131のQ2 出力がローレ
ベルで且つCR発振回路120が出力する基準クロック
信号CLK0がハイレベルの場合のみハイレベルを出力
し、他の場合はローレベルを出力するように構成されて
いる。なお、アップカウンタ131のビットの出力端子
Q0 ,Q1 には、何も接続されない。
【0022】次に、図1に示した周波数逓倍回路の動作
について、図2のタイミングチャートを用いて説明す
る。
について、図2のタイミングチャートを用いて説明す
る。
【0023】図2に示したように、CR発振回路120
は、外部クロック信号CLK1の周波数f1 と比較して
十分に高い周波数f0 の基準クロック信号CLK0を生
成して、常時出力している。
は、外部クロック信号CLK1の周波数f1 と比較して
十分に高い周波数f0 の基準クロック信号CLK0を生
成して、常時出力している。
【0024】立ち下がりエッジ検出回路110の遅延型
フリップフロップ111は、この基準クロック信号CL
K0の立ち下がりタイミングで、外部クロック信号CL
K1を取り込む。また、遅延型フリップフロップ112
は、基準クロック信号CLK0の立ち上がりタイミング
で、遅延型フリップフロップ111のQ出力を取り込
む。したがって、遅延型フリップフロップ111が取り
込んだ外部クロック信号CLK1の信号レベルは、1/
(2f0 )経過した後に遅延型フリップフロップ112
に取り込まれる。このため、遅延型フリップフロップ1
11が外部クロック信号CLK1の信号レベルを取り込
んだときには、この遅延型フリップフロップ111に前
回取り込まれた信号レベルが遅延型フリップフロップ1
12に保持されていることになる。
フリップフロップ111は、この基準クロック信号CL
K0の立ち下がりタイミングで、外部クロック信号CL
K1を取り込む。また、遅延型フリップフロップ112
は、基準クロック信号CLK0の立ち上がりタイミング
で、遅延型フリップフロップ111のQ出力を取り込
む。したがって、遅延型フリップフロップ111が取り
込んだ外部クロック信号CLK1の信号レベルは、1/
(2f0 )経過した後に遅延型フリップフロップ112
に取り込まれる。このため、遅延型フリップフロップ1
11が外部クロック信号CLK1の信号レベルを取り込
んだときには、この遅延型フリップフロップ111に前
回取り込まれた信号レベルが遅延型フリップフロップ1
12に保持されていることになる。
【0025】ここで、遅延型フリップフロップ111が
取り込んだ外部クロック信号CLK1の信号レベルが2
回連続してハイレベルであったとすると、遅延型フリッ
プフロップ111,112のQ出力は、ともにハイレベ
ルとなる。従って、論理ゲート113の出力(すなわち
エッジ検出信号)はローレベルとなる。
取り込んだ外部クロック信号CLK1の信号レベルが2
回連続してハイレベルであったとすると、遅延型フリッ
プフロップ111,112のQ出力は、ともにハイレベ
ルとなる。従って、論理ゲート113の出力(すなわち
エッジ検出信号)はローレベルとなる。
【0026】次に、外部クロック信号CLK1の信号レ
ベルがハイレベルからローレベルに変化したとすると、
この変化後の最初の基準クロック信号CLK0の立ち下
がりタイミングで、遅延型フリップフロップ111がロ
ーレベルの外部クロック信号CLK1を取り込む。一
方、このときに遅延型フリップフロップ112が保持し
ている信号レベルは、ハイレベルである。これにより、
遅延型フリップフロップ111のQ出力はローレベルと
なり且つ遅延型フリップフロップ112のQ出力はハイ
レベルとなるので、論理ゲート113が出力するエッジ
検出信号の信号レベルはハイレベルとなる。
ベルがハイレベルからローレベルに変化したとすると、
この変化後の最初の基準クロック信号CLK0の立ち下
がりタイミングで、遅延型フリップフロップ111がロ
ーレベルの外部クロック信号CLK1を取り込む。一
方、このときに遅延型フリップフロップ112が保持し
ている信号レベルは、ハイレベルである。これにより、
遅延型フリップフロップ111のQ出力はローレベルと
なり且つ遅延型フリップフロップ112のQ出力はハイ
レベルとなるので、論理ゲート113が出力するエッジ
検出信号の信号レベルはハイレベルとなる。
【0027】そして、その1/(2f0 )経過後に遅延
型フリップフロップ112のQ出力もローレベルとな
り、さらにその1/(2f0 )経過後に遅延型フリップ
フロップ111がローレベルの外部クロック信号CLK
1を再び取り込む。このとき、遅延型フリップフロップ
111,112のQ出力はともにハイレベルとなるの
で、論理ゲート113が出力するエッジ検出信号の信号
レベルはハイレベルからローレベルに変化する。
型フリップフロップ112のQ出力もローレベルとな
り、さらにその1/(2f0 )経過後に遅延型フリップ
フロップ111がローレベルの外部クロック信号CLK
1を再び取り込む。このとき、遅延型フリップフロップ
111,112のQ出力はともにハイレベルとなるの
で、論理ゲート113が出力するエッジ検出信号の信号
レベルはハイレベルからローレベルに変化する。
【0028】クロック生成回路130のアップカウンタ
131は、論理ゲート113が出力したエッジ検出信号
をリセット端子から入力する。そして、このエッジ検出
信号の立ち上がりタイミングで計数値をリセットする。
これにより、このアップカウンタ131のビット出力Q
0 ,Q1 ,Q2 はすべてローレベルとなる(計数値
「0」に相当する)。
131は、論理ゲート113が出力したエッジ検出信号
をリセット端子から入力する。そして、このエッジ検出
信号の立ち上がりタイミングで計数値をリセットする。
これにより、このアップカウンタ131のビット出力Q
0 ,Q1 ,Q2 はすべてローレベルとなる(計数値
「0」に相当する)。
【0029】論理ゲート132は、これらのビット出力
のうちQ2 出力をアクティブローの入力端子から入力
し、また、CR発振回路120が出力する基準クロック
信号CLK0をアクティブハイの入力端子から入力す
る。従って、アップカウンタ131のQ2 出力がローレ
ベルのとき、基準クロック信号CLK0がハイレベルで
あれば論理ゲート132の出力はハイレベルとなり、基
準クロック信号CLK0がローレベルであれば論理ゲー
ト132の出力はローレベルとなる。すなわち、アップ
カウンタ131のビット出力Q2 がローレベルのとき
は、CR発振回路120が出力する基準クロック信号C
LK0がそのままアップカウンタ131のクロック入力
端子/CKに入力される。
のうちQ2 出力をアクティブローの入力端子から入力
し、また、CR発振回路120が出力する基準クロック
信号CLK0をアクティブハイの入力端子から入力す
る。従って、アップカウンタ131のQ2 出力がローレ
ベルのとき、基準クロック信号CLK0がハイレベルで
あれば論理ゲート132の出力はハイレベルとなり、基
準クロック信号CLK0がローレベルであれば論理ゲー
ト132の出力はローレベルとなる。すなわち、アップ
カウンタ131のビット出力Q2 がローレベルのとき
は、CR発振回路120が出力する基準クロック信号C
LK0がそのままアップカウンタ131のクロック入力
端子/CKに入力される。
【0030】また、論理ゲート133も、論理ゲート1
32と同様、アップカウンタ131のQ2 出力をアクテ
ィブローの入力端子から入力し、また、CR発振回路1
20が出力する基準クロック信号CLK0をアクティブ
ハイの入力端子から入力する。従って、アップカウンタ
131のQ2 出力がローレベルのとき、基準クロック信
号CLK0がハイレベルであれば論理ゲート133の出
力はハイレベルとなり、基準クロック信号CLK0がロ
ーレベルであれば論理ゲート133の出力はローレベル
となる。すなわち、アップカウンタ131のビット出力
Q2 がローレベルのときは、CR発振回路120が出力
する基準クロック信号CLK0がそのまま論理ゲートの
出力端子から出力されて、出力クロック信号CLK2と
なる。
32と同様、アップカウンタ131のQ2 出力をアクテ
ィブローの入力端子から入力し、また、CR発振回路1
20が出力する基準クロック信号CLK0をアクティブ
ハイの入力端子から入力する。従って、アップカウンタ
131のQ2 出力がローレベルのとき、基準クロック信
号CLK0がハイレベルであれば論理ゲート133の出
力はハイレベルとなり、基準クロック信号CLK0がロ
ーレベルであれば論理ゲート133の出力はローレベル
となる。すなわち、アップカウンタ131のビット出力
Q2 がローレベルのときは、CR発振回路120が出力
する基準クロック信号CLK0がそのまま論理ゲートの
出力端子から出力されて、出力クロック信号CLK2と
なる。
【0031】アップカウンタ131は、クロック入力端
子/CKから入力された基準クロック信号CLK0の立
ち下がりタイミングで、計数値をアップさせる。そし
て、この計数値が「4」(すなわち二進数で「10
0」)になると、最上位ビットの出力Q2 がローレベル
からハイレベルに変化する。これにより、論理ゲート1
32の出力は、CR発振回路120が出力する基準クロ
ック信号CLK0の信号レベルに拘わらず、ローレベル
となる。このため、アップカウンタ131は、クロック
入力端子/CKからの入力信号がローレベルに固定され
るので、計数を停止する。
子/CKから入力された基準クロック信号CLK0の立
ち下がりタイミングで、計数値をアップさせる。そし
て、この計数値が「4」(すなわち二進数で「10
0」)になると、最上位ビットの出力Q2 がローレベル
からハイレベルに変化する。これにより、論理ゲート1
32の出力は、CR発振回路120が出力する基準クロ
ック信号CLK0の信号レベルに拘わらず、ローレベル
となる。このため、アップカウンタ131は、クロック
入力端子/CKからの入力信号がローレベルに固定され
るので、計数を停止する。
【0032】同様に、アップカウンタ131のQ2 出力
がローレベルからハイレベルに変化すると、論理ゲート
133の出力も、CR発振回路120が出力する基準ク
ロック信号CLK0の信号レベルに拘わらず、ローレベ
ルに固定される。
がローレベルからハイレベルに変化すると、論理ゲート
133の出力も、CR発振回路120が出力する基準ク
ロック信号CLK0の信号レベルに拘わらず、ローレベ
ルに固定される。
【0033】その後、立ち下がりエッジ検出回路110
が再び外部クロック信号CLK2の立ち下がりエッジを
検出してアップカウンタ131がリセットされると、上
述の場合と同様にしてアップカウンタ131が再び計数
を開始し、論理ゲート133は出力クロック信号CLK
2の出力を再開する。
が再び外部クロック信号CLK2の立ち下がりエッジを
検出してアップカウンタ131がリセットされると、上
述の場合と同様にしてアップカウンタ131が再び計数
を開始し、論理ゲート133は出力クロック信号CLK
2の出力を再開する。
【0034】ここで、この論理ゲート133は、上述し
たように、アップカウンタ131の最上位ビットQ2 の
出力がローレベルのときにのみ、すなわち計数値が
「0」、「1」、「2」、「3」(二進数で「00
0」、「001」、「010」、「011」)のときに
のみ出力クロック信号CLK2を出力するので、外部ク
ロック信号CLK1の一周期(1/f1 )に4個のクロ
ック信号を出力する。すなわち、図1に示した周波数逓
倍回路100によれば、外部クロック信号CLK1の4
倍の周波数(4f1 )の出力クロック信号CLK2を生
成することができる。
たように、アップカウンタ131の最上位ビットQ2 の
出力がローレベルのときにのみ、すなわち計数値が
「0」、「1」、「2」、「3」(二進数で「00
0」、「001」、「010」、「011」)のときに
のみ出力クロック信号CLK2を出力するので、外部ク
ロック信号CLK1の一周期(1/f1 )に4個のクロ
ック信号を出力する。すなわち、図1に示した周波数逓
倍回路100によれば、外部クロック信号CLK1の4
倍の周波数(4f1 )の出力クロック信号CLK2を生
成することができる。
【0035】このように、この実施の形態に係る周波数
逓倍回路によれば、1個のCR発振回路120と、1個
のアップカウンタ131と、2個の遅延型フリップフロ
ップ111,112と、3個の論理ゲート113,13
2,133のみで構成することができるので、従来の周
波数逓倍回路と比較して回路規模を小さくすることがで
きる。
逓倍回路によれば、1個のCR発振回路120と、1個
のアップカウンタ131と、2個の遅延型フリップフロ
ップ111,112と、3個の論理ゲート113,13
2,133のみで構成することができるので、従来の周
波数逓倍回路と比較して回路規模を小さくすることがで
きる。
【0036】また、図1に示したようにデジタル回路の
みで構成することができるので、他の回路と電源等の共
通化を図ることが容易であり、この点でも、回路規模の
縮小を図ることが可能である。
みで構成することができるので、他の回路と電源等の共
通化を図ることが容易であり、この点でも、回路規模の
縮小を図ることが可能である。
【0037】さらに、外部クロック信号CLK1として
は、CR発振回路120で生成される基準クロック信号
CLK0を逓倍数(この実施の形態では4)で除算した
値よりも低い周波数のものでありさえすれば使用するこ
とができるので、使用できる外部クロック信号CLK1
の周波数f1 の範囲を広くすることができる。
は、CR発振回路120で生成される基準クロック信号
CLK0を逓倍数(この実施の形態では4)で除算した
値よりも低い周波数のものでありさえすれば使用するこ
とができるので、使用できる外部クロック信号CLK1
の周波数f1 の範囲を広くすることができる。
【0038】なお、この実施の形態では逓倍数を4とし
たためアップカウンタ131として3ビットのものを使
用したが、ビット数が3以外のカウンタを使用できるこ
とはもちろんである。例えば、逓倍数を8にする場合は
4ビットのカウンタを使用すればよく、逓倍数を16に
する場合は5ビットのカウンタを使用すればよい。
たためアップカウンタ131として3ビットのものを使
用したが、ビット数が3以外のカウンタを使用できるこ
とはもちろんである。例えば、逓倍数を8にする場合は
4ビットのカウンタを使用すればよく、逓倍数を16に
する場合は5ビットのカウンタを使用すればよい。
【0039】また、アップカウンタ131の最上位ビッ
トの出力Q2 を用いて論理ゲート132,133の制御
を行うこととしたが、最上位ビットの出力を使用する必
要はない。例えば、4ビットのアップカウンタの第3桁
のビットを使用することによっても、逓倍数が4の周波
数逓倍回路を得ることができる。
トの出力Q2 を用いて論理ゲート132,133の制御
を行うこととしたが、最上位ビットの出力を使用する必
要はない。例えば、4ビットのアップカウンタの第3桁
のビットを使用することによっても、逓倍数が4の周波
数逓倍回路を得ることができる。
【0040】さらに、この実施の形態では、遅延型フリ
ップフロップ111は基準クロック信号CLK0の立ち
下がりタイミングで動作し、且つ、遅延型フリップフロ
ップ112は基準クロック信号CLK0の立ち上がりタ
イミングで動作することとしたが、両者111,112
の動作タイミングを逆にしてもよいことはもちろんであ
る。
ップフロップ111は基準クロック信号CLK0の立ち
下がりタイミングで動作し、且つ、遅延型フリップフロ
ップ112は基準クロック信号CLK0の立ち上がりタ
イミングで動作することとしたが、両者111,112
の動作タイミングを逆にしてもよいことはもちろんであ
る。
【0041】第2の実施の形態 次に、この発明の第2の実施の形態について、図3およ
び図4を用いて説明する。
び図4を用いて説明する。
【0042】この実施の形態は、エッジ検出回路として
立ち上がりエッジ検出回路を使用した点と、カウンタと
してダウンカウンタを使用した点で、上述の第1の実施
の形態と異なる。
立ち上がりエッジ検出回路を使用した点と、カウンタと
してダウンカウンタを使用した点で、上述の第1の実施
の形態と異なる。
【0043】図3は、この実施の形態に係る周波数逓倍
回路の構成を示す回路図である。
回路の構成を示す回路図である。
【0044】同図に示したように、この周波数逓倍回路
300において、立ち上がりエッジ検出回路310は、
遅延型フリップフロップ311,312と、論理ゲート
313とを有している。ここで、遅延型フリップフロッ
プ311は、D入力端子からは外部クロック信号CLK
1(周波数をf1 とする)を入力し、また、反転クロッ
ク入力端子/CKがCR発振回路120(後述)のクロ
ック信号出力端子OUTに接続されている。遅延型フリ
ップフロップ312は、D入力端子が遅延型フリップフ
ロップ311のQ出力端子に接続され、クロック入力端
子CKがCR発振回路120のクロック信号出力端子O
UTに接続されている。論理ゲート313は、アクティ
ブハイの入力端子が遅延型フリップフロップ311のQ
出力端子に、アクティブローの入力端子が遅延型フリッ
プフロップ312のQ出力端子に、それぞれ接続されて
いる。そして、この論理ゲート313は、遅延型フリッ
プフロップ311のQ出力がハイレベルで且つ遅延型フ
リップフロップ312のQ出力がローレベルの場合のみ
ハイレベルを出力し、他の場合はローレベルを出力する
ように構成されている。そして、この論理ゲート313
の出力が、この発明の「エッジ検出信号」となる。
300において、立ち上がりエッジ検出回路310は、
遅延型フリップフロップ311,312と、論理ゲート
313とを有している。ここで、遅延型フリップフロッ
プ311は、D入力端子からは外部クロック信号CLK
1(周波数をf1 とする)を入力し、また、反転クロッ
ク入力端子/CKがCR発振回路120(後述)のクロ
ック信号出力端子OUTに接続されている。遅延型フリ
ップフロップ312は、D入力端子が遅延型フリップフ
ロップ311のQ出力端子に接続され、クロック入力端
子CKがCR発振回路120のクロック信号出力端子O
UTに接続されている。論理ゲート313は、アクティ
ブハイの入力端子が遅延型フリップフロップ311のQ
出力端子に、アクティブローの入力端子が遅延型フリッ
プフロップ312のQ出力端子に、それぞれ接続されて
いる。そして、この論理ゲート313は、遅延型フリッ
プフロップ311のQ出力がハイレベルで且つ遅延型フ
リップフロップ312のQ出力がローレベルの場合のみ
ハイレベルを出力し、他の場合はローレベルを出力する
ように構成されている。そして、この論理ゲート313
の出力が、この発明の「エッジ検出信号」となる。
【0045】CR発振回路120としては、上述の第1
の実施の形態で使用したものを使用することができる。
このCR発振回路120が出力する周期f0 のクロック
信号CLK0が、この発明の「基準クロック信号」とな
る。
の実施の形態で使用したものを使用することができる。
このCR発振回路120が出力する周期f0 のクロック
信号CLK0が、この発明の「基準クロック信号」とな
る。
【0046】クロック生成回路330は、3ビットのダ
ウンカウンタ331と、ANDゲート332,333と
で構成されている。ここで、ダウンカウンタ331は、
リセット入力端子Rが、立ち上がりエッジ検出回路31
0内に設けられた論理ゲート313の出力端子に接続さ
れており、また、クロック入力端子/CKがANDゲー
ト332の出力端子に接続されている。そして、このA
NDゲート332の一方の入力端子はダウンカウンタ3
31の最上位ビットの出力端子Q2 に、他方の出力端子
はCR発振回路120の出力端子OUTに、それぞれ接
続されている。一方、ANDゲート333の一方の入力
端子はダウンカウンタ331の最上位ビットの出力端子
Q2 に接続され、他方の入力端子はCR発振回路120
の出力端子OUTに接続されている。なお、ダウンカウ
ンタ331のビットの出力端子Q0 ,Q1 には、何も接
続されない。
ウンカウンタ331と、ANDゲート332,333と
で構成されている。ここで、ダウンカウンタ331は、
リセット入力端子Rが、立ち上がりエッジ検出回路31
0内に設けられた論理ゲート313の出力端子に接続さ
れており、また、クロック入力端子/CKがANDゲー
ト332の出力端子に接続されている。そして、このA
NDゲート332の一方の入力端子はダウンカウンタ3
31の最上位ビットの出力端子Q2 に、他方の出力端子
はCR発振回路120の出力端子OUTに、それぞれ接
続されている。一方、ANDゲート333の一方の入力
端子はダウンカウンタ331の最上位ビットの出力端子
Q2 に接続され、他方の入力端子はCR発振回路120
の出力端子OUTに接続されている。なお、ダウンカウ
ンタ331のビットの出力端子Q0 ,Q1 には、何も接
続されない。
【0047】次に、図3に示した周波数逓倍回路の動作
について、図4のタイミングチャートを用いて説明す
る。
について、図4のタイミングチャートを用いて説明す
る。
【0048】図4に示したように、CR発振回路120
は、外部クロック信号CLK1の周波数f1 と比較して
十分に高い周波数f0 の基準クロック信号CLK0を生
成して、常時出力している。
は、外部クロック信号CLK1の周波数f1 と比較して
十分に高い周波数f0 の基準クロック信号CLK0を生
成して、常時出力している。
【0049】立ち上がりエッジ検出回路310の遅延型
フリップフロップ311は、この基準クロック信号CL
K0の立ち下がりタイミングで、外部クロック信号CL
K1を取り込む。また、遅延型フリップフロップ312
は、基準クロック信号CLK0の立ち上がりタイミング
で、遅延型フリップフロップ311のQ出力を取り込
む。したがって、遅延型フリップフロップ311が外部
クロック信号CLK1の新しい信号レベルを取り込んだ
ときには、この遅延型フリップフロップ311に前回取
り込まれた信号レベルが遅延型フリップフロップ312
に保持されていることになる。
フリップフロップ311は、この基準クロック信号CL
K0の立ち下がりタイミングで、外部クロック信号CL
K1を取り込む。また、遅延型フリップフロップ312
は、基準クロック信号CLK0の立ち上がりタイミング
で、遅延型フリップフロップ311のQ出力を取り込
む。したがって、遅延型フリップフロップ311が外部
クロック信号CLK1の新しい信号レベルを取り込んだ
ときには、この遅延型フリップフロップ311に前回取
り込まれた信号レベルが遅延型フリップフロップ312
に保持されていることになる。
【0050】このため、外部クロック信号CLK1の信
号レベルがローレベルからハイレベルに変化すると、こ
の変化後の最初の基準クロック信号CLK0の立ち下が
りタイミングで、遅延型フリップフロップ311がロー
レベルの外部クロック信号CLK1を取り込む。一方、
このときに遅延型フリップフロップ312が保持してい
る信号レベルは、ハイレベルである。これにより、遅延
型フリップフロップ311のQ出力はローレベルとなり
且つ遅延型フリップフロップ312のQ出力はハイレベ
ルとなるので、論理ゲート313が出力するエッジ検出
信号の信号レベルはハイレベルとなる。
号レベルがローレベルからハイレベルに変化すると、こ
の変化後の最初の基準クロック信号CLK0の立ち下が
りタイミングで、遅延型フリップフロップ311がロー
レベルの外部クロック信号CLK1を取り込む。一方、
このときに遅延型フリップフロップ312が保持してい
る信号レベルは、ハイレベルである。これにより、遅延
型フリップフロップ311のQ出力はローレベルとなり
且つ遅延型フリップフロップ312のQ出力はハイレベ
ルとなるので、論理ゲート313が出力するエッジ検出
信号の信号レベルはハイレベルとなる。
【0051】その後、遅延型フリップフロップ311
が、ハイレベルの外部クロック信号CLK1を再び取り
込むと、遅延型フリップフロップ311,312のQ出
力はともにハイレベルとなるので、論理ゲート313が
出力するエッジ検出信号の信号レベルはハイレベルから
ローレベルに変化する。
が、ハイレベルの外部クロック信号CLK1を再び取り
込むと、遅延型フリップフロップ311,312のQ出
力はともにハイレベルとなるので、論理ゲート313が
出力するエッジ検出信号の信号レベルはハイレベルから
ローレベルに変化する。
【0052】クロック生成回路330のダウンカウンタ
331は、論理ゲート313が出力したエッジ検出信号
をリセット端子から入力する。そして、このエッジ検出
信号の立ち上がりタイミングで計数値をリセットする。
これにより、このダウンカウンタ331のビット出力Q
0 ,Q1 ,Q2 はすべてハイレベルとなる(計数値
「7」に相当する)。
331は、論理ゲート313が出力したエッジ検出信号
をリセット端子から入力する。そして、このエッジ検出
信号の立ち上がりタイミングで計数値をリセットする。
これにより、このダウンカウンタ331のビット出力Q
0 ,Q1 ,Q2 はすべてハイレベルとなる(計数値
「7」に相当する)。
【0053】ANDゲート332は、これらのビット出
力のうちQ2 出力を一方の入力端子から入力し、また、
CR発振回路120が出力する基準クロック信号CLK
0を他方の入力端子から入力する。従って、ダウンカウ
ンタ331のQ2 出力がハイレベルのとき、基準クロッ
ク信号CLK0がハイレベルであればANDゲート33
2の出力はハイレベルとなり、基準クロック信号CLK
0がローレベルであればANDゲート332の出力はロ
ーレベルとなる。すなわち、ダウンカウンタ331のビ
ット出力Q2 がハイレベルのときは、CR発振回路12
0が出力する基準クロック信号CLK0がそのままダウ
ンカウンタ331のクロック入力端子/CKに入力され
る。
力のうちQ2 出力を一方の入力端子から入力し、また、
CR発振回路120が出力する基準クロック信号CLK
0を他方の入力端子から入力する。従って、ダウンカウ
ンタ331のQ2 出力がハイレベルのとき、基準クロッ
ク信号CLK0がハイレベルであればANDゲート33
2の出力はハイレベルとなり、基準クロック信号CLK
0がローレベルであればANDゲート332の出力はロ
ーレベルとなる。すなわち、ダウンカウンタ331のビ
ット出力Q2 がハイレベルのときは、CR発振回路12
0が出力する基準クロック信号CLK0がそのままダウ
ンカウンタ331のクロック入力端子/CKに入力され
る。
【0054】また、ANDゲート333も、ANDゲー
ト332と同様、ダウンカウンタ331のQ2 出力を一
方の入力端子から入力し、また、CR発振回路120が
出力する基準クロック信号CLK0を他方の入力端子か
ら入力する。従って、ダウンカウンタ331のQ2 出力
がハイレベルのとき、基準クロック信号CLK0がハイ
レベルであればANDゲート333の出力はハイレベル
となり、基準クロック信号CLK0がローレベルであれ
ばANDゲート333の出力はローレベルとなる。すな
わち、ダウンカウンタ331のビット出力Q2 がハイレ
ベルのときは、CR発振回路120が出力する基準クロ
ック信号CLK0がそのままANDゲート333の出力
端子から出力されて、出力クロック信号CLK2とな
る。
ト332と同様、ダウンカウンタ331のQ2 出力を一
方の入力端子から入力し、また、CR発振回路120が
出力する基準クロック信号CLK0を他方の入力端子か
ら入力する。従って、ダウンカウンタ331のQ2 出力
がハイレベルのとき、基準クロック信号CLK0がハイ
レベルであればANDゲート333の出力はハイレベル
となり、基準クロック信号CLK0がローレベルであれ
ばANDゲート333の出力はローレベルとなる。すな
わち、ダウンカウンタ331のビット出力Q2 がハイレ
ベルのときは、CR発振回路120が出力する基準クロ
ック信号CLK0がそのままANDゲート333の出力
端子から出力されて、出力クロック信号CLK2とな
る。
【0055】ダウンカウンタ331は、クロック入力端
子/CKから入力された基準クロック信号CLK0の立
ち下がりタイミングで、計数値をダウンさせる。そし
て、この計数値が「3」(すなわち二進数で「01
1」)になると、最上位ビットの出力Q2 がハイレベル
からローレベルに変化する。これにより、ANDゲート
332の一方の入力端子に供給される信号レベルは、ロ
ーレベルになる。したがって、このANDゲート332
の出力は、CR発振回路120が出力する基準クロック
信号CLK0の信号レベルに拘わらず、ローレベルとな
る。このため、ダウンカウンタ331は、計数を停止す
る。
子/CKから入力された基準クロック信号CLK0の立
ち下がりタイミングで、計数値をダウンさせる。そし
て、この計数値が「3」(すなわち二進数で「01
1」)になると、最上位ビットの出力Q2 がハイレベル
からローレベルに変化する。これにより、ANDゲート
332の一方の入力端子に供給される信号レベルは、ロ
ーレベルになる。したがって、このANDゲート332
の出力は、CR発振回路120が出力する基準クロック
信号CLK0の信号レベルに拘わらず、ローレベルとな
る。このため、ダウンカウンタ331は、計数を停止す
る。
【0056】同様に、ダウンカウンタ331のQ2 出力
がハイレベルからローレベルに変化すると、ANDゲー
ト333の一方の入力端子に供給される信号レベルがハ
イレベルになるので、このANDゲート333の出力も
ローレベルに固定される。
がハイレベルからローレベルに変化すると、ANDゲー
ト333の一方の入力端子に供給される信号レベルがハ
イレベルになるので、このANDゲート333の出力も
ローレベルに固定される。
【0057】その後、立ち上がりエッジ検出回路310
が再び外部クロック信号CLK2の立ち上がりエッジを
検出してダウンカウンタ331がリセットされると、上
述の場合と同様にしてダウンカウンタ331が再び計数
を開始し、ANDゲート333は出力クロック信号CL
K2の出力を再開する。
が再び外部クロック信号CLK2の立ち上がりエッジを
検出してダウンカウンタ331がリセットされると、上
述の場合と同様にしてダウンカウンタ331が再び計数
を開始し、ANDゲート333は出力クロック信号CL
K2の出力を再開する。
【0058】ここで、このANDゲート333は、上述
したように、ダウンカウンタ331の最上位ビットQ2
の出力がローレベルのときにのみ、すなわち計数値が
「7」、「6」、「5」、「4」(二進数で「11
1」、「110」、「101」、「011」)のときに
のみ出力クロック信号CLK2を出力するので、外部ク
ロック信号CLK1の一周期(1/f1 )に4個のクロ
ック信号を出力する。すなわち、図3に示した周波数逓
倍回路300によれば、外部クロック信号CLK1の4
倍の周波数4f1 の出力クロック信号CLK2を生成す
ることができる。
したように、ダウンカウンタ331の最上位ビットQ2
の出力がローレベルのときにのみ、すなわち計数値が
「7」、「6」、「5」、「4」(二進数で「11
1」、「110」、「101」、「011」)のときに
のみ出力クロック信号CLK2を出力するので、外部ク
ロック信号CLK1の一周期(1/f1 )に4個のクロ
ック信号を出力する。すなわち、図3に示した周波数逓
倍回路300によれば、外部クロック信号CLK1の4
倍の周波数4f1 の出力クロック信号CLK2を生成す
ることができる。
【0059】このように、この実施の形態に係る周波数
逓倍回路によっても、上述の第1の実施の形態と同様、
回路規模を小さくすることができる。
逓倍回路によっても、上述の第1の実施の形態と同様、
回路規模を小さくすることができる。
【0060】また、デジタル回路のみで構成することが
できる点、使用できる外部クロック信号CLK1の周波
数f1 の範囲を広くすることができる点も、上述の第1
の実施の形態の場合と同様である。
できる点、使用できる外部クロック信号CLK1の周波
数f1 の範囲を広くすることができる点も、上述の第1
の実施の形態の場合と同様である。
【0061】なお、この実施の形態でも、上述の第1の
実施の形態と同様、ビット数が3以外のカウンタを使用
でき、最上位ビット以外の出力を用いてANDゲート3
32,333の制御を行うことができる。
実施の形態と同様、ビット数が3以外のカウンタを使用
でき、最上位ビット以外の出力を用いてANDゲート3
32,333の制御を行うことができる。
【0062】第3の実施の形態 次に、この発明の第3の実施の形態について、図5およ
び図6を用いて説明する。
び図6を用いて説明する。
【0063】図5は、この実施の形態に係る周波数逓倍
回路の構成を示す回路図である。
回路の構成を示す回路図である。
【0064】同図に示したように、この周波数逓倍回路
500において、立ち下がり・立ち上がりエッジ検出回
路510は、遅延型フリップフロップ511,512
と、論理ゲート513,514,515とを有してい
る。ここで、遅延型フリップフロップ511は、D入力
端子からは外部クロック信号CLK1(周波数をf1 と
する)を入力し、反転クロック入力端子/CKがCR発
振回路120(後述)のクロック信号出力端子OUTに
接続されている。遅延型フリップフロップ512は、D
入力端子が遅延型フリップフロップ511のQ出力端子
に接続され、クロック入力端子CKがCR発振回路12
0のクロック信号出力端子OUTに接続されている。論
理ゲート513は、アクティブローの入力端子が遅延型
フリップフロップ511のQ出力端子に、アクティブハ
イの入力端子が遅延型フリップフロップ512のQ出力
端子に、それぞれ接続されている。また、論理ゲート5
14は、アクティブハイの入力端子が遅延型フリップフ
ロップ511のQ出力端子に、アクティブローの入力端
子が遅延型フリップフロップ512のQ出力端子に、そ
れぞれ接続されている。さらに、これらの論理ゲート5
13,514の出力端子は、論理ゲート(ORゲート)
515の入力端子にそれぞれ接続されている。そして、
この論理ゲート515の出力が、この発明の「エッジ検
出信号」となる。
500において、立ち下がり・立ち上がりエッジ検出回
路510は、遅延型フリップフロップ511,512
と、論理ゲート513,514,515とを有してい
る。ここで、遅延型フリップフロップ511は、D入力
端子からは外部クロック信号CLK1(周波数をf1 と
する)を入力し、反転クロック入力端子/CKがCR発
振回路120(後述)のクロック信号出力端子OUTに
接続されている。遅延型フリップフロップ512は、D
入力端子が遅延型フリップフロップ511のQ出力端子
に接続され、クロック入力端子CKがCR発振回路12
0のクロック信号出力端子OUTに接続されている。論
理ゲート513は、アクティブローの入力端子が遅延型
フリップフロップ511のQ出力端子に、アクティブハ
イの入力端子が遅延型フリップフロップ512のQ出力
端子に、それぞれ接続されている。また、論理ゲート5
14は、アクティブハイの入力端子が遅延型フリップフ
ロップ511のQ出力端子に、アクティブローの入力端
子が遅延型フリップフロップ512のQ出力端子に、そ
れぞれ接続されている。さらに、これらの論理ゲート5
13,514の出力端子は、論理ゲート(ORゲート)
515の入力端子にそれぞれ接続されている。そして、
この論理ゲート515の出力が、この発明の「エッジ検
出信号」となる。
【0065】CR発振回路120の構成は、上述の第1
の実施の形態で使用したCR発振回路120と同様であ
るので、説明を省略する。このCR発振回路120が出
力する周期f0 のクロック信号CLK0が、この発明の
「基準クロック信号」となる。
の実施の形態で使用したCR発振回路120と同様であ
るので、説明を省略する。このCR発振回路120が出
力する周期f0 のクロック信号CLK0が、この発明の
「基準クロック信号」となる。
【0066】クロック生成回路530は、2ビットのア
ップカウンタ531と、論理ゲート532,533とで
構成されている。ここで、アップカウンタ531は、リ
セット入力端子Rが立ち下がり・立ち上がりエッジ検出
回路510内に設けられた論理ゲート515の出力端子
に接続されており、また、クロック入力端子/CKが論
理ゲート532の出力端子に接続されている。そして、
この論理ゲート532のアクティブローの入力端子はア
ップカウンタ531の最上位ビットの出力端子Q1 に、
アクティブハイの出力端子はCR発振回路120の出力
端子OUTに、それぞれ接続されている。ここで、論理
ゲート532は、アップカウンタ531のQ1 出力がロ
ーレベルで且つCR発振回路120が出力する基準クロ
ック信号CLK0がハイレベルの場合のみハイレベルを
出力し、他の場合はローレベルを出力するように構成さ
れている。一方、論理ゲート533のアクティブローの
入力端子はアップカウンタ531の最上位ビットの出力
端子Q1 に接続され、アクティブハイの入力端子はCR
発振回路120の出力端子OUTに接続されている。こ
の論理ゲート533は、アップカウンタ531のQ1 出
力がローレベルで且つCR発振回路120が出力する基
準クロック信号CLK0がハイレベルの場合のみハイレ
ベルを出力し、他の場合はローレベルを出力するように
構成されている。なお、アップカウンタ531のビット
の出力端子Q0 には、何も接続されない。
ップカウンタ531と、論理ゲート532,533とで
構成されている。ここで、アップカウンタ531は、リ
セット入力端子Rが立ち下がり・立ち上がりエッジ検出
回路510内に設けられた論理ゲート515の出力端子
に接続されており、また、クロック入力端子/CKが論
理ゲート532の出力端子に接続されている。そして、
この論理ゲート532のアクティブローの入力端子はア
ップカウンタ531の最上位ビットの出力端子Q1 に、
アクティブハイの出力端子はCR発振回路120の出力
端子OUTに、それぞれ接続されている。ここで、論理
ゲート532は、アップカウンタ531のQ1 出力がロ
ーレベルで且つCR発振回路120が出力する基準クロ
ック信号CLK0がハイレベルの場合のみハイレベルを
出力し、他の場合はローレベルを出力するように構成さ
れている。一方、論理ゲート533のアクティブローの
入力端子はアップカウンタ531の最上位ビットの出力
端子Q1 に接続され、アクティブハイの入力端子はCR
発振回路120の出力端子OUTに接続されている。こ
の論理ゲート533は、アップカウンタ531のQ1 出
力がローレベルで且つCR発振回路120が出力する基
準クロック信号CLK0がハイレベルの場合のみハイレ
ベルを出力し、他の場合はローレベルを出力するように
構成されている。なお、アップカウンタ531のビット
の出力端子Q0 には、何も接続されない。
【0067】次に、図5に示した周波数逓倍回路の動作
について、図6のタイミングチャートを用いて説明す
る。
について、図6のタイミングチャートを用いて説明す
る。
【0068】図6に示したように、CR発振回路120
は、外部クロック信号CLK1の周波数f1 と比較して
十分に高い周波数f0 の基準クロック信号CLK0を生
成して、常時出力している。
は、外部クロック信号CLK1の周波数f1 と比較して
十分に高い周波数f0 の基準クロック信号CLK0を生
成して、常時出力している。
【0069】立ち下がり・立ち上がりエッジ検出回路5
10の遅延型フリップフロップ511は、この基準クロ
ック信号CLK0の立ち下がりタイミングで、外部クロ
ック信号CLK1を取り込む。また、遅延型フリップフ
ロップ512は、基準クロック信号CLK0の立ち上が
りタイミングで、遅延型フリップフロップ511のQ出
力を取り込む。したがって、遅延型フリップフロップ5
11が取り込んだ外部クロック信号CLK1の信号レベ
ルは、1/(2f0 )経過した後に遅延型フリップフロ
ップ512に取り込まれる。
10の遅延型フリップフロップ511は、この基準クロ
ック信号CLK0の立ち下がりタイミングで、外部クロ
ック信号CLK1を取り込む。また、遅延型フリップフ
ロップ512は、基準クロック信号CLK0の立ち上が
りタイミングで、遅延型フリップフロップ511のQ出
力を取り込む。したがって、遅延型フリップフロップ5
11が取り込んだ外部クロック信号CLK1の信号レベ
ルは、1/(2f0 )経過した後に遅延型フリップフロ
ップ512に取り込まれる。
【0070】ここで、遅延型フリップフロップ511が
取り込んだ外部クロック信号CLK1の信号レベルが2
回連続してハイレベルであったとすると、遅延型フリッ
プフロップ511,512のQ出力は、ともにハイレベ
ルとなる。従って、論理ゲート513,514の出力は
ともにローレベルとなるので、論理ゲート515が出力
するエッジ検出信号の値もローレベルとなる。
取り込んだ外部クロック信号CLK1の信号レベルが2
回連続してハイレベルであったとすると、遅延型フリッ
プフロップ511,512のQ出力は、ともにハイレベ
ルとなる。従って、論理ゲート513,514の出力は
ともにローレベルとなるので、論理ゲート515が出力
するエッジ検出信号の値もローレベルとなる。
【0071】次に、外部クロック信号CLK1の信号レ
ベルがハイレベルからローレベルに変化すると、この変
化後の最初の基準クロック信号CLK0の立ち下がりタ
イミングで、遅延型フリップフロップ511がローレベ
ルの外部クロック信号CLK1を取り込む。一方、この
ときに遅延型フリップフロップ512が保持している信
号レベルは、ハイレベルである。これにより、論理ゲー
ト513の出力はハイレベルとなり、論理ゲート514
の出力はローレベルとなるので、論理ゲート515が出
力するエッジ検出信号はハイレベルとなる。
ベルがハイレベルからローレベルに変化すると、この変
化後の最初の基準クロック信号CLK0の立ち下がりタ
イミングで、遅延型フリップフロップ511がローレベ
ルの外部クロック信号CLK1を取り込む。一方、この
ときに遅延型フリップフロップ512が保持している信
号レベルは、ハイレベルである。これにより、論理ゲー
ト513の出力はハイレベルとなり、論理ゲート514
の出力はローレベルとなるので、論理ゲート515が出
力するエッジ検出信号はハイレベルとなる。
【0072】続いて、その1/(2f0 )経過後に遅延
型フリップフロップ512のQ出力もローレベルとな
り、さらに、その1/(2f0 )経過後に遅延型フリッ
プフロップ511がローレベルの外部クロック信号CL
K1を再び取り込む。このとき、遅延型フリップフロッ
プ511,512のQ出力はともにハイレベルとなるの
で、論理ゲート513,514の出力はともにローレベ
ルとなり、従って、論理ゲート515の出力もローレベ
ルに変化する。
型フリップフロップ512のQ出力もローレベルとな
り、さらに、その1/(2f0 )経過後に遅延型フリッ
プフロップ511がローレベルの外部クロック信号CL
K1を再び取り込む。このとき、遅延型フリップフロッ
プ511,512のQ出力はともにハイレベルとなるの
で、論理ゲート513,514の出力はともにローレベ
ルとなり、従って、論理ゲート515の出力もローレベ
ルに変化する。
【0073】その後、外部クロック信号CLK1の信号
レベルがローレベルからハイレベルに変化すると、この
変化後の最初の基準クロック信号CLK0の立ち下がり
タイミングで、遅延型フリップフロップ511がハイレ
ベルの外部クロック信号CLK1を取り込む。一方、こ
のときに遅延型フリップフロップ512が保持している
信号レベルは、ローレベルである。これにより、論理ゲ
ート513の出力はローレベルとなり、論理ゲート51
4の出力はハイレベルとなるので、論理ゲート515の
出力はハイレベルに変化する。
レベルがローレベルからハイレベルに変化すると、この
変化後の最初の基準クロック信号CLK0の立ち下がり
タイミングで、遅延型フリップフロップ511がハイレ
ベルの外部クロック信号CLK1を取り込む。一方、こ
のときに遅延型フリップフロップ512が保持している
信号レベルは、ローレベルである。これにより、論理ゲ
ート513の出力はローレベルとなり、論理ゲート51
4の出力はハイレベルとなるので、論理ゲート515の
出力はハイレベルに変化する。
【0074】そして、その1/(2f0 )経過後に遅延
型フリップフロップ512のQ出力もハイレベルとな
り、さらに、その1/(2f0 )経過後に遅延型フリッ
プフロップ511がハイレベルの外部クロック信号CL
K1を再び取り込む。このとき、遅延型フリップフロッ
プ511,512のQ出力はともにハイレベルとなるの
で、論理ゲート513,514の出力はともにローレベ
ルとなり、従って、論理ゲート515の出力はローレベ
ルに変化する。
型フリップフロップ512のQ出力もハイレベルとな
り、さらに、その1/(2f0 )経過後に遅延型フリッ
プフロップ511がハイレベルの外部クロック信号CL
K1を再び取り込む。このとき、遅延型フリップフロッ
プ511,512のQ出力はともにハイレベルとなるの
で、論理ゲート513,514の出力はともにローレベ
ルとなり、従って、論理ゲート515の出力はローレベ
ルに変化する。
【0075】クロック生成回路530のアップカウンタ
531は、論理ゲート515が出力したエッジ検出信号
をリセット端子から入力する。そして、このエッジ検出
信号の立ち上がりタイミングで計数値をリセットする。
これにより、このアップカウンタ531のビット出力Q
0 ,Q1 はともにローレベルとなる。
531は、論理ゲート515が出力したエッジ検出信号
をリセット端子から入力する。そして、このエッジ検出
信号の立ち上がりタイミングで計数値をリセットする。
これにより、このアップカウンタ531のビット出力Q
0 ,Q1 はともにローレベルとなる。
【0076】論理ゲート532は、これらのビット出力
のうちQ1 出力をアクティブローの入力端子から入力
し、また、CR発振回路120が出力する基準クロック
信号CLK0をアクティブハイの入力端子から入力す
る。従って、アップカウンタ531のQ1 出力がローレ
ベルのときは、CR発振回路120が出力する基準クロ
ック信号CLK0がそのままアップカウンタ531のク
ロック入力端子CKに入力される。
のうちQ1 出力をアクティブローの入力端子から入力
し、また、CR発振回路120が出力する基準クロック
信号CLK0をアクティブハイの入力端子から入力す
る。従って、アップカウンタ531のQ1 出力がローレ
ベルのときは、CR発振回路120が出力する基準クロ
ック信号CLK0がそのままアップカウンタ531のク
ロック入力端子CKに入力される。
【0077】また、論理ゲート533も、論理ゲート5
32と同様、アップカウンタ531のQ1 出力をアクテ
ィブローの入力端子から入力し、また、CR発振回路1
20が出力する基準クロック信号CLK0をアクティブ
ハイの入力端子から入力する。従って、アップカウンタ
531のQ1 出力がローレベルのときは、CR発振回路
120が出力する基準クロック信号CLK0がそのまま
論理ゲートの出力端子から出力されて、出力クロック信
号CLK2となる。
32と同様、アップカウンタ531のQ1 出力をアクテ
ィブローの入力端子から入力し、また、CR発振回路1
20が出力する基準クロック信号CLK0をアクティブ
ハイの入力端子から入力する。従って、アップカウンタ
531のQ1 出力がローレベルのときは、CR発振回路
120が出力する基準クロック信号CLK0がそのまま
論理ゲートの出力端子から出力されて、出力クロック信
号CLK2となる。
【0078】アップカウンタ531は、クロック入力端
子/CKから入力された基準クロック信号CLK0の立
ち下がりタイミングで、計数値をアップさせる。そし
て、この計数値が「2」(すなわち二進数で「10」)
になると、出力Q1 がローレベルからハイレベルに変化
する。これにより、論理ゲート532の出力は、CR発
振回路120が出力する基準クロック信号CLK0の信
号レベルに拘わらず、ローレベルに固定されるので、ア
ップカウンタ531は計数を停止する。
子/CKから入力された基準クロック信号CLK0の立
ち下がりタイミングで、計数値をアップさせる。そし
て、この計数値が「2」(すなわち二進数で「10」)
になると、出力Q1 がローレベルからハイレベルに変化
する。これにより、論理ゲート532の出力は、CR発
振回路120が出力する基準クロック信号CLK0の信
号レベルに拘わらず、ローレベルに固定されるので、ア
ップカウンタ531は計数を停止する。
【0079】同様に、アップカウンタ531のQ1 出力
がローレベルからハイレベルに変化すると、論理ゲート
533の出力も、CR発振回路120が出力する基準ク
ロック信号CLK0の信号レベルに拘わらず、ローレベ
ルに固定され、出力クロック信号CLK2を出力しなく
なる。
がローレベルからハイレベルに変化すると、論理ゲート
533の出力も、CR発振回路120が出力する基準ク
ロック信号CLK0の信号レベルに拘わらず、ローレベ
ルに固定され、出力クロック信号CLK2を出力しなく
なる。
【0080】その後、立ち下がり・立ち上がりエッジ検
出回路510が再び外部クロック信号CLK2の立ち下
がりエッジまたは立ち上がりエッジを検出してアップカ
ウンタ531がリセットされると、上述の場合と同様に
してアップカウンタ531が再び計数を開始し、論理ゲ
ート533は出力クロック信号CLK2の出力を再開す
る。
出回路510が再び外部クロック信号CLK2の立ち下
がりエッジまたは立ち上がりエッジを検出してアップカ
ウンタ531がリセットされると、上述の場合と同様に
してアップカウンタ531が再び計数を開始し、論理ゲ
ート533は出力クロック信号CLK2の出力を再開す
る。
【0081】ここで、この論理ゲート533は、上述し
たように、アップカウンタ531の最上位ビットQ1 の
出力がローレベルのときにのみ、すなわち計数値が
「0」および「1」(二進数で「000」および「00
1」)のときにのみ出力クロック信号CLK2を出力す
るので、外部クロック信号CLK1の半周期(1/2f
1)に2個、すなわち一周期(1/f1 )のクロック信
号を出力する。すなわち、図5に示した周波数逓倍回路
500によれば、外部クロック信号CLK1の4倍の周
波数(4f1 )の出力クロック信号CLK2を生成する
ことができる。
たように、アップカウンタ531の最上位ビットQ1 の
出力がローレベルのときにのみ、すなわち計数値が
「0」および「1」(二進数で「000」および「00
1」)のときにのみ出力クロック信号CLK2を出力す
るので、外部クロック信号CLK1の半周期(1/2f
1)に2個、すなわち一周期(1/f1 )のクロック信
号を出力する。すなわち、図5に示した周波数逓倍回路
500によれば、外部クロック信号CLK1の4倍の周
波数(4f1 )の出力クロック信号CLK2を生成する
ことができる。
【0082】このように、この実施の形態に係る周波数
逓倍回路によれば、論理ゲートの増加を伴うものの(立
ち下がり・立ち上がりエッジ検出回路510の論理ゲー
ト514,515が新たに必要となる)、2ビットのア
ップカウンタ531を用いて4逓倍の周波数逓倍回路を
実現することができるので、上述の第1の実施の形態や
第2の実施の形態の場合よりもさらに回路規模を低減さ
せることができる。
逓倍回路によれば、論理ゲートの増加を伴うものの(立
ち下がり・立ち上がりエッジ検出回路510の論理ゲー
ト514,515が新たに必要となる)、2ビットのア
ップカウンタ531を用いて4逓倍の周波数逓倍回路を
実現することができるので、上述の第1の実施の形態や
第2の実施の形態の場合よりもさらに回路規模を低減さ
せることができる。
【0083】なお、デジタル回路のみで構成することが
できる点、使用できる外部クロック信号CLK1の周波
数f1 の範囲を広くすることができる点は、上述の第1
の実施の形態の場合と同様である。
できる点、使用できる外部クロック信号CLK1の周波
数f1 の範囲を広くすることができる点は、上述の第1
の実施の形態の場合と同様である。
【0084】また、この実施の形態でも、上述の第1の
実施の形態と同様、カウンタのビット数は限定されるも
のではなく、最上位ビット以外の出力を用いて論理ゲー
ト132,133の制御を行うこともできる。
実施の形態と同様、カウンタのビット数は限定されるも
のではなく、最上位ビット以外の出力を用いて論理ゲー
ト132,133の制御を行うこともできる。
【0085】第4の実施の形態 続いて、この発明の第4の実施の形態について、図7お
よび図8を用いて説明する。この実施の形態に係る周波
数逓倍回路は、クロック生成回路の構成が、上述の第1
の実施の形態に係る周波数逓倍回路100と異なる。
よび図8を用いて説明する。この実施の形態に係る周波
数逓倍回路は、クロック生成回路の構成が、上述の第1
の実施の形態に係る周波数逓倍回路100と異なる。
【0086】図7は、この実施の形態に係る周波数逓倍
回路700の構成を示す回路図である。
回路700の構成を示す回路図である。
【0087】同図において、図1と同じ符号を付した構
成部はそれぞれ図1の場合と同じものを示しているの
で、説明を省略する。
成部はそれぞれ図1の場合と同じものを示しているの
で、説明を省略する。
【0088】クロック生成回路730は、3ビットのア
ップカウンタ731と、デコーダ732と、論理ゲート
733,734とで構成されている。
ップカウンタ731と、デコーダ732と、論理ゲート
733,734とで構成されている。
【0089】ここで、アップカウンタ731は、リセッ
ト入力端子Rが立ち下がりエッジ検出回路710内に設
けられた論理ゲート713の出力端子に接続されてお
り、3ビットの出力端子Q0 ,Q1 ,Q2 がデコーダ7
33のデータ入力端子D0 ,D1 ,D2 にそれぞれ接続
されており、さらに、クロック入力端子/CKが論理ゲ
ート732の出力端子に接続されている。
ト入力端子Rが立ち下がりエッジ検出回路710内に設
けられた論理ゲート713の出力端子に接続されてお
り、3ビットの出力端子Q0 ,Q1 ,Q2 がデコーダ7
33のデータ入力端子D0 ,D1 ,D2 にそれぞれ接続
されており、さらに、クロック入力端子/CKが論理ゲ
ート732の出力端子に接続されている。
【0090】そして、この論理ゲート732のアクティ
ブローの入力端子はデコーダ733の出力端子OUT
に、アクティブハイの入力端子はCR発振回路120の
出力端子OUTに、それぞれ接続されている。また、論
理ゲート734も、アクティブローの入力端子がデコー
ダ733の出力OUTに接続され、アクティブハイの入
力端子がCR発振回路120の出力端子OUTに接続さ
れている。
ブローの入力端子はデコーダ733の出力端子OUT
に、アクティブハイの入力端子はCR発振回路120の
出力端子OUTに、それぞれ接続されている。また、論
理ゲート734も、アクティブローの入力端子がデコー
ダ733の出力OUTに接続され、アクティブハイの入
力端子がCR発振回路120の出力端子OUTに接続さ
れている。
【0091】デコーダ733は、アップカウンタ731
が出力端子Q0 ,Q1 ,Q2 から出力する計数結果が
「4」(すなわち二進数で「100」)のときは出力端
子OUTから出力される出力信号Sをハイレベルにし、
他の場合は出力信号/Sをローレベルにするように構成
されている。
が出力端子Q0 ,Q1 ,Q2 から出力する計数結果が
「4」(すなわち二進数で「100」)のときは出力端
子OUTから出力される出力信号Sをハイレベルにし、
他の場合は出力信号/Sをローレベルにするように構成
されている。
【0092】次に、図7に示した周波数逓倍回路の動作
について、図8のタイミングチャートを用いて説明す
る。
について、図8のタイミングチャートを用いて説明す
る。
【0093】立ち下がりエッジ検出回路710は、第1
の実施の形態の場合と同様にして外部クロックCLK1
の立ち下がりエッジを検出して、パルス状のエッジ検出
信号を論理ゲート713から出力する。
の実施の形態の場合と同様にして外部クロックCLK1
の立ち下がりエッジを検出して、パルス状のエッジ検出
信号を論理ゲート713から出力する。
【0094】クロック生成回路730のアップカウンタ
731は、論理ゲート713が出力したエッジ検出信号
をリセット端子から入力する。そして、このエッジ検出
信号の立ち上がりタイミングで計数値をリセットする。
これにより、このアップカウンタ731の計数値は
「0」になるので、デコーダ733の出力信号Sはロー
レベルとなる。
731は、論理ゲート713が出力したエッジ検出信号
をリセット端子から入力する。そして、このエッジ検出
信号の立ち上がりタイミングで計数値をリセットする。
これにより、このアップカウンタ731の計数値は
「0」になるので、デコーダ733の出力信号Sはロー
レベルとなる。
【0095】論理ゲート732は、デコーダ733の出
力信号Sをアクティブローの入力端子から入力し、ま
た、CR発振回路120が出力する基準クロック信号C
LK0をアクティブハイの入力端子から入力する。従っ
て、デコーダ733の出力信号Sがローレベルのとき
は、基準クロック信号CLK0がそのままアップカウン
タ731のクロック入力端子/CKに入力される。
力信号Sをアクティブローの入力端子から入力し、ま
た、CR発振回路120が出力する基準クロック信号C
LK0をアクティブハイの入力端子から入力する。従っ
て、デコーダ733の出力信号Sがローレベルのとき
は、基準クロック信号CLK0がそのままアップカウン
タ731のクロック入力端子/CKに入力される。
【0096】また、論理ゲート734も、論理ゲート7
32と同様、デコーダ733の出力信号Sをアクティブ
ローの入力端子から入力し、また、CR発振回路120
が出力する基準クロック信号CLK0をアクティブハイ
の入力端子から入力する。従って、デコーダ733の出
力信号Sがローレベルのときは、CR発振回路120が
出力する基準クロック信号CLK0がそのまま論理ゲー
ト734の出力端子から出力されて、出力クロック信号
CLK2となる。
32と同様、デコーダ733の出力信号Sをアクティブ
ローの入力端子から入力し、また、CR発振回路120
が出力する基準クロック信号CLK0をアクティブハイ
の入力端子から入力する。従って、デコーダ733の出
力信号Sがローレベルのときは、CR発振回路120が
出力する基準クロック信号CLK0がそのまま論理ゲー
ト734の出力端子から出力されて、出力クロック信号
CLK2となる。
【0097】アップカウンタ731は、クロック入力端
子CKから入力された基準クロック信号CLK0の立ち
下がりタイミングで、計数値をアップさせる。そして、
この計数値が「4」(すなわち二進数で「100」)に
なると、デコーダ733の出力信号Sがローレベルから
ハイレベルに変化する。これにより、論理ゲート732
の出力は、CR発振回路120が出力する基準クロック
信号CLK0の信号レベルに拘わらず、ローレベルとな
る。このため、アップカウンタ731は、クロック入力
端子CKからの入力信号がローレベルに固定されるの
で、計数を停止する。
子CKから入力された基準クロック信号CLK0の立ち
下がりタイミングで、計数値をアップさせる。そして、
この計数値が「4」(すなわち二進数で「100」)に
なると、デコーダ733の出力信号Sがローレベルから
ハイレベルに変化する。これにより、論理ゲート732
の出力は、CR発振回路120が出力する基準クロック
信号CLK0の信号レベルに拘わらず、ローレベルとな
る。このため、アップカウンタ731は、クロック入力
端子CKからの入力信号がローレベルに固定されるの
で、計数を停止する。
【0098】同様に、デコーダ733の出力信号Sがハ
イレベルになると、論理ゲート734の出力も、CR発
振回路120が出力する基準クロック信号CLK0の信
号レベルに拘わらずローレベルに固定され、出力クロッ
ク信号CLK2を出力しなくなる。
イレベルになると、論理ゲート734の出力も、CR発
振回路120が出力する基準クロック信号CLK0の信
号レベルに拘わらずローレベルに固定され、出力クロッ
ク信号CLK2を出力しなくなる。
【0099】その後、立ち下がりエッジ検出回路710
が再び外部クロック信号CLK2の立ち下がりエッジを
検出してアップカウンタ731がリセットされると、上
述の場合と同様にしてアップカウンタ731が再び計数
を開始し、論理ゲート734は出力クロック信号CLK
2の出力を再開する。
が再び外部クロック信号CLK2の立ち下がりエッジを
検出してアップカウンタ731がリセットされると、上
述の場合と同様にしてアップカウンタ731が再び計数
を開始し、論理ゲート734は出力クロック信号CLK
2の出力を再開する。
【0100】この実施の形態でも、上述の第1の実施の
形態の場合と同様、計数値が「0」、「1」、「2」、
「3」のときにのみ出力クロック信号CLK2を出力す
るので、外部クロック信号CLK1の一周期(1/
f1 )に4個のクロック信号を出力する。すなわち、図
7に示した周波数逓倍回路700によれば、外部クロッ
ク信号CLK1の4倍の周波数(4f1 )の出力クロッ
ク信号CLK2を生成することができる。
形態の場合と同様、計数値が「0」、「1」、「2」、
「3」のときにのみ出力クロック信号CLK2を出力す
るので、外部クロック信号CLK1の一周期(1/
f1 )に4個のクロック信号を出力する。すなわち、図
7に示した周波数逓倍回路700によれば、外部クロッ
ク信号CLK1の4倍の周波数(4f1 )の出力クロッ
ク信号CLK2を生成することができる。
【0101】このように、この実施の形態に係る周波数
逓倍回路によっても、第1の実施の形態の場合と同様、
従来の周波数逓倍回路と比較して回路規模を小さくする
ことができる。
逓倍回路によっても、第1の実施の形態の場合と同様、
従来の周波数逓倍回路と比較して回路規模を小さくする
ことができる。
【0102】また、デジタル回路のみで構成することが
できる点、使用できる外部クロック信号CLK1の周波
数f1 の範囲を広くすることができる点も、上述の第1
の実施の形態の場合と同様である。
できる点、使用できる外部クロック信号CLK1の周波
数f1 の範囲を広くすることができる点も、上述の第1
の実施の形態の場合と同様である。
【0103】なお、この実施の形態でも、上述の第1の
実施の形態と同様、ビット数が3以外のカウンタを使用
でき、最上位ビット以外の出力を用いて論理ゲート73
2,734の制御を行うことができる。
実施の形態と同様、ビット数が3以外のカウンタを使用
でき、最上位ビット以外の出力を用いて論理ゲート73
2,734の制御を行うことができる。
【0104】第5の実施の形態 次に、この発明の第5の実施の形態について、図9およ
び図10を用いて説明する。この実施の形態に係る周波
数逓倍回路は、クロック生成回路の構成が、上述の第1
の実施の形態に係る周波数逓倍回路100と異なる。
び図10を用いて説明する。この実施の形態に係る周波
数逓倍回路は、クロック生成回路の構成が、上述の第1
の実施の形態に係る周波数逓倍回路100と異なる。
【0105】図9は、この実施の形態に係る周波数逓倍
回路900の構成を示す回路図である。
回路900の構成を示す回路図である。
【0106】同図において、図1と同じ符号を付した構
成部はそれぞれ図1の場合と同じものを示しているの
で、説明を省略する。
成部はそれぞれ図1の場合と同じものを示しているの
で、説明を省略する。
【0107】クロック生成回路930は、Nビットのア
ップカウンタ931と、Nビットのレジスタ932と、
コンパレータ933と論理ゲート934,935とで構
成されている。
ップカウンタ931と、Nビットのレジスタ932と、
コンパレータ933と論理ゲート934,935とで構
成されている。
【0108】アップカウンタ931は、リセット入力端
子Rが立ち下がりエッジ検出回路910内に設けられた
論理ゲート913の出力端子に接続されており、Nビッ
トの出力端子Q0 ,Q1 ,・・・,QN-1 がそれぞれコ
ンパレータ933のデータ入力端子X0 ,X1 ,・・
・,XN-1 にそれぞれ接続されており、さらに、クロッ
ク入力端子/CKが論理ゲート934の出力端子に接続
されている。
子Rが立ち下がりエッジ検出回路910内に設けられた
論理ゲート913の出力端子に接続されており、Nビッ
トの出力端子Q0 ,Q1 ,・・・,QN-1 がそれぞれコ
ンパレータ933のデータ入力端子X0 ,X1 ,・・
・,XN-1 にそれぞれ接続されており、さらに、クロッ
ク入力端子/CKが論理ゲート934の出力端子に接続
されている。
【0109】また、レジスタ932の出力端子Q0 ,Q
1 ,・・・,QN-1 は、それぞれコンパレータ933の
データ入力端子Y0 ,Y1 ,・・・,YN-1 にそれぞれ
接続されている。
1 ,・・・,QN-1 は、それぞれコンパレータ933の
データ入力端子Y0 ,Y1 ,・・・,YN-1 にそれぞれ
接続されている。
【0110】そして、この論理ゲート934のアクティ
ブローの入力端子はコンパレータ933の出力端子OU
Tに、アクティブハイの入力端子はCR発振回路120
の出力端子OUTに、それぞれ接続されている。また、
論理ゲート935も、アクティブローの入力端子がコン
パレータ933の出力OUTに接続され、アクティブハ
イの入力端子がCR発振回路120の出力端子OUTに
接続されている。
ブローの入力端子はコンパレータ933の出力端子OU
Tに、アクティブハイの入力端子はCR発振回路120
の出力端子OUTに、それぞれ接続されている。また、
論理ゲート935も、アクティブローの入力端子がコン
パレータ933の出力OUTに接続され、アクティブハ
イの入力端子がCR発振回路120の出力端子OUTに
接続されている。
【0111】ここで、レジスタ932は、図示しないデ
ータ書込手段によって、Nビットのデータを自由に書き
込むことができるように構成されている。
ータ書込手段によって、Nビットのデータを自由に書き
込むことができるように構成されている。
【0112】また、コンパレータ933は、データ入力
端子X0 ,X1 ,・・・,XN-1 から入力されたNビッ
トデータとデータ入力端子Y0 ,Y1 ,・・・,YN-1
から入力されたNビットデータとを比較し、両データが
一致するときは出力信号Sをハイレベルにし、両データ
が一致しないときは出力信号Sをローレベルにするよう
に構成されている。
端子X0 ,X1 ,・・・,XN-1 から入力されたNビッ
トデータとデータ入力端子Y0 ,Y1 ,・・・,YN-1
から入力されたNビットデータとを比較し、両データが
一致するときは出力信号Sをハイレベルにし、両データ
が一致しないときは出力信号Sをローレベルにするよう
に構成されている。
【0113】次に、図9に示した周波数逓倍回路の動作
について、図10のタイミングチャートを用いて説明す
る。
について、図10のタイミングチャートを用いて説明す
る。
【0114】まず、レジスタ932に、図示しない書込
手段によって比較値(ここでは「N」とする)が書き込
まれる。このレジスタ932は、常時、この比較値
「N」を出力端子Q0 ,Q1 ,・・・,QN-1 から出力
する。これにより、この比較値「N」が、コンパレータ
933のデータ入力端子Y0 ,Y1 ,・・・,YN-1 に
対して常時出力される。
手段によって比較値(ここでは「N」とする)が書き込
まれる。このレジスタ932は、常時、この比較値
「N」を出力端子Q0 ,Q1 ,・・・,QN-1 から出力
する。これにより、この比較値「N」が、コンパレータ
933のデータ入力端子Y0 ,Y1 ,・・・,YN-1 に
対して常時出力される。
【0115】続いて、立ち下がりエッジ検出回路910
が、第1の実施の形態の場合と同様にして、外部クロッ
クCLK1の立ち下がりエッジの検出を開始する。そし
て、立ち下がりエッジを検出すると、パルス状のエッジ
検出信号を論理ゲート913から出力する。
が、第1の実施の形態の場合と同様にして、外部クロッ
クCLK1の立ち下がりエッジの検出を開始する。そし
て、立ち下がりエッジを検出すると、パルス状のエッジ
検出信号を論理ゲート913から出力する。
【0116】クロック生成回路930のアップカウンタ
931は、論理ゲート913が出力したエッジ検出信号
をリセット端子から入力する。そして、このエッジ検出
信号の立ち上がりタイミングで計数値をリセットする。
これにより、このアップカウンタ931の計数値は
「0」となり、この計数値「0」がNビットの出力端子
Q0 ,Q1 ,・・・,QN-1 からコンパレータ933の
データ入力端子X0 ,X1,・・・,XN-1 に対して出
力される。
931は、論理ゲート913が出力したエッジ検出信号
をリセット端子から入力する。そして、このエッジ検出
信号の立ち上がりタイミングで計数値をリセットする。
これにより、このアップカウンタ931の計数値は
「0」となり、この計数値「0」がNビットの出力端子
Q0 ,Q1 ,・・・,QN-1 からコンパレータ933の
データ入力端子X0 ,X1,・・・,XN-1 に対して出
力される。
【0117】コンパレータ933は、データ入力端子X
0 ,X1 ,・・・,XN-1 から入力された計数値「0」
とデータ入力端子Y0 ,Y1 ,・・・,YN-1 から入力
された比較値「N」とを比較する。ここでは両データの
値は一致しないので、コンパレータ933の出力信号S
はローレベルとなる。
0 ,X1 ,・・・,XN-1 から入力された計数値「0」
とデータ入力端子Y0 ,Y1 ,・・・,YN-1 から入力
された比較値「N」とを比較する。ここでは両データの
値は一致しないので、コンパレータ933の出力信号S
はローレベルとなる。
【0118】論理ゲート934は、コンパレータ933
の出力信号Sをアクティブローの入力端子から入力し、
また、CR発振回路120が出力する基準クロック信号
CLK0をアクティブハイの入力端子から入力する。従
って、コンパレータ933の出力信号Sがローレベルの
ときは、基準クロック信号CLK0がそのままアップカ
ウンタ931のクロック入力端子/CKに入力される。
の出力信号Sをアクティブローの入力端子から入力し、
また、CR発振回路120が出力する基準クロック信号
CLK0をアクティブハイの入力端子から入力する。従
って、コンパレータ933の出力信号Sがローレベルの
ときは、基準クロック信号CLK0がそのままアップカ
ウンタ931のクロック入力端子/CKに入力される。
【0119】また、論理ゲート935も、論理ゲート9
34と同様、コンパレータ933の出力信号Sをアクテ
ィブローの入力端子から入力し、また、CR発振回路1
20が出力する基準クロック信号CLK0をアクティブ
ハイの入力端子から入力する。従って、コンパレータ9
33の出力信号Sがローレベルのときは、CR発振回路
120が出力する基準クロック信号CLK0がそのまま
論理ゲート934の出力端子から出力されて、出力クロ
ック信号CLK2となる。
34と同様、コンパレータ933の出力信号Sをアクテ
ィブローの入力端子から入力し、また、CR発振回路1
20が出力する基準クロック信号CLK0をアクティブ
ハイの入力端子から入力する。従って、コンパレータ9
33の出力信号Sがローレベルのときは、CR発振回路
120が出力する基準クロック信号CLK0がそのまま
論理ゲート934の出力端子から出力されて、出力クロ
ック信号CLK2となる。
【0120】アップカウンタ931は、クロック入力端
子CKから入力された基準クロック信号CLK0の立ち
下がりタイミングで、計数値をアップさせる。そして、
この計数値が「N」になると、レジスタ932に格納さ
れた比較値と一致することとなるので、コンパレータ9
33は出力信号Sをハイレベルからローレベルに変化さ
せる。これにより、論理ゲート934の出力は、CR発
振回路120が出力する基準クロック信号CLK0の信
号レベルに拘わらず、ローレベルとなる。このため、ア
ップカウンタ931は、クロック入力端子CKからの入
力信号がローレベルに固定されるので、計数を停止す
る。
子CKから入力された基準クロック信号CLK0の立ち
下がりタイミングで、計数値をアップさせる。そして、
この計数値が「N」になると、レジスタ932に格納さ
れた比較値と一致することとなるので、コンパレータ9
33は出力信号Sをハイレベルからローレベルに変化さ
せる。これにより、論理ゲート934の出力は、CR発
振回路120が出力する基準クロック信号CLK0の信
号レベルに拘わらず、ローレベルとなる。このため、ア
ップカウンタ931は、クロック入力端子CKからの入
力信号がローレベルに固定されるので、計数を停止す
る。
【0121】同様に、コンパレータ933の出力信号S
がローレベルになると、論理ゲート935の出力も、C
R発振回路120が出力する基準クロック信号CLK0
の信号レベルに拘わらずローレベルに固定され、出力ク
ロック信号CLK2を出力しなくなる。
がローレベルになると、論理ゲート935の出力も、C
R発振回路120が出力する基準クロック信号CLK0
の信号レベルに拘わらずローレベルに固定され、出力ク
ロック信号CLK2を出力しなくなる。
【0122】その後、立ち下がりエッジ検出回路910
が再び外部クロック信号CLK2の立ち下がりエッジを
検出してアップカウンタ931がリセットされると、上
述の場合と同様にしてアップカウンタ931が再び計数
を開始し、論理ゲート935は出力クロック信号CLK
2の出力を再開する。
が再び外部クロック信号CLK2の立ち下がりエッジを
検出してアップカウンタ931がリセットされると、上
述の場合と同様にしてアップカウンタ931が再び計数
を開始し、論理ゲート935は出力クロック信号CLK
2の出力を再開する。
【0123】この実施の形態では、計数値が「0」〜
「N」のときにのみ出力クロック信号CLK2を出力す
るので、外部クロック信号CLK1の一周期(1/
f1 )にN個のクロック信号を出力する。すなわち、図
9に示した周波数逓倍回路900によれば、外部クロッ
ク信号CLK1のN倍の周波数(Nf1 )の出力クロッ
ク信号CLK2を生成することができる。
「N」のときにのみ出力クロック信号CLK2を出力す
るので、外部クロック信号CLK1の一周期(1/
f1 )にN個のクロック信号を出力する。すなわち、図
9に示した周波数逓倍回路900によれば、外部クロッ
ク信号CLK1のN倍の周波数(Nf1 )の出力クロッ
ク信号CLK2を生成することができる。
【0124】このように、この実施の形態に係る周波数
逓倍回路によれば、レジスタ932に格納する比較値に
よって逓倍数を決定することができる。ここで、レジス
タ932はNビットなので、比較値として0〜2N の値
を指定することができる。したがって、この実施の形態
によれば、この範囲内で逓倍数を自由に変更することが
できる。
逓倍回路によれば、レジスタ932に格納する比較値に
よって逓倍数を決定することができる。ここで、レジス
タ932はNビットなので、比較値として0〜2N の値
を指定することができる。したがって、この実施の形態
によれば、この範囲内で逓倍数を自由に変更することが
できる。
【0125】また、従来の周波数逓倍回路よりも回路規
模を小さくすることができる点、デジタル回路のみで構
成することができる点、使用できる外部クロック信号C
LK1の周波数f1 の範囲を広くすることができる点
は、上述の各実施の形態の場合と同様である。
模を小さくすることができる点、デジタル回路のみで構
成することができる点、使用できる外部クロック信号C
LK1の周波数f1 の範囲を広くすることができる点
は、上述の各実施の形態の場合と同様である。
【0126】
【発明の効果】以上詳細に説明したように、この発明に
よれば、回路規模が小さく、デジタル回路のみで構成す
ることができ、且つ、使用できる外部クロック信号の周
波数範囲が広い周波数逓倍回路を提供することができ
る。
よれば、回路規模が小さく、デジタル回路のみで構成す
ることができ、且つ、使用できる外部クロック信号の周
波数範囲が広い周波数逓倍回路を提供することができ
る。
【図1】第1の実施の形態に係る周波数逓倍回路の構成
を示す回路図である。
を示す回路図である。
【図2】第1の実施の形態に係る周波数逓倍回路の動作
を説明するためのタイミングチャートである。
を説明するためのタイミングチャートである。
【図3】第2の実施の形態に係る周波数逓倍回路の構成
を示す回路図である。
を示す回路図である。
【図4】第2の実施の形態に係る周波数逓倍回路の動作
を説明するためのタイミングチャートである。
を説明するためのタイミングチャートである。
【図5】第3の実施の形態に係る周波数逓倍回路の構成
を示す回路図である。
を示す回路図である。
【図6】第3の実施の形態に係る周波数逓倍回路の動作
を説明するためのタイミングチャートである。
を説明するためのタイミングチャートである。
【図7】第4の実施の形態に係る周波数逓倍回路の構成
を示す回路図である。
を示す回路図である。
【図8】第4の実施の形態に係る周波数逓倍回路の動作
を説明するためのタイミングチャートである。
を説明するためのタイミングチャートである。
【図9】第5の実施の形態に係る周波数逓倍回路の構成
を示す回路図である。
を示す回路図である。
【図10】第5の実施の形態に係る周波数逓倍回路の動
作を説明するためのタイミングチャートである。
作を説明するためのタイミングチャートである。
【図11】従来の周波数逓倍回路の一構成例を示すブロ
ック図である。
ック図である。
100,300,500,700,900 周波数逓倍
回路 110,710,910 立ち下がりエッジ検出回路 310 立ち上がり検出回路 510 立ち下がり・立ち上がり検出回路 111,112,311,312,511,512 遅
延型フリップフロップ 113,132,133,313,513,514,5
15,713,732,734,913,934,93
5 論理ゲート 332,333 ANDゲート 733 デコーダ 120 CR発振回路 130,330,530,730,930 クロック生
成回路 131,731,3ビットアップカウンタ 331 3ビットダウンカウンタ 531 2ビットアップカウンタ 931 Nビットアップカウンタ
回路 110,710,910 立ち下がりエッジ検出回路 310 立ち上がり検出回路 510 立ち下がり・立ち上がり検出回路 111,112,311,312,511,512 遅
延型フリップフロップ 113,132,133,313,513,514,5
15,713,732,734,913,934,93
5 論理ゲート 332,333 ANDゲート 733 デコーダ 120 CR発振回路 130,330,530,730,930 クロック生
成回路 131,731,3ビットアップカウンタ 331 3ビットダウンカウンタ 531 2ビットアップカウンタ 931 Nビットアップカウンタ
Claims (14)
- 【請求項1】 外部から入力された外部クロック信号の
所定数倍の周波数を有する出力クロック信号を生成する
周波数逓倍回路において、 前記外部クロック信号の信号エッジを検出してエッジ検
出信号を出力するエッジ検出回路と、 所定の周波数の基準クロック信号を生成して出力する発
振回路と、 前記エッジ検出回路が出力する前記エッジ検出信号と前
記発振回路が出力する前記基準クロック信号とを取り込
み、この基準クロック信号のクロック数を計数して、こ
のクロック数が所定数に達する前は前記基準クロック信
号をそのまま出力し、前記クロック数が所定数に達した
後は前記基準クロック信号を出力せず、且つ、前記エッ
ジ検出信号を入力したときに前記基準クロック数の計数
をリセットするクロック生成回路と、 を備えたことを特徴とする周波数逓倍回路。 - 【請求項2】 前記エッジ検出回路が、前記発振回路が
出力する前記基準クロック信号によって与えられたタイ
ミングで周期的に前記外部クロック信号の信号レベルを
検出し、今回検出した信号レベルがローレベルであり且
つ前回検出した信号レベルがハイレベルである場合に前
記エッジ検出信号を出力することによって立ち下がりエ
ッジの検出を行うことを特徴とする請求項1に記載の周
波数逓倍回路。 - 【請求項3】 前記エッジ検出回路が、前記発振回路が
出力する前記基準クロック信号によって与えられたタイ
ミングで周期的に前記外部クロック信号の信号レベルを
検出し、今回検出した信号レベルがハイレベルであり且
つ前回検出した信号レベルがローレベルである場合に前
記エッジ検出信号を出力することによって立ち上がりエ
ッジの検出を行うことを特徴とする請求項1に記載の周
波数逓倍回路。 - 【請求項4】 前記エッジ検出回路が、前記発振回路が
出力する前記基準クロック信号によって与えられたタイ
ミングで周期的に前記外部クロック信号の信号レベルを
検出し、今回検出した信号レベルと前回検出した信号レ
ベルとが異なる場合に前記エッジ検出信号を出力するこ
とによって立ち下がりエッジおよび立ち上がりエッジの
検出を行うことを特徴とする請求項1に記載の周波数逓
倍回路。 - 【請求項5】 前記エッジ検出回路が、前記発振回路が
出力する前記基準クロック信号によって与えられたタイ
ミングで周期的に前記外部クロック信号を取り込む第1
の遅延型フリップフロップと、この第1の遅延型フリッ
プフロップが前記外部クロック信号を取り込むタイミン
グから半周期遅れたタイミングで周期的に前記第1の遅
延型フリップフロップの出力信号を取り込む第2の遅延
型フリップフロップと、前記第1の遅延型フリップフロ
ップの出力がローレベルであり且つ前記第2の遅延型フ
リップフロップの出力がハイレベルであるときに前記エ
ッジ検出信号をオンする論理回路とを備えたことを特徴
とする請求項2に記載の周波数逓倍回路。 - 【請求項6】 前記エッジ検出回路が、前記発振回路が
出力する前記基準クロック信号によって与えられたタイ
ミングで周期的に前記外部クロック信号を取り込む第1
の遅延型フリップフロップと、この第1の遅延型フリッ
プフロップが前記外部クロック信号を取り込むタイミン
グから半周期遅れたタイミングで周期的に前記第1の遅
延型フリップフロップの出力信号を取り込む第2の遅延
型フリップフロップと、前記第1の遅延型フリップフロ
ップの出力がハイレベルであり且つ前記第2の遅延型フ
リップフロップの出力がローレベルであるときに前記エ
ッジ検出信号をオンする論理回路とを備えたことを特徴
とする請求項3に記載の周波数逓倍回路。 - 【請求項7】 前記エッジ検出回路が、前記発振回路が
出力する前記基準クロック信号によって与えられたタイ
ミングで周期的に前記外部クロック信号を取り込む第1
の遅延型フリップフロップと、この第1の遅延型フリッ
プフロップが前記外部クロック信号を取り込むタイミン
グから半周期遅れたタイミングで周期的に前記第1の遅
延型フリップフロップの出力信号を取り込む第2の遅延
型フリップフロップと、前記第1の遅延型フリップフロ
ップの出力と前記第2の遅延型フリップフロップの出力
とが異なる信号レベルであるときに前記エッジ検出信号
をオンする論理回路とを備えたことを特徴とする請求項
4に記載の周波数逓倍回路。 - 【請求項8】 前記クロック生成回路が、前記エッジ検
出信号をリセット端子から入力するカウンタと、このカ
ウンタの計数値が所定値に達していないときにのみ前記
基準クロック信号をこのカウンタのクロック入力端子に
供給する第1の論理回路と、前記カウンタの前記計数値
が前記所定値に達していないときにのみ前記基準クロッ
ク信号を出力クロック信号として外部に出力する第2の
論理回路とを備えたことを特徴とする請求項1に記載の
周波数逓倍回路。 - 【請求項9】 前記カウンタの前記計数値が前記所定値
に達したか否かの検出を、このカウンタの所定位ビット
の信号レベルで判断することを特徴とする請求項8に記
載の周波数逓倍回路。 - 【請求項10】 前記カウンタがダウンカウンタであ
り、且つ、前記所定位ビットの信号レベルがハイレベル
であることを特徴とする請求項9に記載の周波数逓倍回
路。 - 【請求項11】 前記カウンタがアップカウンタであ
り、且つ、前記所定位ビットの信号レベルがローレベル
であることを特徴とする請求項9に記載の周波数逓倍回
路。 - 【請求項12】 前記カウンタの前記計数値が前記所定
値に達したか否かの検出を、このカウンタの各ビットに
接続されたデコーダで行うことを特徴とする請求項8に
記載の周波数逓倍回路。 - 【請求項13】 前記カウンタの前記計数値が前記所定
値に達したか否かの検出を行うために、この所定値を記
憶するための記憶手段と、この記憶手段から入力された
前記所定値と前記カウンタから入力された前記計数値と
を比較して両者が一致するときに出力信号をオンするコ
ンパレータとを備えたことを特徴とする請求項8に記載
の周波数逓倍回路。 - 【請求項14】 前記発振回路が非安定マルチバイブレ
ータであることを特徴とする請求項1〜13のいずれか
に記載の周波数逓倍回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9131102A JPH10322174A (ja) | 1997-05-21 | 1997-05-21 | 周波数逓倍回路 |
US08/965,410 US6107846A (en) | 1997-05-21 | 1997-11-06 | Frequency multiplication circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9131102A JPH10322174A (ja) | 1997-05-21 | 1997-05-21 | 周波数逓倍回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10322174A true JPH10322174A (ja) | 1998-12-04 |
Family
ID=15050033
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9131102A Withdrawn JPH10322174A (ja) | 1997-05-21 | 1997-05-21 | 周波数逓倍回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6107846A (ja) |
JP (1) | JPH10322174A (ja) |
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-
1997
- 1997-05-21 JP JP9131102A patent/JPH10322174A/ja not_active Withdrawn
- 1997-11-06 US US08/965,410 patent/US6107846A/en not_active Expired - Fee Related
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