JP2000131393A - Circuit and method for testing driver ic - Google Patents

Abstract

PROBLEM TO BE SOLVED: To reduce the number of pads for tests on the output side of a driver IC, to enable highly accurate needle contact with the pads for tests, and to improve the yields of products. SOLUTION: As for the arrangement of pads for tests, pads (26-1 and 38) for tests are divided so as to correspond to internal circuits in odd ordinal numbers and internal circuits in even ordinal numbers according to the arrangement order of the internal circuits part 5. The pads for tests provided in correspondence with either the internal circuits in odd ordinal numbers or the internal circuits in even ordinal numbers are commonly connected, and the internal circuits and output pads are made electrically separable. Test information is supplied for the internal circuits of a driver IC 12 from the outside, and the internal circuits and the output pads are electrically connected at the time of a test to test the state of connection between the input and output pads on the basis of the state of signals outputted form the pads for tests connected to the output pads.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、液晶ディスプレイ
デバイス等のディスプレイデバイスを駆動するドライバ
ＩＣのテスト回路及びテスト方法に係り、特にドライバ
ＩＣの入出力パッド間の接続状態をテストするドライバ
ＩＣのテスト回路及びテスト方法に関する。The present invention relates to a test circuit and a test method of a driver IC for driving a display device such as a liquid crystal display device, and more particularly to a test of a driver IC for testing a connection state between input / output pads of the driver IC. The present invention relates to a circuit and a test method.

【０００２】[0002]

【従来の技術】図５に従来の液晶ドライバＩＣのＴａｐ
ｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ（以下、ＴＣＰと
記す。）への実装形態を示す。同図において、ＴＣＰ２
０１は一般的なメッキ処理された銅薄、接着剤、ベース
フィルムの３層構造からなっている。入力側のインナー
リード２０４、出力側のインナーリード２０５、入力側
のアウターリード２０６、出力側のアウターリード２０
８及びテスト用パッド２０９は、それぞれＴＣＰ２０１
上に形成されている。2. Description of the Related Art FIG.
An implementation form to eCarrier Package (hereinafter, referred to as TCP) will be described. In the figure, TCP2
Numeral 01 has a three-layer structure of a general plated copper thin film, an adhesive and a base film. Inner lead 204 on the input side, inner lead 205 on the output side, outer lead 206 on the input side, outer lead 20 on the output side
8 and the test pad 209, respectively,
Is formed on.

【０００３】ドライバＩＣ２０２はテープを穴抜きした
デバイスホール２０３内に配置され、ドライバＩＣ２０
２の入力パッド上の金バンプ２１２と入力側のインナー
リード２０４とが接続され、また出力パッド上の金バン
プ２１３と出力側のインナーリード２０５とが接続され
ている。入力側のアウターリード２０６はテープを穴抜
きしたホール２０７を介して図示してないプリント配線
された基板と接続される。A driver IC 202 is disposed in a device hole 203 where a tape is punched, and a driver IC 20 is provided.
The gold bump 212 on the input pad 2 is connected to the inner lead 204 on the input side, and the gold bump 213 on the output pad is connected to the inner lead 205 on the output side. The outer lead 206 on the input side is connected to a printed wiring board (not shown) via a hole 207 obtained by punching out a tape.

【０００４】出力側のアウターリード２０８はアライメ
ントマーク２１０−１とアライメントマーク２１０−２
との間のリード端子が図示してないディスプレイデバイ
スとしての液晶パネルと接続される。The outer lead 208 on the output side has an alignment mark 210-1 and an alignment mark 210-2.
Are connected to a liquid crystal panel as a display device (not shown).

【０００５】テスト用パッド２０９は、インナーリード
２０４、２０５とドライバＩＣ２０２を接続した後にド
ライバＩＣ２０２の出力パッドとテストパッド間の接続
状態を検査する時に用い、テスト用パッド２０９の数は
入出力アウターリード２０６、２０８と同数である。テ
スト用パッド２０９は液晶パネルと接続する前に切り取
られる。２１１はスプロケットホールであり、ＴＣＰ２
０１のスプロケット方向のサイズはスプロケットホール
２１１間の間隔をＷ３とし、スプロケットホールの数を
ｎとすると、Ｗ３×（ｎ−１）となる。The test pads 209 are used when the connection between the output pads of the driver IC 202 and the test pads is inspected after the inner leads 204 and 205 are connected to the driver IC 202, and the number of the test pads 209 is the number of input / output outer leads. The number is the same as 206 and 208. The test pad 209 is cut off before connecting to the liquid crystal panel. 211 is a sprocket hole, TCP2
The size 01 in the sprocket direction is W3 × (n−1), where W3 is the interval between the sprocket holes 211 and n is the number of sprocket holes.

【０００６】以上の構成において、液晶パネルの大容量
化（ＸＧＡ（ｅｘｔｅｎｄｅｄ ｖｉｄｅｏ ｇｒａｐ
ｈｙｉｃｓ ａｒｒａｙ）パネルで３０７２×７６８画
素）に伴い、ドライバＩＣ２０２の１チップ当たりの出
力数も増加し、３８４出力（ＸＧＡパネルの３０７２画
素方向でドライバＩＣ２０２を８個使用）が主流になっ
てきている。液晶パネルとの接続ピッチは（出力側のア
ウターリード２０８のピッチ）、６０〜７０μｍ程度と
狭ピッチ化の傾向にある。In the above configuration, the liquid crystal panel has a large capacity (XGA (extended video group).
The number of outputs per chip of the driver IC 202 also increases with the increase of 3072 × 768 pixels (hysterics array) panel, and 384 outputs (using 8 driver ICs 202 in the direction of 3072 pixels of the XGA panel) are becoming mainstream. . The connection pitch with the liquid crystal panel (the pitch of the outer leads 208 on the output side) tends to be as narrow as about 60 to 70 μm.

【０００７】また、ＴＣＰ２０１は低コスト化対策とし
てテープ幅（Ｗ１）が３５ｍｍのＳＷ（Ｓｕｐｅｒ Ｗ
ｉｄｅ）タイプが主に用いられ、有効パターン領域（Ｗ
２）が最大２８．６ｍｍまで可能であるため、現状では
アウターリード２０８のピッチは、７０μｍ強が可能で
ある。今後、更にドライバＩＣ２０２の多出力化に伴
い、アウターリード２０８のピッチは更に狭ピッチ化が
進み、インナーリード端子とドライバＩＣ２０２の金バ
ンプとの接続状態を検査する時に用いるテストパッド２
０９も同様に、狭ピッチ化と多パッド化に対応する必要
がある。The TCP 201 has a tape width (W1) of 35 mm (SW: Super W) as a measure for cost reduction.
ide) type is mainly used, and the effective pattern area (W
Since 2) is possible up to a maximum of 28.6 mm, the pitch of the outer leads 208 can be slightly more than 70 μm at present. In the future, the pitch of the outer leads 208 will be further narrowed with the increase in the number of outputs of the driver IC 202, and the test pad 2 used for inspecting the connection state between the inner lead terminals and the gold bumps of the driver IC 202 will be described.
09 also needs to cope with narrow pitch and multi-pad.

【０００８】現在、接続状態（ドライバＩＣの入出力パ
ッド部のオープン／ショート）の検査方法としてはテス
トパッド２０９にプローブカードに搭載された微細な針
を当てて、電気的に接続をとり、ＩＣテスタにより接続
状態をテストしていた。At present, as a method for inspecting the connection state (open / short of the input / output pad portion of the driver IC), a fine needle mounted on a probe card is applied to the test pad 209 to electrically connect the test pad 209 to the IC. The connection was tested by a tester.

【０００９】[0009]

【発明が解決しようとする課題】従来のドライバＩＣの
検査方法では、ドライバＩＣの多出力化（３８４出力）
に伴うテスト用パッドの狭ピッチ化（６０〜７０μｍ）
により、テスト用パッドに対し高精度なプローブの針当
てが非常に困難になり、プローブ用の針とテスト用パッ
ドとの電気的な接続不良が発生し、良品のドライバＩＣ
を不良品として判定し歩留りが低下するという問題が有
った。In the conventional method for inspecting a driver IC, the driver IC has multiple outputs (384 outputs).
Of test pad pitch due to the development (60-70μm)
This makes it very difficult to apply a high-precision probe to the test pad, causing poor electrical connection between the probe needle and the test pad.
Was determined as a defective product, and the yield was reduced.

【００１０】また、テスト用パッドの狭ピッチ化を回避
するためにテスト用パッドを多段に配置する方法もある
が、ＴＣＰのスプロケット方向のサイズが増加する可能
性があり、ＴＣＰのスプロケット方向のサイズの増加に
伴い、ＴＣＰのコストが上昇するという問題が有った。There is also a method of arranging test pads in multiple stages in order to avoid narrowing the pitch of the test pads. There has been a problem that the cost of TCP increases with an increase in the cost.

【００１１】本発明はこのような事情に鑑みてなされた
ものであり、ＴＣＰのコストを上昇させることなく、ド
ライバＩＣの出力側のテスト用パッド数を低減し、テス
ト用パッドに対する高精度な針当てを可能にし製品の歩
留りの向上を図ったドライバＩＣのテスト回路及びテス
ト方法を提供することを目的とする。The present invention has been made in view of the above circumstances, and reduces the number of test pads on the output side of a driver IC without increasing the cost of TCP. An object of the present invention is to provide a test circuit and a test method for a driver IC that enable the application and improve the yield of products.

【００１２】[0012]

【課題を解決するための手段】上記目的を達成するため
に請求項１に記載の発明は、テープキャリアパッケージ
に配置されディスプレイデバイスを駆動するドライバＩ
Ｃの入出力パッドと前記テープキャリアパッケージ上に
形成されたテスト用パッドとが前記テープキャリアパッ
ケージ上に形成されたリードパターンにより接続されて
なり、前記入出力パッド間の接続状態をテストするドラ
イバＩＣのテスト方法において、前記テスト用パッドの
配置を、内部回路の配列順により奇数番目の内部回路と
偶数番目の内部回路に対応させてテスト用パッドを区分
けし、奇数番目の内部回路と偶数番目の内部回路の何れ
か一方に対応して設けられたテスト用パッド間を共通に
接続し、かつ前記内部回路と出力パッドとの間を電気的
に切離し可能にすると共に、前記ドライバＩＣの内部回
路にテスト情報を外部より供給し、テスト時に内部回路
と出力パッドとの間を電気的に接続して該出力パッドに
接続されているテスト用パッドから出力される信号状態
に基づいて前記入出力パッド間の接続状態をテストする
ことを特徴とする。According to one aspect of the present invention, there is provided a driver for driving a display device disposed in a tape carrier package.
A driver IC for testing a connection state between the input / output pads, the input / output pads of C being connected to test pads formed on the tape carrier package by lead patterns formed on the tape carrier package; In the test method, the test pads are divided according to the arrangement order of the internal circuits so as to correspond to the odd-numbered internal circuits and the even-numbered internal circuits, and the odd-numbered internal circuits and the even-numbered internal circuits are divided. A common connection is made between test pads provided corresponding to any one of the internal circuits, and the internal circuit and the output pad can be electrically disconnected from each other. Test information is supplied from the outside, and at the time of testing, the internal circuit and the output pad are electrically connected to each other to connect the test pad connected to the output pad. Based on the signal state that is output from the preparative pad, characterized in that to test the connection state between the input and output pads.

【００１３】請求項１に記載の発明によれば、ドライバ
ＩＣの内部回路と出力パッドとの間を電気的に切離し可
能にしたので、ドライバＩＣとＴＣＰとの間の接続状態
を簡易な手法でテストすることが可能となる。According to the first aspect of the present invention, the internal circuit of the driver IC can be electrically disconnected from the output pad, so that the connection state between the driver IC and the TCP can be easily determined. It becomes possible to test.

【００１４】また請求項１に記載の発明によれば、テス
ト用パッドの配置を、内部回路の配列順により奇数番目
の内部回路と偶数番目の内部回路に対応させてテスト用
パッドを区分けし、奇数番目の内部回路と偶数番目の内
部回路の何れか一方に対応して設けられたテスト用パッ
ド間を共通に接続するようにしたので、ＴＣＰのサイズ
を増加することなく、すなわちＴＣＰのコストの上昇を
招くことなく、テスト用パッド数を低減でき、それ故製
品組立後の検査時のテスト用パッドに対するプローブ用
針の針当て精度の向上が図れ、試験ミスを低減でき、製
品の歩留りの向上が図れる。According to the first aspect of the present invention, the test pads are divided according to the arrangement order of the internal circuits so as to correspond to odd-numbered internal circuits and even-numbered internal circuits. Since the test pads provided corresponding to one of the odd-numbered internal circuit and the even-numbered internal circuit are commonly connected, the size of the TCP is not increased, that is, the cost of the TCP is reduced. The number of test pads can be reduced without causing an increase, so that the accuracy of contact of the probe needle with the test pads during inspection after product assembly can be improved, test errors can be reduced, and product yields can be improved. Can be achieved.

【００１５】請求項２に記載の発明は、表示用ディジタ
ルデータを順次転送するシフト回路及びレジスタ回路か
らなるシフトレジスタ回路と、該シフトレジスタ回路の
出力を格納するラッチ回路と、該ラッチ回路に格納され
た表示用ディジタルデータをアナログ電圧に変換するＤ
Ａ変換回路と、該ＤＡ変換回路の出力をインピーダンス
変換するバッファアンプ回路とを備えた内部回路と該内
部回路の出力電圧を外部に出力する出力パッドまでを１
回路として多数回路を有しテープキャリアパッケージに
配置されたドライバＩＣであって、出力パッドと前記テ
ープキャリアパッケージ上に形成されたテスト用パッド
とが前記テープキャリアパッケージ上に形成されたリー
ドパターンにより接続されてなり、前記出力パッドの接
続状態をテストするドライバＩＣのテスト回路におい
て、前記テスト用パッドの配置を、内部回路の配列順に
より奇数番目の内部回路と偶数番目の内部回路に対応さ
せてテスト用パッドを区分けし、奇数番目の内部回路と
偶数番目の内部回路の何れか一方に対応した設けられた
テスト用パッド間を共通に接続し、かつ前記ドライバＩ
Ｃの各内部回路と出力パッドとの間にアナログスイッチ
を各々、設け、該アナログスイッチのドライバＩＣテス
ト時の動作タイミングを各出力パッドに対応する前記シ
フト回路の出力信号と、外部入力のテスト制御信号との
論理積により生成した制御信号により制御することを特
徴とする。According to a second aspect of the present invention, there is provided a shift register circuit including a shift circuit and a register circuit for sequentially transferring digital data for display, a latch circuit for storing an output of the shift register circuit, and a latch circuit for storing the output of the shift register circuit. To convert the display digital data into analog voltage
An internal circuit including an A conversion circuit, a buffer amplifier circuit for converting the output of the D / A conversion circuit into impedance, and an output pad for outputting the output voltage of the internal circuit to the outside.
A driver IC having a large number of circuits as circuits and arranged on a tape carrier package, wherein output pads and test pads formed on the tape carrier package are connected by a lead pattern formed on the tape carrier package. In the test circuit of the driver IC for testing the connection state of the output pad, the test pads are arranged so as to correspond to odd-numbered internal circuits and even-numbered internal circuits according to the arrangement order of the internal circuits. Test pads provided for one of the odd-numbered internal circuit and the even-numbered internal circuit are commonly connected, and the driver I
C. An analog switch is provided between each internal circuit of C and the output pad, and the operation timing of the analog switch at the time of the driver IC test is controlled by the output signal of the shift circuit corresponding to each output pad and the test control of the external input. It is controlled by a control signal generated by a logical product with a signal.

【００１６】請求項２に記載の発明によれば、請求項１
に記載の発明の効果に加えて、ドライバＩＣの各内部回
路と出力パッドとの間を電気的に切り離す手段として、
アナログスイッチを各々、設け、アナログスイッチを１
回路毎にデコードするのに内部回路のシフト回路の出力
信号（シフトパルス信号）を流用するようにしたので、
各アナログスイッチを特定のタイミングで動作させるた
めの特別なデコーダ回路が不要となり、低コストのドラ
イバＩＣのテスト回路を実現することができる。According to the invention described in claim 2, according to claim 1
In addition to the effects of the invention described in the above, as means for electrically disconnecting each internal circuit of the driver IC from the output pad,
An analog switch is provided, and one analog switch is provided.
Since the output signal (shift pulse signal) of the shift circuit of the internal circuit is used for decoding for each circuit,
A special decoder circuit for operating each analog switch at a specific timing is not required, and a low-cost driver IC test circuit can be realized.

【００１７】[0017]

【発明の実施の形態】本発明の実施の形態を図面を参照
して詳細に説明する。図１に本発明が適用される液晶ド
ライバＩＣのＴＣＰへの実装形態を示す。同図において
ドライバＩＣ１２はウエハ状態で正常と判定されたもの
である。ドライバＩＣ１２はデバイスホール１４内に配
置され、ドライバＩＣ１２の入力パッド上の金バンプ３
２と入力側のインナーリード１６とが接続され、出力パ
ッド上の金バンプ３４と出力側のインナーリード１８と
が接続されている。入力側のアウターリード２０の先端
にはテスト用パッド２６−２が設けられている。出力側
のアウターリード２４（２４−１，２４−２）はアライ
メントマーク２８−１とアライメントマーク２８−２間
のリード端子が液晶パネルと接続される。テストパッド
部は奇数ラインのアウターリード２４−１同士が共通接
続され、奇数ライン用のテスト用パッド３８に接続され
ている。偶数ラインのアウタリード２４−２は図５に示
す従来例と同様に各リード毎に設けられたテスト用パッ
ド２６−１と各々、接続されている。Embodiments of the present invention will be described in detail with reference to the drawings. FIG. 1 shows a mode of mounting a liquid crystal driver IC to a TCP to which the present invention is applied. In the figure, the driver IC 12 is determined to be normal in the wafer state. The driver IC 12 is disposed in the device hole 14 and has a gold bump 3 on an input pad of the driver IC 12.
2, the input-side inner leads 16 are connected, and the gold bumps 34 on the output pads and the output-side inner leads 18 are connected. A test pad 26-2 is provided at the tip of the outer lead 20 on the input side. The output side outer leads 24 (24-1, 24-2) have lead terminals between the alignment marks 28-1 and 28-2 connected to the liquid crystal panel. In the test pad portion, the outer leads 24-1 of the odd-numbered lines are commonly connected to each other, and are connected to the test pads 38 for the odd-numbered lines. The outer leads 24-2 of the even lines are connected to test pads 26-1 provided for the respective leads, similarly to the conventional example shown in FIG.

【００１８】次にドライバＩＣ１２のテスト回路の構成
を図２に示す。本実施の形態に係るドライバＩＣ１２の
テスト回路はドライバＩＣの内部回路を利用し、一部の
回路及び制御信号を付加することにより構成されてい
る。図２において本実施の形態係るドライバＩＣ１２の
テスト回路は、表示用ディジタルデータ（テストデータ
または画像データ）を順次転送するシフトレジスタ回路
部５０と、シフトレジスタ回路部５０の出力を格納する
ラッチ回路部６０と、ラッチ回路部６０に格納された表
示用ディジタルデータをアナログ電圧に変換するＤＡ変
換回路部７０と、ＤＡ変換回路部７０の出力信号を外部
に出力する出力回路部８０とを有している。FIG. 2 shows the configuration of a test circuit of the driver IC 12. The test circuit of the driver IC 12 according to the present embodiment uses an internal circuit of the driver IC, and is configured by adding some circuits and control signals. In FIG. 2, the test circuit of the driver IC 12 according to the present embodiment includes a shift register circuit unit 50 for sequentially transferring display digital data (test data or image data), and a latch circuit unit for storing the output of the shift register circuit unit 50. 60, a DA conversion circuit 70 for converting display digital data stored in the latch circuit 60 into an analog voltage, and an output circuit 80 for outputting an output signal of the DA conversion circuit 70 to the outside. I have.

【００１９】シフトレジスタ回路部５０は、シフト回路
５２−１〜５２−ｎと、画像データを取り込むレジスタ
回路５６−１〜５６−ｎと、論理積回路５４−１〜５４
−ｎから構成されている。シフト回路５２−１の入力端
子Ｄ１にはスタート信号ＳＴが入力されるようになって
おり、シフト回路５２−１の出力端子Ｑ１は次段のシフ
ト回路５２−２の入力端子Ｄ２と、レジスタ回路５６−
１のラッチ端子Ｌ１と、論理積回路５４−１の入力端子
Ｔ２とに接続されている。The shift register circuit unit 50 includes shift circuits 52-1 to 52-n, register circuits 56-1 to 56-n for capturing image data, and AND circuits 54-1 to 54.
-N. The start signal ST is input to the input terminal D1 of the shift circuit 52-1. The output terminal Q1 of the shift circuit 52-1 is connected to the input terminal D2 of the next-stage shift circuit 52-2 and the register circuit. 56-
1 and the input terminal T2 of the AND circuit 54-1.

【００２０】シフト回路５２−２の出力端子Ｑ２は次段
のシフト回路５２−３の入力端子Ｄ３と、レジスタ回路
５６−２のラッチ端子Ｌ２と、論理積回路５４−２の入
力端子Ｔ２とに接続されている。以下、シフト回路５２
−３〜シフト回路５２−ｎも同様に接続されている。The output terminal Q2 of the shift circuit 52-2 is connected to the input terminal D3 of the next-stage shift circuit 52-3, the latch terminal L2 of the register circuit 56-2, and the input terminal T2 of the AND circuit 54-2. It is connected. Hereinafter, the shift circuit 52
-3 to shift circuit 52-n are connected in the same manner.

【００２１】シフト回路５２−１〜５２−ｎのクロック
入力端子は共通接続され、シフトクロックＣＰが供給さ
れるようになっている。また論理積回路５４−１〜５４
−ｎの各入力端子Ｔ１は共通接続され、テストモード信
号ＴＥＳＴが供給されるようになっている。論理積回路
５４−１〜５４−ｎの各出力端子Ｔ３は出力回路部８０
の出力回路８０−１〜８０−ｎの各々に、接続されてい
る。The clock input terminals of the shift circuits 52-1 to 52-n are commonly connected so that the shift clock CP is supplied. AND circuits 54-1 to 54-54
The -n input terminals T1 are commonly connected so that a test mode signal TEST is supplied. Each output terminal T3 of the AND circuits 54-1 to 54-n is connected to the output circuit unit 80.
Are connected to each of the output circuits 80-1 to 80-n.

【００２２】レジスタ回路５６−１〜５６−ｎの入力端
子Ｄｉ１〜Ｄｉｎは共通接続され、これらの入力端子Ｄ
ｉ１〜Ｄｉｎには画像データ（以下テストデータと称
す）が供給されるようになっている。レジスタ回路５６
−１〜５６−ｎの出力端子Ｄｏ１〜Ｄｏｎはそれぞれ、
次段のラッチ回路部６０のラッチ回路６０−１〜６０−
ｎの入力端子Ｄｉ１〜Ｄｉｎに接続されている。The input terminals Di1 to Din of the register circuits 56-1 to 56-n are commonly connected.
Image data (hereinafter, referred to as test data) is supplied to i1 to Din. Register circuit 56
The output terminals Do1 to Don of −1 to 56-n are respectively
Latch circuits 60-1 to 60- of the next-stage latch circuit section 60
n input terminals Di1 to Din.

【００２３】ラッチ回路部６０のラッチ回路６０−１〜
６０−ｎの各入力端子Ｌにはテストデータを格納するた
めのラッチ信号ＬＯＡＤが入力されるようになっている
（図２ではラッチ回路６０−２〜６０−ｎについてはラ
ッチ信号ＬＯＡＤが供給れる配線を省略してある。）。The latch circuits 60-1 to 60-1 of the latch circuit section 60
A latch signal LOAD for storing test data is input to each input terminal L of 60-n (in FIG. 2, the latch signals LOAD are supplied to the latch circuits 60-2 to 60-n. The wiring is omitted.)

【００２４】ラッチ回路６０−１〜６０−ｎの出力端子
Ｄｏ１〜Ｄｏｎは、次段のＤＡ変換回路部７０のＤＡ変
換回路７０−１〜７０−ｎの入力端子Ｄｉ１〜Ｄｉｎに
それぞれ、接続されている。ＤＡ変換回路７０−１〜７
０−ｎの出力端子ＤＡ１〜ＤＡｎは出力回路部８０の出
力回路８０−１〜８０−ｎの入力端子ｉｎ１〜ｉｎｎに
接続されている。出力回路８０−１〜８０−ｎの出力端
子ｏ１〜ｏｎからはｊそれぞれ、テストデータに対応し
たアナログ電圧がドライバＩＣ１２の出力パッドＤＶ−
ＯＵＴ１〜ＤＶ−ＯＵＴｎへ出力されるようになってい
る。The output terminals Do1 to Don of the latch circuits 60-1 to 60-n are respectively connected to the input terminals Di1 to Din of the DA conversion circuits 70-1 to 70-n of the DA conversion circuit unit 70 in the next stage. ing. DA conversion circuits 70-1 to 70-7
The output terminals DA1 to DAn 0 to n are connected to the input terminals in1 to inn of the output circuits 80-1 to 80-n of the output circuit unit 80. From the output terminals o1 to on of the output circuits 80-1 to 80-n, an analog voltage corresponding to the test data is output from the output pad DV- of the driver IC 12 respectively.
OUT1 to DV-OUTn are output.

【００２５】図３を参照して出力回路部８０の構成につ
いて説明する。出力回路８０−１〜８０−ｎは同一構成
であるので、図３では説明の便宜上、出力回路８０−１
のみを示している（図３においてシフトレジスタ回路５
０からバッファアンプ回路８２−１までを内部回路と称
す）。図３においてＤＡ変換回路部７０におけるＤＡ変
換回路７０−１の出力端子ＤＡ１が出力回路８０−１内
のバッファアンプ８２−１の非反転入力端子に接続され
ている。バッファアンプ８２−１の出力端子は反転入力
端子とアナログスイッチ８４−１の端子ＳＷＴ１に接続
されている。アナログスイッチ回路２０４−１の他方の
端子ＳＷＴ２はドライバＩＣ１２の出力パッドＤＶ−Ｏ
ＵＴ１に接続されている。図示していない他の出力回路
８０−２〜８０−ｎについても同様にアナログスイッチ
８４−２〜８４−ｎの他方の端子はドライバＩＣ１２の
出力パッドＤＶ−ＯＵＴ２〜ＤＶ−ＯＵＴｎに接続され
ている。The configuration of the output circuit section 80 will be described with reference to FIG. The output circuits 80-1 to 80-n have the same configuration, and therefore, in FIG.
3 (in FIG. 3, the shift register circuit 5
0 to the buffer amplifier circuit 82-1 are referred to as internal circuits). In FIG. 3, the output terminal DA1 of the DA conversion circuit 70-1 in the DA conversion circuit section 70 is connected to the non-inverting input terminal of the buffer amplifier 82-1 in the output circuit 80-1. The output terminal of the buffer amplifier 82-1 is connected to the inverted input terminal and the terminal SWT1 of the analog switch 84-1. The other terminal SWT2 of the analog switch circuit 204-1 is connected to the output pad DV-O of the driver IC12.
Connected to UT1. Similarly, for the other output circuits 80-2 to 80-n (not shown), the other terminals of the analog switches 84-2 to 84-n are connected to the output pads DV-OUT2 to DV-OUTn of the driver IC 12. .

【００２６】ドライバＩＣ１２の各出力パッドＤＶ−Ｏ
ＵＴ１〜ＤＶ−ＯＵＴｎはＴＣＰ１０のアウターリード
を介して、奇数出力パッド（ＤＶ−ＯＵＴ１，ＤＶ−Ｏ
ＵＴ３，…，ＤＶ−ＯＵＴｎ−１）は奇数テスト用パッ
ド３８（ＴＣＰ−ＯＵＴ１がＤＶ−ＯＵＴ１と対応、Ｔ
ＣＰ−ＯＵＴ３がＤＶ−ＯＵＴ３と対応，…，ＴＣＰ−
ＯＵＴｎ−１がＤＶ−ＯＵＴｎ−１と対応）に共通接続
されており、偶数出力パッド（ＴＣＰ−ＯＵＴ２がＤＶ
−ＯＵＴ２と対応、ＴＣＰ−ＯＵＴ４がＤＶ−ＯＵＴ４
と対応、ＴＣＰ−ＯＵＴｎがＤＶ−ＯＵＴｎと対応）は
各リード毎にテストパッド２６−１と接続されている。
入力側のパッドも各リード毎にテストパッド２６−２に
接続されている。テストパッド３８、２６−１、２６−
２はテスト用の針１０２と接続され、針１０２の他端は
リード線１０４を介してＩＣテスタ内の比較器１００の
一方の入力端と接続されている。比較器１００の他端に
は判定基準値が入力されるようになっている。Each output pad DV-O of the driver IC 12
UT1 to DV-OUTn are connected to odd output pads (DV-OUT1 and DV-O) via outer leads of TCP10.
UT3,..., DV-OUTn-1) are odd-number test pads 38 (TCP-OUT1 corresponds to DV-OUT1).
CP-OUT3 corresponds to DV-OUT3, ..., TCP-
OUTn-1 is commonly connected to DV-OUTn-1 and an even output pad (TCP-OUT2 is DV-OUTn-1).
-OUT2, TCP-OUT4 is DV-OUT4
, And TCP-OUTn corresponds to DV-OUTn) is connected to the test pad 26-1 for each lead.
The input side pad is also connected to the test pad 26-2 for each lead. Test pads 38, 26-1, 26-
2 is connected to a test needle 102, and the other end of the needle 102 is connected to one input terminal of a comparator 100 in the IC tester via a lead wire 104. A determination reference value is input to the other end of the comparator 100.

【００２７】上記構成からなる本実施の形態に係るドラ
イバＩＣのテスト回路の動作について説明する。The operation of the test circuit of the driver IC according to the present embodiment having the above configuration will be described.

【００２８】先ず、上記ドライバＩＣ１２を搭載したＴ
ＣＰ１０のテストモードとはインナーリード１６、１８
とドライバＩＣ１２の金バンプ３２、３４との接続状態
を検査するテスト回路の動作状態をいう。テストモード
時の検査内容は入出力パッド間が電気的に導通している
か、または隣接する出力端子間で電気的に短絡している
か否かの接続状態をＩＣテスタ等で判定する。ＩＣテス
タで検査する場合は、プローブカードに搭載された微細
な針をドライバＩＣ１２の出力側の奇数ライン用のテス
ト用パッド３４と偶数ラインのテスト用パッド２６−１
に当て、入力側も同様にテスト用パッド２６−２に針を
当て電気的に接続をとっている。ＩＣテスタからテスト
情報（スタート信号ＳＴ、シフトクロックＣＰ、テスト
モード信号ＴＥＳＴ、画像データ等）をドライバＩＣ１
２の各信号端子に入力し、出力側のテストパッド３８、
２６−１より期待値に相当するテストデータに対応した
出力信号が得られるか否かで一般的には製品の良否を判
定している。First, the T with the driver IC 12 is mounted.
The test mode of CP10 is the inner leads 16 and 18
The operation state of a test circuit for inspecting the connection state between the driver IC 12 and the gold bumps 32 and 34. In the test mode, the connection state of the input / output pads is determined by an IC tester or the like to determine whether the input / output pads are electrically connected or the adjacent output terminals are electrically short-circuited. When testing with an IC tester, the fine needle mounted on the probe card is connected to the odd-line test pad 34 and the even-line test pad 26-1 on the output side of the driver IC 12.
Similarly, the input side is also electrically connected by applying a needle to the test pad 26-2. The test information (start signal ST, shift clock CP, test mode signal TEST, image data, etc.) is supplied from the IC tester to the driver IC1.
2 to each signal terminal, and output test pads 38,
The quality of a product is generally determined based on whether an output signal corresponding to test data corresponding to an expected value is obtained from 26-1.

【００２９】図４にテスト動作のタイミングを示す。テ
スト期間は大きくテストデータ転送期間と電気的な導
通、短絡のテストを行う導通／短絡検査期間に大別でき
る。テストデータ転送期間はスタート信号ＳＴがシフト
回路５２−１に入力されると、シフト回路５２−１の出
力端子Ｑ１からはシフトクロックＣＰの立ち上がりに同
期した周期Ｔｆｃｐの期間ハイレベル（以下、”Ｈ”と
記す。）となるシフトパルス信号がレジスタ回路５６−
１のラッチ端子Ｌ１に出力される。レジスタ回路５６−
１はラッチ端子Ｌ１が”Ｈ”の期間中にテストデータ、
例えば”００ｈ”を取込み保持する。FIG. 4 shows the timing of the test operation. The test period can be broadly divided into a test data transfer period and a continuity / short circuit inspection period in which electrical continuity and short circuits are tested. When the start signal ST is input to the shift circuit 52-1 during the test data transfer period, the output terminal Q1 of the shift circuit 52-1 outputs a high level (hereinafter, "H") during a period Tfcp synchronized with the rise of the shift clock CP. The shift pulse signal which is expressed as
1 is output to the latch terminal L1. Register circuit 56−
1 indicates test data while the latch terminal L1 is at "H",
For example, “00h” is taken and held.

【００３０】シフト回路５２−１の出力端子Ｑ１よりシ
フトパルス信号がシフト回路５２−２に入力された後、
シフト回路５２−１と同様にシフトクロックＣＰに同期
した周期Ｔｆｃｐの期間”Ｈ”のシフトパルス信号が、
シフト回路５２−２の出力端子Ｑ２からレジスタ回路５
６−２のラッチ端子Ｌ２に出力される。レジスタ回路５
６−２はラッチ端子Ｌ２が”Ｈ”の期間中にテストデー
タ、例えば”７Ｆｈ”を取込み、保持する。After a shift pulse signal is input from the output terminal Q1 of the shift circuit 52-1 to the shift circuit 52-2,
Similarly to the shift circuit 52-1, the shift pulse signal of the period “H” of the cycle Tfcp synchronized with the shift clock CP is
From the output terminal Q2 of the shift circuit 52-2 to the register circuit 5
It is output to the latch terminal L2 of 6-2. Register circuit 5
6-2 captures and holds test data, for example, "7Fh" during the period when the latch terminal L2 is "H".

【００３１】シフト回路５２−３の出力端子Ｑ３から周
期Ｔｆｃｐの期間”Ｈ”のシフトパルス信号が、図示し
ないシフト回路５２−４の入力端子Ｄ４とレジスタ回路
５６−３のラッチ端子Ｌ３に出力される。レジスタ回路
５６−３はラッチ端子Ｌ３が”Ｈ”の期間中にテストデ
ータ、例えば”００ｈ”を取込み、保持する。同様に図
示しないレジスタ回路５６−４はラッチ端子Ｌ４が”
Ｈ”期間中にテストデータ、例えば”７Ｆｈ”を取込
み、保持する。最終段側の図示しないシフト回路５２−
（ｎ−１）の出力端子Ｑｎ−１よりシフトパルス信号が
レジスタ回路５６−（ｎ−１）のラッチ端子Ｌｎ−１に
出力される。レジスタ回路５６−（ｎ−１）はラッチ端
子Ｌｎ−１が”Ｈ”の期間中にテストデータ、例えば”
００ｈ”を取込み、保持する。シフトレジスタ回路部５
０の最終段のシフト回路５２−ｎの出力端子Ｑｎからシ
フトパルス信号が最終段のレジスタ回路５６−ｎのラッ
チ端子Ｌｎに出力される。レジスタ回路５６−ｎはラッ
チ端子Ｌｎが”Ｈ”の期間中にテストデータ、例えば”
７Ｆｈ”を取込み、保持する。From the output terminal Q3 of the shift circuit 52-3, a shift pulse signal during the period "H" of the cycle Tfcp is output to the input terminal D4 of the shift circuit 52-4 (not shown) and the latch terminal L3 of the register circuit 56-3. You. The register circuit 56-3 captures and holds the test data, for example, "00h" while the latch terminal L3 is at "H". Similarly, in a register circuit 56-4 (not shown), the latch terminal L4 is set to "
Test data, for example, “7Fh” is taken in and held during the “H” period.
The shift pulse signal is output from the output terminal Qn-1 of (n-1) to the latch terminal Ln-1 of the register circuit 56- (n-1). The register circuit 56- (n-1) outputs test data, for example, "L" while the latch terminal Ln-1 is "H".
00h "is captured and held. Shift register circuit section 5
A shift pulse signal is output to the latch terminal Ln of the final register circuit 56-n from the output terminal Qn of the 0 final shift circuit 52-n. The register circuit 56-n outputs test data, for example, "L" while the latch terminal Ln is "H".
7Fh "is captured and held.

【００３２】各レジスタ回路５６−１〜５６−ｎに保持
されたテストデータは、ＬＯＡＤ信号の”Ｈ”期間中に
対応するラッチ回路６０−１〜６０−ｎへ転送され保持
される。各ラッチ回路６０−１〜６０−ｎの内、奇数番
目のラッチ回路（１，３，…，ｎ−１）には”００ｈ”
のテストデータが保持され、偶数番目のラッチ回路
（２，４，…，ｎ）には”７Ｆｈ”のテストデータが保
持される。各ラッチ回路６０−１〜６０−ｎに保持され
た”００ｈ”または”７Ｆｈ”のテストデータはＤＡ変
換回路７０−１〜７０−ｎに入力後、テストデータに対
応したアナログ電圧に変換される。”００ｈ”は黒表示
データに対応し、液晶駆動電圧の最大電圧（Ｖ₀₀＝５
Ｖ）に相当する。The test data held in each of the register circuits 56-1 to 56-n is transferred to and held by the corresponding one of the latch circuits 60-1 to 60-n during the "H" period of the LOAD signal. Of the latch circuits 60-1 to 60-n, "00h" is assigned to the odd-numbered latch circuit (1, 3,..., N-1).
, And the even-numbered latch circuits (2, 4,..., N) hold the test data “7Fh”. The “00h” or “7Fh” test data held in each of the latch circuits 60-1 to 60-n is input to the DA conversion circuits 70-1 to 70-n, and then converted into an analog voltage corresponding to the test data. . “00h” corresponds to the black display data, and is the maximum liquid crystal drive voltage (V ₀₀ = 5).
V).

【００３３】一方、テストデータ”７Ｆｈ”は中間調表
示データで黒表示データ”００ｈ”と白表示データ”Ｆ
Ｆｈ”との中間に相当し、中間電圧（Ｖ_7F＝２．５Ｖ）
を生成する。ＤＡ変換後の液晶駆動電圧は図３に示す出
力回路８０−１内のバッファアンプ８２−１でインピー
ダンス変換されアナログスイッチ８４−１の端子ＳＷＴ
１に入力される。テスト時の各バッファアンプの出力状
態は奇数番目の回路（１，３，…，ｎ−１）が最大電圧
（Ｖ₀₀＝５Ｖ）、偶数番目の回路（２，４，…，ｎ）は
中間電圧（Ｖ_7F＝２．５Ｖ）を出力している。出力回路
８０−１内のアナログスイッチ回路８４−１をオン／オ
フ制御するテスト信号ＴＳは、シフトレジスタ回路部５
０の論理積回路５４−１のＴ１端子に入力するテストモ
ード信号ＴＥＳＴと、シフト回路５２−１の出力信号Ｑ
との論理積により生成される。テストモード信号ＴＥＳ
Ｔのローレベル（以下、”Ｌ”と記す。）となる期間は
アナログスイッチ８４−１がオフ状態になり、テストモ
ード信号ＴＥＳＴが”Ｈ”期間中でシフト回路５２−１
の出力信号Ｑとの論理積出力Ｔ３が”Ｈ”の期間中はア
ナログスイッチ８４−１がオン状態になる。以上の動作
をテストデータ転送期間とし、テストモード信号ＴＥＳ
Ｔを”Ｌ”レベルに設定し、全ての論理積回路５４−１
〜５４−ｎの出力端子Ｔ３より出力されるテスト信号
を”Ｌ”レベルに固定することにより、全ての出力回路
８０−１〜８０−ｎの各アナログスイッチがオフ状態に
なりＴＣＰ１０上の奇数出力パッド３８と偶数出力パッ
ド２６−１が、ドライバＩＣ１２のバッファアンプと切
り離されて、ハイインピーダンス状態になっている。On the other hand, test data "7Fh" is halftone display data, black display data "00h" and white display data "F".
Fh "and an intermediate voltage (V _7F = 2.5 V)
Generate The liquid crystal drive voltage after DA conversion is impedance-converted by the buffer amplifier 82-1 in the output circuit 80-1 shown in FIG.
1 is input. During the test, the output state of each buffer amplifier is such that the odd-numbered circuits (1, 3,..., N-1) have the maximum voltage (V ₀₀ = 5 V), and the even-numbered circuits (2, 4,. It outputs a voltage (V _7F = 2.5 V). The test signal TS for turning on / off the analog switch circuit 84-1 in the output circuit 80-1 is supplied to the shift register circuit unit 5
The test mode signal TEST input to the T1 terminal of the AND circuit 54-1 of 0 and the output signal Q of the shift circuit 52-1
It is generated by the logical product of Test mode signal TES
During a period in which T is at a low level (hereinafter referred to as “L”), the analog switch 84-1 is in an off state, and the shift circuit 52-1 is in a period in which the test mode signal TEST is “H”.
During a period in which the logical product output T3 with the output signal Q is "H", the analog switch 84-1 is turned on. The above operation is defined as a test data transfer period, and the test mode signal TES
T is set to “L” level, and all AND circuits 54-1 are set.
By fixing the test signals output from the output terminals T3 of the output circuits -54-n to the "L" level, the analog switches of all the output circuits 80-1 to 80-n are turned off, and the odd output on the TCP 10 The pad 38 and the even output pad 26-1 are separated from the buffer amplifier of the driver IC 12, and are in a high impedance state.

【００３４】次に導通／短絡検査期間も、テストデータ
転送期間と同様にスタート信号ＳＴをシフト回路５２−
１に入力する。シフト回路５２−１の出力端子Ｑ１より
シフトクロックＣＰに同期した周期Ｔｔｃｐの期間”
Ｈ”のシフトパルス信号が、論理積回路５４−１の入力
端子Ｔ２、シフト回路５２−２とレジスタ回路５６−１
に出力される。テストモード信号ＴＥＳＴもＴｔｃｐ期
間内でテスト期間（ＴＳ１）”Ｈ”レベルに設定されて
論理積回路５４−１の端子Ｔ１に入力される。Next, in the conduction / short circuit inspection period, the start signal ST is supplied to the shift circuit 52- in the same manner as in the test data transfer period.
Enter 1 The period of the period Ttcp synchronized with the shift clock CP from the output terminal Q1 of the shift circuit 52-1 "
The shift pulse signal of H ″ is supplied to the input terminal T2 of the AND circuit 54-1 and the shift circuit 52-2 and the register circuit 56-1.
Is output to The test mode signal TEST is also set to “H” level during the test period (TS1) within the Ttcp period and is input to the terminal T1 of the AND circuit 54-1.

【００３５】論理積回５４−１の出力Ｔ３はシフト回路
１の出力Ｑ１とテストモード信号ＴＥＳＴの論理積より
テスト期間（ＴＳ１）”Ｈ”状態になる。出力回路８０
−１のアナログスイッチ８４−１はテスト信号が”Ｈ”
状態（ＴＳ１）になるとオン状態になる。この時、他の
アナログスイッチ回路はオフ状態になる。The output T3 of the AND operation 54-1 is in the "H" state during the test period (TS1) from the AND operation of the output Q1 of the shift circuit 1 and the test mode signal TEST. Output circuit 80
-1 analog switch 84-1 outputs a test signal of "H".
When it is in the state (TS1), it is turned on. At this time, the other analog switch circuits are turned off.

【００３６】アナログスイッチ回路５４−１のオン状態
での抵抗（Ｒｏｎ）とオフ状態での抵抗（Ｒｏｆｆ）比
は例えば１０⁴ 以上とする。The ratio of the on-state resistance (Ron) to the off-state resistance (Roff) of the analog switch circuit 54-1 is, for example, 10 ⁴ or more.

【００３７】以上の状態において、導通および短絡検査
はＴＣＰ１０上に設けられた奇数ライン用のテスト用パ
ッド３８と、偶数ラインのテスト用パッド２６−１から
出力されるアナログ電圧をプローブカードの針およびリ
ード線を介してテスタ内の比較器１００に入力し、比較
器１００の判定基準電圧値と比較判定する。テスタ内の
比較器１００の入力インピーダンス（Ｚｉ）をアナログ
スイッチ回路８４−１のオフ状態の抵抗（Ｒｏｆｆ）と
同程度として説明する。例えば、出力回路８０−１のア
ナログスイッチ８４−１がオン状態になり、共通接続さ
れた奇数ライン用のテスト用パッド３８からは図４に示
すタイミングでアナログ電圧（Ｖ₀₀≒５Ｖ）が出力され
る。この出力電圧は比較器１００に入力されテスタの導
通判定基準電圧値（１−１）（例えば、Ｚｉ／（Ｚｉ＋
Ｒｏｎ）×５Ｖ＞４．８Ｖに設定）と比較後、４．８Ｖ
以上のアナログ電圧が出力されていれば出力回路８０−
１のドライバＩＣ１２側の出力パッドとＴＣＰ１０との
間は正常に接続されていると判断される。この状態でハ
イインピーダンス状態にある偶数ラインのテスト用パッ
ド２６−１からは短絡等の不良が無い限りは、ほぼアナ
ログ出力電圧（Ｖ_7F＝２．５Ｖ）の約１／２の電位が出
力されテスタの短絡判定基準電圧値（２−１）（例え
ば、Ｚｉ／（Ｚｉ＋Ｒｏｆｆ）×２．５Ｖ＜２Ｖに設
定）と比較後、２Ｖ以下であれば正常と判定される。例
えば、選択されている奇数ラインと隣接する偶数ライン
が短絡している場合は、選択されている奇数ラインとほ
ぼ同電位のアナログ電圧（Ｖ₀₀≒５Ｖ）が偶数ラインの
テスト用パッドＴＣＰ−Ｏ２に出力され、テスタの短絡
判定基準電圧値（２−１）と比較後、２Ｖ以上のため短
絡と判定される。出力回路８０−１の導通／短絡検査が
正常の場合は、テストモード信号ＴＥＳＴをＴｏｆｆ期
間”Ｌ”レベルに設定する。この時、全ての出力回路８
０−１〜８０−ｎの各アナログスイッチはオフ状態にな
る。In the above-described state, the continuity and short-circuit test is performed by using the analog voltage output from the test pad 38 for odd lines provided on the TCP 10 and the test pad 26-1 for even lines on the needle of the probe card. The signal is input to the comparator 100 in the tester through the lead wire, and is compared with the reference voltage of the comparator 100 for determination. The description will be made assuming that the input impedance (Zi) of the comparator 100 in the tester is substantially equal to the off-state resistance (Roff) of the analog switch circuit 84-1. For example, the analog switch 84-1 of the output circuit 80-1 is turned on, and the analog voltage (V ₀₀ ≒ 5V) is output from the commonly connected odd-numbered test pad 38 at the timing shown in FIG. You. This output voltage is input to the comparator 100 and the continuity determination reference voltage value (1-1) of the tester (for example, Zi / (Zi +
Ron) × 5V> 4.8V) and then 4.8V
If the analog voltage is output, the output circuit 80-
It is determined that the output pad on the driver IC 12 side and the TCP 10 are normally connected. In this state, the potential of approximately 1/2 of the analog output voltage (V _7F = 2.5 V) is output from the test pad 26-1 of the even-numbered line in the high impedance state unless there is a defect such as a short circuit. After comparison with the tester short-circuit determination reference voltage value (2-1) (for example, set to Zi / (Zi + Roff) × 2.5V <2V), it is determined to be normal if it is 2V or less. For example, when the selected odd-numbered line and the adjacent even-numbered line are short-circuited, an analog voltage (V ₀₀ ≒ 5 V) having substantially the same potential as the selected odd-numbered line is applied to the even-numbered test pad TCP-O2. After the comparison with the short-circuit determination reference voltage value (2-1) of the tester, the short-circuit is determined to be 2 V or more. When the continuity / short-circuit test of the output circuit 80-1 is normal, the test mode signal TEST is set to the “L” level during the Toff period. At this time, all the output circuits 8
The analog switches 0-1 to 80-n are turned off.

【００３８】次に、シフトクロックＣＰに同期した”
Ｈ”レベルの信号がシフト回路５２−２より出力され、
論理積回路５４−２の入力端子Ｔ２に入力される。テス
トモード信号ＴＥＳＴもＴｔｃｐ期間内でテスト期間
（ＴＳ２）”Ｈ”レベルに設定されて論理積回路５４−
２の端子Ｔ１に入力される。論理積回路５４−２の出力
Ｔ３はシフト回路５２−２の出力Ｑ２とテストモード信
号ＴＥＳＴの論理積よりテスト期間（ＴＳ２）”Ｈ”状
態になり、出力回路８０−２のアナログスイッチをテス
ト信号の”Ｈ”期間中（ＴＳ２）オン状態にする。この
時、他のアナログスイッチ回路はオフ状態になる。出力
回路８０−２のアナログスイッチがオン状態になり、偶
数ライン用のテスト用パッド２６−１からはＴＣＰ−Ｏ
２に示すタイミングでアナログ電圧（Ｖ_7F＝２．５Ｖ）
が出力される。出力電圧は比較器１００に入力されテス
タの導通判定基準電圧値（１−２）（例えば、Ｚｉ／
（Ｚｉ＋Ｒｏｎ）×２．５Ｖ＞２．４Ｖに設定）と比較
後、２．４Ｖ以上のアナログ電圧が出力されていれば出
力回路８０−２のＩＣ側の出力パッドとＴＣＰ間は正常
に接続されていると判定される。この状態で奇数ライン
のテスト用パッド３８からは短絡等の不良が無い限り
は、ほぼアナログ出力電圧（Ｖ₀₀＝５Ｖ）が出力されテ
スタの短絡判定基準値（２−２）（例えば、Ｚｉ／（Ｚ
ｉ＋Ｒｏｆｆ）×５Ｖ＜４．８Ｖに設定：奇数ラインの
テスト用パッド３８は共通接続されているためＲｏｆｆ
≪Ｚｉになる）と比較後、４．８Ｖ以上であれば正常と
判定される。例えば、選択されている偶数ラインと隣接
する奇数ラインが短絡している場合は、選択されている
偶数ラインとほぼ同電位のアナログ電圧（Ｖ_oo≒２．５
Ｖ）が奇数ラインのテスト用パッド３８に出力され、テ
スタの短絡判定基準電圧値（２−２）と比較後、４．８
Ｖ以下のため短絡と判定される。Next, the synchronization with the shift clock CP is performed.
An H ″ level signal is output from the shift circuit 52-2,
The signal is input to the input terminal T2 of the AND circuit 54-2. The test mode signal TEST is also set to “H” level during the test period (TS2) within the Ttcp period, and the AND circuit 54−
2 terminal T1. The output T3 of the AND circuit 54-2 becomes "H" during the test period (TS2) from the logical product of the output Q2 of the shift circuit 52-2 and the test mode signal TEST, and the analog switch of the output circuit 80-2 is set to the test signal. During the "H" period (TS2). At this time, the other analog switch circuits are turned off. The analog switch of the output circuit 80-2 is turned on, and the test pad 26-1 for the even-numbered line outputs the TCP-O
Analog voltage (V _7F = 2.5V) at the timing shown in 2
Is output. The output voltage is input to the comparator 100 and the reference voltage (1-2) (for example, Zi /
After setting (Zi + Ron) × 2.5V> 2.4V), if the analog voltage of 2.4V or more is output, the output pad on the IC side of the output circuit 80-2 and the TCP are normally connected. It is determined that there is. In this state, the analog output voltage (V ₀₀ = 5 V) is almost output from the test pad 38 of the odd-numbered line as long as there is no defect such as a short circuit, and the short circuit determination reference value (2-2) (for example, Zi / (Z
i + Roff) × 5 V <4.8 V: Since the test pads 38 of the odd-numbered lines are commonly connected, Roff
に な る Zi), and if it is 4.8 V or more, it is determined to be normal. For example, when an odd line adjacent to a selected even line is short-circuited, an analog voltage ( _Voo ≒ 2.5) having substantially the same potential as the selected even line is used.
V) is output to the odd-numbered test pad 38 and compared with the short circuit determination reference voltage value (2-2) of the tester, 4.8.
V or less, it is determined to be a short circuit.

【００３９】出力回路８０−２の導通／短絡検査が正常
の場合は、テストモード信号ＴＥＳＴをＴｏｆｆ期間”
Ｌ”レベルに設定する。この時、全ての出力回路８０−
１〜８０−ｎの各アナログスイッチはオフ状態になる。
導通／短絡検査の判定方法は以下、奇数番目の出力回路
側は出力回路８０−１の場合と同様であり、偶数番目の
出力回路側は出力回路８０−２の場合と同様である。以
下、同様に論理積回路５４−３の出力Ｔ３はシフト回路
５２−３の出力Ｑ３とテストモード信号ＴＥＳＴの論理
積よりテスト期間（ＴＳ３）”Ｈ”状態になり、出力回
路８０−３のアナログスイッチをテスト信号ＴＳの”
Ｈ”期間中（ＴＳ３）オン状態にする。この時、他のア
ナログスイッチはオフ状態になる。出力回路８０−３の
アナログスイッチがオン状態になり、共通接続された奇
数ライン用のテスト用パッド３８からは図４に示すタイ
ミングでアナログ電圧（Ｖ₀₀≒５Ｖ）が出力される。同
様に偶数番目の出力回路も論理積回路５４−４の出力
（Ｔ３）はシフト回路５２−４の出力Ｑ４とテストモー
ド信号ＴＥＳＴの論理積よりテスト期間（ＴＳ４）”
Ｈ”状態になり、出力回路８０−４のアナログスイッチ
をテスト信号のＴＳの”Ｈ”期間中（ＴＳ４）オン状態
にする。この時、他のアナログスイッチはオフ状態にな
る。出力回路８０−４のアナログスイッチがオン状態に
なり、偶数ライン用のテスト用パッド２６−１からはＴ
ＣＰ−Ｏ４に示すタイミングでアナログ電圧（Ｖ_7F＝
２．５Ｖ）が出力される。以下、最終段側も同様に論理
積回路５４−（ｎ−１）の出力Ｔ３はシフト回路５２−
（ｎ−１）の出力Ｑｎ−１とテストモード信号ＴＥＳＴ
の論理積よりテスト期間（ＴＳｎ−１）”Ｈ”状態にな
り、出力回路ｎ−１のアナログスイッチをテスト信号Ｔ
Ｓの”Ｈ”期間中（ＴＳｎ−１）オン状態にする。この
時、他のアナログスイッチはオフ状態になる。出力回路
８０−（ｎ−１）のアナログスイッチがオン状態にな
り、共通接続された奇数ライン用のテスト用パッド３８
からは図４に示すタイミングでアナログ電圧（Ｖ₀₀≒５
Ｖ）が出力される。最終段の論理積回路５４−ｎの出力
Ｔ３もシフト回路５２−ｎの出力Ｑｎとテストモード信
号ＴＥＳＴの論理積よりテスト期間（ＴＳｎ）”Ｈ”状
態になり、出力回路８０−ｎのアナログスイッチをテス
ト信号ＴＳの”Ｈ”期間中（ＴＳｎ）オン状態にする。
この時、他のアナログスイッチはオフ状態になる。出力
回路８０−ｎのアナログスイッチがオン状態になり、偶
数ライン用のテスト用パッド２６−１からはＴＣＰ−Ｏ
ｎに示すタイミングでアナログ電圧（Ｖ_7F＝２．５Ｖ）
が出力される。テスタ内の比較器１００の導通判定基準
電圧値と短絡判定基準電圧値はテストモードに対応して
切り替えるか、それぞれ判定基準電圧値毎に比較器を配
置することも可能である。判定基準電圧値は該当ＩＣの
性能、テスタの性能等で任意に設定可能である。If the continuity / short-circuit test of the output circuit 80-2 is normal, the test mode signal TEST is turned off during the Toff period.
L "level. At this time, all the output circuits 80-
Each of the analog switches 1 to 80-n is turned off.
Hereinafter, the method of determining the continuity / short circuit test is the same as that of the output circuit 80-1 on the odd-numbered output circuit side and the same as that of the output circuit 80-2 on the even-numbered output circuit side. Similarly, the output T3 of the AND circuit 54-3 becomes "H" during the test period (TS3) based on the logical product of the output Q3 of the shift circuit 52-3 and the test mode signal TEST. Switch to the test signal TS
H "period (TS3), the other analog switches are turned off. At this time, the analog switches of the output circuit 80-3 are turned on, and the test pads for odd-numbered lines connected in common are connected. 4 outputs an analog voltage (V ₀₀ ≒ 5 V) at the timing shown in Fig. 4. Similarly, in the even-numbered output circuits, the output (T3) of the AND circuit 54-4 is the output Q4 of the shift circuit 52-4. The test period (TS4) is obtained from the logical product of the test mode signal TEST and “
Then, the analog switch of the output circuit 80-4 is turned on during the "H" period of the test signal TS (TS4), and the other analog switches are turned off. 4 is turned on, and the test pad 26-1 for the even-numbered line receives T
At the timing shown in CP-O4, the analog voltage (V _7F =
2.5V) is output. Hereinafter, the output T3 of the AND circuit 54- (n-1) is similarly output to the shift circuit 52-
(N-1) output Qn-1 and test mode signal TEST
From the logical product of the test signal (TSn-1) to "H" state, and the analog switch of the output circuit n-1 is set to the test signal T
During the “H” period of S (TSn−1), it is turned on. At this time, the other analog switches are turned off. The analog switch of the output circuit 80- (n-1) is turned on, and the test pad 38 for the odd-numbered line commonly connected is set.
From the analog voltage (V ₀₀ ≒ 5) at the timing shown in FIG.
V) is output. The output T3 of the AND circuit 54-n at the final stage is also in the "H" state during the test period (TSn) based on the logical product of the output Qn of the shift circuit 52-n and the test mode signal TEST, and the analog switch of the output circuit 80-n. Are turned on during the “H” period of the test signal TS (TSn).
At this time, the other analog switches are turned off. The analog switch of the output circuit 80-n is turned on, and the test pad 26-1 for the even-numbered line outputs the TCP-O
Analog voltage (V _7F = 2.5V) at the timing indicated by n
Is output. The continuity determination reference voltage value and the short-circuit determination reference voltage value of the comparator 100 in the tester can be switched according to the test mode, or a comparator can be provided for each determination reference voltage value. The judgment reference voltage value can be arbitrarily set according to the performance of the corresponding IC, the performance of the tester, and the like.

【００４０】以上に説明したように、本発明の実施の形
態に係るドライバＩＣのテスト回路及びテスト方法によ
れば、ドライバＩＣの出力回路部に内部回路と出力パッ
ド（出力端子）間を電気的に切り離すことにより、ドラ
イバＩＣとＴＣＰ間の接続状態を簡易な手法で検査可能
になる。As described above, according to the test circuit and the test method for the driver IC according to the embodiment of the present invention, the output circuit section of the driver IC electrically connects the internal circuit and the output pad (output terminal). The connection state between the driver IC and the TCP can be inspected by a simple method.

【００４１】またＴＣＰ上のテストパッド（３８４出力
／６０〜７０μｍピッチ）を奇数パッド側、または偶数
パッド側のどちらかを１出力毎に共通接続し、出力パッ
ド数が従来の１／２程度に減少したことにより、製品組
み立て後の検査時のテストパッドへの針当て精度が向上
し、試験ミスを低減でき製品歩留りが向上する。The test pads (384 outputs / 60-70 μm pitch) on the TCP are commonly connected to each of the odd-numbered pad side and the even-numbered pad side for each output, and the number of output pads is reduced to about １ ／ of the conventional number. Due to the decrease, the accuracy of contact with the test pad at the time of inspection after product assembly is improved, test errors are reduced, and the product yield is improved.

【００４２】更に本発明の実施の形態に係るドライバＩ
Ｃのテスト回路によれば、上記効果に加えて、内部回路
と出力パッド（出力端子）間を電気的に切り離す手段と
して、アナログスイッチを各出力回路毎に設け、アナロ
グスイッチを１回毎にデコードする手段を内部回路のシ
フト回路の出力信号（シフトパルス信号）を流用するこ
とにより、特別なデコード回路が不必要になり低コスト
なテスト回路を実現できる。Further, the driver I according to the embodiment of the present invention
According to the test circuit C, in addition to the above effects, as means for electrically disconnecting the internal circuit from the output pad (output terminal), an analog switch is provided for each output circuit, and the analog switch is decoded every time. By diverting the output signal (shift pulse signal) of the shift circuit of the internal circuit to the means for performing the above, a special decoding circuit becomes unnecessary and a low-cost test circuit can be realized.

【００４３】尚、テスト用パッドの構成は偶数側のテス
ト用パッド間を共通接続し、奇数側のテスト用パッドを
単独に配置しても同様に効果を実現できる。またＴＣＰ
の表裏に配線パターンを設ければ、奇数側および偶数側
のテスト用パッド間をそれぞれ共通接続可能になり、同
様の効果を期待できる。The same effect can be achieved by connecting the test pads on the even-numbered side in common and arranging the test pads on the odd-numbered side independently. Also TCP
If the wiring patterns are provided on the front and back sides, the test pads on the odd and even sides can be commonly connected, and the same effect can be expected.

【００４４】尚、本発明は、液晶パネルに限らず、ディ
スプレイデバイスを駆動するドライバＩＣ全般に適用で
きることは勿論である。The present invention is not limited to a liquid crystal panel, but can be applied to all driver ICs for driving display devices.

【００４５】[0045]

【発明の効果】請求項１に記載の発明によれば、ドライ
バＩＣの内部回路と出力パッドとの間を電気的に切離し
可能にしたので、ドライバＩＣとＴＣＰとの間の接続状
態を簡易な手法でテストすることが可能となる。According to the first aspect of the present invention, since the internal circuit of the driver IC and the output pad can be electrically disconnected, the connection state between the driver IC and the TCP can be simplified. It is possible to test with the method.

【００４６】また請求項１に記載の発明によれば、テス
ト用パッドの配置を、内部回路の配列順により奇数番目
の内部回路と偶数番目の内部回路に対応させてテスト用
パッドを区分けし、奇数番目の内部回路と偶数番目の内
部回路の何れか一方に対応して設けられたテスト用パッ
ド間を共通に接続するようにしたので、ＴＣＰのサイズ
を増加することなく、すなわちＴＣＰのコストの上昇を
招くことなく、テスト用パッド数を低減でき、それ故製
品組立後の検査時のテスト用パッドに対するプローブ用
針の針当て精度の向上が図れ、試験ミスを低減でき、製
品の歩留りの向上が図れる。According to the first aspect of the present invention, the test pads are divided according to the arrangement order of the internal circuits so as to correspond to odd-numbered internal circuits and even-numbered internal circuits. Since the test pads provided corresponding to one of the odd-numbered internal circuit and the even-numbered internal circuit are commonly connected, the size of the TCP is not increased, that is, the cost of the TCP is reduced. The number of test pads can be reduced without causing an increase, so that the accuracy of contact of the probe needle with the test pads during inspection after product assembly can be improved, test errors can be reduced, and product yields can be improved. Can be achieved.

【００４７】請求項２に記載の発明によれば、請求項１
に記載の効果に加えて、ドライバＩＣの各内部回路と出
力パッドとの間を電気的に切り離す手段として、アナロ
グスイッチを各々、設け、アナログスイッチを１回路毎
にデコードするのに内部回路のシフト回路の出力信号
（シフトパルス信号）を流用するようにしたので、各ア
ナログスイッチを特定のタイミングで動作させるための
特別なデコーダ回路が不要となり、低コストのドライバ
ＩＣのテスト回路を実現することができる。According to the invention described in claim 2, according to claim 1,
In addition to the above-described effects, analog switches are provided as means for electrically disconnecting each internal circuit of the driver IC from the output pad, and the shift of the internal circuit is performed to decode the analog switches one by one. Since the output signal (shift pulse signal) of the circuit is used, a special decoder circuit for operating each analog switch at a specific timing is not required, and a low-cost driver IC test circuit can be realized. it can.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明が適用される液晶ドライバＩＣのＴＣＰ
への実装形態を示す説明図。FIG. 1 shows a TCP of a liquid crystal driver IC to which the present invention is applied.
FIG. 4 is an explanatory diagram showing a mounting mode to the CAM.

【図２】本発明の実施の形態に係るドライバＩＣのテス
ト回路の構成を示すブロック図。FIG. 2 is a block diagram showing a configuration of a test circuit of the driver IC according to the embodiment of the present invention.

【図３】図２における出力回路周辺の回路構成を示す回
路図。FIG. 3 is a circuit diagram showing a circuit configuration around an output circuit in FIG. 2;

【図４】図２に示すドライバＩＣのテスト回路の動作状
態を示すタイミングチャート。FIG. 4 is a timing chart showing an operation state of a test circuit of the driver IC shown in FIG. 2;

【図５】従来の液晶ドライバＩＣのＴＣＰへの実装形態
を示す説明図。FIG. 5 is an explanatory diagram showing a mounting mode of a conventional liquid crystal driver IC on TCP.

【符号の説明】 １０ ＴＣＰ １２ ドライバＩＣ ５０ シフトレジスタ回路部 ６０ ラッチ回路部 ７０ ＤＡ変換回路部 ８０ 出力回路部[Description of References] 10 TCP 12 Driver IC 50 Shift register circuit unit 60 Latch circuit unit 70 DA conversion circuit unit 80 Output circuit unit

フロントページの続き Ｆターム(参考） 2G003 AA07 AB18 AG09 AG12 AG13 AH01 AH04 AH05 2G014 AA01 AB20 AB21 AB51 AC06 AC10 AC14 AC18 2G032 AA01 AA04 AA07 AA09 AC03 AD08 AE07 AE08 AE11 AE12 AG01 AG02 AG04 AH04 AH07 AK01 AK02 AK11 AK14 AK15 AK16 AL03 AL04 Continued on front page F term (reference) 2G003 AA07 AB18 AG09 AG12 AG13 AH01 AH04 AH05 2G014 AA01 AB20 AB21 AB51 AC06 AC10 AC14 AC18 2G032 AA01 AA04 AA07 AA09 AC03 AD08 AE07 AE08 AE11 AE12 AG01 AG02 AK04 AK01 AK07 AK07 AL04

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】 テープキャリアパッケージに配置されデ
ィスプレイデバイスを駆動するドライバＩＣの入出力パ
ッドと前記テープキャリアパッケージ上に形成されたテ
スト用パッドとが前記テープキャリアパッケージ上に形
成されたリードパターンにより接続されてなり、前記入
出力パッド間の接続状態をテストするドライバＩＣのテ
スト方法において、 前記テスト用パッドの配置を、内部回路の配列順により
奇数番目の内部回路と偶数番目の内部回路に対応させて
テスト用パッドを区分けし、奇数番目の内部回路と偶数
番目の内部回路の何れか一方に対応して設けられたテス
ト用パッド間を共通に接続し、かつ前記内部回路と出力
パッドとの間を電気的に切離し可能にすると共に、 前記ドライバＩＣの内部回路にテスト情報を外部より供
給し、テスト時に内部回路と出力パッドとの間を電気的
に接続して該出力パッドに接続されているテスト用パッ
ドから出力される信号状態に基づいて前記入出力パッド
間の接続状態をテストすることを特徴とするドライバＩ
Ｃのテスト方法。An input / output pad of a driver IC disposed on a tape carrier package and driving a display device is connected to a test pad formed on the tape carrier package by a lead pattern formed on the tape carrier package. In the method for testing a driver IC for testing a connection state between input / output pads, an arrangement of the test pads is made to correspond to an odd-numbered internal circuit and an even-numbered internal circuit according to an arrangement order of internal circuits. The test pads provided for the odd-numbered internal circuits and the even-numbered internal circuits are connected in common, and the test pads are divided between the internal circuits and the output pads. And electrically supplies test information to the internal circuit of the driver IC from outside. Electrically connecting an internal circuit and an output pad during a test, and testing a connection state between the input / output pads based on a signal state output from a test pad connected to the output pad. Driver I characterized by the following
C test method. 【請求項２】 表示用ディジタルデータを順次転送する
シフト回路及びレジスタ回路からなるシフトレジスタ回
路と、該シフトレジスタ回路の出力を格納するラッチ回
路と、該ラッチ回路に格納された表示用ディジタルデー
タをアナログ電圧に変換するＤＡ変換回路と、該ＤＡ変
換回路の出力をインピーダンス変換するバッファアンプ
回路とを備えた内部回路と該内部回路の出力電圧を外部
に出力する出力パッドまでを１回路として多数回路を有
しテープキャリアパッケージに配置されたドライバＩＣ
であって、前記出力パッドと前記テープキャリアパッケ
ージ上に形成されたテスト用パッドとが前記テープキャ
リアパッケージ上に形成されたリードパターンにより接
続されてなり、前記出力パッドの接続状態をテストする
ドライバＩＣのテスト回路において、 前記テスト用パッドの配置を、内部回路の配列順により
奇数番目の内部回路と偶数番目の内部回路に対応させて
テスト用パッドを区分けし、奇数番目の内部回路と偶数
番目の内部回路の何れか一方に対応して設けられたテス
ト用パッド間を共通に接続し、かつ前記ドライバＩＣの
各内部回路と出力パッドとの間にアナログスイッチを各
々、設け、該アナログスイッチのドライバＩＣテスト時
の動作タイミングを各出力パッドに対応する前記シフト
回路の出力信号と、外部入力のテスト制御信号との論理
積により生成した制御信号により制御することを特徴と
するドライバＩＣのテスト回路。2. A shift register circuit comprising a shift circuit and a register circuit for sequentially transferring digital data for display, a latch circuit for storing an output of the shift register circuit, and a digital circuit for display stored in the latch circuit. A large number of circuits including an internal circuit including a DA conversion circuit for converting an analog voltage, a buffer amplifier circuit for impedance-converting the output of the DA conversion circuit, and an output pad for outputting the output voltage of the internal circuit to the outside. IC having driver and disposed in a tape carrier package
A driver IC for testing a connection state of the output pad, wherein the output pad and a test pad formed on the tape carrier package are connected by a lead pattern formed on the tape carrier package. In the test circuit, the test pads are divided according to the arrangement order of the internal circuits so as to correspond to the odd-numbered internal circuits and the even-numbered internal circuits, and the odd-numbered internal circuits and the even-numbered internal circuits are separated. A test pad provided corresponding to any one of the internal circuits is commonly connected, and an analog switch is provided between each internal circuit of the driver IC and an output pad, and a driver of the analog switch is provided. The operation timing at the time of an IC test is determined by comparing an output signal of the shift circuit corresponding to each output pad with a test of an external input. A test circuit for a driver IC, wherein the test circuit is controlled by a control signal generated by a logical product with a control signal.