JP2818546B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2818546B2 JP2818546B2 JP6327227A JP32722794A JP2818546B2 JP 2818546 B2 JP2818546 B2 JP 2818546B2 JP 6327227 A JP6327227 A JP 6327227A JP 32722794 A JP32722794 A JP 32722794A JP 2818546 B2 JP2818546 B2 JP 2818546B2
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Description
【0001】
【産業上の利用分野】本発明は半導体集積回路に関す
る。
る。
【0002】
【従来の技術】近年、液晶パネルの微細化が進み、これ
により液晶パネル自体の端子間の間隔が狭くなり、出力
パッド数も多くなってきているのに伴ない、液晶パネル
の駆動に用いられる半導体集積回路も多出力化すること
が求められている。このために、当該半導体集積回路に
おいては、出力パッド間の間隔を狭くすることにより、
上記の多入力化要求に対応してきているが、そのような
対応策にも限界があり、現在においては、前記出力パッ
ド自体を従来よりも小さいパッドで構成する傾向になつ
てきている。
により液晶パネル自体の端子間の間隔が狭くなり、出力
パッド数も多くなってきているのに伴ない、液晶パネル
の駆動に用いられる半導体集積回路も多出力化すること
が求められている。このために、当該半導体集積回路に
おいては、出力パッド間の間隔を狭くすることにより、
上記の多入力化要求に対応してきているが、そのような
対応策にも限界があり、現在においては、前記出力パッ
ド自体を従来よりも小さいパッドで構成する傾向になつ
てきている。
【0003】図3は、この種の半導体集積回路の第1の
従来例を示すブロック図であるが、図3に示されるよう
に、半導体集積回路1は、複数の出力回路2a、2b、
……、2cを含み、これらの出力回路に対応して、それ
ぞれ信号出力パッド3a、3b、……、3cがバッドと
して設けられており、なお且つ、出力回路2aおよび出
力回路2cに対応して、仮信号出力パッド7aおよび7
cが設けられている。この従来例においては、出力回路
2a、2b、………、2cに接続される小さな信号出力
パッド3a、3b、………、3cに対して、全ての信号
出力パッドとしては対応することはできないものの、そ
の中で接続可能な信号出力パッドに対してのみ、例え
ば、半導体チップの端側または空きのある領域における
信号出力パッド3aおよび3cに対しては、大きな仮信
号出力パッド7aおよび7bを設けることにより、各種
特性の検査に対応できるように考慮されている。
従来例を示すブロック図であるが、図3に示されるよう
に、半導体集積回路1は、複数の出力回路2a、2b、
……、2cを含み、これらの出力回路に対応して、それ
ぞれ信号出力パッド3a、3b、……、3cがバッドと
して設けられており、なお且つ、出力回路2aおよび出
力回路2cに対応して、仮信号出力パッド7aおよび7
cが設けられている。この従来例においては、出力回路
2a、2b、………、2cに接続される小さな信号出力
パッド3a、3b、………、3cに対して、全ての信号
出力パッドとしては対応することはできないものの、そ
の中で接続可能な信号出力パッドに対してのみ、例え
ば、半導体チップの端側または空きのある領域における
信号出力パッド3aおよび3cに対しては、大きな仮信
号出力パッド7aおよび7bを設けることにより、各種
特性の検査に対応できるように考慮されている。
【0004】また、公知の半導体集積回路である第2の
従来例としては、特開平2−105452号公報におい
て提案されているものがあり、この従来例においては、
全信号出力パッドを試験対象とする構成が採られてい
る。図4は、この第2の従来例の構成を示すブロック図
であり、切替回路6a、6b、6cおよび6dと、ラッ
チ回路11a、11b、11cおよび11dと、内部回
路12とを備えて構成され、各切替回路およびラッチ回
路に対応して、それぞれ信号出力パッド3a、3b、3
cおよび3dが接続されており、更に、共通のテスト用
として、テスト用パッド4が設けられている。
従来例としては、特開平2−105452号公報におい
て提案されているものがあり、この従来例においては、
全信号出力パッドを試験対象とする構成が採られてい
る。図4は、この第2の従来例の構成を示すブロック図
であり、切替回路6a、6b、6cおよび6dと、ラッ
チ回路11a、11b、11cおよび11dと、内部回
路12とを備えて構成され、各切替回路およびラッチ回
路に対応して、それぞれ信号出力パッド3a、3b、3
cおよび3dが接続されており、更に、共通のテスト用
として、テスト用パッド4が設けられている。
【0005】図4において、ラッチ回路11a、11
b、11cおよび11dに対してラッチ信号VLが入力
されると、当該ラッチ信号VLに応じて、内部回路12
より出力され、それぞれ信号線13a、13b、13c
および13dを介して伝達されてくる出力信号OUT
1、OUT2、OUT3およびOUT4が、それぞれラ
ッチ回路11a、11b、11cおよび11dによりラ
ッチされ、出力信号VOA、VOB、VOCおよびVODとして
出力されて対応する信号出力パッド3a、3b、3cお
よ3dの伝達される。この出力信号VOA、VOB、VOCお
よびVODは、通常動作時においては、それぞれ信号出力
パッド3a、3b、3cおよび3dから信号出力用の各
端子(図示されない)を介して外部回路(図示されな
い)に供給される。また、テストモード時においては、
切替信号5a、5b、5cおよび5dにより、切替回路
6a、6b、6cおよび6dが順次導通状態となり、こ
れらの出力信号VOA、VOB、VOCおよびVODは、順次切
替えられてテスト用パッド4に伝達され、テスト用の出
力信号VO として、所定のテスト用端子(図示されな
い)を介して外部の検査装置(図示されない)に伝達さ
れる。
b、11cおよび11dに対してラッチ信号VLが入力
されると、当該ラッチ信号VLに応じて、内部回路12
より出力され、それぞれ信号線13a、13b、13c
および13dを介して伝達されてくる出力信号OUT
1、OUT2、OUT3およびOUT4が、それぞれラ
ッチ回路11a、11b、11cおよび11dによりラ
ッチされ、出力信号VOA、VOB、VOCおよびVODとして
出力されて対応する信号出力パッド3a、3b、3cお
よ3dの伝達される。この出力信号VOA、VOB、VOCお
よびVODは、通常動作時においては、それぞれ信号出力
パッド3a、3b、3cおよび3dから信号出力用の各
端子(図示されない)を介して外部回路(図示されな
い)に供給される。また、テストモード時においては、
切替信号5a、5b、5cおよび5dにより、切替回路
6a、6b、6cおよび6dが順次導通状態となり、こ
れらの出力信号VOA、VOB、VOCおよびVODは、順次切
替えられてテスト用パッド4に伝達され、テスト用の出
力信号VO として、所定のテスト用端子(図示されな
い)を介して外部の検査装置(図示されない)に伝達さ
れる。
【0006】液晶パネルの駆動に用いられる半導体集積
回路として、この公知の従来例を使用した場合の第3の
従来例の構成が図5のブロック図に示される。本従来例
は、出力回路2a、2b、2cおよ2dと、切替回路6
a、6b、6cおよび6dとを備えて構成され、各出力
回路および切替回路にはに対応して、それぞれ信号出力
パッド3a、3b、3cおよび3dが接続されており、
また共通のテスト用として、テスト用パッド4が設けら
れている。
回路として、この公知の従来例を使用した場合の第3の
従来例の構成が図5のブロック図に示される。本従来例
は、出力回路2a、2b、2cおよ2dと、切替回路6
a、6b、6cおよび6dとを備えて構成され、各出力
回路および切替回路にはに対応して、それぞれ信号出力
パッド3a、3b、3cおよび3dが接続されており、
また共通のテスト用として、テスト用パッド4が設けら
れている。
【0007】図5において、出力回路2a、2b、2c
および2dの出力信号は、通常動作時においては、それ
ぞれ対応する信号出力パッド3a、3b、3cおよび3
dより、所定の信号出力用の各端子(図示されない)を
介して外部回路(図示されない)に供給される。また、
テストモード時においては、切替信号5a、5b、5c
および5dにより制御されて、切替回路6a、6b、6
cおよび6dが順次導通状態となり、これらの出力回路
2a、2b、2cおよび2dの出力信号は、順次切替え
られてテスト用パッド4に伝達され、テスト用の信号出
力として、テスト用端子(図示されない)を介して外部
の検査装置(図示されない)に伝達される。
および2dの出力信号は、通常動作時においては、それ
ぞれ対応する信号出力パッド3a、3b、3cおよび3
dより、所定の信号出力用の各端子(図示されない)を
介して外部回路(図示されない)に供給される。また、
テストモード時においては、切替信号5a、5b、5c
および5dにより制御されて、切替回路6a、6b、6
cおよび6dが順次導通状態となり、これらの出力回路
2a、2b、2cおよび2dの出力信号は、順次切替え
られてテスト用パッド4に伝達され、テスト用の信号出
力として、テスト用端子(図示されない)を介して外部
の検査装置(図示されない)に伝達される。
【0008】
【発明が解決しようとする課題】上述した従来の半導体
集積回路においては、第1の従来例の場合には、仮信号
出力パッドが、全ての信号出力パッドとまではいかない
ものの、接続可能な一部の信号出力パッドに対してのみ
仮信号出力パッドが設けられているために、全ての信号
出力パッドに対応する試験を実施することが不可能とな
り、半導体集積回路自体の信頼性を保持する点において
問題が介在しているという欠点がある。
集積回路においては、第1の従来例の場合には、仮信号
出力パッドが、全ての信号出力パッドとまではいかない
ものの、接続可能な一部の信号出力パッドに対してのみ
仮信号出力パッドが設けられているために、全ての信号
出力パッドに対応する試験を実施することが不可能とな
り、半導体集積回路自体の信頼性を保持する点において
問題が介在しているという欠点がある。
【0009】また、第2および第3の従来例の場合に
は、全出力パッドに対応して共通のテスト用パッドが設
けられていることにより、全信号出力パッドに対応する
検査を実施することはできるものの、当該検査時におい
ては、テスト用パッドが1個のみであるため、当該テス
ト用パッドに電流を印加し、そのテスト用パッドより出
力される電圧を測定することにより出力回路またはラッ
チ回路等の特性をテストする場合、或はまた当該テスト
用パッドに電圧を印加し、そのテスト用パッドより出力
される電流を測定することにより出力回路またはラッチ
回路等の特性をテストする場合において、前記テスト用
パッドが1個しか設けられていないために、切替回路を
形成するトランジスタに流れる電流による電圧降下分に
対応する測定誤差を生じ、試験の測定値に対する信頼性
が低下するという欠点がある。
は、全出力パッドに対応して共通のテスト用パッドが設
けられていることにより、全信号出力パッドに対応する
検査を実施することはできるものの、当該検査時におい
ては、テスト用パッドが1個のみであるため、当該テス
ト用パッドに電流を印加し、そのテスト用パッドより出
力される電圧を測定することにより出力回路またはラッ
チ回路等の特性をテストする場合、或はまた当該テスト
用パッドに電圧を印加し、そのテスト用パッドより出力
される電流を測定することにより出力回路またはラッチ
回路等の特性をテストする場合において、前記テスト用
パッドが1個しか設けられていないために、切替回路を
形成するトランジスタに流れる電流による電圧降下分に
対応する測定誤差を生じ、試験の測定値に対する信頼性
が低下するという欠点がある。
【0010】
【課題を解決するための手段】本発明の構成は、複数の
データ出力回路と、これらデータ出力回路の出力をそれ
ぞれ接続する複数の信号出力パッドとを有するデータ出
力回路特性試験用の半導体集積回路において、前記複数
のデータ出力回路に対するそれぞれの電圧および電流テ
スト用パッドとして用いる第1および第2のテスト用パ
ッドを、それぞれ第1および第2の接続切替手段を介し
て、前記各データ出力回路と前記各信号出力パッドとの
間の接続個所に接続し、所定の切替信号により前記第1
および第2のテスト用パッドが、前記各データ出力回路
に順次接続されるようにしたことを特徴とする。
データ出力回路と、これらデータ出力回路の出力をそれ
ぞれ接続する複数の信号出力パッドとを有するデータ出
力回路特性試験用の半導体集積回路において、前記複数
のデータ出力回路に対するそれぞれの電圧および電流テ
スト用パッドとして用いる第1および第2のテスト用パ
ッドを、それぞれ第1および第2の接続切替手段を介し
て、前記各データ出力回路と前記各信号出力パッドとの
間の接続個所に接続し、所定の切替信号により前記第1
および第2のテスト用パッドが、前記各データ出力回路
に順次接続されるようにしたことを特徴とする。
【0011】なお、前記試験用接続切替手段は、前記複
数の信号出力パッドに接続される第1の信号端子と、前
記第1のテスト用パッドに接続される第2の信号端子と
を備え、前記切替信号により開閉切替制御される第1の
切替回路と、前記第1の切替回路の第1の信号端子とと
もに、対応する前記信号パッドに共通接続される第3の
信号端子と、前記第2のテスト用パッドに接続される第
4の信号端子とを備え、前記切替信号により開閉切替制
御される第2の切替回路と、を備えて構成してもよい。
数の信号出力パッドに接続される第1の信号端子と、前
記第1のテスト用パッドに接続される第2の信号端子と
を備え、前記切替信号により開閉切替制御される第1の
切替回路と、前記第1の切替回路の第1の信号端子とと
もに、対応する前記信号パッドに共通接続される第3の
信号端子と、前記第2のテスト用パッドに接続される第
4の信号端子とを備え、前記切替信号により開閉切替制
御される第2の切替回路と、を備えて構成してもよい。
【0012】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【0013】図1は本発明の第1の実施例の構成を示す
ブロック図である。図1に示されるように、本実施例の
半導体集積回路1は、出力回路2a、2b、2cおよび
2dと、それぞれ2個のトランジスタ(図示されない)
により形成される切替回路6a、6b、6c、6d、6
e、6f、6gおよび6hとを備えて構成され、これら
の各出力回路および切替回路に対応して、それぞれ信号
出力パッド3a、3b、3cおよび3dが信号出力用の
パッドとして設けられており、且つ、切替回路6a、6
b、6cおよび6dに対しては、共通のテスト用として
テスト用パッド4aが接続され、また切替回路6e、6
f、6gおよび6hに対しては、同様に共通のテスト用
としてテスト用パッド4bが接続されている。
ブロック図である。図1に示されるように、本実施例の
半導体集積回路1は、出力回路2a、2b、2cおよび
2dと、それぞれ2個のトランジスタ(図示されない)
により形成される切替回路6a、6b、6c、6d、6
e、6f、6gおよび6hとを備えて構成され、これら
の各出力回路および切替回路に対応して、それぞれ信号
出力パッド3a、3b、3cおよび3dが信号出力用の
パッドとして設けられており、且つ、切替回路6a、6
b、6cおよび6dに対しては、共通のテスト用として
テスト用パッド4aが接続され、また切替回路6e、6
f、6gおよび6hに対しては、同様に共通のテスト用
としてテスト用パッド4bが接続されている。
【0014】図1において、通常動作時においては、出
力回路2a、2b、2cおよび2dからの出力信号は、
それぞれ信号出力パッド3a、3b、3cおよび3dよ
り、所定の信号出力用の各端子(図示されない)を介し
て外部回路(図示されない)に供給される。また、テス
トモード時においては、それぞれ切替信号5a、5b、
5c、5d、5e、5f、5gおよび5hにより順次制
御されて、切替回路6a、6b、6c、6d、6e、6
f、6gおよび6hは、それぞれ順次導通状態となる。
これにより、例えば、切替回路6aおよび切替回路6e
の場合には、切替信号5aにより制御されて同時に導通
状態となり、出力回路2aからの出力信号は、それぞれ
切替回路6aおよび6bを経由して、対応するテスト用
パッド4aおよび4bを介してテスト用の入出力信号と
して、外部の検査装置(図示されない)に伝達される。
このようにして、出力回路2a、2b、2cおよび2d
からの出力信号は、それぞれ対応する切替信号5a、5
b、5c、5d、5e、5f、5gおよび5hにより制
御されて、切替回路6a、6b、6cおよび6dによる
出力信号は、順次テスト用パッド4aを介して、テスト
用の入出力信号として外部の検査装置に伝達され、また
切替回路6e、6f、6gおよび6hによる出力信号
は、順次テスト用パッド4bを介して、テスト用の入出
力信号として外部の検査装置(図示されない)に伝達さ
れる。
力回路2a、2b、2cおよび2dからの出力信号は、
それぞれ信号出力パッド3a、3b、3cおよび3dよ
り、所定の信号出力用の各端子(図示されない)を介し
て外部回路(図示されない)に供給される。また、テス
トモード時においては、それぞれ切替信号5a、5b、
5c、5d、5e、5f、5gおよび5hにより順次制
御されて、切替回路6a、6b、6c、6d、6e、6
f、6gおよび6hは、それぞれ順次導通状態となる。
これにより、例えば、切替回路6aおよび切替回路6e
の場合には、切替信号5aにより制御されて同時に導通
状態となり、出力回路2aからの出力信号は、それぞれ
切替回路6aおよび6bを経由して、対応するテスト用
パッド4aおよび4bを介してテスト用の入出力信号と
して、外部の検査装置(図示されない)に伝達される。
このようにして、出力回路2a、2b、2cおよび2d
からの出力信号は、それぞれ対応する切替信号5a、5
b、5c、5d、5e、5f、5gおよび5hにより制
御されて、切替回路6a、6b、6cおよび6dによる
出力信号は、順次テスト用パッド4aを介して、テスト
用の入出力信号として外部の検査装置に伝達され、また
切替回路6e、6f、6gおよび6hによる出力信号
は、順次テスト用パッド4bを介して、テスト用の入出
力信号として外部の検査装置(図示されない)に伝達さ
れる。
【0015】従って、本実施例においては、それぞれの
信号出力パッドに対応してそれぞれ一対の切替回路を設
け、これらの各対の切替回路に対応する一対のテスト用
パッド4aおよび4bを設けて、試験時においては、そ
れぞれのテスト用パッドに対して、一方のテスト用パッ
ドは電流入力用とし、他方のテスト用パッドは電圧測定
用として使い分けることにより、従来問題とされている
切替回路における電圧低下分に起因する測定誤差は排除
される。また、上記のテスト用パッド4aおよび4bに
より、全ての信号出力パッドに対する試験を漏れなく行
うことが可能となり、これらの全信号出力パッドを、よ
り小さいパッドにより構成することにより、多出力化の
要請に対応することが可能となる。
信号出力パッドに対応してそれぞれ一対の切替回路を設
け、これらの各対の切替回路に対応する一対のテスト用
パッド4aおよび4bを設けて、試験時においては、そ
れぞれのテスト用パッドに対して、一方のテスト用パッ
ドは電流入力用とし、他方のテスト用パッドは電圧測定
用として使い分けることにより、従来問題とされている
切替回路における電圧低下分に起因する測定誤差は排除
される。また、上記のテスト用パッド4aおよび4bに
より、全ての信号出力パッドに対する試験を漏れなく行
うことが可能となり、これらの全信号出力パッドを、よ
り小さいパッドにより構成することにより、多出力化の
要請に対応することが可能となる。
【0016】次に、本発明の第2の実施例について説明
する。図2は本実施例の構成を示すブロック図である。
図2に示されるように、本実施例の半導体集積回路1
は、切替回路6a、6b、6c、6d、6e、6f、6
gおよび6hと、タイミング発生回路8と、電流源9
と、電圧計10と、ラッチ回路11a、11b、11c
および11dと、内部回路12とを備えて構成され、各
切替回路およびラッチ回路に対応して、それぞれ信号出
力パッド3a、3b、3cおよび3dが接続されてお
り、更に、共通のテスト用として、それぞれテスト用パ
ッド4aおよび4bが設けられている。
する。図2は本実施例の構成を示すブロック図である。
図2に示されるように、本実施例の半導体集積回路1
は、切替回路6a、6b、6c、6d、6e、6f、6
gおよび6hと、タイミング発生回路8と、電流源9
と、電圧計10と、ラッチ回路11a、11b、11c
および11dと、内部回路12とを備えて構成され、各
切替回路およびラッチ回路に対応して、それぞれ信号出
力パッド3a、3b、3cおよび3dが接続されてお
り、更に、共通のテスト用として、それぞれテスト用パ
ッド4aおよび4bが設けられている。
【0017】図2において、ラッチ回路11a、11
b、11cおよび11dに対してラッチ信号VLが入力
されると、当該ラッチ信号VLに応じて、内部回路12
より出力され、それぞれ信号線13a、13b、13c
および13dを介して伝達されてくる出力信号OUT
1、OUT2、OUT3およびOUT4は、それぞれ対
応するラッチ回路11a、11b、11cおよび11d
によりラッチされる。これらのラッチ回路11a、11
b、11cおよび11dから出力される出力信号は、通
常動作時においては、信号出力パッド3a、3b、3c
および3dから外部回路(図示されない)に出力され
る。また、テストモード時においては、タイミング発生
回路8より、所定のタイミングにおいて出力される切替
信号5a、5b、5cおよび5dにより制御されて、そ
れぞれ切替回路6a、6b、6cおよび6dは順次導通
状態となる。これにより、例えば、切替回路6aおよび
切替回路6eの場合には、切替信号5aにより制御され
て同時に導通状態となり、ラッチ回路11aからの出力
信号は、それぞれ切替回路6aおよび6bを経由して、
対応するテスト用パッド4aおよび4bに伝達される。
このようにして、ラッチ回路11a、11b、11cお
よび11dからの出力信号は、それぞれ対応する切替信
号5a、5b、5c、5d、5e、5f、5gおよび5
hにより制御されて、一方の切替回路6a、6b、6c
および6dによる出力信号は、順次テスト用パッド4a
に伝達され、また他方の切替回路6e、6f、6gおよ
び6hによる出力信号は、順次テスト用パッド4bに伝
達される。検査時においては、テスト用パッド4aにお
いて電流源9を印加することにより、タイミング発生回
路8によりタイミングが選択されている切替信号5a、
5b、5cおよび5dの内の一つの切替信号、例えばそ
れを切替信号5aとすると、当該切替信号5aにより制
御される切替回路6aおよび6eが導通状態となり、電
流源9の電流が、切替回路6aを介して、信号出力パッ
ド3aに接続されているラッチ回路11aに流入する。
この電流の入力により、ラッチ回路11aの内部回路に
おいて発生する電圧を、切替回路6eを介してテスト用
パッド4bに出力し、電圧計10により当該電圧を測定
することにより、ラッチ回路11aの特性が計測され
る。同様にして、タイミング発生回路8により、順次出
力される切替信号により、それぞれのラッチ回路の特性
を計測することができる。
b、11cおよび11dに対してラッチ信号VLが入力
されると、当該ラッチ信号VLに応じて、内部回路12
より出力され、それぞれ信号線13a、13b、13c
および13dを介して伝達されてくる出力信号OUT
1、OUT2、OUT3およびOUT4は、それぞれ対
応するラッチ回路11a、11b、11cおよび11d
によりラッチされる。これらのラッチ回路11a、11
b、11cおよび11dから出力される出力信号は、通
常動作時においては、信号出力パッド3a、3b、3c
および3dから外部回路(図示されない)に出力され
る。また、テストモード時においては、タイミング発生
回路8より、所定のタイミングにおいて出力される切替
信号5a、5b、5cおよび5dにより制御されて、そ
れぞれ切替回路6a、6b、6cおよび6dは順次導通
状態となる。これにより、例えば、切替回路6aおよび
切替回路6eの場合には、切替信号5aにより制御され
て同時に導通状態となり、ラッチ回路11aからの出力
信号は、それぞれ切替回路6aおよび6bを経由して、
対応するテスト用パッド4aおよび4bに伝達される。
このようにして、ラッチ回路11a、11b、11cお
よび11dからの出力信号は、それぞれ対応する切替信
号5a、5b、5c、5d、5e、5f、5gおよび5
hにより制御されて、一方の切替回路6a、6b、6c
および6dによる出力信号は、順次テスト用パッド4a
に伝達され、また他方の切替回路6e、6f、6gおよ
び6hによる出力信号は、順次テスト用パッド4bに伝
達される。検査時においては、テスト用パッド4aにお
いて電流源9を印加することにより、タイミング発生回
路8によりタイミングが選択されている切替信号5a、
5b、5cおよび5dの内の一つの切替信号、例えばそ
れを切替信号5aとすると、当該切替信号5aにより制
御される切替回路6aおよび6eが導通状態となり、電
流源9の電流が、切替回路6aを介して、信号出力パッ
ド3aに接続されているラッチ回路11aに流入する。
この電流の入力により、ラッチ回路11aの内部回路に
おいて発生する電圧を、切替回路6eを介してテスト用
パッド4bに出力し、電圧計10により当該電圧を測定
することにより、ラッチ回路11aの特性が計測され
る。同様にして、タイミング発生回路8により、順次出
力される切替信号により、それぞれのラッチ回路の特性
を計測することができる。
【0018】即ち、本実施例においても、それぞれの信
号出力パッドに対応してそれぞれ一対の切替回路を設
け、これらの各対の切替回路に対応する一対のテスト用
パッド4aおよび4bを設けて、試験時においては、そ
れぞれのテスト用パッドに対して、一方のテスト用パッ
ドは電流入力用とし、他方のテスト用パッドは電圧測定
用として使い分けることにより、従来問題とされている
切替回路における電圧低下分に起因する測定誤差は排除
される。また、上記のテスト用パッド4aおよび4bに
より、全ての信号出力パッドに対する試験を漏れなく行
うことが可能となり、これらの全信号出力パッドを、よ
り小さいパッドにより構成することにより、多出力化の
要請に対応することができる。
号出力パッドに対応してそれぞれ一対の切替回路を設
け、これらの各対の切替回路に対応する一対のテスト用
パッド4aおよび4bを設けて、試験時においては、そ
れぞれのテスト用パッドに対して、一方のテスト用パッ
ドは電流入力用とし、他方のテスト用パッドは電圧測定
用として使い分けることにより、従来問題とされている
切替回路における電圧低下分に起因する測定誤差は排除
される。また、上記のテスト用パッド4aおよび4bに
より、全ての信号出力パッドに対する試験を漏れなく行
うことが可能となり、これらの全信号出力パッドを、よ
り小さいパッドにより構成することにより、多出力化の
要請に対応することができる。
【0019】
【発明の効果】以上説明したように、本発明は、それぞ
れの信号出力パッドに一対の切替回路を設け、これらの
切替回路対に対応する一対のテスト用パッド4aおよび
4bを設けて、試験時に、一方のテスト用パッドは電流
入力用とし、他方のテスト用パッドは電圧測定用として
使い分けることにより、切替回路における電圧低下分に
起因する測定誤差を排除することが可能となり、測定の
信頼性を向上させることができるという効果がある。
れの信号出力パッドに一対の切替回路を設け、これらの
切替回路対に対応する一対のテスト用パッド4aおよび
4bを設けて、試験時に、一方のテスト用パッドは電流
入力用とし、他方のテスト用パッドは電圧測定用として
使い分けることにより、切替回路における電圧低下分に
起因する測定誤差を排除することが可能となり、測定の
信頼性を向上させることができるという効果がある。
【図1】本発明の第1の実施例を示すブロック図であ
る。
る。
【図2】本発明の第2の実施例を示すブロック図であ
る。
る。
【図3】第1の従来例を示すブロック図である。
【図4】第2の従来例を示すブロック図である。
【図5】第3の従来例を示すブロック図である。
1 半導体集積回路 2a〜2d 出力回路 3a〜3d 信号出力パッド 4、4a、4b テスト用パッド 5a〜5d 切替信号 6a〜6h 切替回路 7a、7b 仮信号出力パッド 8 タイミング回路 9 電流源 10 電圧計 11a〜11d ラッチ回路 12 内部回路 13a〜13d 信号線
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6,DB名) G01R 31/28 H01L 21/66 H01L 27/04
Claims (2)
- 【請求項1】 複数のデータ出力回路と、これらデータ
出力回路の出力をそれぞれ接続する複数の信号出力パッ
ドとを有するデータ出力回路特性試験用の半導体集積回
路において、前記複数のデータ出力回路に対するそれぞ
れの電圧および電流テスト用パッドとして用いる第1お
よび第2のテスト用パッドを、それぞれ第1および第2
の接続切替手段を介して、前記各データ出力回路と前記
各信号出力パッドとの間の接続個所に接続し、所定の切
替信号により前記第1および第2のテスト用パッドが、
前記各データ出力回路に順次接続されるようにしたこと
を特徴とする半導体集積回路。 - 【請求項2】 前記試験用接続切替手段が、前記複数の信号出力パッドに接続される第1の信号端子
と、前記第1のテスト用パッドに接続される第2の信号
端子とを備え、 前記切替信号により開閉切替制御される
第1の切替回路と、前記第1の切替回路の第1の信号端子とともに、対応す
る前記信号パッドに共通接続される第3の信号端子と、
前記第2のテスト用パッドに接続される第4の信号端子
とを備え、 前記切替信号により開閉切替制御される第2
の切替回路と、 を備えて構成されることを特徴とする請求項1記載の半
導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6327227A JP2818546B2 (ja) | 1994-12-28 | 1994-12-28 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6327227A JP2818546B2 (ja) | 1994-12-28 | 1994-12-28 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08184646A JPH08184646A (ja) | 1996-07-16 |
JP2818546B2 true JP2818546B2 (ja) | 1998-10-30 |
Family
ID=18196743
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6327227A Expired - Fee Related JP2818546B2 (ja) | 1994-12-28 | 1994-12-28 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2818546B2 (ja) |
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---|---|---|---|---|
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JP4313544B2 (ja) * | 2002-05-15 | 2009-08-12 | 富士通マイクロエレクトロニクス株式会社 | 半導体集積回路 |
CN103940346B (zh) * | 2014-04-23 | 2016-06-29 | 福州大学 | 基于单目视觉技术的智能交流接触器三维动态测试装置 |
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JPH02105452A (ja) * | 1988-10-13 | 1990-04-18 | Nec Corp | 半導体集積回路の出力回路 |
JPH02162757A (ja) * | 1988-12-16 | 1990-06-22 | Hitachi Ltd | 半導体集積回路装置 |
JP2589876B2 (ja) * | 1990-12-18 | 1997-03-12 | 松下電子工業株式会社 | 半導体集積回路装置 |
FR2673204B1 (fr) * | 1991-02-25 | 1995-03-24 | Picardie Lainiere | Textile d'entoilage composite et son procede de fabrication. |
JPH04324951A (ja) * | 1991-04-25 | 1992-11-13 | Nec Corp | 半導体装置 |
JPH0659269A (ja) * | 1992-08-06 | 1994-03-04 | Fujitsu Ltd | 液晶表示パネルユニットの電気接続の試験方法 |
US5370923A (en) * | 1993-02-26 | 1994-12-06 | Advanced Micro Devices, Inc. | Photolithography test structure |
JPH06273479A (ja) * | 1993-03-18 | 1994-09-30 | Hitachi Ltd | 配線の信頼性評価法及び評価装置 |
JP3319078B2 (ja) * | 1993-09-14 | 2002-08-26 | ソニー株式会社 | 半導体素子測定方法 |
-
1994
- 1994-12-28 JP JP6327227A patent/JP2818546B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH08184646A (ja) | 1996-07-16 |
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Legal Events
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