JP2000074986A - デバイス試験装置 - Google Patents
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/30—Marginal testing, e.g. by varying supply voltage
- G01R31/3004—Current or voltage test
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【課題】 被試験デバイスに存在する静止電源電流の異
常を高速かつ容易に判定できるデバイス試験装置を提供
する。 【解決手段】 プログラマブル電圧発生源１３は電源ユ
ニット１４を制御してＤＵＴ１へ電源を供給する。テス
トパタン発生部１２はテストパタンを繰り返しＤＵＴ１
に印加する。検出抵抗３はＤＵＴ１の電源電流値を電圧
値へ変換する。スペクトラム解析ユニット１７は検出抵
抗３の両端の電圧値と良品デバイスについて測定してお
いた電源電流に対応する電圧値との差分を求め、この差
分電圧値に対するＦＦＴで得られる周波数スペクトルの
基本波のパワーＰｆを出力する。判定部１６はこの基本
波のパワー限界値たるスペクトル参照値Ｐｏを予め記憶
しており、パワーＰｆがスペクトル参照値Ｐｏを越えて
いれば静止電源電流が異常と判定し、さもなければ正常
と判定してその判定結果をＣＰＵ１１へ出力する。ＣＰ
Ｕ１１は判定結果を表示部１５に表示する。
常を高速かつ容易に判定できるデバイス試験装置を提供
する。 【解決手段】 プログラマブル電圧発生源１３は電源ユ
ニット１４を制御してＤＵＴ１へ電源を供給する。テス
トパタン発生部１２はテストパタンを繰り返しＤＵＴ１
に印加する。検出抵抗３はＤＵＴ１の電源電流値を電圧
値へ変換する。スペクトラム解析ユニット１７は検出抵
抗３の両端の電圧値と良品デバイスについて測定してお
いた電源電流に対応する電圧値との差分を求め、この差
分電圧値に対するＦＦＴで得られる周波数スペクトルの
基本波のパワーＰｆを出力する。判定部１６はこの基本
波のパワー限界値たるスペクトル参照値Ｐｏを予め記憶
しており、パワーＰｆがスペクトル参照値Ｐｏを越えて
いれば静止電源電流が異常と判定し、さもなければ正常
と判定してその判定結果をＣＰＵ１１へ出力する。ＣＰ
Ｕ１１は判定結果を表示部１５に表示する。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路等の被試
験デバイス（以下“ＤＵＴ”と称する）に流れる電源電
流の変動を判定して静止電源電流（以下“ＩＤＤＱ”と
略記する場合がある）の異常を検出するデバイス試験装
置に関するものである。
験デバイス（以下“ＤＵＴ”と称する）に流れる電源電
流の変動を判定して静止電源電流（以下“ＩＤＤＱ”と
略記する場合がある）の異常を検出するデバイス試験装
置に関するものである。
【０００２】
【従来の技術】近年、集積回路の規模の拡大や随伴する
素子数の増大に伴って、集積回路の動作をよりいっそう
高精度に良否判定する必要性が生じてきている。こうし
たことから、例えば集積回路のファンクションテストで
は、短絡故障による異常なリーク電流等を検出するため
の有用な手段として集積回路の静止電源電流を検査する
ことが行われている。図５はこうした検査を行うために
従来から用いられているデバイス試験装置の構成を示す
ブロック図である。
素子数の増大に伴って、集積回路の動作をよりいっそう
高精度に良否判定する必要性が生じてきている。こうし
たことから、例えば集積回路のファンクションテストで
は、短絡故障による異常なリーク電流等を検出するため
の有用な手段として集積回路の静止電源電流を検査する
ことが行われている。図５はこうした検査を行うために
従来から用いられているデバイス試験装置の構成を示す
ブロック図である。
【０００３】同図において、ＤＵＴ１は前述した集積回
路等の被試験デバイスである。定電圧電源２は検出抵抗
３を介してＤＵＴ１に所定電圧値の電源を供給してお
り、かかる電源供給によってＤＵＴ１に静止電源電流が
流れる。検出抵抗３はこの静止電源電流の電流値を当該
電流値に比例した電圧値の電圧へ変換する。電圧レベル
変換回路４は、自身の出力電圧値がＡ／Ｄ変換器５で変
換可能な入力電圧範囲に合致するように、検出抵抗３の
両端にかかる電圧を増幅ないし低減させる。Ａ／Ｄ変換
器５は電圧レベル変換回路４から出力される電圧値（即
ち、静止電源電流の電流値に比例した電圧値）をデジタ
ルデータに変換してＣＰＵ（中央処理装置）６へ出力す
る。ＣＰＵ６はＡ／Ｄ変換器５から出力されるデジタル
データをもとに、所定の基準電流値との比較などによっ
てＤＵＴ１の静止電源電流についてその良否判定を行
う。なお、図中のコンデンサ７はノイズ等をバイパスす
るためのものである。
路等の被試験デバイスである。定電圧電源２は検出抵抗
３を介してＤＵＴ１に所定電圧値の電源を供給してお
り、かかる電源供給によってＤＵＴ１に静止電源電流が
流れる。検出抵抗３はこの静止電源電流の電流値を当該
電流値に比例した電圧値の電圧へ変換する。電圧レベル
変換回路４は、自身の出力電圧値がＡ／Ｄ変換器５で変
換可能な入力電圧範囲に合致するように、検出抵抗３の
両端にかかる電圧を増幅ないし低減させる。Ａ／Ｄ変換
器５は電圧レベル変換回路４から出力される電圧値（即
ち、静止電源電流の電流値に比例した電圧値）をデジタ
ルデータに変換してＣＰＵ（中央処理装置）６へ出力す
る。ＣＰＵ６はＡ／Ｄ変換器５から出力されるデジタル
データをもとに、所定の基準電流値との比較などによっ
てＤＵＴ１の静止電源電流についてその良否判定を行
う。なお、図中のコンデンサ７はノイズ等をバイパスす
るためのものである。
【０００４】
【発明が解決しようとする課題】上述した従来のデバイ
ス試験装置では、Ａ／Ｄ変換器５の動作速度等に限界が
あるため、一つのテストパタンを測定するのに数十ミリ
秒程度の時間を要することになる。そのため、数万〜数
十万にも上るテストパタン全てについて静止電源電流の
判定を行うとした場合、数十分もの時間がかかってしま
う。こうしたことから、集積回路の故障時や評価時を除
けば静止電源電流の試験は生産ラインでは殆ど利用され
ていないというのが現状である。しかも、静止電源電流
の良否判定を行うには判定の基準となる所定の基準電流
値を予め決定しておく必要があるが、実際の電源電流値
は個々の集積回路のプロセス条件や回路状態によって大
きく変動するので、その値を予め正確に求めるのは難し
いという問題もある。
ス試験装置では、Ａ／Ｄ変換器５の動作速度等に限界が
あるため、一つのテストパタンを測定するのに数十ミリ
秒程度の時間を要することになる。そのため、数万〜数
十万にも上るテストパタン全てについて静止電源電流の
判定を行うとした場合、数十分もの時間がかかってしま
う。こうしたことから、集積回路の故障時や評価時を除
けば静止電源電流の試験は生産ラインでは殆ど利用され
ていないというのが現状である。しかも、静止電源電流
の良否判定を行うには判定の基準となる所定の基準電流
値を予め決定しておく必要があるが、実際の電源電流値
は個々の集積回路のプロセス条件や回路状態によって大
きく変動するので、その値を予め正確に求めるのは難し
いという問題もある。
【０００５】本発明は上記の点に鑑みてなされたもので
あり、その目的は、被試験デバイスに存在する静止電源
電流の異常判定を高速かつ容易に行うことができるデバ
イス試験装置を提供することにある。
あり、その目的は、被試験デバイスに存在する静止電源
電流の異常判定を高速かつ容易に行うことができるデバ
イス試験装置を提供することにある。
【０００６】
【課題を解決するための手段】以上の課題を解決するた
めに、請求項１記載の発明は、被試験デバイスに電源を
供給して該被試験デバイスの静止電源電流の異常の有無
を判定するデバイス試験装置において、前記被試験デバ
イスにテストパタンを繰り返し印加するパタン発生手段
と、前記被試験デバイスに流れる電源電流の電流値を測
定する測定手段と、該測定された電源電流値と予め良品
のデバイスに前記テストパタンを印加して測定しておい
た基準の電源電流値との差分を求める算出手段と、該差
分の電源電流値を周波数解析してスペクトルを求める解
析手段と、該スペクトルのパワーが所定の閾値を越えて
いることを検出して前記静止電源電流の異常を判定する
判定手段とを具備することを特徴としている。また、請
求項２記載の発明は、請求項１記載の発明において、前
記所定の閾値は、前記基準の電源電流値を周波数解析し
て得られるスペクトルのパワーが取り得る限界値である
ことを特徴としている。また、請求項３記載の発明は、
請求項１又は２記載の発明において、前記基準の電源電
流値は、前記被試験デバイスと同一種類で良品と識別さ
れた複数のデバイスから測定された電源電流値を統計的
に解析して決定されることを特徴としている。
めに、請求項１記載の発明は、被試験デバイスに電源を
供給して該被試験デバイスの静止電源電流の異常の有無
を判定するデバイス試験装置において、前記被試験デバ
イスにテストパタンを繰り返し印加するパタン発生手段
と、前記被試験デバイスに流れる電源電流の電流値を測
定する測定手段と、該測定された電源電流値と予め良品
のデバイスに前記テストパタンを印加して測定しておい
た基準の電源電流値との差分を求める算出手段と、該差
分の電源電流値を周波数解析してスペクトルを求める解
析手段と、該スペクトルのパワーが所定の閾値を越えて
いることを検出して前記静止電源電流の異常を判定する
判定手段とを具備することを特徴としている。また、請
求項２記載の発明は、請求項１記載の発明において、前
記所定の閾値は、前記基準の電源電流値を周波数解析し
て得られるスペクトルのパワーが取り得る限界値である
ことを特徴としている。また、請求項３記載の発明は、
請求項１又は２記載の発明において、前記基準の電源電
流値は、前記被試験デバイスと同一種類で良品と識別さ
れた複数のデバイスから測定された電源電流値を統計的
に解析して決定されることを特徴としている。
【０００７】
【発明の実施の形態】以下、図面を参照して本発明の一
実施形態について説明するが、まず最初に、異常な静止
電源電流を検出するための原理について説明しておく。
一般に、故障が存在しない場合であってもＤＵＴには大
きな静止電源電流が流れることがある。そのため、単純
にある閾値を越えた静止電源電流を異常と判定してしま
うと正確な判定ができない場合があることから、他の手
法によって正常な静止電源電流と異常な静止電源電流を
識別することが必要となる。
実施形態について説明するが、まず最初に、異常な静止
電源電流を検出するための原理について説明しておく。
一般に、故障が存在しない場合であってもＤＵＴには大
きな静止電源電流が流れることがある。そのため、単純
にある閾値を越えた静止電源電流を異常と判定してしま
うと正確な判定ができない場合があることから、他の手
法によって正常な静止電源電流と異常な静止電源電流を
識別することが必要となる。
【０００８】こうしたことから、ＤＵＴと同一種類のデ
バイスの中で良品であると識別されたものを参照用ＤＵ
Ｔ（以下“リファレンス”と称する）とし、このリファ
レンスについて予めテストパタンを印加して電源電流を
測定しておき、リファレンスの電源電流と実際にＤＵＴ
に流れる電源電流の差分を求めることで、本来流れるべ
きでない異常な静止電源電流を検出するようにしてい
る。
バイスの中で良品であると識別されたものを参照用ＤＵ
Ｔ（以下“リファレンス”と称する）とし、このリファ
レンスについて予めテストパタンを印加して電源電流を
測定しておき、リファレンスの電源電流と実際にＤＵＴ
に流れる電源電流の差分を求めることで、本来流れるべ
きでない異常な静止電源電流を検出するようにしてい
る。
【０００９】ここで、ＤＵＴに異常な静止電源電流が流
れるのは多数あるテストパタンのうちの特定のテストパ
タンだけである。しかるに、かかる特定のテストパタン
をリアルタイムに検出することは実際上は極めて困難で
ある。こうしたことから本実施形態では、ＤＵＴに対し
てテストパタンを繰り返し印加しながら、リファレンス
について測定しておいた電源電流とＤＵＴを流れる電源
電流の差分を繰り返し求め、この差分の電源電流値に対
してスペクトル解析を行って異常な静止電源電流の有無
を判定している。
れるのは多数あるテストパタンのうちの特定のテストパ
タンだけである。しかるに、かかる特定のテストパタン
をリアルタイムに検出することは実際上は極めて困難で
ある。こうしたことから本実施形態では、ＤＵＴに対し
てテストパタンを繰り返し印加しながら、リファレンス
について測定しておいた電源電流とＤＵＴを流れる電源
電流の差分を繰り返し求め、この差分の電源電流値に対
してスペクトル解析を行って異常な静止電源電流の有無
を判定している。
【００１０】図２は、ＤＵＴに対してテストパタンを繰
り返し印加したときにＤＵＴに流れる電源電流Ｉｄｄの
波形の一例を示したものである。同図に示すように、数
万〜数十万程度の一連のテストパタンが時間Ｔ毎に繰り
返して発生されて、Ｔ秒毎に同じテストパタンがＤＵＴ
に印加される。なお、時間Ｔは対象となるＤＵＴの種類
に依存するが一例を挙げれば１ミリ秒ないし１０ミリ秒
程度である。図中、電源電流Ｉｄｄに現れる“山”の部
分は各テストパタンをＤＵＴに印加することで流れる電
源電流であり、隣接する山と山の間に流れる微小な電源
電流が静止電源電流である。
り返し印加したときにＤＵＴに流れる電源電流Ｉｄｄの
波形の一例を示したものである。同図に示すように、数
万〜数十万程度の一連のテストパタンが時間Ｔ毎に繰り
返して発生されて、Ｔ秒毎に同じテストパタンがＤＵＴ
に印加される。なお、時間Ｔは対象となるＤＵＴの種類
に依存するが一例を挙げれば１ミリ秒ないし１０ミリ秒
程度である。図中、電源電流Ｉｄｄに現れる“山”の部
分は各テストパタンをＤＵＴに印加することで流れる電
源電流であり、隣接する山と山の間に流れる微小な電源
電流が静止電源電流である。
【００１１】一方、集積回路に何らかの不良が存在する
と、テストパタンの印加によって異常な静止電源電流が
流れるようになる。この異常な静止電源電流は、リファ
レンスに流れる電源電流と異常なＤＵＴに流れる電源電
流の差分に相当するものであって、図中、“ＩＤＤＱ異
常”で示される部分が異常な静止電源電流の流れている
期間になる。ここで、上述したようにテストパタンはＴ
秒の周期を持っているため、異常な静止電源電流もテス
トパタンに応じてＴ秒毎に生じることになる。したがっ
て、異常な静止電源電流にスペクトル解析を行って得ら
れる周波数スペクトルには、図３に“異常”として示し
たように、周波数ｆ0 ＝１／Ｔ〔Ｈｚ〕を持つ基本波と
当該基本波に対応した高調波が含まれることになる。
と、テストパタンの印加によって異常な静止電源電流が
流れるようになる。この異常な静止電源電流は、リファ
レンスに流れる電源電流と異常なＤＵＴに流れる電源電
流の差分に相当するものであって、図中、“ＩＤＤＱ異
常”で示される部分が異常な静止電源電流の流れている
期間になる。ここで、上述したようにテストパタンはＴ
秒の周期を持っているため、異常な静止電源電流もテス
トパタンに応じてＴ秒毎に生じることになる。したがっ
て、異常な静止電源電流にスペクトル解析を行って得ら
れる周波数スペクトルには、図３に“異常”として示し
たように、周波数ｆ0 ＝１／Ｔ〔Ｈｚ〕を持つ基本波と
当該基本波に対応した高調波が含まれることになる。
【００１２】これに対し、静止電源電流が許容範囲内で
あって静止電源電流が正常と見なせる場合、リファレン
ス及び正常なＤＵＴにそれぞれ流れる電源電流の差分に
対してスペクトル解析を行うと、図３に“正常”として
示したように、パワーが異常時よりも小さい周波数ｆの
基本波と当該基本波に対応する高調波が含まれた周波数
スペクトルが得られる。このように、静止電源電流が正
常な場合と異常な静止電源電流の含まれる場合とでは異
なる周波数スペクトルが得られるため、対象となってい
るＤＵＴを測定して得られるスペクトルのパワーが正常
範囲内にあるかどうか（即ち、測定によって得られるス
ペクトルのパワーが所定の限界値パワーを越えていない
かどうか）を判定することで、静止電源電流における異
常の有無を判定できる。なお、スペクトルのパワーとし
ては例えば基本波のパワーを用いるようにすれば良い。
あって静止電源電流が正常と見なせる場合、リファレン
ス及び正常なＤＵＴにそれぞれ流れる電源電流の差分に
対してスペクトル解析を行うと、図３に“正常”として
示したように、パワーが異常時よりも小さい周波数ｆの
基本波と当該基本波に対応する高調波が含まれた周波数
スペクトルが得られる。このように、静止電源電流が正
常な場合と異常な静止電源電流の含まれる場合とでは異
なる周波数スペクトルが得られるため、対象となってい
るＤＵＴを測定して得られるスペクトルのパワーが正常
範囲内にあるかどうか（即ち、測定によって得られるス
ペクトルのパワーが所定の限界値パワーを越えていない
かどうか）を判定することで、静止電源電流における異
常の有無を判定できる。なお、スペクトルのパワーとし
ては例えば基本波のパワーを用いるようにすれば良い。
【００１３】さて、図１は本実施形態によるデバイス試
験装置の構成を示すブロック図である。同図において、
図５に示したものと同じ構成要素については同一の符号
を付してあり、ここではその説明を省略する。図１にお
いて、テスタ本体１０はＤＵＴ１を測定するためにテス
タ内部に設けられた機能ブロックであって、図示したよ
うに、ＣＰＵ１１，テストパタン発生部１２，プログラ
マブル電圧発生源１３，電源ユニット１４，表示部１
５，判定部１６で構成される。
験装置の構成を示すブロック図である。同図において、
図５に示したものと同じ構成要素については同一の符号
を付してあり、ここではその説明を省略する。図１にお
いて、テスタ本体１０はＤＵＴ１を測定するためにテス
タ内部に設けられた機能ブロックであって、図示したよ
うに、ＣＰＵ１１，テストパタン発生部１２，プログラ
マブル電圧発生源１３，電源ユニット１４，表示部１
５，判定部１６で構成される。
【００１４】まず、ＣＰＵ１１はテスタ本体１０内の各
部を統括するものであって、その機能の詳細については
後述する。テストパタン発生部１２は、ＣＰＵ１１の制
御の下に、予め内部に記憶してあるパタン情報及びテス
ト条件に従ってテストパタンを発生させてＤＵＴ１の入
力端子に印加する。プログラマブル電圧発生源１３は電
源ユニット１４を制御することによって、ＣＰＵ１１か
ら指示された電圧値を持つ電圧を検出抵抗３を介してＤ
ＵＴ１の電源端子に印加する。表示部１５は、ＣＰＵ１
１から送られる表示データに従って静止電源電流の良否
判定の結果などを表示する。
部を統括するものであって、その機能の詳細については
後述する。テストパタン発生部１２は、ＣＰＵ１１の制
御の下に、予め内部に記憶してあるパタン情報及びテス
ト条件に従ってテストパタンを発生させてＤＵＴ１の入
力端子に印加する。プログラマブル電圧発生源１３は電
源ユニット１４を制御することによって、ＣＰＵ１１か
ら指示された電圧値を持つ電圧を検出抵抗３を介してＤ
ＵＴ１の電源端子に印加する。表示部１５は、ＣＰＵ１
１から送られる表示データに従って静止電源電流の良否
判定の結果などを表示する。
【００１５】判定部１６はスペクトル参照値記憶部１６
０とコンパレータ１６１から構成されている。これらの
うち、スペクトル参照値記憶部１６０には、リファレン
ス及びＤＵＴ１を流れる電源電流の差分から得られるス
ペクトルの基本波のパワーの限界値として、スペクトル
参照値Ｐｏが予め格納されている。コンパレータ１６１
はスペクトラム解析ユニット１７から出力される周波数
スペクトルの基本波のパワーＰｆと、スペクトル参照値
記憶部１６０から読み出されるスペクトル参照値Ｐｏを
比較して比較結果をＣＰＵ１１へ出力する。この場合、
パワーＰｆ＞スペクトル参照値Ｐｏであれば異常な静止
電源電流が存在することを意味しており、さもなければ
静止電源電流は正常であることを意味している。
０とコンパレータ１６１から構成されている。これらの
うち、スペクトル参照値記憶部１６０には、リファレン
ス及びＤＵＴ１を流れる電源電流の差分から得られるス
ペクトルの基本波のパワーの限界値として、スペクトル
参照値Ｐｏが予め格納されている。コンパレータ１６１
はスペクトラム解析ユニット１７から出力される周波数
スペクトルの基本波のパワーＰｆと、スペクトル参照値
記憶部１６０から読み出されるスペクトル参照値Ｐｏを
比較して比較結果をＣＰＵ１１へ出力する。この場合、
パワーＰｆ＞スペクトル参照値Ｐｏであれば異常な静止
電源電流が存在することを意味しており、さもなければ
静止電源電流は正常であることを意味している。
【００１６】一方、検出抵抗３の両端にはスペクトラム
解析ユニット１７が接続されている。このスペクトラム
解析ユニット１７において、電流検出回路１７０は検出
抵抗３の両端の電圧を測定して、ＤＵＴ１に流れる電源
電流の電流値に比例した電圧値を検出する。Ｓ／Ｈ（サ
ンプル／ホールド）回路１７１は電流検出回路１７０に
よって検出された電圧値をサンプリングして量子化して
出力するとともに、サンプリングとサンプリングの間で
は量子化された電圧値を保持する。
解析ユニット１７が接続されている。このスペクトラム
解析ユニット１７において、電流検出回路１７０は検出
抵抗３の両端の電圧を測定して、ＤＵＴ１に流れる電源
電流の電流値に比例した電圧値を検出する。Ｓ／Ｈ（サ
ンプル／ホールド）回路１７１は電流検出回路１７０に
よって検出された電圧値をサンプリングして量子化して
出力するとともに、サンプリングとサンプリングの間で
は量子化された電圧値を保持する。
【００１７】リファレンス電流値記憶部１７２は、リフ
ァレンスに対して図２のテストパタンを印加して得られ
る電源電流値を電圧値に変換したものを予め記憶してい
る。なお、リファレンス電流値記憶部１７２に記憶され
る電圧値は１つのテストパタン（即ち、時間Ｔ）にわた
るデータであり、また、各電圧値はＳ／Ｈ回路１７１の
サンプリング間隔に合わせて測定されたデータを記憶さ
せるようにしている。また、実際には複数のリファレン
スを対象に測定を行っており、得られた複数の測定デー
タを統計的に解析することで最終的にリファレンス電流
値記憶部１７２へ記憶させるデータを求めている。
ァレンスに対して図２のテストパタンを印加して得られ
る電源電流値を電圧値に変換したものを予め記憶してい
る。なお、リファレンス電流値記憶部１７２に記憶され
る電圧値は１つのテストパタン（即ち、時間Ｔ）にわた
るデータであり、また、各電圧値はＳ／Ｈ回路１７１の
サンプリング間隔に合わせて測定されたデータを記憶さ
せるようにしている。また、実際には複数のリファレン
スを対象に測定を行っており、得られた複数の測定デー
タを統計的に解析することで最終的にリファレンス電流
値記憶部１７２へ記憶させるデータを求めている。
【００１８】差分算出部１７３は、リファレンス電流値
記憶部１７２からリファレンスの電源電流値に対応した
電圧値を順次読み出しつつ、Ｓ／Ｈ回路１７１から出力
される量子化された電圧値を取り込んでこれら両電圧値
の差分を順次求めてゆく。ＦＦＴアナライザ１７４は、
差分算出部１７３から順次出力される差分電圧値に対し
て周知のＦＦＴ（高速フーリエ変換）処理を施してその
周波数スペクトルを求め、得られた周波数スペクトルの
うち、基本波のパワーＰｆを算出して判定部１６へ出力
する。
記憶部１７２からリファレンスの電源電流値に対応した
電圧値を順次読み出しつつ、Ｓ／Ｈ回路１７１から出力
される量子化された電圧値を取り込んでこれら両電圧値
の差分を順次求めてゆく。ＦＦＴアナライザ１７４は、
差分算出部１７３から順次出力される差分電圧値に対し
て周知のＦＦＴ（高速フーリエ変換）処理を施してその
周波数スペクトルを求め、得られた周波数スペクトルの
うち、基本波のパワーＰｆを算出して判定部１６へ出力
する。
【００１９】次に、図４に示すフローチャートを参照し
つつ、上記構成を用いて異常な静止電源電流の有無を判
定するための手順について説明する。まず、ＣＰＵ１１
はテストパタン発生部１２に対し、テストパタンを繰り
返し発生させてＤＵＴ１へ印加するように指示する。こ
れによって、図２に示したように時間Ｔ毎に同じテスト
パタンが繰り返しＤＵＴ１へ印加されるようになる（ス
テップＳ１）。次に、ＣＰＵ１１がプログラマブル電圧
発生源１３に対して電源の供給を指示すると、プログラ
マブル電圧発生源１３は電源ユニット１４から所定の電
源電圧を発生させ、検出抵抗３を介してＤＵＴ１に印加
する。この電源供給によってＤＵＴ１には電源電流Ｉｄ
ｄが流れるようになり、検出抵抗３の両端には電源電流
Ｉｄｄの電流値に比例した電圧値が現れる。
つつ、上記構成を用いて異常な静止電源電流の有無を判
定するための手順について説明する。まず、ＣＰＵ１１
はテストパタン発生部１２に対し、テストパタンを繰り
返し発生させてＤＵＴ１へ印加するように指示する。こ
れによって、図２に示したように時間Ｔ毎に同じテスト
パタンが繰り返しＤＵＴ１へ印加されるようになる（ス
テップＳ１）。次に、ＣＰＵ１１がプログラマブル電圧
発生源１３に対して電源の供給を指示すると、プログラ
マブル電圧発生源１３は電源ユニット１４から所定の電
源電圧を発生させ、検出抵抗３を介してＤＵＴ１に印加
する。この電源供給によってＤＵＴ１には電源電流Ｉｄ
ｄが流れるようになり、検出抵抗３の両端には電源電流
Ｉｄｄの電流値に比例した電圧値が現れる。
【００２０】電流検出回路１７０は検出抵抗３の両端に
生じている電圧値を検出してＳ／Ｈ回路１７１へ出力す
る。Ｓ／Ｈ回路１７１は所定のサンプリング周期で電流
検出回路１７０から出力される電圧値を取り込み、量子
化された電圧値を差分算出部１７３へ出力する（以上、
ステップＳ２）。差分算出部１７３はＳ／Ｈ回路１７１
から出力される電圧値を順次取り込みながら、同時に、
リファレンス電流値記憶部１７２からもリファレンスの
電流値に対応する電圧値を順次読み出し（ステップＳ
３）、これら両電圧値の差分を計算してＦＦＴアナライ
ザ１７４へ順次出力してゆく（ステップＳ４）。
生じている電圧値を検出してＳ／Ｈ回路１７１へ出力す
る。Ｓ／Ｈ回路１７１は所定のサンプリング周期で電流
検出回路１７０から出力される電圧値を取り込み、量子
化された電圧値を差分算出部１７３へ出力する（以上、
ステップＳ２）。差分算出部１７３はＳ／Ｈ回路１７１
から出力される電圧値を順次取り込みながら、同時に、
リファレンス電流値記憶部１７２からもリファレンスの
電流値に対応する電圧値を順次読み出し（ステップＳ
３）、これら両電圧値の差分を計算してＦＦＴアナライ
ザ１７４へ順次出力してゆく（ステップＳ４）。
【００２１】ＦＦＴアナライザ１７４では差分算出部１
７３から出力される差分電流値を順次取り込んでゆき、
ＦＦＴを実行するのに必要なだけの値を取り込んだ時点
で周波数スペクトルを求める（ステップＳ５）。次い
で、ＦＦＴアナライザ１７４は得られる周波数スペクト
ルの基本波についてパワーＰｆを算出してコンパレータ
１６１に出力する。コンパレータ１６１ではスペクトル
参照値記憶部１６０から読み出されるスペクトル参照値
ＰｏとパワーＰｆを比較して比較結果をＣＰＵ１１へ出
力する。
７３から出力される差分電流値を順次取り込んでゆき、
ＦＦＴを実行するのに必要なだけの値を取り込んだ時点
で周波数スペクトルを求める（ステップＳ５）。次い
で、ＦＦＴアナライザ１７４は得られる周波数スペクト
ルの基本波についてパワーＰｆを算出してコンパレータ
１６１に出力する。コンパレータ１６１ではスペクトル
参照値記憶部１６０から読み出されるスペクトル参照値
ＰｏとパワーＰｆを比較して比較結果をＣＰＵ１１へ出
力する。
【００２２】異常な静止電源電流が流れていればパワー
Ｐｆ＞スペクトル参照値Ｐｏ（ステップＳ６の判断結果
が“ＹＥＳ”）が成立し、そうでなければ（判断結果が
“ＮＯ”）静止電源電流は正常であると判定されるの
で、ＣＰＵ１１はこの判定結果を表示部１５上に表示さ
せる。次に、ＣＰＵ１１はテストパタン発生部１２に対
してテストパタンの発生を中止するように指示し、これ
をもって静止電源電流の異常判定のための手順が完了す
る。
Ｐｆ＞スペクトル参照値Ｐｏ（ステップＳ６の判断結果
が“ＹＥＳ”）が成立し、そうでなければ（判断結果が
“ＮＯ”）静止電源電流は正常であると判定されるの
で、ＣＰＵ１１はこの判定結果を表示部１５上に表示さ
せる。次に、ＣＰＵ１１はテストパタン発生部１２に対
してテストパタンの発生を中止するように指示し、これ
をもって静止電源電流の異常判定のための手順が完了す
る。
【００２３】以上のようにして、周波数スペクトルを求
めるのに必要な所定回数だけテストパタンを繰り返しＤ
ＵＴへ印加すれば、全てのテストパタンに関して異常な
静止電源電流が存在するかどうかを判定することができ
る。これを１テストパタン当たりに換算すると、数μ秒
で静止電源電流の異常を判定できる計算になることか
ら、試験時間の大幅な短縮が可能となる。
めるのに必要な所定回数だけテストパタンを繰り返しＤ
ＵＴへ印加すれば、全てのテストパタンに関して異常な
静止電源電流が存在するかどうかを判定することができ
る。これを１テストパタン当たりに換算すると、数μ秒
で静止電源電流の異常を判定できる計算になることか
ら、試験時間の大幅な短縮が可能となる。
【００２４】なお、上述した説明では電流値を一旦電圧
値に変換してから処理するようにしていたが、電流値を
直接測定するようにしても良いのはもちろんである。そ
の場合、リファレンス電流値記憶部１７２には電流値を
電圧値に変換したものではなく電流値そのものを記憶さ
せる。また、スペクトラム解析ユニット１７をテスタ本
体１０とは別体としたがテスタ本体１０に内蔵させても
良い。また、上述した説明では周波数スペクトルのうち
の基本波を用いていたが、基本波の代わりに高調波を用
いても良く、さらには基本波と高調波を組み合わせても
良い。
値に変換してから処理するようにしていたが、電流値を
直接測定するようにしても良いのはもちろんである。そ
の場合、リファレンス電流値記憶部１７２には電流値を
電圧値に変換したものではなく電流値そのものを記憶さ
せる。また、スペクトラム解析ユニット１７をテスタ本
体１０とは別体としたがテスタ本体１０に内蔵させても
良い。また、上述した説明では周波数スペクトルのうち
の基本波を用いていたが、基本波の代わりに高調波を用
いても良く、さらには基本波と高調波を組み合わせても
良い。
【００２５】
【発明の効果】以上説明したように、本発明では、被試
験デバイスにテストパタンを繰り返し印加しながら電源
電流値を測定し、この電源電流値と良品のデバイスにつ
いて予め測定しておいた基準の電源電流値との差分に対
して周波数解析を行うことでスペクトルを求め、このス
ペクトルのパワーが所定の閾値を越えている場合に、静
止電源電流が異常であるものと判定している。これによ
り、１テストパタン当たりに換算して数μ秒程度で静止
電源電流の異常の有無を判定できるため、被試験デバイ
スを試験する際の効率を大幅に向上させることができる
ほか、静止電源電流の試験を生産ラインに導入すること
も現実に可能となる。
験デバイスにテストパタンを繰り返し印加しながら電源
電流値を測定し、この電源電流値と良品のデバイスにつ
いて予め測定しておいた基準の電源電流値との差分に対
して周波数解析を行うことでスペクトルを求め、このス
ペクトルのパワーが所定の閾値を越えている場合に、静
止電源電流が異常であるものと判定している。これによ
り、１テストパタン当たりに換算して数μ秒程度で静止
電源電流の異常の有無を判定できるため、被試験デバイ
スを試験する際の効率を大幅に向上させることができる
ほか、静止電源電流の試験を生産ラインに導入すること
も現実に可能となる。
【図１】 本発明の一実施形態におけるデバイス試験装
置の構成を示すブロック図である。
置の構成を示すブロック図である。
【図２】 同実施形態において、テストパタンを繰り返
してＤＵＴへ印加したときにＤＵＴに流れる電源電流Ｉ
ｄｄの波形を示したタイミングチャートである。
してＤＵＴへ印加したときにＤＵＴに流れる電源電流Ｉ
ｄｄの波形を示したタイミングチャートである。
【図３】 同実施形態において、リファレンス及びＤＵ
Ｔを流れる電源電流間のの差分に対してスペクトル解析
を施して得られる周波数スペクトルを正常時及び異常時
について示したグラフである。
Ｔを流れる電源電流間のの差分に対してスペクトル解析
を施して得られる周波数スペクトルを正常時及び異常時
について示したグラフである。
【図４】 同実施形態において、異常な静止電源電流を
検出するための手順の概略を示したフローチャートであ
る。
検出するための手順の概略を示したフローチャートであ
る。
【図５】 従来の技術におけるデバイス試験装置の構成
を示すブロック図である。
を示すブロック図である。
１…ＤＵＴ、３…検出抵抗、７…コンデンサ、１０…テ
スタ本体、１１…ＣＰＵ、１２…テストパタン発生部、
１３…プログラマブル電圧発生源、１４…電源ユニッ
ト、１５…表示部、１６…判定部、１７…スペクトラム
解析ユニット、１６０…スペクトル参照値記憶部、１６
１…コンパレータ、１７０…電流検出回路、１７１…Ｓ
／Ｈ回路、１７２…リファレンス電流値記憶部、１７３
…差分算出部、１７４…ＦＦＴアナライザ
スタ本体、１１…ＣＰＵ、１２…テストパタン発生部、
１３…プログラマブル電圧発生源、１４…電源ユニッ
ト、１５…表示部、１６…判定部、１７…スペクトラム
解析ユニット、１６０…スペクトル参照値記憶部、１６
１…コンパレータ、１７０…電流検出回路、１７１…Ｓ
／Ｈ回路、１７２…リファレンス電流値記憶部、１７３
…差分算出部、１７４…ＦＦＴアナライザ
Claims (3)
- 【請求項１】 被試験デバイスに電源を供給して該被試
験デバイスの静止電源電流の異常の有無を判定するデバ
イス試験装置において、 前記被試験デバイスにテストパタンを繰り返し印加する
パタン発生手段と、 前記被試験デバイスに流れる電源電流の電流値を測定す
る測定手段と、 該測定された電源電流値と予め良品のデバイスに前記テ
ストパタンを印加して測定しておいた基準の電源電流値
との差分を求める算出手段と、 該差分の電源電流値を周波数解析してスペクトルを求め
る解析手段と、 該スペクトルのパワーが所定の閾値を越えていることを
検出して前記静止電源電流の異常を判定する判定手段と
を具備することを特徴とするデバイス試験装置。 - 【請求項２】 前記所定の閾値は、前記基準の電源電流
値を周波数解析して得られるスペクトルのパワーが取り
得る限界値であることを特徴とする請求項１記載のデバ
イス試験装置。 - 【請求項３】 前記基準の電源電流値は、前記被試験デ
バイスと同一種類で良品と識別された複数のデバイスか
ら測定された電源電流値を統計的に解析して決定される
ことを特徴とする請求項１又は２記載のデバイス試験装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10246375A JP2000074986A (ja) | 1998-08-31 | 1998-08-31 | デバイス試験装置 |
| US09/372,384 US6246248B1 (en) | 1998-08-31 | 1999-08-11 | Tester for detecting an abnormal quiescent power supply current in a device under test |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10246375A JP2000074986A (ja) | 1998-08-31 | 1998-08-31 | デバイス試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000074986A true JP2000074986A (ja) | 2000-03-14 |
Family
ID=17147617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10246375A Pending JP2000074986A (ja) | 1998-08-31 | 1998-08-31 | デバイス試験装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6246248B1 (ja) |
| JP (1) | JP2000074986A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100500888B1 (ko) * | 2001-09-28 | 2005-07-14 | 미쓰비시덴키 가부시키가이샤 | 평균전압산출회로를 갖는 번인장치 |
| JP2005345470A (ja) * | 2004-06-01 | 2005-12-15 | Samsung Techwin Co Ltd | 電子デバイスの検査装置 |
| WO2009144948A1 (ja) * | 2008-05-30 | 2009-12-03 | 株式会社アドバンテスト | 試験用ユニットおよび試験システム |
| JP2013185876A (ja) * | 2012-03-06 | 2013-09-19 | Mega Chips Corp | 電流測定装置 |
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| JP3164106B2 (ja) * | 1999-06-29 | 2001-05-08 | 日本電気株式会社 | 集積回路の故障検出方法及び故障検出装置及びその制御プログラムを記録した記憶媒体 |
| JP3371865B2 (ja) * | 1999-09-27 | 2003-01-27 | 日本電気株式会社 | 集積回路の故障検査装置、故障検査方法、及び故障検査制御プログラムを記録した記録媒体 |
| JP4174167B2 (ja) * | 2000-04-04 | 2008-10-29 | 株式会社アドバンテスト | 半導体集積回路の故障解析方法および故障解析装置 |
| US6661246B1 (en) * | 2000-10-23 | 2003-12-09 | Advanced Micro Devices, Inc. | Constant-current VDDQ testing of integrated circuits |
| US6717428B1 (en) * | 2000-11-02 | 2004-04-06 | Intel Corporation | Method and apparatus for detecting defects in a circuit using spectral analysis of transient power supply voltage |
| JP3696507B2 (ja) * | 2000-12-28 | 2005-09-21 | 株式会社アドバンテスト | 試験装置、試験方法、及び生産方法 |
| AU2003217688A1 (en) * | 2002-02-22 | 2003-09-09 | Rutgers, The State University Of New Jersey | Method and system for graphical evaluation of iddq measurements |
| US6977518B2 (en) * | 2002-11-11 | 2005-12-20 | Matsushita Electric Works, Ltd. | Electrical leak detecting apparatus |
| JP2004170314A (ja) * | 2002-11-21 | 2004-06-17 | Advantest Corp | 試験装置、試験方法、及び電流測定器 |
| CN100504418C (zh) * | 2003-06-24 | 2009-06-24 | Nxp股份有限公司 | 测试射频和模拟电路 |
| US7301325B2 (en) * | 2004-02-02 | 2007-11-27 | Synthesys Research, Inc. | Method and apparatus for creating performance limits from parametric measurements |
| JP2005302809A (ja) * | 2004-04-07 | 2005-10-27 | Toshiba Corp | 半導体装置 |
| DE102004031386A1 (de) * | 2004-06-29 | 2006-02-02 | Infineon Technologies Ag | Prüfanordnung und Prüfverfahren zur Verifikation von Prüfprogrammen für Prüfvorrichtungen zum Test von Halbleiterbauelementen |
| US7123493B2 (en) * | 2004-08-10 | 2006-10-17 | Advantest Corporation | Power source apparatus |
| JP4447414B2 (ja) * | 2004-09-17 | 2010-04-07 | 富士通マイクロエレクトロニクス株式会社 | 半導体デバイスの試験方法及び試験装置 |
| JP4599146B2 (ja) | 2004-11-30 | 2010-12-15 | 株式会社アドバンテスト | 試験装置、及び電源回路 |
| DE102007009549B4 (de) * | 2007-02-27 | 2016-10-20 | Infineon Technologies Ag | Vorrichtung und Verfahren zur Messung der Stromaufnahme und der Kapazität eines Halbleiterbauelements |
| JP2013257211A (ja) * | 2012-06-12 | 2013-12-26 | Shin Meiwa Ind Co Ltd | 作業車両およびその漏電検知方法 |
| US9766269B2 (en) | 2012-12-29 | 2017-09-19 | Power Probe TEK, LLC | Conductive test probe |
| CN109143026A (zh) * | 2018-07-12 | 2019-01-04 | 上海航天信息研究所 | 一种数字测试方法及*** |
| EP4099330A4 (en) * | 2021-04-23 | 2023-06-07 | Changxin Memory Technologies, Inc. | MEMORY CHIP TESTING METHOD, COMPUTER DEVICE AND MEDIA |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5528136A (en) * | 1994-10-06 | 1996-06-18 | Teradyne, Inc. | VLSI component tester with average current measuring capability |
| JP2783243B2 (ja) * | 1996-02-06 | 1998-08-06 | 日本電気株式会社 | Ｃｍｏｓ集積回路の故障検出方法及び装置 |
| US5929650A (en) * | 1997-02-04 | 1999-07-27 | Motorola, Inc. | Method and apparatus for performing operative testing on an integrated circuit |
-
1998
- 1998-08-31 JP JP10246375A patent/JP2000074986A/ja active Pending
-
1999
- 1999-08-11 US US09/372,384 patent/US6246248B1/en not_active Expired - Fee Related
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| WO2009144948A1 (ja) * | 2008-05-30 | 2009-12-03 | 株式会社アドバンテスト | 試験用ユニットおよび試験システム |
| JPWO2009144948A1 (ja) * | 2008-05-30 | 2011-10-06 | 株式会社アドバンテスト | 試験用ユニットおよび試験システム |
| JP2013185876A (ja) * | 2012-03-06 | 2013-09-19 | Mega Chips Corp | 電流測定装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6246248B1 (en) | 2001-06-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030930 |