WO2009144948A1 - 試験用ユニットおよび試験システム - Google Patents

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WO2009144948A1
WO2009144948A1 PCT/JP2009/002370 JP2009002370W WO2009144948A1 WO 2009144948 A1 WO2009144948 A1 WO 2009144948A1 JP 2009002370 W JP2009002370 W JP 2009002370W WO 2009144948 A1 WO2009144948 A1 WO 2009144948A1
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WO
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test
unit
power supply
semiconductor chip
substrate
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PCT/JP2009/002370
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English (en)
French (fr)
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芳雄 甲元
芳春 梅村
新一 濱口
康男 徳永
康 川口
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株式会社アドバンテスト
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Publication date
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318505—Test of Modular systems, e.g. Wafers, MCM's
    • G01R31/318511—Wafer Test
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/30—Marginal testing, e.g. by varying supply voltage
    • G01R31/3004—Current or voltage test
    • G01R31/3008—Quiescent current [IDDQ] test or leakage current test

Definitions

  • the present invention relates to a test unit.
  • the present invention relates to a test unit including a test substrate having a plurality of current detection units for detecting a quiescent current supplied to each semiconductor chip in a semiconductor wafer on which a plurality of semiconductor chips are formed, and the test unit
  • the present invention relates to a test system including
  • this application is related to the following international application and claims priority from the following international application. For designated countries where incorporation by reference of documents is permitted, the contents described in the following application are incorporated into this application by reference and made a part of this application.
  • the apparatus includes a probe card that can be electrically connected to a plurality of semiconductor chips on a semiconductor wafer in a lump, and can test a plurality of semiconductor chips at the same time.
  • the conventional test apparatus including the above apparatus includes a circuit that generates a test pattern, a circuit that detects a response signal from a semiconductor chip to be tested, etc. It was provided on the connected controller side. Therefore, when the power supply current in a stationary state is measured for a CMOS circuit of a semiconductor chip, since the measured current is very small, the detection error due to the influence of line noise is large. However, for example, it is difficult to mount probes and corresponding circuits as many as the number of semiconductor chips on the probe card in terms of the size of the probe card and the manufacturing cost.
  • an object of the present invention is to provide a test unit that can solve the above-described problems and a test system including the test unit. This object is achieved by a combination of features described in the independent claims.
  • the dependent claims define further advantageous specific examples of the present invention.
  • a test unit electrically connected to a semiconductor chip, the test substrate disposed opposite to the semiconductor chip, and the test substrate
  • a test unit comprising: a power supply terminal electrically connected to the power input terminal of the semiconductor chip; and a current detection unit for detecting a quiescent current supplied to the semiconductor chip via the power supply terminal in the test substrate.
  • a test system for testing a semiconductor chip comprising a test unit electrically connected to the semiconductor chip, and a control device for controlling the test wafer unit.
  • the test unit includes a test substrate disposed opposite to the semiconductor chip, a power supply terminal electrically connected to the power input terminal of the semiconductor chip in the test substrate, and a power supply terminal in the test substrate.
  • a test unit is provided that includes a current detection unit that detects a quiescent current supplied to the semiconductor chip.
  • a test system for testing a plurality of semiconductor chips formed on a semiconductor wafer, wherein the test unit is electrically connected to the plurality of semiconductor chips formed on the semiconductor wafer. And a control device for controlling the test unit, wherein the test unit is provided at least one for each semiconductor chip in the test substrate disposed opposite to the semiconductor wafer and the test substrate.
  • a plurality of power supply terminals that are electrically connected to the power input terminals of the corresponding semiconductor chips, and at least one power supply terminal is provided for each semiconductor chip in the test substrate, via each power supply terminal.
  • a test system having a plurality of current detection units for detecting a quiescent current supplied to a semiconductor chip.
  • FIG. 2 is a diagram showing an example of a cross section of a unit cell 111-1 of a test substrate 110 and a semiconductor chip 310-1 of a semiconductor wafer 300.
  • FIG. 2 is a schematic diagram illustrating an example of a circuit configuration of a CMOS circuit 330.
  • FIG. 3 is a block diagram illustrating a functional configuration example of a test circuit 130.
  • 3 is a block diagram illustrating a functional configuration example of a power supply current measuring unit 550.
  • FIG. It is the schematic which shows the structural example of the test system 401 which concerns on one Embodiment of this invention.
  • 2 is a diagram showing an example of a cross section of a unit cell 111-1 of a test substrate 140 and a semiconductor chip 310-1 of a semiconductor wafer 300.
  • FIG. 1 is a schematic diagram showing a configuration example of a test system 400 according to an embodiment of the present invention.
  • the test system 400 of this embodiment is a system for testing a semiconductor wafer 300 to be tested, and includes a control device 10 and a test wafer unit 100.
  • a semiconductor wafer 300 to be tested in the test system 400 includes a plurality of semiconductor chips 310 (310-) including CMOS circuits 330 (330-1, 330-2,...) As shown in FIG. 1, 310-2,...) May be a disk-shaped semiconductor substrate.
  • the plurality of semiconductor chips 310 may be formed on the semiconductor wafer 300 by using a semiconductor process such as exposure.
  • the test wafer unit 100 includes a test substrate 110.
  • the test substrate 110 may be a semiconductor substrate in which a predetermined circuit is formed on a wafer substrate having a shape corresponding to the semiconductor wafer 300, and is disposed to face the semiconductor wafer 300.
  • the test substrate 110 when the semiconductor wafer 300 is a disk-shaped semiconductor substrate, the test substrate 110 has a circular shape, a semicircular shape, a sector shape, or the like that has substantially the same diameter as the semiconductor wafer 300 or a larger diameter than the semiconductor wafer 300. It may be a semiconductor substrate. Note that the shape of the test substrate 110 is not limited to this as long as it is a shape facing at least a part of the upper surface of the semiconductor wafer 300.
  • the test substrate 110 has a plurality of unit cells 111 (111-1, 111-2,%) Provided at positions corresponding to the plurality of semiconductor chips 310 in the semiconductor wafer 300.
  • Each of the plurality of unit cells 111 is provided with a test circuit 130 (130-1, 130-2,...) That generates a test signal for testing the corresponding semiconductor chip 310. That is, the unit cell 111-1 of the test substrate 110 is disposed to face the semiconductor chip 310-1 of the semiconductor wafer 300, and the test circuit 130-1 is provided in the unit cell 111-1.
  • the plurality of test circuits 130 may be formed on the test substrate 110 using a semiconductor process such as exposure.
  • the control device 10 controls a test program for the semiconductor wafer 300 by the test system 400.
  • the control device 10 may supply various control signals for testing the corresponding semiconductor chip 310 to each test circuit 130 of the test substrate 110. Further, the control device 10 may supply a power supply voltage to be applied to each semiconductor chip 310 via the test circuit 130.
  • Each test circuit 130 may generate a test signal corresponding to the test pattern and supply it to the corresponding semiconductor chip 310 in response to receiving the control signal from the control device 10.
  • each test circuit 130 detects a power supply current (IDDQ) at rest in various operating states of the CMOS circuit 330 provided in the corresponding semiconductor chip 310, and digital data corresponding to the detected power supply current (IDDQ). May be sent to In this case, the control device 10 may determine pass / fail of each semiconductor chip 310 based on the digital data received from the test circuit 130.
  • the power supply current at rest will be described in detail later.
  • the test wafer 110 having a shape corresponding to the semiconductor wafer 300 is provided with a plurality of test circuits 130 corresponding to the respective semiconductor chips 310, whereby the semiconductor wafer 300 is provided. All semiconductor chips 310 in can be tested simultaneously.
  • each test circuit 130 is formed on the test substrate 110 using a semiconductor process, a larger number of test circuits are provided on the test substrate 110 than when the test circuit is mounted on the printed circuit board. It can be formed easily.
  • FIG. 2 is a diagram illustrating an example of a cross section of the unit cell 111-1 of the test substrate 110 and the semiconductor chip 310-1 of the semiconductor wafer 300.
  • the unit cell 111-1 in the test substrate 110 and the semiconductor chip 310-1 facing the unit cell 111-1 in the semiconductor wafer 300 are extracted and shown. Since the unit cells 111 other than the unit cell 111-1 shown in FIG. 2 have the same configuration, description thereof is omitted. Also, the semiconductor chips 310 other than the semiconductor chip 310-1 have the same configuration, and thus the description thereof is omitted.
  • the test circuit 130-1 and the device side terminals 114 and 115 are provided on the back surface of the unit cell 111-1 facing the semiconductor chip 310-1 (hereinafter referred to as “the upper surface 112 of the unit cell 111-1”). .
  • the signal supply terminal 120 and the power supply terminal 121 are provided on the surface of the unit cell 111-1 that faces the semiconductor chip 310-1 (hereinafter referred to as “the lower surface 113 of the unit cell 111-1”).
  • the signal supply terminal 120 and the power supply terminal 121 may be provided at positions corresponding to the signal input terminal 320 and the power input terminal 321 provided on the upper surface of the semiconductor chip 310-1.
  • a plurality of vias 117 are provided penetrating from the upper surface 112 to the lower surface 113.
  • One end of the via 117-1 on the upper surface 112 side is electrically connected to the device-side terminal 114 and also electrically connected to the test circuit 130-1 via the pattern wiring 116 formed on the upper surface 112.
  • one end of the via 117-2 on the upper surface 112 side is electrically connected to the device side terminal 115 and also electrically connected to the test circuit 130-1 via the pattern wiring 116.
  • one end of the via 117-1 on the lower surface 113 side is electrically connected to the signal supply terminal 120 via the pattern wiring 116 formed on the lower surface 113.
  • One end of the via 117-2 on the lower surface 113 side is electrically connected to the power supply terminal 121 through the pattern wiring 116. Therefore, the signal supply terminal 120 and the power supply terminal 121 are electrically connected to the test circuit 130, respectively.
  • the signal input terminal 320 and the power input terminal 321 are electrically connected to the CMOS circuit 330-1 via the pattern wiring 316, respectively.
  • the unit cell 111-1 When testing the CMOS circuits 330-1 provided on the plurality of semiconductor chips 310-1 by the test system 400, the unit cell 111-1 is close to the semiconductor chip 310-1. At this time, the signal supply terminal 120 and the signal input terminal 320 are electrically connected, and the power supply terminal 121 and the power input terminal 321 are electrically connected. After these terminals are connected, the test circuit 130 sends a predetermined test signal to the CMOS circuit 330-1 via the signal input terminal 320 and supplies a predetermined power via the power input terminal 321. Supply.
  • the predetermined power may be a power supply voltage for driving the CMOS circuit 330-1, for example.
  • the signal supply terminal 120 and the power supply terminal 121 of the unit cell 111-1 are electrically connected to the signal input terminal 320 and the power supply input terminal 321 of the semiconductor chip 310-1 through conductive members such as anisotropic conductive sheets, respectively. May be connected.
  • each terminal of the unit cell 111-1 may be electrically connected to a corresponding terminal of the semiconductor chip 310-1 by electromagnetic induction.
  • the unit cell 111-1 may be connected to the semiconductor chip 310-1 via a transmission path for transmitting an optical signal.
  • the unit cell 111-1 may be electrically connected to the semiconductor chip 310-1 by capacitive coupling.
  • FIG. 3 is a schematic diagram showing an example of the circuit configuration of the CMOS circuit 330.
  • the CMOS circuit 330 includes power supply lines 331 and 332 and a plurality of transistor circuit portions 335 (335-1, 335-2,...) Electrically connected to the power supply lines 331 and 332. And have.
  • CMOS circuit 330 is not limited to the form of this example, and may have at least one transistor circuit portion 335.
  • the transistor circuit unit 335-1 will be described below and the other transistor circuit units 335 (335-2,%) Description of is omitted.
  • the power supply line 331 is electrically connected to a power supply unit 542 and a power supply current measurement unit 550 described later of the test circuit 130 via the power input terminal 321 and the power supply terminal 121.
  • the power line 332 is grounded.
  • the transistor circuit unit 335 includes a p-type field effect transistor 336 and an n-type field effect transistor 337.
  • the drain terminal of the p-type field effect transistor 336 is electrically connected to the power supply line 331. Further, the source terminal of the n-type field effect transistor 337 is electrically connected to the power supply line 332.
  • the source terminal of the p-type field effect transistor 336 and the drain terminal of the n-type field effect transistor 337 are electrically connected to each other and are connected to another transistor circuit portion 335 (in this example, the transistor circuit portion 335-2). Connect electrically. Further, the gate terminal of the p-type field effect transistor 336 and the gate terminal of the n-type field effect transistor 337 are electrically connected to each other, and the test circuit 130 will be described later via the signal input terminal 320 and the signal supply terminal 120.
  • the driver 532 is electrically connected.
  • a power supply voltage (V DD ) is applied to the power supply line 331 from the control device 10 via the power supply unit 542 of the test circuit 130.
  • a voltage (V SS ) having a level different from that of the power supply voltage (V DD ) supplied to the power supply line 331 is applied to the power supply line 332.
  • V SS the magnitude of the voltage (V SS ) is substantially equal to 0V.
  • test signal is supplied from the driver 532 of the test circuit 130 to the gate terminals of the p-type field effect transistor 336 and the n-type field effect transistor 337.
  • the test signal may be a signal that switches from one of the different voltage levels of high and low to the other at a predetermined timing.
  • the p-type field effect transistor 336 and the n-type field effect transistor 337 are turned on or off, respectively. As a result, a signal having a voltage level corresponding to the test signal is supplied to the subsequent transistor circuit unit 335.
  • FIG. 4 is a block diagram showing a functional configuration example of the test circuit 130.
  • the test circuit 130 includes a pattern generation unit 522, a waveform shaping unit 530, a driver 532, a characteristic measurement unit 540, and a power supply unit 542.
  • the test circuit 130 may have the configuration shown in FIG. 4 for each input / output pin of the semiconductor chip 310 to be connected. These structures may be formed on the test substrate 110 by a semiconductor process such as exposure.
  • the pattern generator 522 generates a logic pattern of the test signal.
  • the pattern generation unit 522 of this example may store a logic pattern given from the control device 10 in an internal memory before the test is started. Then, the pattern generation unit 522 may output a logical pattern stored in an internal memory when the test is started. The pattern generator 522 may generate the logical pattern based on an algorithm given in advance.
  • the waveform shaping unit 530 shapes the waveform of the test signal based on the logic pattern given from the pattern generation unit 522 and the timing signal given from the control device 10. For example, the waveform shaping unit 530 may shape the waveform of the test signal by outputting a voltage corresponding to each logic value of the logic pattern for each predetermined bit period based on the timing of the timing signal.
  • the driver 532 outputs a test signal corresponding to the waveform given from the waveform shaping unit 530 at a predetermined timing.
  • the test signal output from the driver 532 is supplied to the CMOS circuit 330 of the corresponding semiconductor chip 310 via the signal supply terminal 120, the signal input terminal 320, and the like.
  • the test signal is applied to the gate terminals of the p-type field effect transistor 336 and the n-type field effect transistor 337 in the CMOS circuit 330.
  • the characteristic measurement unit 540 measures the voltage or current waveform output by the driver 532.
  • the characteristic measurement unit 540 may function as a determination unit that determines the quality of the semiconductor chip 310 based on whether the waveform of the current or voltage supplied from the driver 532 to the semiconductor chip 310 satisfies a predetermined specification. .
  • the power supply unit 542 supplies power for driving the semiconductor chip 310.
  • the power supply unit 542 uses the power supply voltage (V DD ) corresponding to the power supplied from the control device 10 as the power supply power for driving the CMOS circuit 330 of the semiconductor chip 310, and the power supply line 331 of the CMOS circuit 330. May be supplied.
  • the power supply unit 542 may supply drive power to all components including the CMOS circuit 330 of the test circuit 130.
  • the power supply current measuring unit 550 is connected to the power supply line 331 and the power supply line in a static state after the p-type field effect transistor 336 and the n-type field effect transistor 337 of the CMOS circuit 330 are switched to a predetermined operation mode according to the test signal. A current flowing between 332, that is, a quiescent current (IDDQ) is detected. Then, the power source current measuring unit 550 sends data corresponding to the detected current value to the control device 10.
  • IDDQ quiescent current
  • test circuit 130 Since the test circuit 130 has such a configuration, a test system with a reduced scale of the control device 10 can be realized.
  • a general-purpose personal computer or the like can be used as the control device 10.
  • FIG. 5 is a block diagram illustrating a functional configuration example of the power supply current measuring unit 550.
  • the power supply current measurement unit 550 includes a current detection unit 551, a transmission data generation unit 552, and a data transmission unit 553.
  • the current detection unit 551 is connected to a power supply line that electrically connects the power supply unit 542 and the CMOS circuit 330 of the corresponding semiconductor chip 310.
  • the current detection unit 551 detects the quiescent current from 350 of the CMOS circuit 330. Then, the current detection unit 551 sends a signal having a value corresponding to the detected current value of the quiescent current to the transmission data generation unit 552.
  • the current detection unit 551 may send a current obtained by amplifying or attenuating the detected current value of the quiescent current to a transmission data generation unit 552.
  • the transmission data generation unit 552 generates digital data corresponding to the value of the quiescent current detected by the current detection unit 551 and sends the digital data to the data transmission unit 553. For example, when the value of the quiescent current sent from the current detection unit 551 is larger than a predetermined level, the transmission data generation unit 552 generates digital data corresponding to a high logic value and generates the quiescent current. If the value of is less than a predetermined level, digital data corresponding to a low logic value may be generated. Instead of this, the transmission data generation unit 552 converts the value of the quiescent current sent from the current detection unit 551 into multivalued digital data corresponding to the magnitude and sends it to the data transmission unit 553. Also good.
  • the data transmission unit 553 transmits the digital data generated by the transmission data generation unit 552 to the outside of the test wafer unit 100.
  • the data transmission unit 553 may transmit the digital data sent from the transmission data generation unit 552 to the control device 10.
  • the data transmission unit 553 may be provided between the test wafer unit 100 and the control device 10 separately from the test wafer unit 100.
  • the power supply current (IDDQ) at rest in the CMOS circuit 330 of each semiconductor chip 310 can be detected by the power supply current measuring unit 550 provided in the corresponding test circuit 130. Then, since the detected value is converted into digital data by the power supply current measuring unit 550 and transmitted to the control device 10, a minute power supply current can be obtained without being affected by the line noise as compared with the case of detection by the control device 10. Can be detected.
  • FIG. 6 is a schematic diagram showing a configuration example of a test system 401 according to another embodiment of the present invention.
  • the test system 401 of the present embodiment is a system for testing a semiconductor wafer 300 to be tested in the same manner as the test system 400, and includes a control device 10 and a test wafer unit 101.
  • the same referential mark is attached
  • the test wafer unit 101 includes a test substrate 140 and a timing generation unit 150.
  • the test substrate 140 may be a semiconductor substrate having a shape corresponding to the semiconductor wafer 300, similar to the test substrate 110 included in the test wafer unit 100, and is disposed to face the semiconductor wafer 300.
  • the timing generator 150 changes the edge timing at which the logical value between the test signals generated by the respective test circuits 130 in the test substrate 140 changes.
  • the timing generation unit 150 delays the edge timing by a predetermined amount so that the edge timing of the timing signal given from the control device 10 to the waveform shaping unit 530 of each test circuit 130 is different for each test circuit 130. .
  • the test system 401 includes such a timing generator 150, for example, when testing the CMOS circuit 330 of the corresponding semiconductor chip 310 with each test circuit 130, the following effects can be obtained. That is, at the timing when the p-type field effect transistor 336 or the n-type field effect transistor 337 of the transistor circuit portion 335 is switched in accordance with a test signal given from the test circuit 130 to the CMOS circuit 330, the power supply lines 331 and 332 are instantaneously connected. A relatively large current flows.
  • the test system 401 can change the edge timing at which the logical value between the test signals generated by the respective test circuits 130 is changed by the timing generation unit 150 described above. It is not necessary to provide a power supply with a large current capacity.
  • FIG. 7 is a diagram showing an example of a cross section of the unit cell 111-1 of the test substrate 140 and the semiconductor chip 310-1 of the semiconductor wafer 300.
  • the configuration of the test substrate 140 will be described by taking the unit cell 111-1 of the test substrate 140 and the semiconductor chip 310-1 of the semiconductor wafer 300 as examples. Since the unit cells 111 other than the unit cell 111-1 have the same configuration, the description thereof is omitted.
  • the unit cell 111-1 of the test substrate 140 further includes a capacitor 500 and an insulator layer 510 in addition to the configuration of each of the unit cells 111 of the test substrate 110.
  • the capacitor 500 is provided on the test substrate 140 in correspondence with the power supply terminal 121 provided in each unit cell 111-1.
  • the capacitor 500 may be provided on the back surface of the test substrate 140 where the test circuit 130 is formed, that is, on the lower surface 113 side of the unit cell 111-1.
  • the capacitor 500 is formed by a semiconductor process. More specifically, the capacitor 500 includes the first electrode layer 501, the dielectric layer 502, and the second electrode layer 503 in the recess formed by etching on the lower surface 113 of the unit cell 111-1, and the test substrate 140. It may be formed by sequentially laminating in a direction perpendicular to the lower surface 113 of the substrate.
  • the first electrode layer 501 is formed of a conductive member such as a copper alloy, for example, and is electrically connected to the reference potential in the test substrate 140.
  • the first electrode layer 501 may be electrically connected to the ground wiring in the test substrate 140.
  • the second electrode layer 503 is formed of the same conductive member as the first electrode layer 501 and is electrically connected to the transmission line connecting the test circuit 130 and the power supply terminal 121. In this example, the second electrode layer 503 may be electrically connected to the power supply unit 542 of the test circuit 130.
  • the dielectric layer 502 is formed of, for example, an insulating resin, ceramic, mica, or the like, and insulates the first electrode layer 501 and the second electrode layer 503 from each other.
  • the insulator layer 510 is provided so as to cover the surface of the capacitor 500 on the side facing the semiconductor chip 310-1, that is, the surface of the second electrode layer 503.
  • the insulator layer 510 may be formed by a semiconductor process. More specifically, the insulator layer 510 may be formed by laminating an insulating material on the surface of the second electrode layer 503 exposed in the direction perpendicular to the lower surface 113 of the test substrate 140.
  • the insulator layer 510 is provided so that the signal supply terminal 120 and the power supply terminal 121 are exposed to the semiconductor chip 310-1 side in the unit cell 111-1. That is, the insulator layer 510 is formed on the lower surface 113 of the unit cell 111-1 so as not to protrude from the signal supply terminal 120 and the power supply terminal 121 toward the semiconductor chip 310-1.
  • the second electrode layer 503 of the capacitor 500 comes into contact with the circuit on the semiconductor chip 310. Short circuit can be prevented.
  • one electrode is connected to the transmission line for applying the power supply voltage (V DD ) from the test circuit 130 to the CMOS circuit 330, and the other electrode is the reference.
  • a capacitor 500 is connected to the potential.
  • the capacitor 500 is arranged on the surface of the unit cell 111-1 opposite to the test circuit 130, so that the area of the electrode layer in the capacitor 500 is increased to, for example, the same level as the test circuit 130. be able to. Therefore, since the capacitor 500 having a large capacity can be provided in the unit cell 111-1, the broadband high-frequency noise can be filtered.
  • the capacitor 500 is provided at a position closer to the CMOS circuit 330 than the control device 10 and the test circuit 130, fluctuations in current consumption in the CMOS circuit 330 can be compensated.
  • the test wafer unit 100 and the test wafer unit 101 are examples of a test unit that is electrically connected to a semiconductor chip, and the test unit may be formed on a non-wafer substrate.
  • the test unit may be formed on a die-shaped substrate that is arranged corresponding to one or a plurality of semiconductor chips 310 to be tested.
  • the test unit can be manufactured by dividing the test wafer unit 100 or the test wafer unit 101 described with reference to FIGS. 1 to 7 into a die shape.
  • the test unit may be formed to have substantially the same size as that of one semiconductor chip 310 to be tested. Further, these dies may be packaged with a film or the like in a state where one die of the test unit and one semiconductor chip 310 to be tested are connected.
  • the semiconductor chip 310 may be a die-shaped chip.

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Abstract

　半導体チップ（３１０）と電気的に接続する試験用ユニット（１００）であって、半導体チップと対向して配置される試験用基板（１１０）と、試験用基板において、半導体チップの電源入力端子と電気的に接続する電源供給端子と、試験用基板において電源供給端子を介して半導体チップに供給される静止電流を検出する電流検出部とを備える試験用ユニットを提供する。 これにより、比較的長い伝送線路によって試験用ユニットと接続された制御装置により電流検出を行う従来の方法より、線路ノイズの影響を低減出来る。

Description

試験用ユニットおよび試験システム
　本発明は、試験用ユニットに関する。特に本発明は、複数の半導体チップが形成された半導体ウエハにおけるそれぞれの半導体チップに供給される静止電流を検出する複数の電流検出部を有する試験用基板を備えた試験用ユニットおよび当該試験用ユニットを備えた試験システムに関する。また、本出願は、下記の国際出願に関連し、下記の国際出願からの優先権を主張する出願である。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
　ＰＣＴ／ＪＰ２００８／０６００７９　出願日２００８年５月３０日
　半導体チップの試験において、複数の半導体チップが形成された半導体ウエハの状態で、各半導体チップの良否を試験する装置が知られている（例えば、特許文献１参照）。当該装置は、半導体ウエハ上の複数の半導体チップと一括して電気的に接続可能なプローブカードを備え、同時に複数の半導体チップを試験することができる。
特開２００２－２２２８３９号公報
　この方法では、半導体ウエハの全ての半導体チップを試験するためには、半導体ウエハに対するプローブカードの接続位置を何度も変更しながら試験を繰り返すこととなり、試験時間が長くなる要因の一つであった。また、上記装置を含む従来の試験装置は、試験パターンを発生する回路、および、試験対象の半導体チップからの応答信号等を検出する回路等が、ケーブル等の比較的長い伝送線路によってプローブカードと接続された制御装置側に設けられていた。したがって、半導体チップのＣＭＯＳ回路について静止状態における電源電流を測定するような場合、測定される電流が微小であるので、線路ノイズの影響による検出誤差が大きかった。しかしながら、例えばプローブカードに半導体チップの個数分だけプローブおよび対応する回路を実装することは、プローブカードのサイズおよび製作コストの面から難しかった。
　そこで本発明は、上記の課題を解決することのできる試験用ユニットおよび当該試験用ユニットを備えた試験システムを提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
　上記課題を解決するために、本発明の第１の形態においては、半導体チップと電気的に接続する試験用ユニットであって、半導体チップと対向して配置される試験用基板と、試験用基板において、半導体チップの電源入力端子と電気的に接続する電源供給端子と、試験用基板において、電源供給端子を介して半導体チップに供給される静止電流を検出する電流検出部とを備える試験用ユニットが提供される。
　また、本発明の第２の形態においては、半導体チップを試験する試験システムであって、半導体チップと電気的に接続する試験用ユニットと、試験用ウエハユニットを制御する制御装置とを備え、試験用ユニットは、半導体チップと対向して配置される試験用基板と、試験用基板において、半導体チップの電源入力端子と電気的に接続する電源供給端子と、試験用基板において、電源供給端子を介して半導体チップに供給される静止電流を検出する電流検出部とを備える試験用ユニットが提供される。
　また、本発明の第３の形態においては、半導体ウエハに形成された複数の半導体チップを試験する試験システムであって、半導体ウエハに形成された複数の半導体チップと電気的に接続する試験用ユニットと、試験用ユニットを制御する制御装置とを備え、試験用ユニットは、半導体ウエハと対向して配置される試験用基板と、試験用基板において、それぞれの半導体チップに対して少なくとも一つずつ設けられ、それぞれ対応する半導体チップの電源入力端子と電気的に接続する複数の電源供給端子と、試験用基板において、それぞれの半導体チップに対して少なくとも一つずつ設けられ、それぞれの電源供給端子を介して半導体チップに供給される静止電流を検出する複数の電流検出部とを有する試験システムが提供される。
　なお、上記の発明の概要は、発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本発明の一の実施形態に係る試験システム４００の構成例を示す概略図である。 試験用基板１１０の単位セル１１１－１、および、半導体ウエハ３００の半導体チップ３１０－１の断面の一例を示す図である。 ＣＭＯＳ回路３３０の回路構成の一例を示す概略図である。 試験回路１３０の機能構成例を示すブロック図である。 電源電流測定部５５０の機能構成例を示すブロック図である。 本発明の一の実施形態に係る試験システム４０１の構成例を示す概略図である。 試験用基板１４０の単位セル１１１－１、および、半導体ウエハ３００の半導体チップ３１０－１の断面の一例を示す図である。
　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　図１は、本発明の一の実施形態に係る試験システム４００の構成例を示す概略図である。本実施形態の試験システム４００は、試験対象とされる半導体ウエハ３００を試験するシステムであって、制御装置１０と、試験用ウエハユニット１００とを備える。
　試験システム４００において試験対象とされる半導体ウエハ３００は、一例として、図１に示すように、ＣＭＯＳ回路３３０（３３０－１、３３０－２、・・・）を含む複数の半導体チップ３１０（３１０－１、３１０－２、・・・）が形成された円盤形状の半導体基板であってよい。これら複数の半導体チップ３１０は、例えば半導体ウエハ３００に対して露光等の半導体プロセスを用いて形成されてよい。
　試験用ウエハユニット１００は、試験用基板１１０を備える。試験用基板１１０は、半導体ウエハ３００と対応する形状を有するウエハ基板に所定の回路が形成された半導体基板であってよく、半導体ウエハ３００と対向して配置される。
　試験用基板１１０は、例えば半導体ウエハ３００が円盤形状の半導体基板である場合、半導体ウエハ３００と略同一の直径、あるいは半導体ウエハ３００よりも大きな直径を有する円形、半円形、あるいは扇形等の形状を有する半導体基板であってよい。なお、試験用基板１１０の形状は、半導体ウエハ３００の上面の少なくとも一部と対向する形状であれば、これに限られない。
　試験用基板１１０は、半導体ウエハ３００における複数の半導体チップ３１０のそれぞれと対応する位置に設けられた複数の単位セル１１１（１１１－１、１１１－２、・・・）を有する。また、複数の単位セル１１１のそれぞれには、対応する半導体チップ３１０を試験するための試験信号を発生する試験回路１３０（１３０－１、１３０－２、・・・）が設けられる。すなわち、試験用基板１１０の単位セル１１１－１は、半導体ウエハ３００の半導体チップ３１０－１と対向して配置され、当該単位セル１１１－１には、試験回路１３０－１が設けられる。これら複数の試験回路１３０は、例えば試験用基板１１０に対して露光等の半導体プロセスを用いて形成されてよい。
　制御装置１０は、試験システム４００による半導体ウエハ３００の試験プログラムを制御する。一例として、制御装置１０は、試験用基板１１０のそれぞれの試験回路１３０に対して、対応する半導体チップ３１０を試験するための各種の制御信号を供給してよい。また、制御装置１０は、試験回路１３０を介してそれぞれの半導体チップ３１０に与える電源電圧を供給してもよい。
　それぞれの試験回路１３０は、制御装置１０から当該制御信号を受け取ったことに応じて、当該試験パターンに応じた試験信号を生成して対応する半導体チップ３１０に供給してよい。また、それぞれの試験回路１３０は、対応する半導体チップ３１０に設けられたＣＭＯＳ回路３３０の様々な動作状態における静止時の電源電流（ＩＤＤＱ）を検出し、その値に応じたデジタルデータを制御装置１０に送信してよい。この場合、制御装置１０は、試験回路１３０から受け取った上記デジタルデータに基づいてそれぞれの半導体チップ３１０の良否を判定してよい。なお、上記静止時の電源電流については後段にて詳述する。
　このように、本実施形態に係る試験システム４００は、半導体ウエハ３００と対応する形状を有する試験用基板１１０に、それぞれの半導体チップ３１０に対応して試験回路１３０を複数設けることにより、半導体ウエハ３００における全ての半導体チップ３１０を同時に試験することができる。また、それぞれの試験回路１３０は、試験用基板１１０に対して半導体プロセスを用いて形成されるので、プリント基板に試験回路を実装する場合と比べて、試験用基板１１０上に多数の試験回路を容易に形成することができる。
　図２は、試験用基板１１０の単位セル１１１－１、および、半導体ウエハ３００の半導体チップ３１０－１の断面の一例を示す図である。図２では、試験用基板１１０における単位セル１１１－１と、半導体ウエハ３００における当該単位セル１１１－１に対向する半導体チップ３１０－１を抜き出して示す。なお、図２に示す単位セル１１１－１以外の単位セル１１１については、それぞれ同様の構成を有するので説明を省略する。また、半導体チップ３１０－１以外の半導体チップ３１０についても、それぞれ同様の構成を有するので説明を省略する。
　試験回路１３０－１および装置側端子１１４、１１５は、単位セル１１１－１における半導体チップ３１０－１と対向する面の裏面（以下、「単位セル１１１－１の上面１１２」と称する）に設けられる。また、信号供給端子１２０および電源供給端子１２１は、単位セル１１１－１における半導体チップ３１０－１と対向する面（以下、「単位セル１１１－１の下面１１３」と称する）に設けられる。ここで、信号供給端子１２０および電源供給端子１２１は、半導体チップ３１０－１の上面に設けられる信号入力端子３２０および電源入力端子３２１に対応する位置に設けられてよい。
　単位セル１１１－１には、複数のビア１１７（１１７－１、１１７－２）が上面１１２から下面１１３に貫通して設けられる。ビア１１７－１の上面１１２側の一端は、装置側端子１１４と電気的に接続するとともに、上面１１２に形成されたパターン配線１１６を介して試験回路１３０－１とも電気的に接続する。また、ビア１１７－２の上面１１２側の一端は、装置側端子１１５と電気的に接続するとともに、パターン配線１１６を介して試験回路１３０－１とも電気的に接続する。
　また、ビア１１７－１の下面１１３側の一端は、下面１１３に形成されたパターン配線１１６を介して信号供給端子１２０と電気的に接続する。また、ビア１１７－２の下面１１３側の一端は、パターン配線１１６を介して電源供給端子１２１と電気的に接続する。したがって、信号供給端子１２０および電源供給端子１２１は、それぞれ試験回路１３０と電気的に接続する。一方、半導体チップ３１０－１において、信号入力端子３２０および電源入力端子３２１は、それぞれパターン配線３１６を介してＣＭＯＳ回路３３０－１と電気的に接続される。
　複数の半導体チップ３１０－１に設けられたＣＭＯＳ回路３３０－１を試験システム４００により試験する場合、単位セル１１１－１は、半導体チップ３１０－１と近接する。そして、このとき、信号供給端子１２０と信号入力端子３２０とが電気的に接続するとともに、電源供給端子１２１と電源入力端子３２１とが電気的に接続する。これら各端子間が接続された後、試験回路１３０は、ＣＭＯＳ回路３３０－１に対して、信号入力端子３２０を介して所定の試験信号を送るとともに、電源入力端子３２１を介して所定の電力を供給する。ここで、上記所定の電力は、例えばＣＭＯＳ回路３３０－１を駆動させるための電源電圧であってよい。
　なお、単位セル１１１－１の信号供給端子１２０および電源供給端子１２１は、半導体チップ３１０－１の信号入力端子３２０および電源入力端子３２１と、それぞれ異方性導電シート等の導電部材を介して電気的に接続してもよい。また、上記に替えて、単位セル１１１－１の各端子は、半導体チップ３１０－１の対応する各端子と、電磁誘導により電気的に接続してもよい。また、これに替えて、単位セル１１１－１は、半導体チップ３１０－１と、光信号を伝送する伝送路により接続してもよい。また、これに替えて、単位セル１１１－１は、半導体チップ３１０－１と、静電容量結合により電気的に接続してもよい。
　図３は、ＣＭＯＳ回路３３０の回路構成の一例を示す概略図である。図３に示すように、ＣＭＯＳ回路３３０は、電源線３３１、３３２と、当該電源線３３１、３３２と電気的に接続する複数のトランジスタ回路部３３５（３３５－１、３３５－２、・・・）とを有する。
　なお、ＣＭＯＳ回路３３０は、本例の形態に限られず、トランジスタ回路部３３５を少なくとも一つ有していればよい。また、本例において、複数のトランジスタ回路部３３５は、それぞれ同様の構成を有するので、以下においてはトランジスタ回路部３３５－１について説明し、他のトランジスタ回路部３３５（３３５－２、・・・）については説明を省略する。
　電源線３３１は、電源入力端子３２１および電源供給端子１２１を介して試験回路１３０の後述する電源供給部５４２および電源電流測定部５５０と電気的に接続する。また、電源線３３２は、接地される。
　トランジスタ回路部３３５は、ｐ型電界効果トランジスタ３３６およびｎ型電界効果トランジスタ３３７を含む。ｐ型電界効果トランジスタ３３６のドレイン端子は、電源線３３１と電気的に接続する。また、ｎ型電界効果トランジスタ３３７のソース端子は、電源線３３２と電気的に接続する。
　また、ｐ型電界効果トランジスタ３３６のソース端子とｎ型電界効果トランジスタ３３７のドレイン端子とは、互いに電気的に接続するとともに、他のトランジスタ回路部３３５（本例ではトランジスタ回路部３３５－２）と電気的に接続する。また、ｐ型電界効果トランジスタ３３６のゲート端子とｎ型電界効果トランジスタ３３７のゲート端子とは、互いに電気的に接続するとともに、信号入力端子３２０および信号供給端子１２０を介して試験回路１３０の後述するドライバ５３２と電気的に接続する。
　電源線３３１には、制御装置１０から試験回路１３０の電源供給部５４２を介して電源電圧（ＶＤＤ）が印加される。また、電源線３３２には、電源線３３１に供給される電源電圧（ＶＤＤ）と異なるレベルの電圧（ＶＳＳ）が印加される。なお、本例では、電源線３３２は接地されているので、電圧（ＶＳＳ）の大きさは０Ｖと略等しい。
　ＣＭＯＳ回路３３０が試験されるとき、ｐ型電界効果トランジスタ３３６およびｎ型電界効果トランジスタ３３７のゲート端子に対して、試験回路１３０のドライバ５３２から試験信号が供給される。本例において、試験信号は、ハイまたはローの異なる電圧レベルの一方から他方に所定のタイミングで切り替わる信号であってよい。
　上記試験信号が供給されることにより、ｐ型電界効果トランジスタ３３６およびｎ型電界効果トランジスタ３３７は、それぞれオンまたはオフに切り替わる。これにより、後段のトランジスタ回路部３３５に対して、試験信号に応じた電圧レベルの信号が供給される。
　図４は、試験回路１３０の機能構成例を示すブロック図である。試験回路１３０は、パターン発生部５２２、波形成形部５３０、ドライバ５３２、特性測定部５４０、および、電源供給部５４２を有する。なお、試験回路１３０は、接続される半導体チップ３１０の入出力ピンのピン毎に、図４に示した構成を有してよい。これらの構成は、露光等の半導体プロセスにより、試験用基板１１０に形成されてよい。
　パターン発生部５２２は、試験信号の論理パターンを生成する。本例のパターン発生部５２２は、試験開始前に制御装置１０から与えられる論理パターンを内部のメモリに格納してよい。そして、パターン発生部５２２は、試験開始とともに、内部のメモリに格納された論理パターンを出力してよい。また、パターン発生部５２２は、予め与えられるアルゴリズムに基づいて当該論理パターンを生成してもよい。
　波形成形部５３０は、パターン発生部５２２から与えられる論理パターンと、制御装置１０から与えられるタイミング信号とに基づいて、試験信号の波形を成形する。例えば波形成形部５３０は、論理パターンの各論理値に応じた電圧を、タイミング信号のタイミングに基づいて所定のビット期間ずつ出力することで、試験信号の波形を成形してよい。
　ドライバ５３２は、波形成形部５３０から与えられる波形に応じた試験信号を所定のタイミングで出力する。ドライバ５３２から出力される試験信号は、信号供給端子１２０および信号入力端子３２０等を介して、対応する半導体チップ３１０のＣＭＯＳ回路３３０に供給される。そして、当該試験信号は、ＣＭＯＳ回路３３０におけるｐ型電界効果トランジスタ３３６およびｎ型電界効果トランジスタ３３７のゲート端子に与えられる。
　特性測定部５４０は、ドライバ５３２が出力する電圧または電流の波形を測定する。例えば特性測定部５４０は、ドライバ５３２から半導体チップ３１０に供給する電流または電圧の波形が、所定の仕様を満たすか否かに基づいて、半導体チップ３１０の良否を判定する判定部として機能してよい。
　電源供給部５４２は、半導体チップ３１０を駆動する電源電力を供給する。本例において、電源供給部５４２は、制御装置１０から与えられる電力に応じた電源電圧（ＶＤＤ）を、半導体チップ３１０のＣＭＯＳ回路３３０を駆動する電源電力として、当該ＣＭＯＳ回路３３０の電源線３３１に供給してよい。また、これに替えて、電源供給部５４２は、試験回路１３０のＣＭＯＳ回路３３０を含む全ての構成要素に駆動電力を供給してもよい。
　電源電流測定部５５０は、上記試験信号に応じてＣＭＯＳ回路３３０のｐ型電界効果トランジスタ３３６およびｎ型電界効果トランジスタ３３７が所定の動作モードに切り替わった後の静止状態において、電源線３３１と電源線３３２の間に流れる電流、すなわち静止電流（ＩＤＤＱ）を検出する。そして、電源電流測定部５５０は、検出した電流の値に応じたデータを制御装置１０に送る。
　試験回路１３０がこのような構成を有することにより、制御装置１０の規模を低減した試験システムを実現することができる。例えば制御装置１０として、汎用のパーソナルコンピュータ等を用いることができる。
　図５は、電源電流測定部５５０の機能構成例を示すブロック図である。電源電流測定部５５０は、電流検出部５５１、送信データ生成部５５２、および、データ送信部５５３を有する。
　電流検出部５５１は、電源供給部５４２と、対応する半導体チップ３１０のＣＭＯＳ回路３３０とを電気的に接続する電力供給線に接続される。電流検出部５５１は、ＣＭＯＳ回路３３０の３５０からの上記静止電流を検出する。そして、電流検出部５５１は、検出した静止電流の電流値に応じた値の信号を送信データ生成部５５２に送る。なお、電流検出部５５１は、検出した静止電流の電流値を所定の割合で増幅または減衰した電流を送信データ生成部５５２に送ってもよい。
　送信データ生成部５５２は、電流検出部５５１が検出した上記静止電流の値に応じたデジタルデータを生成してデジタルデータをデータ送信部５５３に送る。送信データ生成部５５２は、一例として、電流検出部５５１から送られる上記静止電流の値が予め定められたレベルよりも大きい場合は、ハイの論理値に相当するデジタルデータを生成し、当該静止電流の値が予め定められたレベルよりも小さい場合は、ローの論理値に相当するデジタルデータを生成してよい。なお、これに替えて、送信データ生成部５５２は、電流検出部５５１から送られる上記静止電流の値を、その大きさに応じた多値のデジタルデータに変換してデータ送信部５５３に送ってもよい。
　データ送信部５５３は、送信データ生成部５５２が生成したデジタルデータを試験用ウエハユニット１００の外部に送信する。データ送信部５５３は、一例として、送信データ生成部５５２から送られるデジタルデータを制御装置１０に送信してよい。なお、データ送信部５５３は、試験用ウエハユニット１００とは別個に、試験用ウエハユニット１００と制御装置１０との間に設けられてもよい。
　以上のように、それぞれの半導体チップ３１０のＣＭＯＳ回路３３０における静止時の電源電流（ＩＤＤＱ）を、対応する試験回路１３０に設けられた電源電流測定部５５０で検出することができる。そして、その検出値を電源電流測定部５５０においてデジタルデータに変換して制御装置１０に送信するので、制御装置１０で検出する場合と比べて、線路ノイズの影響を受けずに微小な電源電流を検出することができる。
　図６は、本発明の他の実施形態に係る試験システム４０１の構成例を示す概略図である。本実施形態の試験システム４０１は、上記試験システム４００と同様に試験対象とされる半導体ウエハ３００を試験するシステムであって、制御装置１０と、試験用ウエハユニット１０１とを備える。試験システム４０１において、上記試験システム４００と略同じ構成については、図中において同じ参照符号を付してその説明を省略する。
　試験用ウエハユニット１０１は、試験用基板１４０およびタイミング発生部１５０を備える。試験用基板１４０は、上記試験用ウエハユニット１００が備える試験用基板１１０と同様に半導体ウエハ３００と対応する形状を有する半導体基板であってよく、半導体ウエハ３００と対向して配置される。
　タイミング発生部１５０は、試験用基板１４０におけるそれぞれの試験回路１３０が発生する試験信号間の論理値が変化するエッジタイミングを異ならせる。タイミング発生部１５０は、一例として、制御装置１０からそれぞれの試験回路１３０の波形成形部５３０に与えられるタイミング信号のエッジタイミングを、試験回路１３０毎に異ならせるべく、当該エッジタイミングを所定に遅延させる。
　試験システム４０１は、このようなタイミング発生部１５０を備えることにより、例えばそれぞれの試験回路１３０で対応する半導体チップ３１０のＣＭＯＳ回路３３０を試験する場合において、以下の効果を奏する。すなわち、試験回路１３０からＣＭＯＳ回路３３０に与えられる試験信号に応じてトランジスタ回路部３３５のｐ型電界効果トランジスタ３３６またはｎ型電界効果トランジスタ３３７が切り替わるタイミングにおいて、電源線３３１、３３２には瞬間的に比較的大きな電流が流れる。
　このとき、電源線３３１、３３２間に電力を供給している電源供給部５４２側では、この電流に応じた電圧降下が生じる。したがって、上記のタイミング発生部１５０を備えない場合、複数の半導体チップ３１０におけるＣＭＯＳ回路３３０のそれぞれにおいて、上記電流が同じタイミングで流れることがある。このため、電流容量の大きい電源を設けなければならない。
　これに対し、試験システム４０１は、上記のタイミング発生部１５０により、それぞれの試験回路１３０が発生する試験信号間の論理値が変化するエッジタイミングを異ならせることができるので、電源供給部５４２側に電流容量の大きい電源を設けなくてもよい。
　図７は、試験用基板１４０の単位セル１１１－１、および、半導体ウエハ３００の半導体チップ３１０－１の断面の一例を示す図である。以下において、試験用基板１４０の単位セル１１１－１、および、半導体ウエハ３００の半導体チップ３１０－１を例に試験用基板１４０の構成を説明する。なお、単位セル１１１－１以外の単位セル１１１については、それぞれ同様の構成を有するので説明を省略する。
　試験用基板１４０の単位セル１１１－１は、上記試験用基板１１０の単位セル１１１のそれぞれが有する構成に加えて、コンデンサ５００および絶縁体層５１０を更に有する。コンデンサ５００は、試験用基板１４０において、それぞれの単位セル１１１－１に設けられる電源供給端子１２１に対応して設けられる。一例として、コンデンサ５００は、試験用基板１４０において試験回路１３０が形成される面の裏面、すなわち単位セル１１１－１の下面１１３側に設けられてよい。
　本例において、コンデンサ５００は、半導体プロセスによって形成される。より具体的には、コンデンサ５００は、単位セル１１１－１の下面１１３にエッチングにより形成した凹部に、第１電極層５０１、誘電体層５０２、および、第２電極層５０３を、試験用基板１４０の下面１１３と垂直な方向に順次積層することにより形成されてよい。
　第１電極層５０１は、例えば銅合金等の導電部材により形成され、試験用基板１４０における基準電位と電気的に接続される。第１電極層５０１は、試験用基板１４０における接地配線と電気的に接続されてよい。
　第２電極層５０３は、第１電極層５０１と同様の導電部材により形成され、試験回路１３０および電源供給端子１２１を接続する伝送線路に対して電気的に接続される。本例において、第２電極層５０３は、試験回路１３０の電源供給部５４２と電気的に接続されてよい。誘電体層５０２は、例えば絶縁性を有する樹脂、セラミック、または雲母（マイカ）等により形成され、第１電極層５０１と第２電極層５０３との間を絶縁する。
　絶縁体層５１０は、コンデンサ５００における半導体チップ３１０－１と対向する側の面、すなわち第２電極層５０３の表面を覆うように設けられる。絶縁体層５１０は、半導体プロセスにより形成されてよい。より具体的には、絶縁体層５１０は、第２電極層５０３における試験用基板１４０の下面１１３と垂直な方向に露出する面に対して絶縁材料を積層することにより形成されてよい。
　本例において、絶縁体層５１０は、単位セル１１１－１において、信号供給端子１２０および電源供給端子１２１が半導体チップ３１０－１側に表出するように設けられる。すなわち、絶縁体層５１０は、単位セル１１１－１の下面１１３において、信号供給端子１２０および電源供給端子１２１よりも半導体チップ３１０－１側に突出しないような厚さで形成される。これにより、単位セル１１１－１と半導体チップ３１０－１とが近接してそれぞれの端子が電気的に接続したときに、コンデンサ５００の第２電極層５０３が半導体チップ３１０上の回路と接触してショートするのを防ぐことができる。
　このように、試験用基板１４０の単位セル１１１－１は、試験回路１３０からＣＭＯＳ回路３３０に電源電圧（ＶＤＤ）を印加するための伝送線路に一方の電極が接続され、他方の電極が基準電位に接続されるコンデンサ５００を有する。これにより、例えばＣＭＯＳ回路３３０から検出される静止電流に重畳する高周波ノイズを、ＣＭＯＳ回路３３０により近い位置でフィルタリングすることができる。
　また、本例のように、コンデンサ５００を単位セル１１１－１における試験回路１３０と反対側の面に配置することにより、コンデンサ５００における電極層の面積を例えば試験回路１３０と同程度にまで大きくすることができる。したがって、容量の大きなコンデンサ５００を単位セル１１１－１に設けることができるので、より広帯域の上記高周波ノイズをフィルタリングすることができる。
　また、本例では、制御装置１０および試験回路１３０と比べてＣＭＯＳ回路３３０により近い位置にコンデンサ５００が設けられるので、ＣＭＯＳ回路３３０における消費電流の変動を補償することができる。
　以上、発明を実施の形態を用いて説明したが、発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
　例えば、試験用ウエハユニット１００および試験用ウエハユニット１０１は、半導体チップと電気的に接続する試験用ユニットの一例であり、試験用ユニットはウエハ状でない基板に形成されてもよい。例えば試験用ユニットは、１または複数の試験対象の半導体チップ３１０と対応して配置される、ダイ状の基板に形成されてよい。この場合、試験用ユニットは、図１から図７に関連して説明した試験用ウエハユニット１００または試験用ウエハユニット１０１を、ダイ形状に分割することで製造できる。
　例えば、試験用ユニットは、一つの試験対象の半導体チップ３１０と略同一の大きさに形成されてよい。また、試験用ユニットの一つのダイと、一つの試験対象の半導体チップ３１０とを接続した状態で、これらのダイをフィルム等によりパッケージしてもよい。なお、半導体チップ３１０は、ダイ状のチップであってよい。
１０　制御装置、１００、１０１　試験用ウエハユニット、１１０、１４０　試験用基板、１１１　単位セル、１１２　上面、１１３　下面、１１４、１１５　装置側端子、１１６　パターン配線、１１７　ビア、１２０　信号供給端子、１２１　電源供給端子、１３０　試験回路、１５０　タイミング発生部、３００　半導体ウエハ、３１０　半導体チップ、３１６　パターン配線、３２０　信号入力端子、３２１　電源入力端子、３３０　ＣＭＯＳ回路、３３１、３３２　電源線、３３５　トランジスタ回路部、３３６　ｐ型電界効果トランジスタ、３３７　ｎ型電界効果トランジスタ、４００、４０１　試験システム、５２２　パターン発生部、５３０　波形成形部、５３２　ドライバ、５４０　特性測定部、５４２　電源供給部、５５０　電源電流測定部、５５１　電流検出部、５５２　送信データ生成部、５５３　データ送信部、５００　コンデンサ、５０１　第１電極層、５０２　誘電体層、５０３　第２電極層、５１０　絶縁体層

Claims (11)

  1. 　半導体チップと電気的に接続する試験用ユニットであって、
    　前記半導体チップと対向して配置される試験用基板と、
    　前記試験用基板において、前記半導体チップの電源入力端子と電気的に接続する電源供給端子と、
    　前記試験用基板において、前記電源供給端子を介して前記半導体チップに供給される静止電流を検出する電流検出部と
    　を備える試験用ユニット。
  2. 　前記試験用基板に設けられ、前記電流検出部が検出した前記静止電流の値に応じたデジタルデータを生成する送信データ生成部と、
    　前記試験用基板に設けられ、前記送信データ生成部が生成した前記デジタルデータを、前記試験用ユニットの外部に送信するデータ送信部と
    　を更に備える請求項１に記載の試験用ユニット。
  3. 　前記送信データ生成部は、前記電流検出部が検出した前記静止電流の電流値が所定の範囲内か否かの判定結果に応じた前記デジタルデータを生成する
    　請求項２に記載の試験用ユニット。
  4. 　前記試験用基板に形成され、前記電源供給端子と基準電位との間に設けられるコンデンサを更に備える
    　請求項１に記載の試験用ユニット。
  5. 　前記コンデンサは、前記試験用基板において試験回路が形成される面の裏面に設けられる
    　請求項４に記載の試験用ユニット。
  6. 　前記コンデンサは、前記試験用基板の面と垂直な方向に順次積層された第１電極層、誘電体層、および、第２電極層を有する
    　請求項５に記載の試験用ユニット。
  7. 　前記試験用基板には、前記コンデンサを覆うように設けられ、且つ、前記電源供給端子が表出するように設けられた絶縁層が形成される
    　請求項６に記載の試験用ユニット。
  8. 　前記試験用ユニットは、半導体ウエハに形成された複数の前記半導体チップと電気的に接続するウエハユニットであり、
    　前記試験用基板は、前記半導体ウエハに対向して配置され、
    　前記電源供給端子は、前記試験用基板において、それぞれの前記半導体チップに対して少なくとも１つずつ設けられ、それぞれ対応する前記半導体チップの電源入力端子と電気的に接続し、
    　前記電流検出部は、前記試験用基板において、それぞれの前記半導体チップに対して少なくとも１つずつ設けられ、それぞれの前記電源供給端子を介して前記半導体チップに供給される静止電流を検出する
    　請求項１に記載の試験用ユニット。
  9. 　前記試験用基板において、それぞれの前記半導体チップに対して少なくとも一つずつ設けられ、所定の論理パターンを有する試験信号を発生する試験回路と、
    　それぞれの前記試験回路が発生する試験信号間における論理値が変化するエッジタイミングを異ならせるタイミング発生部と
    　を更に備える請求項８に記載の試験用ユニット。
  10. 　半導体チップを試験する試験システムであって、
    　前記半導体チップと電気的に接続する試験用ユニットと、
    　前記試験用ユニットを制御する制御装置と
    　を備え、
    　前記試験用ユニットは、
    　前記半導体チップと対向して配置される試験用基板と、
    　前記試験用基板において、前記半導体チップの電源入力端子と電気的に接続する電源供給端子と、
    　前記試験用基板において、前記電源供給端子を介して前記半導体チップに供給される静止電流を検出する電流検出部と
    　を備える試験システム。
  11. 　半導体ウエハに形成された複数の半導体チップを試験する試験システムであって、
    　前記半導体ウエハに形成された前記複数の半導体チップと電気的に接続する試験用ユニットと、
    　前記試験用ユニットを制御する制御装置と
    　を備え、
    　前記試験用ユニットは、
    　前記半導体ウエハと対向して配置される試験用基板と、
    　前記試験用基板において、前記複数の半導体チップのそれぞれに対して少なくとも一つずつ設けられ、それぞれ対応する半導体チップの電源入力端子と電気的に接続する複数の電源供給端子と、
    　前記試験用基板において、前記複数の半導体チップのそれぞれに対して少なくとも一つずつ設けられ、前記複数の電源供給端子のそれぞれを介して前記半導体チップに供給される静止電流を検出する複数の電流検出部と
    　を有する試験システム。
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