JP2015097136A - 不揮発性半導体記憶装置、及び半導体装置 - Google Patents

Abstract

【課題】不良領域を管理可能な不揮発性半導体記憶装置、及び半導体装置を提供すること。【解決手段】複数のメモリストリング（MS）から構成され、不良領域と判断された第１ブロックと、一部に前記メモリストリング単位で利用可能な領域を含んだ第２ブロックと、を含み、且つデータの消去単位であるブロックを備えるメモリセルアレイ（11）と、不良領域、及び前記領域をとして前記第１ブロックと、前記第２ブロックと、のアドレス情報を保持する記憶部（ROM FUSE）と、前記ブロックの選択・非選択を制御するラッチ部（120-8）を含み、前記第２ブロックを示す前記アドレス（BSCPGB）に基づいて前記ラッチ部の保持データをリセット（H=>L）するブロックデコーダ（BD）とを備える。【選択図】図３

Description

本実施形態は、不揮発性半導体記憶装置、及び半導体装置に関する。

近年、メモリセルを積層した積層型の半導体メモリ（ＢｉＣＳ：Ｂｉｔ Ｃｏｓｔ Ｓｃａｌａｂｌｅ Ｆｌａｓｈ Ｍｅｍｏｒｙ）が開発されている。このＢｉＣＳは、低コストで大容量な半導体メモリを実現することが出来る。

特開２０１２−３３２１６号公報 特開２００９−１７６３８４号公報 特開２００４−２２７７２３号公報

本実施形態は、不良領域を管理可能な不揮発性半導体記憶装置、及び半導体装置を提供する。

実施形態に係る不揮発性半導体記憶装置によれば、複数のメモリストリングから構成され、不良領域と判断された第１ブロックと、一部に前記メモリストリング単位で利用可能な領域を含んだ第２ブロックと、を含み、且つデータの消去単位であるブロックを備えるメモリセルアレイと、不良領域、及び前記領域をとして前記第１ブロックと、前記第２ブロックと、のアドレス情報を保持する記憶部と、前記ブロックの選択・非選択を制御するラッチ部を含み、前記第２ブロックを示す前記アドレスに基づいて前記ラッチ部の保持データをリセットするブロックデコーダとを備える。

第１の実施形態に係る半導体装置の全体構成図。 第１の実施形態に係るＰｌａｎｅの平面図。 第１の実施形態に係るパーシャルグッドブロックの概念図。 第１の実施形態に係るブロックデコーダの回路図。 第１の実施形態に係るサブブロックＢＬＫの断面図、及び不良情報の保持概念図。 第１の実施形態に係るパーシャルグッド ブロックの判定方法。 第１の実施形態に係るＲＯＭ ＦＵＳＥの概念図。 第１の実施形態に係るブロックデコーダＢＤのリセット方法。 第１の実施形態に係る読み出し方法。

本実施形態に係る不揮発性半導体記憶装置は、ブロックＢＬＫ中に一部でも優良領域が存在すれば、当該優良領域を使用することでユーザデータ領域を有効活用するものである。

また、本実施形態に係る不揮発性半導体記憶装置は、出荷前に不良領域に該当する領域がブロックＢＬＫ中のどの領域であるかの目印を選択トランジスタＳＴに不良を示す情報（以下、不良情報）を書き込む。選択トランジスタＳＴはメモリストリングＭＳを構成する。

次いで出荷後にこの選択トランジスタＳＴに格納された情報を読み出すことで、ブロックＢＬＫ全体としてはバッド領域であっても当該ブロックＢＬＫの一部領域が使用できる場合には、当該一部領域にデータ書き込みを実行するものである。

[本実施形態]
図１を用いて第１の実施形態について説明する。図１は第１の実施形態に係る半導体装置記憶の全体を示した概念図である。

［本実施形態］
１．全体構成例
図１を参照して、第１実施形態に係る半導体装置１００の全体構成について説明する。図１は、第１実施形態に係る半導体装置１００のブロック図である。

半導体装置１００は、不揮発性半導体記憶装置１及び、これを制御するメモリコントローラ２を備える。

図１に示すように、第１実施形態に係る不揮発性半導体記憶装置１はメモリセルアレイ１１、ロウデコーダ１２、データ回路・ページバッファ１３、カラムデコーダ１４、制御回路１５、入出力回路１６、アドレス・コマンドレジスタ１７、及び内部電圧発生回路１８を備える。

＜メモリセルアレイ１１＞
図１に示すように、メモリセルアレイ１１は、例えばＰｌａｎｅ０及びＰｌａｎｅ０１（図１中、Plane0、Plane1と表記）を備える。これらＰｌａｎｅ０、及びＰｌａｎｅ０１は複数のメモリストリングＭＳを備え、このメモリストリングＭＳに電気的にビット線ＢＬ、及びワード線ＷＬ、ソース線ＣＥＬＳＲＣが接続される。

後述するが、メモリストリングＭＳは直列接続された複数のメモリセルＭＣを備え、このメモリセルＭＣを構成する制御ゲートＣＧに上述したワード線ＷＬが接続される。

ここでは、Ｐｌａｎｅ０、及びＰｌａｎｅ０１を備える場合について挙げるが、メモリセルアレイ１１が保持するＰｌａｎｅ０の数に限りはない。なお、Ｐｌａｎｅ０、及びＰｌａｎｅ０１を区別しない場合には、単にＰｌａｎｅ０と述べる。
＜ロウデコーダ１２＞
図１に戻ってロウデコーダ１２（以下、ブロックデコーダ１２と呼ぶことがある）の説明をする。ロウデコーダ１２は、後述するブロックデコーダＢＤ、並びにＸｆｅｒ_Ｓ、及びＸｆｅｒ_Ｄを備える。

ロウデコーダ１２は、アドレス・コマンドレジスタ１７から入力されたブロックアドレス信号等をデコードし、このデコード結果に応じて所望のワード線ＷＬを選択する。選択されたワード線ＷＬには、内部電圧発生回路１８が生成した電圧が印加される。

＜データ回路・ページバッファ１３＞
データ回路・ページバッファ１３は、図示せぬセンスアンプＳＡ、及びデータキャッシュＤＣを備える。すなわち、データ回路・ページバッファ１３はセンスアンプＳＡ、データキャッシュＤＣを用いてデータの読み出し及びデータ書き込み、並びに読み出しの外部転送・書き込みデータの取り込みを行う。

データ読み出しの場合について具体的に説明する。制御回路１５に読み出し動作を実行するコマンドが入力されると、データ回路・ページバッファ１３は選択メモリセルＭＣが保持するデータを読み出す。

その後、データ回路・ページバッファ１３は、この読み出したデータをデータキャッシュＤＣ、及び入出力回路を介してメモリコントローラ２に出力する。

データ書き込みの場合について具体的に説明する。

不揮発性半導体記憶装置１はメモリコントローラ２から転送された書き込みデータをロードするためのコマンドやアドレスに続いて、書き込みデータを受信する。

データ回路・ページバッファ１３は、この書き込みデータを入出力回路１６を介して受信し、当該書き込みデータをデータキャッシュＤＣに取り込む。

その後、書き込みデータは、制御回路１５からの指示に従ったタイミングで、データキャッシュＤＣ及びセンスアンプＳＡを介して選択メモリセルＭＣに書き込まれる。

＜カラムデコーダ１４＞
カラムデコーダ１４は、アドレス・コマンドレジスタ１７から入力されたカラムアドレス信号をデコードし、メモリセルアレイ１１のカラム方向を選択する。

＜制御回路１５＞
制御回路１５は、不揮発性半導体記憶装置１全体の動作を制御する。すなわち、アドレス・コマンドレジスタ１７から供給された制御信号、コマンド、及びアドレスに基づいて、データの書き込み動作、読み出し動作、及び消去動作時における動作シーケンスを実行する。

制御回路１５はこのシーケンスを実行するために、不揮発性半導体記憶装置１内に含まれる各回路ブロックの動作を制御する。例えば、内部電圧発生回路１８に対し、所定の電圧を生成するよう制御し、ロウデコーダ１２、及びデータ回路・ページバッファ１３を介して当該所定の電圧をワード線ＷＬやビット線ＢＬに出力するための所定のタイミングを制御する。更に、入出力回路１６の入出力の状態制御にも関与する。

＜入出力回路１６＞
入出力回路１６は、コマンド、アドレス、及び書き込みデータを外部のホスト機器（図示しない）から受け取り、これらコマンド、及びアドレスをアドレス・コマンドレジスタ１７に供給し、また書き込みデータをデータ回路・ページバッファ１３に供給する。

更に、制御回路１５の制御に応じて、データ回路・ページバッファ１３から供給された読み出しデータをホスト機器へと出力する。

＜アドレス・コマンドレジスタ１７＞
アドレス・コマンドレジスタ１７は、入出力回路１６から供給されたコマンド、及びアドレスを一端保持し、次いでコマンドを制御回路１５へ、アドレスをロウデコーダ１２、及びカラムデコーダ１４へと供給する。

具体的には、アドレス・コマンドレジスタ１７は、カラムアドレスをカラムデコーダ１４に供給する。このカラムアドレスに対応するカラムデコーダ１４が選択状態となって、所定のアドレスのデータが入出力回路１６に向けて出力される。入出力回路１６に出力されたデータは、リードイネーブル信号に応じて、外部のホスト機器に出力される。

＜内部電圧発生回路１８＞
内部電圧発生回路１８は、制御回路１５の制御に基づいて、読み出し動作、において所定の電圧を発生する。例えば、読み出し動作では、内部電圧発生回路１８は電圧ＶＣＧＲ、及び電圧ＶＲＥＡＤを発生し、選択ワード線ＷＬに電圧ＶＣＧＲを、そして非選択ワード線ＷＬに電圧ＶＲＥＡＤを供給する。

なお、電圧ＶＣＧＲとは、メモリセルＭＣから読み出しそうとするデータに応じた電圧である。

一例として後述する選択トランジスタＳＴ１の保持データを読み出す際の電圧ＶＣＧＲの値は、たとえば０Ｖである。

また、電圧ＶＲＥＡＤとは、選択されたメモリストリングＭＳの中の非選択ワード線ＷＬに印加され、メモリセルＭＣが保持するデータに依存せず、そのメモリセルＭＣをオン状態とすることの出来る読み出し用のパス電圧である。

１．２＜Ｐｌａｎｅ０の平面図＞
次に図２Ａを用いて、例えばＰｌａｎｅ０の平面図（上面図）を示す。なお、Ｐｌａｎｅ１、Ｐｌａｎｅ０に関しては、Ｐｌａｎｅ０と同一の構成であるため、ここでは説明を省略する。

また説明の便宜上、Ｐｌａｎｅ０の平面図に加え、ロウデコーダ１２（図中、ＸＦＥＲ_Ｓ及びＸＦＥＲ_Ｄ、及びブロックデコーダ（図中、Ｂ．Ｄ））、並びにカラムデコーダＣＯＬ（図中、Ｃ．Ｄ１４）を図示する。

Ｐｌａｎｅ０はメモリセルＭＣの集合体によって構成される。具体的には、図２Ａに示すように、ワード線ＷＬ０〜ＷＬ７に接続される８つのメモリセルＭＣによってメモリストリングＭＳ（図２Ａ中、ＭＳと表記）が構成される。

また、例えばメモリストリングＭＳの集合体（例えば１２メモリストリングＭＳ）によってサブブロックＢＬＫが構成される（図中、Ｓｕｂ ＢＬＫ）。

この場合、第２方向に向かって図示せぬビット線ＢＬ０に接続されるメモリストリングＭＳを以下、メモリストリングＭＳ（０、０）、（１、０）、…、（１０、０）、（１１、０）と表し、ビット線ＢＬｍに接続されるメモリストリングＭＳ０を以下、メモリストリングＭＳ（０、ｍ）、（１、ｍ）、…、（１０、ｍ）、（１１、ｍ）と表す。

また、例えばメモリストリングＭＳ０、及びＭＳ１の組、ＭＳ２、及びＭＳ３の組、…、ＭＳ１０、及びＭＳ１１の組で構成され、ワード線ＷＬ方向に向かって構成される集合体をメモリブロックＭＢと呼ぶ。

１２メモリストリングＭＳでサブブロックＢＬＫが構成されている場合であれば、ブロックＢＬＫ内に６メモリブロックＭＢが構成されることになる。

また、例えばビット線ＢＬ０、ＢＬ１、ＢＬ２…ＢＬｍにそれぞれ接続されるメモリストリングＭＳ０の集合体をメモリストリングユニットＭＵと呼ぶ。メモリストリングＭＳ１〜メモリストリングＭＳ１１についても同様であるため、説明を省略する。

このＰｌａｎｅ０において、第１方向に向かってワード線ＷＬ０〜ＷＬ３（以下、第１信号線群）、及びワード線ＷＬ４〜ＷＬ７（以下、第２信号線群）が櫛歯状に形成され、また各メモリストリングＭＳを貫通するように紙面奥行き方向に向かって後述する半導体層ＳＣが形成される。このワード線ＷＬと半導体層ＳＣとの交点にメモリセルＭＣが形成される。

図示するようにＸＦＥＲ_Ｄ及びＸＦＥＲ_Ｓは、第２方向に向かって配置される。ワード線ＷＬ０〜ＷＬ３の一端は、ＸＦＥＲ_Ｄに接続され、ワード線ＷＬ４〜ＷＬ７一端は、ＸＦＥＲ_Ｓに接続される。

なお、上述したようにＸＦＥＲ_Ｄ及びＸＦＥＲ_Ｓは複数のＭＯＳトランジスタから構成され、ブロックＢＬＫ内のいずれかメモリストリングＭＳを選択する。具体的には、ブロックデコーダＢＤからのデコーダ結果を受けて、読み出し、及び書き込み対象のメモリストリングＭＳを選択可能とする。

ブロックデコーダＢＤは、ＸＦＥＲ_Ｓ及びＸＦＥＲ_Ｄ内のＭＯＳトランジスタのオン、オフを切り替え、複数の中から書き込み、及び読み出し対象のメモリストリングＭＳを選択する。

またブロックデコーダＢＤ内には、ブロックＢＬＫを選択するか否かのフラグを保持するラッチ部（後述する）を備え、当該ラッチ部の保持データの電圧レベルが“Ｈ”レベルであると、ブロックＢＬＫは選択状態となる。

これに対し、ラッチ部の保持データの電圧レベルが“Ｌ”レベルであると、ブロックＢＬＫは非選択状態となる。

カラムデコーダＣＯＬは、図示せぬビット線ＢＬを選択する。

１．３＜パーシャルグッドブロックの概念図＞
図２Ｂを用いてパーシャルグッドブロックについて説明する。図２Ｂは、パーシャルグッドブロックの概念図である。

図２Ｂに示すように、ブロックＢＬＫ１、及びブロックＢＬＫ３が優良なブロックＢＬＫであり、またこれに対しブロックＢＬＫ２、及びブロックＢＬＫｎがバッドブロックである。

上記のほかにブロックＢＬＫには一部の領域に不良領域を含むブロックＢＬＫが存在する。そのブロックＢＬＫを以下では、パーシャルグッドブロックと呼ぶ。

本実施形態において、パーシャルグッドブロックに該当するのは、ブロックＢＬＫ０、及びブロックＢＬＫ４である。上述したが、本実施形態では、本来であれば、バッドブロックと判断された領域であっても、その一部に優良な領域があればその領域を使用するものであり、それがこのパーシャルグッドブロックに該当する。

１．４＜サブブロックＢＬＫの断面図、及び不良情報の保持概念図＞
次に、ここでは図３を用いて上記図２の３−３´に沿ったサブブロックＳＢ０の断面図の説明、及びメモリストリングＭＳの不良情報を保持した概念図を示す。すなわち、図２ＢにおけるブロックＢＬＫ０の断面図を図３に示す。

上述したように、メモリストリングＭＳの不良情報はそれを構成する選択トランジスタＳＴが保持する。また上述のようにサブブロックＳＢ０は１２個のメモリストリングＭＳ、すなわちメモリストリングＭＳ０〜ＭＳ１１を備えるが、ここでは便宜上メモリストリングＭＳ０〜ＭＳ５を示す。

＜１．４．１＞メモリストリングＭＳ０〜ＭＳ５について
図３に示すように断面方向に沿ってメモリストリングＭＳ０〜ＭＳ５（太枠）が設けられる。

各々のメモリストリングＭＳは、半導体層ＢＧ上であって、第１方向及び第２方向にそれぞれ直交する第３方向に向かって柱状の半導体層ＳＣ１１〜ＳＣ１２が形成される。以下、半導体層ＳＣ１１〜ＳＣ１２を区別しない場合には単に半導体層ＳＣと呼ぶ。

次いで、第１方向に沿って互いに隣接する半導体層ＳＣ同士が半導体層ＢＧ内に設けられる結合部ＪＰを介して結合される。例えば、半導体層ＳＣ１１とＳＣ１２とが半導体層ＢＧ内の結合部ＪＰ０を介して結合される。このような構成を以てＵ字形状のメモリストリングＭＳ０が形成される。

その他、半導体層ＳＣ１３とＳＣ１４との組、…、半導体層ＳＣ２１とＳＣ２２との組についても同様の構成であるため、説明を省略する。

また各々のメモリストリングＭＳ内には第３方向に沿って形成されたポリシリコン層が複数設けられる。一部のポリシリコン層はワード線ＷＬとして機能し、他のポリシリコン層は選択信号線ＳＧＳ、ＳＧＤとして機能する。

選択信号線ＳＧＳ、ＳＧＤは、ワード線ＷＬを挟むような位置に設けられる。すなわち図３に示すようにワード線ＷＬの数を４本とすると、半導体層ＢＧ上に下からワード線ＷＬ３、ＷＬ２、ＷＬ１、ＷＬ０、及び選択信号線ＳＧＳの順で各々が絶縁膜を介在して積層され、同様に半導体層ＢＧ上に下からワード線ＷＬ４、ＷＬ５、ＷＬ６、ＷＬ７、及び選択信号線ＳＧＤの順で各々が絶縁膜を介在して積層されている。

従って、半導体層ＳＣとこれら選択信号線ＳＧＳ、ＳＧＤ、及びワード線ＷＬとの交点に、選択トランジスタＳＴ１、メモリセルＭＣ７、メモリセルＭＣ６、…、メモリセルＭＣ１、メモリセルＭＣ０、及び選択トランジスタＳＴ２が設けられる。

なお、これら選択信号線ＳＧＳ、ＳＧＤは、メモリストリングＭＳの選択・非選択を制御する選択信号線ＳＧＳ、ＳＧＤとして機能する。

なお、メモリセルアレイ１１の構成については、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

＜１．４．２＞ビット線ＢＬ、ソース線ＳＬについて
選択信号線ＳＧＤ及びＳＧＤを貫通する半導体層ＳＣ１１及び半導体層ＳＣ１４、半導体層ＳＣ１５及び半導体層ＳＣ１８、並びに半導体層ＳＣ１９及びＳＣ２２の一端はそれぞれビット線ＢＬ０で共通接続される。

また選択信号線ＳＧＳ及び選択信号線ＳＧＳをそれぞれ貫通した半導体層ＳＣ１２及びＳＣ１３、半導体層ＳＣ１６及びＳＣ１７、並びに半導体層ＳＣ２０の一端のそれぞれはソース線ＳＬに接続される。つまり、例えば隣接する半導体層ＳＣ１１、ＳＣ１２と半導体層ＳＣ１３、ＳＣ１４とが、このソース線ＳＬで共通接続される。

＜１．４．３＞ビット線ＢＬ１〜ＢＬｍ−１について
以上では、ビット線ＢＬ０に着目したが、ビット線ＢＬ１〜ＢＬｍ−１についても同様の構成である。

すなわち、ビット線ＢＬｉ（ｉ：自然数、１≦ｉ≦ｍ−１）に接続される半導体層ＳＣを半導体層ＳＣｉ１〜ＳＣ（ｉ＋１ ０）とする。この場合、上述した選択信号線ＳＧＳ、ワード線ＷＬ０〜７、及び選択信号線ＳＧＤがこれら半導体層ＳＣｉ１〜ＳＣ（ｉ＋１ ０）を貫通することで、各ビット線ＢＬｉに対応するように複数のメモリストリングＭＳが形成される。

なお、ビット線ＢＬｉに対応する各々のメモリストリングＭＳにおいても、隣接する半導体層ＳＣｉ１、ＳＣｉ２と半導体層ＳＣｉ３、ＳＣｉ４とが、ソース線ＳＬで共通接続される。

ここで、各メモリストリングＭＳがメモリセルＭＣ０〜ＭＣ７、並びに選択トランジスタＳＴ１、及びＳＴ２によって構成されている場合を一例に説明したが、メモリセルＭＣの数に限りはない。つまり、メモリセルＭＣは１６個でも、３２個でもよい。以下、必要に応じてメモリセルＭＣの数をｓ個（ｓ：自然数）とする場合がある。

このようにＰｌａｎｅ０は、データを電気的に記憶するメモリセルＭＣを３次元マトリクス状に配列することで構成される。すなわち、メモリセルＭＣは、積層方向に配列されるとともに、積層方向に直交する水平方向にもマトリクス状に配列される。このように積層方向に並ぶ複数個のメモリセルＭＣは直列接続され、直列接続された複数のメモリセルＭＣによってメモリストリングＭＳを構成する。

＜１．４．４＞不良情報の保持概念図
図３に示すように、選択トランジスタＳＴ１は”０”または”１”いずれか１ビットの情報を保持可能とする。１ビット情報とは、例えば“Ｅ”（＝“１”）レベルまたは“Ｃ”レベル（＝“０”）（＞“Ｅ”レベル）のいずれか閾値レベルである。

なお、”Ｅ”レベルとは、消去状態を指す。メモリセルＭＣが初期状態であると、閾値電圧はこの消去状態に位置する。

本実施形態では、メモリストリングユニットＭＵが不良領域であると、対応する選択トランジスタＳＴ１の保持データを“Ｃ”レベルの閾値電圧にまで上昇させておく。これに対し、ストリングユニットＭＵが優良な領域であると、選択トランジスタＳＴ１の閾値電圧は初期状態、すなわち“Ｅ”レベルである。

図３を例に挙げて説明すると、ビット線ＢＬ０に接続されたメモリストリングＭＳ０、ＭＳ２、ＭＳ３、及びＭＳ４を構成する選択トランジスタＳＴ１が“Ｃ”データを保持している。

つまり、図３の例では、ストリングユニットＭＵ０、ＭＵ２、ＭＵ３、及びＭＵ４が不良領域であり、その他の、ストリングユニットＭＵ１、ＭＵ５が優良な領域である。

従って、ストリングユニットＭＵ１、及びＭＵ５がデータ書き込み時に使用可能な領域となる。なお、ストリングユニットＭＵ６〜ＭＵ１１についての不良領域か否かについての説明は省略する。

１．３＜ブロックデコーダＢＤの回路図＞
次に、図４を用いてブロックデコーダＢＤの回路図について説明する。

図３に示すように、ブロックデコーダＢＤは、デコード部１２０−１、インバータ１２０−２〜１２０−５、ｎチャネルＭＯＳトランジスタ１２０−６、１２０−７、ラッチ部１２０−８、ｐチャネルＭＯＳトランジスタ１２０−９〜１２０−１２、及びｎチャネルＭＯＳトランジスタ１２０−１３〜１２０−１５を備える。

１．３．１＜デコード部１２０−１について＞
デコード部１２０−１は、ｐチャネルＭＯＳトランジスタ１２００、及びｎチャネルＭＯＳトランジスタ１２０１〜１２０５を備える。

ＭＯＳトランジスタ１２００の電流径路の一端には電圧ＶＤＤが供給され、ゲートには信号ＲＤＥＣが供給され、電流径路の他端はノードＮ１に接続される。

ＭＯＳトランジスタ１２０１〜１２０３は直列接続され、各々のゲートには信号ＡＲＡ〜ＡＲＥが供給される。

更に、ＭＯＳトランジスタ１２０４の電流径路の一端は上記ＭＯＳトランジスタ１２０３の電流径路の他端と接続され、電流径路の他端はノードＮ２に接続され、ゲートには信号ＲＤＥＣが供給される。

ＭＯＳトランジスタ１２０５の電流径路の一端はノードＮ２に接続され、他端は接地され、ゲートには信号ＲＯＭＢＡＥＮが供給される。

これらＭＯＳトランジスタ１２００〜１２０５によってデコード部１２０−１が構成され、信号ＡＲＡ〜ＡＲＥ、信号ＲＤＥＣ、及び信号ＲＯＭＢＡＥＮがすべて“Ｈ”レベルとなると、ノードＮ１は接地され、“Ｌ”レベルとなる。

これに対して、ノードＮ１が接地されなければ、ノードＮ１は“Ｈ”レベルを維持する。

このようにデコード部１２０−１は、後述するインバータ１２０−２にノードＮ１の電圧レベルを出力する。

１．３．２＜インバータ１２０−２〜１２０−４について＞
インバータ１２０−２は入力端（ノードＮ１）における電圧レベルを反転し、これをノードＮ３に出力する。

インバータ１２０−３はノードＮ３における電圧レベルを反転する。

更にインバータ２０−４はインバータ１２０−３が出力した電圧レベルを更に反転し、これを信号ＢＬＫＳＥＬとしてＸｆｅｒ_Ｓ、及びＸｆｅｒ_Ｄに出力する。

信号ＢＬＫＳＥＬが“Ｈ”レベルの場合、Ｘｆｅｒ_Ｓ、Ｘｆｅｒ_Ｄ内のＭＯＳトランジスタがそれぞれオン状態とされる。

これにより、対応するブロックＢＬＫが選択されることになる。

なお、ブロックデコーダＢＤは、ブロックＢＬＫ毎に設けられている。

１．３．３＜スイッチＳＷ１について＞
スイッチＳＷ１はＭＯＳトランジスタ１２０−９、及び１２０−１０によって構成される。

ＭＯＳトランジスタ１２０−９及びＭＯＳトランジスタ１２０−１０の電流径路の一端には電圧ＶＤＤが供給され、他端は後述するＭＯＳトランジスタ１２０−８１の電流径路の一端に接続され、ＭＯＳトランジスタ１２０−９のゲートには信号ＢＢＳ２_Ｅが供給され、ＭＯＳトランジスタ１２０−１０のゲートはノードＮ３が接続される。

すなわち、ノードＮ３及び信号ＢＢＳ２_Ｅの電圧レベルに応じて、ＭＯＳトランジスタ１２０−９及び１２０−１０がオンまたはオフとなる。

１．３．４＜スイッチＳＷ２について＞
スイッチＳＷ２は、ＭＯＳトランジスタ１２０−１１及び１２０−１２によって構成される。

ＭＯＳトランジスタ１２０−１１及び１２０−１２の電流径路の一端には電圧ＶＤＤが供給され、他端は後述するＭＯＳトランジスタ１２０−８３の電流径路の一端に接続され、ＭＯＳトランジスタ１２０−１１のゲートにはノードＮ３が、そしてＭＯＳトランジスタ１２０−１２のゲートには信号ＢＢＲ２_Ｅが供給される。

すなわち、ノードＮ３及び信号ＢＢＳ２_Ｅの電圧レベルに応じて、ＭＯＳトランジスタ１２０−９及び１２０−１０がオンまたはオフとなる。

１．３．５＜ラッチ部１２０−８について＞
ラッチ部１２０−８は、ＭＯＳトランジスタ１２０−８１〜１２０−８４によって構成される。

ＭＯＳトランジスタ１２０−８１の電流径路の他端は、ノードＮ４（出力端）でＭＯＳトランジスタ１２０−８２の電流径路の一端に接続され、ゲートにはノードＮ５（入力端）が接続される。

ＭＯＳトランジスタ１２０−８２の電流径路の他端は接地され、ゲートはノードＮ５に接続される。

またＭＯＳトランジスタ１２０−８３の電流径路の他端はノードＮ５（出力端）でＭＯＳトランジスタ１２０−８４の電流径路の一端に接続され、ゲートはノードＮ４に接続される。

ＭＯＳトランジスタ１２０−８４の他端は接地され、ゲートはノードＮ４接続されている。

またラッチ部１２０−８の保持データは、ノードＮ５の電圧レベルに応じた値であり、ノードＮ４の電圧レベルは、このノードＮ５の反転データである。
１．３．６＜ＭＯＳトランジスタ１２０−１３〜１２０−１５について＞
ＭＯＳトランジスタ１２０−１３の電流径路の一端はノードＮ４に接続され、ゲートには信号ＢＢＳ_Ｅが供給される。

ＭＯＳトランジスタ１２０−１４の電流径路の一端はノードＮ５に接続され、他端はＭＯＳトランジスタ１２０−１３の電流径路の他端と共通接続され、ゲートには信号ＢＢＲ_Ｅが供給される。

更にＭＯＳトランジスタ１２０−１５の電流径路の一端は上記ＭＯＳトランジスタ１２０−１３及び１２０−１４に接続され、他端はセレクタバスに接続され、ゲートはノードＮ３に接続される。

インバータ１２０−５はノードＮ６の電圧レベルを制御回路１５に出力する。インバータ１２０−５が出力した電圧レベルが“Ｌ”レベルであれば、ブロックＢＬＫが優良なブロックであり、インバータ１２０−５が出力した電圧レベルが“Ｈ”レベルであれば、ブロックＢＬＫはバッドブロックであると、制御回路１５は認識する。

２．パーシャル グッド ブロック判定動作について
次に、図５を用いてメモリコントローラ２によるＰｌａｎｅのうちどれがパーシャルグッド ブロックＢＬＫであるのか、の判定方法について説明する。

バッドブロックＢＬＫであっても、当該ブロックＢＬＫの一部に使用可能な領域があるブロックＢＬＫのことを以降、パーシャルグッド ブロックＢＬＫ（Ｐａｒｔｉａｌ Ｇｏｏｄ Ｂｌｏｃｋ）と呼ぶ。

図５は電源が供給され、半導体装置１００が起動した際のメモリコントローラ２の動作フローである。
電源が供給され半導体装置１００が起動すると（ステップＳ０）、メモリコントローラ２はＲＯＭ ＦＵＳＥを参照する。具体的には、後述するＲＯＭ ＦＵＳＥ内のパーシャルバッドブロックを含むブロックアドレスＢＡを参照する。（Ｓ１）
これにより、メモリコントローラ２はどのブロックＢＬＫがパーシャルバッドブロックを有しているかを把握することができる。

次いで、メモリコントローラ２はステップＳ１で把握したこのブロックアドレスＢＡに基づいて対応するブロックデコーダＢＤ内のラッチ部１２０−８をリセット（解除）する（Ｓ２）。

その後、メモリコントローラ２はパーシャルバッドブロックを含むブロックＢＬＫ、すなわちラッチ部１２０−８を解除したブロックデコーダＢＤに対応するブロックＢＬＫに対して読み出し動作を実行する（Ｓ３）。具体的には、パーシャルバッドブロックを含むブロックＢＬＫ内のメモリストリングＭＳ１〜ＭＳ１２の選択トランジスタＳＴ１の保持データを読み出す。

読み出し動作の結果、読み出しデータが“０”データであれば、メモリコントローラ２はそのメモリストリングＭＳはパーシャルグッドブロックであると認識する。

以上読み出しを実行することで、メモリコントローラ２は、ブロックＢＬＫのうち、どのメモリユニットＭＵが優良なブロックかを認識し、これに基づき管理テーブルを生成する（Ｓ４）。

なお、管理テーブルは、メモリコントローラ２が保持してもよいし、制御回路１５が保持してもよい。

また、選択トランジスタＳＴ１の保持データを読み出す方法については、例えば、“半導体記憶装置”という２０１２年９月２１日に出願された特許出願２０１２−２０８７８６に記載されている。この特許出願は、その全体が本願明細書において参照により援用されている。

３＜ＲＯＭ ＦＵＳＥの概念図＞
次に図６を用いてＲＯＭ ＦＵＳＥの概念図について説明する。

図６に示すように、ＲＯＭ ＦＵＳＥは大きく分けてバッドブロックＢＬＫ情報（図中、ＢＢＬＫ）、及びパーシャルグッド ブロックＢＬＫ情報（ＢＳＣＰＧＢ（Bad String Chunk Partial Good Block））を保持する。

ＢＳＣＰＧＢは４８セットの不良情報から構成され、ＦＬＡＧの値が“０”に該当するアドレスと、“１”に該当するアドレスとに分類される。ＦＬＡＧとは、バッドブロックか否かを示す値であり、例えば“１”はバッドブロックを示し、“０”は優良なブロックを示す。

図６に示すように、縦軸にＦｉｒｓｔ〜Ｔｈｉｒｄを取り、横軸にＩＯ０〜ＩＯ７を取る。

ここで、Ｆｉｒｓｔ〜Ｔｈｉｒｄとは、ＲＯＭ ＦＵＳＥからメモリコントローラ２へと読み出される順番を指し、またＩＯ０〜ＩＯ７とは、メモリコントローラ２へとアドレスが出力される出力ピンである。つまり、Ｆｉｒｓｔの列から順にＴｈｉｒｄまで８ビットのアドレスデータがメモリコントローラ２によって読み出される。

ここで、例えばＦｉｒｓｔの列における、“ＳＴＲ”とはあるブロックＢＬＫのメモリストリングＭＳアドレスを指し、“Ａ”とは、バッドブロックのアドレスを指す。

コントローラ２は、このＲＯＭ ＦＵＳＥ内のアドレスを読み出すことで、どれがパーシャルグッドブロックを含むブロックＢＬＫなのかを認識する。

４．ブロックデコーダＢＤのリセット方法
次に図７を用いて、上記ステップＳ２におけるメモリコントローラ２によるブロックデコーダＢＤのリセット（解除）方法について説明する。なお、制御回路１５がブロックデコーダＢＤをリセットしてもよい。

上述したようにノードＮ５の電圧レベルがラッチ部１２０−８の保持データであり、対応するブロックＢＬＫがバッドブロックの場合、ノードＮ５の電圧レベルは“Ｈ”レベルである。

これに対して、例えば対応するブロックＢＬＫが優良なブロックＢＬＫである場合、ノードＮ５の電圧レベルが“Ｌ”レベルである。

上記記載を踏まえて以下説明する。
上記ステップＳ１において、メモリコントローラ２はブロックＢＬＫがパーシャルグッドブロックを含むと認識した場合、メモリコントローラは図７に示すようにブロックデコーダＢＤにおけるノードＮ１の電圧レベルを“Ｌ”とする。

すなわち、信号ＡＲＡ〜ＡＲＥ、信号ＲＤＥＣ、及び信号ＲＯＭＢＡＥＮが“Ｈ”レベルとなり、ノードＮ１が接地される。

したがって、インバータ１２０−２はノードＮ３に“Ｈ”レベルを出力する。すると、ゲートがノードＮ３に接続されたＭＯＳトランジスタ１２０−１５がオン状態となり、ノードＮ６、ＭＯＳトランジスタ１２０−１５及びＭＯＳトランジスタ１２０−１４を介してノードＮ５がそれまでの“Ｈ”レベルから“Ｌ”レベルへと遷移する。

この結果、ラッチ部１２０−８は“Ｌ”レベル、すなわち優良なブロックＢＬＫであることを示す電圧レベルと同一の値を保持する。

５．＜読み出し動作＞
次に図８を用いて上記ステップＳ３における読み出し動作について説明する。なお、読み出し動作の制御は、メモリコントローラ２でも制御回路１５でもよい。

読み出し動作では、信号ＡＲＡ〜ＡＲＥ、及び信号ＲＤＥＣが“Ｈ”レベルとなり、また信号ＲＯＭＢＡＥＮが“Ｌ”レベルである。

また上述したようにステップＳ２においてラッチ部１２０−８は“Ｌ”レベルを保持する。このため、ステップＳ３におけるパーシャルグッドブロックに対する読み出し動作では、ＭＯＳトランジスタ１２０−６がオン状態となり、また信号ＡＤ_Ｅが“Ｈ”レベルであるため、ノードＮ２はＭＯＳトランジスタ１２０−６及び１２０−７を介して接地電位とされる。従って、ノードＮ１が“Ｌ”レベルとなる。

その結果、インバータ１２０−４は“Ｈ”レベルの信号ＢＬＫＳＥＬを出力する。すなわち、Ｘｆｅｒ_Ｓ及びＸｆｅｒ_Ｄ内のＭＯＳトランジスタがオン状態となり、対応するブロックＢＬＫに読み出し電圧を転送することができる。

つまり、メモリコントローラ２は、パーシャルグッドブロックを含むブロックＢＬＫに対して読み出し動作を実行することができる。

なお、この際ＭＯＳトランジスタ１２０−１５の電流径路の他端はバスを介して接地されており、また信号ＢＢＲ_Ｅは“Ｈ”レベルであるため、ＭＯＳトランジスタ１２０−１４はオン状態である。

またなお、インバータ１２０−５はノードＮ５の電圧レベルを反転して、これをバッドブロックフラグＢＦとしてメモリコントローラ２に出力する。

図８に示すように、バッドブロックフラグＢＦが“Ｈ”レベルであると、メモリコントローラ２は、バッドブロックに対して読み出し動作をしていることを認識する。

以上図８では、パーシャルグッドブロックを含むブロックＢＬＫへの読み出し動作をする際のブロックデコーダＢＤについて説明したが、パーシャルグッドブロックを含まないブロックＢＬＫに対しては読み出し動作を行わないため、信号ＡＲＡ〜ＡＲＥ、信号ＲＤＥＣ、及び信号ＲＯＭＢＡＥＮのいずれかが“Ｌ”レベルとされ、その結果ノードＮ３の電位は“Ｌ”レベルを維持する。

＜本実施形態に係る効果＞
本実施形態に係る半導体装置によれば、以下（１）及び（２）の効果を得ることができる。
（１）ラッチ領域の増加を抑制しつつ、使用可能なメモリ領域を増加させることができる。

従前では、パーシャルグッドブロックを示すアドレスを専用のラッチ領域に格納していた。
しかし、本実施形態では、パーシャルグッドブロックを有するブロックアドレスＢＡをＲＯＭ ＦＵＳＥに格納し、且つメモリストリングユニットＭＵ単位で選択トランジスタＳＴに不良であることを示す情報を格納させている。

つまり、パーシャルグッドブロックのアドレスを格納するラッチ領域を不要とすることができる。

しかし、パーシャルグッドブロックを含むブロックＢＬＫまではメモリコントローラ２は把握することができるが、どのメモリストリングユニットＭＵが優良で、どのメモリストリングユニットＭＵが不良なのかまでメモリコントローラ２は把握することができない。

しかし、本実施形態に係る半導体装置１であれば、ステップＳ２におけるブロックデコーダＢＤのリセット動作を行なった後、ブロックＢＬＫのうちどのメモリストリングユニットＭＵが不良なのかを読み出し、これに基づき管理テーブルを生成する。

これにより、メモリコントローラ２は従前のラッチ領域を設けずとも、パーシャルグッドブロックである領域を判別することが出来、また上述したようにメモリ領域を増加させることが出来る。

（２）従前のメモリコントローラも使用することが出来る。
仮に、パーシャルグッドブロックを使用しない場合には、単にその領域はバッドブロックとして認識される。

つまり、本実施形態で説明したメモリコントローラを使用せずとも、従前のメモリコントローラで用が足りることになる。

また従前のメモリコントローラを使用する場合、ＲＯＭ ＦＵＳＥにバッドブロックを示すブロックアドレスＢＡだけ格納すればよいため、出荷時の運用もしやすくなる。

これにより、パーシャルグッドブロックを示すアドレスを格納する上記ラッチ領域を増加させることなく、使用可能なメモリ領域を増加させることができる。

＜変形例＞
次に上記実施形態の変形例に係る半導体装置について説明する。変形例に係る半導体装置１は、たとえばメモリコントローラ２がラッチ部１２０−８を解除する専用コマンドを保持する点で異なる。

具体的には、上記実施形態では、半導体装置１００を起動させると同時にパーシャルグッドブロックを検索したが、変形例では、専用コマンドがたとえばメモリコントローラ２から発行されると、パーシャルグッドブロックを検索する点で異なる。すなわち、半導体装置１００の起動時では、メモリコントローラ２は図２Ｂに示すブロックＢＬＫ０、及びブロックＢＬＫ４はバッドブロックであると認識している。

以下、相違点について述べる。なお、この専用コマンドは、制御回路１５が保持していても良いし、半導体装置１００を制御するホスト機器（図示せぬ）であってもよい。

１．専用コマンドについて
専用コマンドとは、上記図５におけるステップＳ１〜ステップＳ４までの動作をするためのコマンドである。

たとえば図２Ｂにおいて当初は、ブロックＢＬＫ１やブロックＢＬＫ３などの優良なブロックＢＬＫだけを使用していたがデータ容量が増えてきた場合などユーザー側でこの専用コマンドを発行したり、メモリコントローラ２がメモリセルアレイ１１の使用データ容量が一定レベルに達した時点で自発的に発行してもよい。

上記実施形態では、パーシャルグッドブロックであるブロックＢＬＫ０、またはブロックＢＬＫ４内には“Ｃ”データを保持する複数の選択トランジスタＳＴが存在することを説明したが、たとえばブロックＢＬＫ２の場合はメモリストリングＭＳ０〜ＭＳ１１を構成する全ての選択トランジスタＳＴ１が“Ｃ”データを保持する。

また、上述したようにＲＯＭ ＦＵＳＥ内には、バッドブロック情報も格納させているため、たとえばブロックＢＬＫ２において、全ての選択トランジスタＳＴ１に“Ｃ”データを保持させなくてもよい。

なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。

１…不揮発性半導体記憶装置、２…メモリコントローラ、１１…メモリセルアレイ、１２…ロウデコーダ、１３…データ回路・ページバッファ、１４…カラムデコーダ、１５…制御回路、１６…入出力回路、１７・・・アドレス・コマンドレジスタ、１００・・・半導体装置、ＷＬ・・・ワード線、ＭＳ・・・メモリストリング、ＭＵ・・・メモリストリングユニット、ＢＬＫ・・・ブロック、Ｐｌａｎｅ・・・プレーン、ＳＣ・・・半導体層、ＳＴ１、ＳＴ２・・・選択トランジスタ、ＢＧ・・・半導体層、ＪＰ・・・結合部、ＢＤ・・・ブロックデコーダ、１２０−１・・・デコード部、１２０−２〜１２０−５・・・インバータ、１２０−６、１２０−７・・・ｎチャネルＭＯＳトランジスタ、１２０−８・・・ラッチ部、１２０−９〜１２０−１２・・・ｐチャネルＭＯＳトランジスタ、１２０−１３〜１２０−１５、１２０１〜１２０４・・・ｎチャネルＭＯＳトランジスタ

Claims (5)

1. 複数のメモリストリングから構成され、不良領域と判断された第１ブロックと、一部に前記メモリストリング単位で利用可能な領域を含んだ第２ブロックと、を含み、且つデータの消去単位であるブロックを備えるメモリセルアレイと、
   前記第１ブロックと、前記第２ブロックと、のアドレス情報を保持する記憶部と、
   前記ブロックの選択・非選択を制御するラッチ部を含み、前記第２ブロックを示す前記アドレスに基づいて前記ラッチ部の保持データをリセットするブロックデコーダと
   を備えることを
   特徴とする不揮発性半導体記憶装置。
2. 前記第２ブロックにおいて、前記メモリストリングを構成し且つこのメモリストリングの選択のオン・オフを制御する選択トランジスタの閾値レベルを上昇させることを
   特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記閾値レベルが上昇した前記データを保持する前記選択トランジスタは、前記不良領域の前記メモリストリングである
   ことを特徴とする請求項２記載の不揮発性半導体記憶装置
4. 請求項１乃至請求項３いずれか一項の不揮発性半導体記憶装置と、
   この不揮発性半導体記憶装置を制御するメモリコントローラと、を備えた半導体装置であって、
   前記メモリコントローラは、前記第２ブロックの前記一部を利用する場合、前記記憶部を参照し、その参照結果に基づき前記ブロックデコーダ内の前記ラッチ部を前記リセットする
   ことを特徴とする半導体装置。
5. 請求項４記載の半導体装置が起動すると、
   前記メモリコントローラは、前記記憶部を参照し、その参照結果に基づき前記ブロックデコーダ内の前記ラッチ部を前記リセットする
   ことを特徴とする半導体装置。