DE69724164T2

DE69724164T2 - Servoschaltung

Info

Publication number: DE69724164T2
Application number: DE69724164T
Authority: DE
Inventors: Isao. Kanagawa Okada; Tsuyoshi. Kanagawa Hirabuki
Original assignee: Mitsumi Electric Co Ltd
Current assignee: Mitsumi Electric Co Ltd
Priority date: 1996-04-30
Filing date: 1997-04-29
Publication date: 2004-03-25
Anticipated expiration: 2017-04-30
Also published as: EP1179821B1; EP1191530B1; EP0805438A2; DE69717533D1; EP1191530A3; EP0805438A3; EP1179821A1; EP0805438B1; US5946279A; DE69730628D1; DE69724164D1; DE69717533T2; EP1191530A2; DE69730628T2; EP1179822A1

Description

Die vorliegende Erfindung betrifft eine Servoschaltung, insbesondere eine Servoschaltung mit einem Geschwindigkeitssteuersystem und zwei Phasensteuersystemen.
1 zeigt ein Blockschaltbild eines Beispiels einer Servoschaltung des in Betracht gezogenen Standes der Technik. Nach der Figur werden ein detektierter Geschwindigkeitswert und ein detektierter Phasenwert einem Anschluß 10 bzw. einem Anschluß 11 zugeführt. Ein Addierglied 12 subtrahiert einen Geschwindigkeitsreferenzwert von dem detektierten Geschwindigkeitswert und erzeugt auf diese Weise einen Geschwindigkeitsfehlerwert. Ein Multiplizierglied 13 multipliziert den Geschwindigkeitsfehlerwert mit einem Koeffizienten K₁, und das entstandene Multiplikationsprodukt wird einem Addierglied 14 zugeführt. Ein Addierglied 15 subtrahiert einen Phasenreferenzwert von dem detektierten Phasenwert und erzeugt auf diese Weise einen Phasenfehlerwert. Ein Multiplizierglied 16 multipliziert den Phasenfehlerwert mit einem Koeffizienten K₂, und das entstandene Multiplikationsprodukt wird dem Addierglied 14 zugeführt. Das Addierglied 14 addiert den vom Multiplizierglied 13 zugeführten Wert mit dem vom Multiplizierglied 16 zugeführten Wert. Auf diese Weise erzeugt das Addierglied 14 einen Servofehlerwert und gibt diesen Wert über einen Anschluß 17 aus.
2 zeigt ein Blockschaltbild eines Beispiels einer analogen PLL-Schaltung (PLL = Phase-Locked Loop) im betrachteten Stand der Technik. Nach der Figur wird ein Eingangssignal mit einer vorbestimmten Frequenzkomponente einem Anschluß 2010 zugeführt, und dieses Signal gelangt dann zu einem Phasenkomparator 2011. Der Phasenkomparator 2011 vergleicht die Phase des Eingangssignals mit der Phase eines Signals einer vorbestimmten Frequenz, das von einem Frequenzteiler 2014 stammt, und erzeugt auf diese Weise ein Phasenfehlersignal. Das Phasenfehlersignal wird einem VCO (spannungsgesteuerter Oszillator) 2013 über ein TPF (Tiefpaßfilter) 2012 zugeführt. Der Frequenzteiler 2014 unterzieht ein vom VCO 2013 ausgegebenes Schwingungssignal eine Frequenzteilung, und die Frequenz des Schwingungssignals wird somit zu einer vorbestimmten Frequenz. Das Signal der vorbestimmten Frequenz wird über einen Anschluß 2015 ausgegeben und wird auch dem Phasenkomparator 2011 zugeführt. Auf diese Weide erzeugt der VCO 2013 das Schwingungssignal, das in Synchronität mit der vorbestimmten Frequenzkomponente des Eingangssignals ist. Der Frequenzteiler 2014 nimmt die Frequenzteilung des Schwingungssignals vor, und das resultierende Signal wird über den Anschluß 2015 ausgegeben.
Lediglich ein Sychronisationssignal für die Plattenrotationssteuerung und ein Steuersignal, beispielsweise ein Adreßsignal, sind zuvor auf einer beschreibbaren optischen Platte aufgezeichnet. Als Methode dafür gibt es eine im "Orange Book" erwähnte Methode, die standardmäßig für ein beschreibbares Kompaktdisk- oder Kompaktplattensystem (CD-R) vorgesehen ist, gemäß dem eine Rille mäanderförmig ausgebildet wird und auf diese Weise ein Synchronisationssignal auf einer Disk oder Platte aufgezeichnet wird. Ein Signal, das in dieser Art und Weise auf einer Platte aufgezeichnet wird und eine mäanderförmige Rille hervorruft, wird Wobbelsignal genannt.
Das Wobbelsignal ist ein Signal, das man durch Ausführen einer FSK-Modulation (Frequenzumtastung) unter Verwendung eines Biphasenmodulationssignals BIDATA erhält, wobei es sich um Information wie eine Plattenadresse usw. handelt. Wenn die Plattenrotation einer regulären Zeilengeschwindigkeit entspricht, beträgt die Frequenz des Wobbelsignals gleich 22,05 ± 1 kHz. Ein ATIP-Signal, bei dem es sich um die oben erwähnte Information wie eine Adresse usw. handelt, enthält ein Synchronisationssignal (ATIP_syc), eine Adresse und einen Fehlererkennungscode CRC. Die Wiederholungsfrequenz des Synchronisationssignals beträgt 75 Hz.
3A zeigt ein BIDATA-Signal, das man durch Vornahme einer FSK-Demodulation auf ein von einer Platte widergegebenes Wobbelsignal erhält. Durch Zufuhr des BIDATA-Sinals zu der in 2 dargestellten PLL-Schaltung wird ein Taktsignal wie dasjenige, das in 3B dargestellt ist, erzeugt. In dem in 3A dargestellten BIDATA-Signal ist die Wiederholung einer Impulsbreite 1T und einer Impulsbreite 2T ein Adress- und CRC-Muster. Ein Synchronisationssignalmuster ist, um es von dem Address- und CRC-Muster zu unterscheiden, ein Muster mit Impulsbreiten 3T, 1T und 3T. In der Beschreibung der vorliegenden Anmeldung hat eine "Impulsbreite" die Bedeutung einer Dauer von jeweils einer Hochpegelperiode bzw. einer Niedrigpegelperiode eines Impulses.
Wenn die ober erwähnte CD-R mit Daten betrieben wird, erfolgt die Geschwindigkeitssteuerung und Phasensteuerung in einer solchen Weise, daß das vom BIDATA-Signal erzeugte Taktsignal in Synchronisation mit einem Referenztaktsignal ist. Ferner ist es auch notwendig, daß die Phase eines Synchronisationssignals (Wiederholungsfrequenz: 75 Hz), das in den Aufzeichnungsdaten enthalten ist, derart ist, in Synchronität mit der Phase des Synchronistionssignals (ATIP_syc) des von der Platte wiedergegebenen ATIP-Signals gebracht wird.
Es kann angenommen werden, daß: ein Phasenfehlerwert zwischen dem Synchronisationssignal (ATIP_syc) des ATIP-Signals und dem Synchronisationssignal (SBSY: Sub-Code Sync) der Aufzeichnungsdaten erhalten wird; der detektierte Geschwindigkeitswert und der detektierte Phasenwert des von dem BIDATA-Signal erzeugten Taktsignals den in 1 dargestellten Anschlüssen 10 bzw. 11 zugeführt werden; und der oben erwähnte Phasenfehlerwert des Synchronisationssignals mit einem vorbestimmten Koeffizienten multipliziert wird und dann das Produkt auch dem in 1 dargestellten Addierglied 14 zugeführt wird. In einem solchen Fall kann es vorkommen, daß der Phasenfehlerwert des Taktsignals ein positiver Wert ist und der Phasenfehlerwert der Synchronisationssignale ein negativer Wert ist. Eine geeignete Servo-Operation kann deshalb nicht durchgeführt werden. Auf ein solches Problem wird hier als ein erstes Problem Bezug genommen.
Der in 2 gezeigte Phasenkomparator 2011 vergleicht Impulsflanken des in 3A dargestellten BIDATA-Signals mit Impulsflanken des in 3B dargestellten Taktsignals. Deshalb wird die 75-Hz-Komponente des Synchronisationssignalmusters im Phasenfehlersignal gemischt und kann durch das TPF 2012 nicht entfernt werden. Dadurch wird die Stabilität des Taktsignals vermindert. Auf ein solches Problem wird als zweites Problem Bezug genommen.
Wie bereits oben erwähnt, gibt es ein beschreibbares Kompaktplattensystem (CD-R) als ein System für eine beschreibbare Platte. Beim CD-R werden Synchronistionsin formation zur Rotationssteuerung und Addressinformation als ein Wobbelsignal als Ergebnis einer mäanderförmigen Rille aufgezeichnet.
Wie oben erwähnt, ist das Wobbelsignal ein Signal, das man durch Vornahme einer FSK-Modulation unter Verwendung eines Biphasenmodulationssignals BIDATA erhält, bei dem es sich um Information wie eine Plattenadresse usw. handelt. Wenn die Plattenrotation einer regulären Zeilengeschwindigkeit entspricht, beträgt die Frequenz des Wobbelsignals gleich 22,05 ± 1 kHz. Ein ATIP-Signal, bei dem es sich um die oben erwähnte Information wie eine Adresse usw. handelt, enthält ein Synchronistionssignal (ATIP_syc), eine Adresse und einen Fehlererkennungscode CRC. Die Wiederholungsfrequenz des Synchronisationssignals ist 75 Hz.
Ein optisches Plattengerät, welches das Aufzeichnen von Daten auf einer solchen optischen Platte ausführt und die Wiedergabe von Daten davon ausführt, ist beispielsweise in einer offengelegten japanischen Patentanmeldung Nr. 5-225580 offenbart.
In einem derartigen optischen Plattengerät wird ein von einem optischen Kopf von einer optischen Platte wiedergegebenes Wiedergabesignal unter Verwendung einer analogen Schaltung einer Signalverarbeitung unterzogen. Auf diese Weise wird die Rotationssteuerung der optischen Platte ausgeführt.
Eine in 4 dargestellte Schaltung ist ein Beispiel einer Demodulationsschaltung, die eine FSK-Demodulation an einem Wobbelsignal vornimmt und auf diese Weise ein BIDATA-Signal gewinnt, welches ein Modulationssignal ist.
Bei der in 4 dargestellten Schaltung wird ein an einen Anschluß 3010 gelegtes Wobbel-Signal einem Phasenkomparator 3012 zugeführt. Der Phasenkomparator 3012 vergleicht die Phase des zugeführten Wobbelsignals mit der Phase eines Ausgangssignals eines VCO (spannungsgesteuerten Oszillators) 3014. Auf diese Weise wird ein Phasenfehlersignal gewonnen. Das Phasenfehlersignal wird einem Tiefpaßfilter 3016 zugeführt, wobei unnötige Hochfrequenzkomponenten entfernt werden. Auf dies Weise wird ein demoduliertes FSK-Signal gewonnen und über einen Anschluß 3020 ausgegeben. Das demodulierte FSK-Signal wird auch einem Multipli zierglied 3022 zugeführt. Das Multiplizierglied 3022 multipliziert das demodulierte FSK-Signal mit einer Schleifenverstärkung K. Das resultierende Signal wird dem VCO 3014 zugeführt.
Wenn die Transferfunktion des Tiefpaßfilters 3016 mit F(S) = 1 + ω_p/S (wobei ω_P die Grenzfrequenz ist) angenommen, hängt die FSK-Demodulationscharakteristik von ω_P ab. Wenn sich die Betriebsgeschwindigkeit von einer einzigen Geschwindigkeit auf eine doppelte Geschwindigkeit und dann auf eine vierfache Geschwindigkeit ändert, ändert sich die Frequenz des Wobbelsignals von 22,05 ± 1 kHz auf 44,1 ± 2 kHz und dann auf 88,2 ± 4 kHz. Deshalb sollte in der in 4 dargestellten Schaltung die Grenz- oder Eckfrequenz des Tiefpaßfilters 3016 geändert werden, wenn die Betriebsgeschwindigkeit geändert wird. Etwas anderes als diese Sache ist noch, daß es erforderlich ist, die Schaltungsparameter zur Stabilisierung der Schleife optimal zu machen. Auf ein solches Problem wird als ein drittes Problem Bezug genommen.
Wenn man ferner die Gesamtheit einer derartigen analogen Schaltung als integrierte Halbleiterschaltung ausbilden will, ist es schwierig, die Schaltungsparameter mit hoher Genauigkeit einzustellen. Es ist deshalb notwendig, externe Schaltungsbauelemente anzuschließen, deren Schaltungsparameter mit hoher Genauigkeit einstellbar sein sollten. Somit ist es schwierig, eine solche Schaltung in ihrer Gesamtheit als integrierte Schaltung auszubilden. Auf ein solches Problem wird als ein viertes Problem Bezug genommen.
US-A-5170386 offenbart eine Spindelservoschaltung zum Steuern der Drehzahl eines Spindelmotors zum Drehen einer Platte gemäß einem Spindelfehlersignal, welche Schaltung enthält eine Bestimmungseinrichtung zum Bestimmen einer vorbestimmten Lineargeschwindigkeit, eine Referenztakt-Erzeugungseinrichtung zum Erzeugen eines Referenztakts einer vorbestimmten Frequenz gemäß der von der Bestimmungseinrichtung bestimmten Lineargeschwindigkeit, eine Wiedergabetakt-Erzeugungseinrichtung zum Erzeugen eines Wiedergabetakts, der in Phase mit einem Lesesignal von der Platte synchronisiert ist und eine Frequenz hat, die der von der Bestimmungseinrichtung bestimmten Frequenz entspricht, eine Geschwindigkeitsfehlersignal-Erzeugungseinrichtung zum Erzeugen eines Geschwindigkeitsfehlersignals, das einer Frequenzdifterenz zwischen dem Referenztakt und dem Wie dergabetakt entspricht, eine Mischeinrichtung zum Mischen des Geschwindigkeitsfehlersignals und des Phasenfehlersignals zum Ableiten des Spindelfehlersignals und eine Schleifencharakteristik-Steuereinrichtung zum Aufrechterhalten einer Schleifenverstärkung der Servoschleife und eines Mischverhältnisses in der Mischeinrichung auf konstanten Werten unabhängig von Änderungen in der bestimmten Lineargeschwindigkeit.
Der Oberbegriff des Anspruchs 1 basiert auf diesem Dokument.
Wie es aus 5B hervorgeht, umfaßt ein Aspekt der Erfindung eine Referenzfrequenz-Änderungseinrichtung M6 zum Ändern der Frequenz des Referenztaktsignals auf der Grundlage des von der zweiten Phasenfehler-Detektionseinrichtung detektierten Phasenfehlers.
Durch Ändern der Frequenz des Referenztaktsignals auf der Grundlage des Phasenfehlers des Wiedergabesynchronisationssignals kann die Zeit, die zum Korrigieren des Phasenfehlers des Wiedergabesynchronisationssignals erforderlich ist, reduziert werden. Somit können das stabilisierte Wiedergabetaktsignal und Wiedergabesynchronisationssignal früher wiedergegeben werden.
Unter Bezugnahme auf diesen Aspekt der Erfindung ist eine Servoschaltung nach Anspruch 1 vorgesehen.
Andere Ziele und weitere Eigenschaften der vorliegenden Erfindung werden augenscheinlich aus der folgenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen.
1 zeigt ein Blockschaltbild eines Beispiels einer Servoschaltung gemäß dem herangezogenen Stand der Technik;
2 zeigt ein Blockschaltbild eines Beispiels einer analogen PLL-Schaltung (PLL = Phasenregelschleife) gemäß dem herangezogenen Stand der Technik;
3A und 3B zeigen Signalwellenformen;
4 zeigt ein Blockschaltbild eines Beispiels einer FSK-Demodulationsschaltung gemäß dem herangezogenen Stand der Technik;
5A und 5B zeigen Prinzipschaltbilder einer Spindelservoschaltung;
6 zeigt ein Blockschaltbild eines Beispiels eines optischen Plattengerätes (CD-R-Aufzeichnungs-Servo-System), auf das die Spindelservoschaltung nach dem Ausführungsbeispiel der vorliegenden Erfindung angewendet werden kann;
7A, 7B und 7C zeigen Signalwellenformen;
8 zeigt ein Blockschaltbild einer Spindelservoschaltung;
9A und 9B zeigen Signalwellenformen zur Erläuterung der vorliegenden Erfindung;
10 zeigt ein Blockschaltbild einer Spindelservoschaltung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
11A, 11B und 11C zeigen Signalwellenformen zur Erläuterung der vorliegenden Erfindung;
12A, 12B und 12C zeigen Signalwellenformen zur Erläuterung der vorliegenden Erfindung;
13 zeigt ein Blockschaltbild eines Beispiels eines optischen Plattengeräts (CD-R Aufzeichnungs-Servo-System), auf das eine digitale PLL-Schaltung angewendet werden kann;
14 zeigt ein Blockschaltbild der digitalen PLL-Schaltung;
15 zeigt ein Blockschaltbild eines optischen Plattengeräts; und
16 ist ein Blockschaltbild eine Beispiels einer digitalen FSK-Demodulationsschaltung des in 15 dargestellten optischen Plattengeräts.
6 zeigt ein Blockschaltbild eines Beispiels eines CD-R-Aufzeichnungs-Servo-Systems, auf das eine Servoschaltung in einem Ausführungsbeispiel der vorliegenden Erfindung, das später beschrieben wird, angewendet werden kann. Nach dieser Figur wird eine optische Platte 20 (Aufzeichnungsmedium) von einem Spindelmotor 22 in Rotation versetzt. Ein optischer Aufnehmer 24 reproduziert von der Platte 20 ein 7B gezeigtes Wobbelsignal und gibt ein in 7C dargestelltes WBL-Signal aus. Das in 7C dargestellte WBL-Signal erhält man durch Umsetzen des in 7B dargestellten Signals in ein Zwei-Pegel-Signal.
Das WBL-Signal wird einer FSK-Demodulationsschaltung 26 zugeführt, und aufgrund der Modulation erhält man das in 7A dargestellte BIDATA-Signal. Ferner wird ein Synchronisationssignal (ATIP_syc) detektiert. Das BIDATA-Signal wird einer digita len PLL-Schaltung 30 zugeführt. Die digitale PLL-Schaltung 30 erzeugt ein Taktsignal, das in Sychronität mit dem BIDATA-Signal ist, und liefert das Taktsignal an einen Schalter 32. Der Schalter 32 wählt das reproduzierte oder wiedergegebene WBL-Signal aus, sobald die Platte 20 zu rotieren beginnt. Wenn sich die Rotation der Platte 20 stabilisiert hat, wählt der Schalter 32 das von digitalen PLL-Schaltung 30 ausgegebene Taktsignal aus und liefert das ausgewählte Signal an eine Spindelservoschaltung 34. Die Spindelservoschaltung 34 steuert unter Zugrundelegung des jeweils vom Schalter 32 erhaltenen Signals, also des ein einer 1/3,5 – Frequenzteilung unterzogenen WBL-Signals oder Taktsignals und des von der FSK-Demodulationsschaltung 26 erhaltenen Synchronisationssignals, die Rotationsgeschwindigkeit des Spindelmotors 22 derart, daß die Zeilengeschwindigkeit der Platte 20 konstant wird.
8 zeigt ein Blockschaltbild einer Spindelservoschaltung. Das von der digitalen PLL-Schaltung 30 ausgegebene Taktsignal PLLCLK wird einem Anschluß 40 zugeführt und gelangt von dort zu einem Flankendetektor (EDG) 42. Dieses Taktsignal hat eine Frequenz von 6,3 kHz, wenn die Betriebsgeschwindigkeit gleich der einfachen Geschwindigkeit ist, eine Frequenz von 12,6 kHz, wenn die Betriebsgeschwindigkeit gleich der doppelten Geschwindigkeit ist, und eine Frequenz von 25,2 kHz, wenn die Betriebsgeschwindigkeit gleich der vierfachen Geschwindigkeit ist. Der Flankendetektor 42 erzeugt Impulse, die aus der Detektion der ansteigenden Flanken des Taktsignals resultieren.
In einem Zähler 44 wird bei Zufuhr eines Flankendetektionimpulses der von einem Addierglied 46 zugeführte Wert geladen. Der Zähler 44 zählt dann Systemtaktimpulse CLK, die über einen Anschluß 48 zugeführt werden. Der Ausgabewert des Addierglieds 46 ist gewöhnlich ein Referenzwert von –1371. Die Systemtaktimpulse CLK haben eine Frequenz von 8,64 MHz, wenn die Betriebsgeschwindigkeit gleich der einfachen Geschwindigkeit ist, eine Frequenz von 17,29 MHz, wenn die Betriebsgeschwindigkeit gleich der doppelten Geschwindigkeit ist, und eine Frequenz von 34,57 MHz, wenn die Betriebsgeschwindigkeit gleich der vierfachen Geschwindigkeit ist. Der Zähler 44 gibt somit immer dann, wenn ein Flankendetektionsimpuls eingegeben wird, einen Zählwert 0 aus, wenn das Taktsignal PLLCLK keinen Geschwindigkeitsfehler aufweist, einen negativen Zählwert, wenn das Taktsignal PLLCLK schneller ist, und einen positiven Zählwert, wenn das Taktsignal PLLCLK langsamer ist. Somit gibt der Zähler 44 den Zählwert in Abhängigkeit vom Geschwindigkeitsfehler des Taktsignals PLLCLK aus.
Der Zählwert wird einem Register (REG) 50 zugeführt und darin jeweils beim Auftreten eines Flankendetektionsimpulses gespeichert. Eine Mittelwertbildungsschaltung 52 bildet den Mittelwert des im Register 50 gespeicherten Zählwertes und einer vorbestimmten Anzahl vorausgegangener Zählwerte. Der resultierende Wert wird dann einer Überabtastschaltung (OVS) 54 zugeführt.
Eine Frequenzmultiplizierschaltung 56 nimmt an den Flankendetektionsimpulsen eine Frequenzmultiplikation mit 4 vor und liefert das resultierende Taktsignal zur Überabtastschaltung 54. Unter Verwendung des Taktsignals führt die über Abtastschaltung 54 eine Überabtastung am Ausgang der Mittelwertbildungsschaltung 50 aus. Auf diese Weise wird näherungsweise 1/4 des Augangs der Mittelwertbildungsschaltung 50 erhalten und einem Addierglied 58 zugeführt. (Weil die Abtastung mit Taktimpulsen 4-facher Frequenz vorgenommen wird, ist es notwendig, jeden abzutastenden Wert gleich 1/4 des ursprünglichen Wertes zu machen.) Das Addierglied 58 addiert einen Versatzwert von 172 zu dem Überabtastungs-Ausgang und liefert den resultierenden Wert zu einer PWM-Schaltung 60 (PWM = Impulsbreitenmodulation). Der Versatzwert 172 entspricht der 50%-Dauer jeder Periode der Taktimpulse, die man durch Ausführen der Frequenzmultiplikation mit 4 erhält.
Die PWM-Schaltung 60 wird von jedem Taktimpulsausgang der Frequenzmultiplizierschaltung 56 zurückgesetzt und zählt die Systemtaktimpulse CLK, die über einen Anschluß 62 zugeführt werden. Die PWM-Schaltung 60 erzeugt als ein Geschwindigkeitsfehlersignal ein rechteckförmiges Schwingungssignal, und zwar in einer solchen Weise, daß das Signal einen hohen Pegel (+5 V) annimmt, bis ausgehend von 0 der Zählwert gleich dem Ausgangswert des Addierers 58 wird, und dann einen niedrigen Pegel (0 V) annimmt, und sie liefert das rechteckförmige Schwingungssignal zu einer Addierschaltung 64. Der Zähler 44 und das Register 50 wirken wie die in 5A und 5B dargestellte Geschwindigkeitsfehler-Detektionseinrichtung M1.
Ein Referenzwert von 676 und der Ausgang eines Registers (REG) 72 werden einem Addierglied 70 zugeführt. Das Addierglied 70 addiert diese Werte und liefert das resultierende Ergebnis zu einem Zähler 74. Der Ausgangswert des Register 72 ist anfangs auf 0 zurückgesetzt. Der Zähler 74 ist ein 11-Bit-Zähler und nimmt eine Rückführung jedes Übertrags, also jeder eigenen Ausgabe, zu seinem Ladeanschluß vor. Somit wird der Ausgabewert des Addierglieds 70 im Übertrag-Ausgabe-Zeittakt in den Zähler 74 geladen, und er zählt die über einen Anschluß 76 zugeführten Systemtaktimpulse CLK. Für gewöhnlich gibt der Zähler 74 nach Eingabe von jeweils 1372 Systemtaktimpulsen einen Übertrag aus, nachdem er mit 676 geladen worden ist, und der Zähler 74 hält sich somit selbst am Laufen. Die Überträge haben eine Frequenz von 6,3 kHz, wenn die Betriebsgeschwindigkeit die einfache Geschindigkeit ist, und sie werden als ein Referenzsignal Tref einem Flankendetektor (EDG) 78 und einer Frequenzmultiplizierschaltung 80 zugeführt.
Der Flankendetektor 78 detektiert die Anstiegsflanken des Referenzsignals Tref und liefert das Detektionsergebnis an ein Register 92. Das Taktsignal PLLCLK wird über einen Anschluß 81 einem Flankendetektor 82 zugeführt. Der Flankendetektor 82 detektiert die Anstiegsflanken des Taktsignals PLLCLK und liefert das Detektionsergebnis an einen Zähler 88 und an ein Register 90. Im Anschluß an das Rücksetzen durch jede Anstiegsflanke des Referenzsignals Tref zählt der Zähler 86 die Systemtaktimpulse CLK, die ihm über einen Anschluß 84 zugeführt werden, und er liefert den Zählwert an das Register 90. Das Register 90 speichert den Zählwert bei jeder Anstiegsflanke des Taktsignals PLLCLK. Im Anschluß an das Rücksetzen durch jede Anstiegsflanke des Taktsignals PLLCLK zählt der Zähler 88 die über den Anschluß 84 zugeführten Systemtaktimpulse CLK und liefert den Zählwert an das Register 92. Das Register 92 speichert den Zählwert bei jeder Anstiegsflanke des Referenzsignals Tref. Unterstellt man, daß das Referenzsignal Tref und das Taktsignal PLLCLK so sind, wie es in 9A und 9B dargestellt ist, speichert das Register 90 als ein Ergebnis den Systemtaktimpuls-Zählwert für die Periode A, und das Register 92 speichert den Systemtaktimpuls-Zählwert für die Periode B.
Ein Subtrahierglied 94 subtrahiert den Ausgangswert des Registers 92 vom Ausgangswert des Registers 90, gewinnt auf diese Weise ein Phasenfehlerausmaß A–B und liefert dieses Ausmaß an eine Mittelwertbildungsschaltung 96. Die Mittelwertbil dungsschaltung 96 bildet den Mittelwert aus dem zugeführten Ausmaß und einer vorbestimmten Anzahl vorangegangener Phasenfehlerausmaße. Die Mittelwertbildungsschaltung 96 liefert den absoluten Wert des Mittelwerts an eine PWM-Schaltung 98, und sie liefert das Vorzeichen des Mittelwerts an den Eingangsanschluß eines Tristate-Puffers 100.
Die PWM-Schaltung 98 wird von Taktimpulsen zurückgesetzt, die durch Vornahme einer Frquenzmultiplikation mit 4 am Referenzsignal Tref mittels der Frequenz Multiplizierschaltung 80 gewonnen werden, und zählt die über einen Anschluß 102 zugeführten Systemtaktimpulse CLK. Die PWM-Schaltung 98 erzeugt ein rechteckförmiges Schwingungssignal von einer solchen Art, daß der Pegel des Signals niedrig ist, bis ausgehend von 0 der Zählwert gleich dem Ausgangswert der Mittelwertbildungsschaltung 96 wird, und dann das Signal einen hohen Pegel annimmt, und sie liefert das rechteckförmige Schwingungssignal an den Steueranschluß des Tristate-Puffers 100.
Der Tristate-Puffer 100 ist in einem Ausgabezustand, wenn das von der PWM-Schaltung 98 ausgegebene rechteckförmige Schwingungssignal bei dem niedrigen Pegel ist, und gibt ein +5 Volt-Signal aus, wenn das von der Mittelwertbildungsschaltung 96 gelieferte Vorzeichen positiv ist, und gibt ein 0 Volt-Signal aus, wenn das Vorzeichen negativ ist. Der Tristate-Puffer 100 ist im hohen Impedanzzustand, wenn sich das oben erläuterte rechteckförmige Schwingungssignal beim hohen Pegel befindet. Wenn deshalb die Dauer A gleich der Dauer B ist, befindet sich der Tristate-Puffer im hohen Impedanzzustand. Ist die Dauer A länger als die Dauer B, gibt der Tristate-Puffer 100 +5 Volt aus. Ist die Dauer B länger als die Dauer A, gibt der Tristate-Puffer 100 0 Volt aus. Somit erzeugt der Tristate-Puffer 100 ein solches Phasenfehlersignal und liefert dieses Signal an die Addierschaltung 64.
Die Addierschaltung 64 enthält ein eingebautes Tiefpaßfilter und führt Additionen von analogen Spannungen aus. Das Geschwindigkeitsfehlersignal von 0 V und 5 V wird vom Tiefpaßfilter integriert, und auf diese Weise wird ein Gleichstromwert gewonnen. Das Phasenfehlersignal von 0 Volt, 5 Volt und hoher Impedanz wird vom Tiefpaßfilter integriert, in welchem beispielsweise 2,5 Volt für den hohen Impedanzzustand genommen wird. Auf diese Weise wird ein Gleichstromwert erhalten. Die Addierschal tung 64 addiert die Gleichstromwerte des Geschwindigkeitsfehlersignals und des Phasenfehlersignals und gibt ein Signal des resultierenden Wertes als ein Servosignal über einen Anschluß 104 an den in 6 gezeigten Spindelmotor 22 aus.
Die oben erläuterten Zähler 74, 86, 88 und das Subtrahierglied 94 wirken wie die Phasenfehler-Detektionseinrichtung M2, und die Mittelwertbildungsschaltung 52, die OVS 54, das Addierglied 58, die PWM-Schaltung 60, die Mittelwertbildungsschaltung 96, die PWM-Schaltung 98, der Tristate-Puffer 100 und das Addierglied 64 wirken wie die Servosignal-Erzeugungseinrichtung M3, die beide in 5A und 5B dargestellt sind.
Wir haben den Teil der Servoschaltung zum Durchführen einer solchen Servo-Operation beschrieben, daß die Frequenz (Geschwindigkeit) und die Phase des Taktsignals PLLCLK, das aus dem von der optischen Platte wiedergegebenen BIDATA-Signal gewonnen wird, gleich und synchron mit der Frequenz (Geschwindigkeit) und der Phase des Referenzsignals Tref sein kann, das von den Systemtaktimpulsen CLK erzeugt wird.
Ein Teil der Servoschaltung, der jetzt beschrieben wird, nimmt eine solche Servo-Operation vor, daß die Phase des von der optischen Platte 20 wiedergegebenen Synchronisationssignals (ATIP_syc) mit einer Frequenz von etwa 75 Hz in Synchronisation mit der Phase des in den Aufzeichnungsdaten enthaltenen Synchronisationssignals (SBSY: Sub-Code Sync) einer Frequenz von 75 Hz sein kann.
Das Synchronisationssignal SBSY der Aufzeichnungsdaten wird einem Anschluß 110 zugeführt, und eine Flankendetektor 112 detektiert die Anstiegsflanken des Signals SBSY und liefert das Detektionsergebnis an einen Phasendifferenzdetektor 114. Das von der optischen Platte wieder gewonnene Synchronisationssignal ATIP_syc wird einem Anschluß 116 zugeführt, und ein Flankendetektor 118 detektiert die Anstiegsflanken des Signals ATIP_syc und liefert das Detektionsergebnis an den Phasendifferenzdetektor 114, ein Register 120 und eine Verzögerungsschaltung 122. Ein Frequenzteiler 126 führt an den über einen Anschluß 124 zugeführten Systemtaktimpulsen CLK eine 1/4-Frequenzteilung aus und liefert die resultierenden Taktimpulse an den Phasendifferenzdetektor 114 und das Register 120.
Zum Zeitpunkt des Auftretens jeder Anstiegsflanke des Synchronisationssignals SBSY (oder ATIP_syc) wird eine 0 in den Phasendifferenzdetektor 114 geladen, und der Phasendifferenzdetektor 114 zählt dann die der 1/4-Frequenzteilung unterzogenen Systemtaktimpulse, bis die nachfolgende Anstiegsflanke des Synchronisationssignals ATIP_syc (oder SBSY) auftritt. Auf diese Weise wird die Phasendifferenz als Zählwert detektiert. Der Zählwert wird dem Register 120 zugeführt. Der Zählwert ist positiv, wenn das Signal ATIP_syc später auftritt, und der Zählwert ist negativ, wenn das Signal SBSY später auftritt. Das Register 120 speichert den Zählwert der zur Zeit der Anstiegsflanke des Synchronisationssignals ATIP_syc (oder SBSY) zugeführten Phasendifferenz, und liefert den Zählwert an einen Komparator 128 und das Register 72. Der Wert ± 343, der einer Periode des Taktsignals PLLCLK entspricht, wird dem Komparator 128 zugeführt. Ist der oben beschriebene Zählwert kleiner als –343 oder höher als +343, was bedeutet, daß die Phasendifferenz größer als eine Periode des Taktsignals PLLCLK ist, liefert der Komparator 128 ein Triggersignal und das Vorzeichen des Phasendifferenzzählwerts an einen Datengenerator 130. Ist der Zählwert gleich oder höher als –343 und weniger als oder gleich +343, was bedeutet, daß die Phasendifferenz gleich oder kleiner als eine Periode des Taktsignals PLLCLK ist, liefert der Komparator 128 ein Triggersignal und das Vorzeichen des Phasendifferenzzählwerts an das Register 72.
Dem Register 72 wird der Zählwertausgang des Registers 120 zugeführt und auch ein Signal, das durch Verzögerung des Ausgangs des Flankendetektors 118 mittels der Verzögerungsschaltung 122 gewonnen wird. Ferner liefert ein Mikroprozessor (in der Figur nicht gezeigt) der das gesamte Gerät steuert, ein Freigabesignal EN an einen Anschluß 132. Das Register 72 gibt bei Zufuhr des Triggersignals eine 0 aus, wenn das Freigabesignal EN nicht zugeführt wird. Wird das Freigabesignal EN zugeführt, speichert das Register 72, wenn das Triggersignal vom Komparator 128 zugeführt wird, den Ausgang des Registers 120 und gibt ihn aus.
Wenn somit die Phasendifferenz gleich oder kleiner als eine Periode des Taktsignals PLLCLK ist, wird der vom Phasendifferenzdetektor 114 gezählte Phasendifferenzzählwert dem Addierglied 170 zugeführt und darin dem Referenzwert hinzu addiert. Dadurch verändert sich die Erzeugungszeit des Referenzsignals Tref zum Durchfüh ren einer Servo-Operartion derart, daß das Synchronisationssignal ATIP_syc in Synchronität mit dem Synchronisationssignal SBSY ist.
Dem Datengenerator 130 wird das Freigabesignal EN über einen Anschluß 134 zugeführt. Wird das Freigabesignal EN nicht zugeführt, erzeugt der Datengenerator 130, wenn das Triggersignal vom Komparator 128 zugeführt wird, eine 0. Wird das Freigabesignal EN zugeführt, erzeugt der Datengenerator 130 einen vorbestimmten Wert ± N aus dem vom Komparator 128 zugeführten Triggersignal und dem vom Komparator 128 zugeführten Vorzeichen, und er liefert den Wert ± N an das Addierglied 46. Das Vorzeichen von ± N ist das vom Komparator 128 gelieferte Vorzeichen, und N ist ein Wert, der zuvor vom Mikroprozessor geschrieben worden ist. N ist beispielsweise irgendeine der Zahlen 2, 3, 4.
Wenn somit die Phasendifferenz größer als eine Periode von PLLCLK ist, erzeugt der Datengenerator 130 den vorbestimmten Wert ± N, und ± N wird dem Referenzwert –1371 im Addierglied 46 hinzu addiert. Dadurch ändert sich der zum Durchführen einer Servo-Operation in den Zähler 44 geladene Wert derart, daß das Synchronistionssignal ATIP_syc in Synchronität mit dem Synchronisationssignal SBSY ist.
Der oben beschriebene Phasendifferenzdetektor 114 und das Register 120 wirken wie die in 5A und 5B gezeigte zweite Phasenfehler-Detektionseinrichtung M4, und das Register 72 und das Addierglied 70 wirken wie die Referenzphasen-Anderungseinrichtung M5. Der Datengenerator 130 und das Addierglied 46 wirken wie die Referenzfrequenz-Änderungseinrichtung M6.
Wenn, wie es oben beschrieben worden ist, die Phasendifferenz des ATIP_syc gleich oder kleiner als eine Periode des PLLCLK ist, wird ein großer Wert zwischen –343 und +343 im Addierglied 70 des Phasenfehlersystems hinzu addiert. Wenn die Phasendifferenz des ATIP_syc größer als eine Periode des PLLCLK ist, wird ein kleiner Wert ± 2, ± 3 oder ± 4 im Addierglied 46 des Geschwindigkeitsfehlersystems hinzu addiert. Dies ist allgemein gesagt deswegen so, weil die Schleifenverstärkung eines solchen Geschwindigkeitsfehlersytems einige Male bis einhundert Mal der Schleifenverstärkung eines solchen Phasenfehlersystems ist. Dementsprechend kann ein Rückführausmaß des Geschwindigkeitsfehlersystems kleiner als ein Rückführausmaß eines Phasenfehlersystems sein.
Wenn das Gerät startet, veranlaßt der oben erwähnte Mikroprozessor, daß der in 6 gezeigte Schalter 32 das WBL-Signal auswählt, und daß der Schalter 32, wenn sich die Rotation der Platte 20 stabilisiert hat, das Taktsignal PLLCLK auswählt. Zu dieser Zeit liefert der Mikroprozessor kein Freigabesignal EN an die in 8 dargestellten Anschlüsse 132 und 134. Nachdem im Aufzeichnungsmodus das Taktsignal PLLCLK in Synchronität mit dem Referenzsignal Tref gelangt, liefert der Mikroprozessor das Freigabesignal an die Anschlüsse 132 und 134 und veranlaßt die Synchronisation des Synchronisationssignals ATIP_syc mit dem Synchronisationssignal SBSY.
In der oben beschriebenen Servoschaltung detektiert die Geschwindigkeitsfehler-Detektionseinrichtung den Geschwindigkeitsfehler, der die Differenz in der Frequenz zwischen dem vom Aufzeichnungsmedium wiedergegebenen Wiedergabetaktsignal und dem Referenztaktsignal ist. Die erste Phasenfehler-Detektionseinrichtung detektiert den Phasenfehler, der die Differenz in der Phase zwischen dem Wiedergabetaktsignal und dem Referenztaktsignal ist. Die Servosignal-Erzeugungseinrichtung erzeugt das Servosignal, das zum Eliminieren des oben erwähnten Geschwindigkeitsfehlers und Phasenfehlers dient. Die zweite Phasenfehler-Detektionseinrichtung detektiert den Phasenfehler, der die Differenz in der Phase zwischen dem separat von dem oben erwähnten Wiedergabetaktsignal vom Aufzeichnungsmedium wiedergegebenen Synchronisationssignal und dem Referenzsynchronisationssignal ist. Die Referenzphasen-Änderungseinrichtung ändert die Phase des Referenztaktsignals auf der Grundlage des von der zweiten Phasenfehler-Detektionseinrichtung detektierten Phasenfehlers.
Somit wird in dem Ausführungsbeispiel die Phase des Referenztaktsignals, die zum Detektieren des Phasenfehlers des Wiedergabetaktsignals benutzt wird, auf der Grundlage des Phasenfehlers des vom Aufzeichnungsmedium wiedergegebenen Wiedergabesynchronisationssignals geändert. Deshalb gibt es nur eine Phasensystem-Servoschleife, und das Servosignal wird dadurch erzeugt, daß der Phasenfehler des Wiedergabetaktsignals und der Phasenfehler des Wiedergabesynchronisati onssignals addiert werden. Dadurch ist es möglich, die Phasenfehler der beiden Systeme gleichzeitig zu korrigieren.
Durch Ändern der Frequenz des Referenztaktsignals auf der Grundlage des Phasenfehlers des Wiedergabesynchronisationssignals kann die Zeit reduziert werden, die zum Korrigieren des Phasenfehlers des Wiedergabesynchronisationssignals benötigt wird. Somit können das stabilisierte Wiedergabetaktsignal und Wiedergabesynchronisationssignal früher reproduziert werden.
Eine Änderung der Frequenz des Referenztaktsignals auf der Grundlage des Phasenfehlers des Synchronisationssignals soll jedoch nicht erfolgen.
Erzeugt werden das Geschwindigkeitsfehlersignal, bei dem es sich um die rechteckförmige Schwingung mit der dem Geschwindigkeitsfehler entsprechenden Impulsbreite handelt, und das Phasenfehlersignal, bei dem es sich um die rechteckförmige Schwingung mit der dem Phasenfehler entsprechenden Impulsbreite handelt. Jedes dieser Fehlersignale wird durch das Tiefpaßfilter integriert, und diese Signale werden dann in einer analogen Berechnungsart miteinander addiert. Das auf diese Weise gewonnene Servosignal wird dann dem Spindelmotor zugeführt.
Wenn die Geschwindigkeitsfehler-Schleifenverstärkung vom einfachen Wert auf einen vierfachen Wert und auf einen sechzehnfachen Wert geändert wird, um die Operations- oder Betriebsgeschwindigkeit von der einfachen Geschwindigkeit auf die zweifache Geschwindigkeit und die vierfache Geschwindigkeit zu ändern, sollte die Phasenfehler-Schleifenverstärkung ebenfalls von einem einfachen Wert auf einen vierfachen Wert und auf einen sechzehnfachen Wert geändert werden. Die Multiplikationsrate der Geschwindigkeitsfehler-Schleifenverstärkung sollte somit dieselbe wie die Multiplikationsrate der Phasenfehler-Schleifenverstärkung sein.
Zu diesem Zweck sind die beiden Register zum Halten des jeweiligen Zählwertes der beiden Zähler, das Subtrahierglied und die Impulsbreiten-Modulationsschaltung zum Ändern des Tastverhältnisses des Phasenfehlersignals unter Verwendung des Ausgangs des Subtrahierglieds vorgesehen. Dadurch wird das Schaltungsausmaß groß.
Es ist deshalb gefordert worden, eine Servoschaltung vorzusehen, bei der die Phasenfehlerverstärkung gemäß einer Änderung der Geschwindigkeitsfehlerverstärkung geändert werden kann und dennoch die Schaltungsanordnung einfach und das Schaltungsausmaß klein sind.
Zu diesem Zweck enthält eine Servoschaltung gemäß einem anderen Aspekt der vorliegenden Erfindung eine Geschwindigkeitsfehler-Detektionseinrichtung, eine Phasenfehler-Detektionseinrichtung und eine Servosignal-Erzeugungseinrich-tung. Die Geschwindigkeitsfehler-Detektionseinrichtung detektiert den Geschwindigkeitsfehler, der die Differenz in der Frequenz zwischen dem vom Aufzeichnungsmedium wiedergegebenen Wiedergabetaktsignal und dem Referenztaktsignal ist. Die Phasenfehler-Detektionseinrichtung detektiert den Phasenfehler, der die Differenz in der Phase zwischen dem Wiedergabetaktsignal und dem Referenztaktsignal ist. Die Servosignal-Erzeugungseinrichtung erzeugt das Servosignal, das zum Eliminieren des oben erwähnten Geschwindigkeitsfehlers und Phasenfehlers benutzt wird. Die Phasenfehler-Detektionseinrichtung enthält ferner eine erste und eine zweite Frequenzteilereinrichtung und Phasenvergleichseinrichtung. Die erste und die zweite Frequenzteilereinrichtung nehmen eine Frequenzteilung am Wiedergabetaktsignal bzw. am Referenztaktsignal vor. Das Frequenzteilungsverhältnis wird gemäß einer Änderung der Geschwindigkeitsfehlerverstärkung der Geschwindigkeitsfehler-Detektionseinrichtung geändert. Die Phasenvergleichseinrichtung detektiert den Phasenfehler zwischen dem frequenzgeteilen Wiedergabetaktsignal und dem frequenzgeteilten Referenztaktsignal.
Das Frequenzteilungsverhältnis des Wiedergabetaktsignals und des Referenztaktsignals wird somit in Übereinstimmung mit einer Änderung der Geschwindigkeitsfehlerverstärkung geändert. Auf diese Weise wird die Phasenfehlerdetektionsperiode geändert. Als ein Ergebnis wird die Phasenfehlerverstärkung gemäß oder in Übereinstimmung mit der Geschwindigkeitsfehlerverstärkung geändert, und die Impulsbreiten-Modulationsschaltung usw. werden nicht benötigt. Deshalb kann die Schaltungsanordnung einfacher sein, und das Schaltungsausmaß kann reduziert werden.
10 zeigt ein Blockschaltbild der Spindelservoschaltung in dem oben erwähnten Ausführungsbeispiel, auf das der oben erwähnte zweite Aspekt der Erfindung ange wendet wird. Das Wiedergabetaktsignal PLLCLK, das vom Aufzeichnungsmedium wiedergegeben und von der in 6 dargestellten digitalen PLL-Schaltung 30 ausgegeben wird, wird einem Anschluß 1040 zugeführt und von dort einem Flankendetektor (EDG) 1042 zugeführt. Dieses Taktsignal hat eine Frequenz von 6,3 kHz, wenn die Betriebsgeschwindigkeit die einfache Geschwindigkeit ist, eine Frequenz von 12,6 kHz, wenn die Betriebsgeschwindigkeit die doppelte oder zweifache Geschwindigkeit ist, und eine Frequenz von 25,2 kHz, wenn die Betriebsgeschwindigkeit die vierfache Geschwindigkeit ist. Der Flankendetektor 1042 erzeugt Impulse, die aus der Detektion der Anstiegsflanken des Taktsignals resultieren.
In einem Zähler 1044 wird ein Referenzwert -1371 geladen, wenn ein Flankendetektionsimpuls zugeführt wird. Der Zähler 1044 zählt dann die Systemtaktimpulse CLK, die über einen Anschluß 1048 zugeführt werden. Die Systemtaktimpulse CLK haben eine Frequenz von 8,64 MHz, wenn die Betriebsgeschwindigkeit die einfache Geschwindigkeit ist, eine Frequenz von 17,29 MHz, wenn die Betriebsgeschwindigkeit die zweifache Geschwindigkeit ist, und eine Frequenz von 34,57 MHz, wenn die Betriebsgeschwindigkeit die vierfache Geschwindigkeit ist. Immer dann wenn ein Flankendetektionsimpuls eingegeben wird, gibt deshalb der Zähler 1044 einen Zählwert von 0 aus, wenn das Taktsignal PLLCLK keinen Geschwindigkeitsfehler enthält, einen negativen Zählwert, wenn das Taktsignal PLLCLK schneller ist, und einen positiven Zählwert, wenn das Taktsignal PLLCLK langsamer ist. Der Zähler 1044 gibt somit den Zählwert in Abhängigkeit vom Geschwindigkeitsfehler des PLLCLK aus.
Der Zählwert wird einem Register (REG) 1050 zugeführt und darin gespeichert, und zwar immer dann, wenn ein Flankendetektionsimpuls zugeführt wird. Eine Mittelwertbildungsschaltung 1050 bildet den Mittelwert des im Register 1050 gespeicherten Zählwerts und von einer vorbestimmten Anzahl vorangegangener Zählwerte. Der resultierende Wert wird dann einer Überabtastschaltung (OVS) 1054 zugeführt.
Die Flankendetektionsimpulse werden veranlaßt, daß sie in Synchronität mit den Systemtaktimpulsen sind, und sie werden dann einer Frequenzmultiplizierschaltung 1056 zugeführt. Die Frequenzmultiplizierschaltung 1056 nimmt eine Frequenzmultiplikation mit 4 an den Flankendetektionsimpulsen vor. Die Taktimpulse, die aus der Durchführung der Frequenzmultiplikation mit 4 an den Flankendetektionsimpulsen durch die Frequenzmultiplizierschaltung 1056 gewonnen werden, gelangen dann zu der Überabtastschaltung 1054. Unter Verwendung der Taktimpulse nimmt die Überabtastschaltung 1054 eine Überabtastung am Ausgang der Mittelwertbildungsschaltung 1052 vor. Somit wird annähernd 1/4 des Ausgangs der Mittelwertbildungsschaltung 1052 erhalten und einer Geschwindigkeitsverstärkungsschaltung 1057 zugeführt. (Weil die Abtastung mit der 4-fachen Frequenz der Taktimpulse vorgenommen wird, ist es notwendig, jeden abzutastenden Wert zu 1/4 des ursprünglichen Werts zu machen.) Verstärkungsdaten werden von einem Mikroprozessor (in der Figur nicht gezeigt) über einen Anschluß 1055 der Geschwindigkeitsverstärkungsschaltung 1057 zugeführt. Die Geschwindigkeitsdaten geben beispielsweise ein Frequenzteilungsverhältnis von 1/16 an, wenn die Betriebsgeschwindigkeit gleich der einfachen Geschwindigkeit ist, ein Frequenzteilungsverhältnis von 1/4 , wenn die Betriebsgeschwindigkeit gleich der zweifachen Geschwindigkeit ist, und ein Frequenzteilungsverhältnis von 1, wenn die Betriebsgeschwindigkeit gleich der vierfachen Geschwindigkeit ist. Die Geschwindigkeitsverstärkungsschaltung 2057 multipliziert den von der Überabtastschaltung 1054 zugeführten Wert mit den oben erwähnten Verstärkungsdaten, und führt den resultierenden Wert einem Addierglied 1058 zu. Wenn man somit für den Fall, daß die Betriebsgeschwindigkeit die einfache Geschwindigkeit ist, die Geschwindigkeitsschleifenverstärkung als eine Referenz verwendet, beträgt die Verstärkung das Vierfache der Referenz, wenn die Betriebsgeschwindigkeit die zweifache Geschwindigkeit ist, und die Verstärkung beträgt das Sechzehnfache der Referenz, wenn die Betriebsgeschwindigkeit die vierfache Geschwindigkeit ist. Das Addierglied 1058 addiert einen Versatzwert 172 zum Überabtastausgang, und der resultierende Wert wird einer PWM-Schaltung 1060 (PWM = Pulsbreitenmodulation) zugeführt. Der Versatzwert von 172 entspricht 50% der Dauer jeder Periode der Taktimpulse, die bei der Durchführung der Frequenzmultiplikation 4 erhalten werden.
Die PWM-Schaltung 1060 wird durch jeden Taktimpulsausgang der Frequenzmultiplikationsschaltung 1056 zurückgesetzt und zählt die Systemtaktimpulse CLK, die über einen Anschluß 1062 zugeführt werden. Die PWM-Schaltung 1060 erzeugt ein rechteckförmiges Schwingungssignal als ein Geschwindigkeitsfehlersignal derart, daß das Signal einen hohen Pegel (+5 V) hat, bis der Zählwert ausgehend von 0 gleich dem Ausgangswert des Addierglieds 1058 ist, und daraufhin einen niedrigen Pegel (0 V) annimmt, und sie führt dieses rechteckförmige Schwingungssignal einer Addierschaltung 1064 zu. Der Zähler 1044 und das Register 1050 wirken wie die Geschwindigkeitsfehlerdetektionseinrichtung.
Ein Referenzwert von 676 und der Ausgang einer Addierwertsteuerschaltung 1072 werden einem Addierglied 1070 zugeführt. Das Addierglied 1070 addiert diese Werte und liefert den resultierenden Wert an einen Zähler 1074. Der Ausgangswert der Addierwertsteuerschaltung 1072 ist anfangs auf 0 zurückgesetzt. Der Zähler 1074 ist ein 11-Bit-Zähler und nimmt eine Rückführung jedes Übertrags, also seines eigenen Ausgangs, auf seinen Ladeanschluß vor. In den Zähler 1074 wird somit der Ausgangswert des Addierglieds 1070 im Übertragausgabetakt geladen, und er zählt die Systemtaktimpulse CLK, die einem Anschluß 1076 zugeführt werden. Für gewöhnlich gibt der Zähler 1074 immer dann, wenn im Anschluß an das Laden mit 676 eine Anzahl von 1372 Systemtaktimpulsen eingegeben worden ist, einen Übertrag aus, und der Zähler 1074 hält sich somit selbst am Laufen. Die Überträge haben eine Frequenz von 6,3 kHz, wenn die Betriebsgeschwindigkeit die einfache Geschwindigkeit ist, und sie werden als ein Referenzsignal (Referenztaktsignal) Tref einem Zähler 1078 zugeführt.
Der Zähler 1078, der wie die erste Frequenzteilungseinrichtung wirkt, ist in Synchronisation mit den Systemtaktimpulsen CLK, die über einen Anschluß 1080 zugeführt werden. Der Zähler 1078 führt die Frequenzteilung am Referenzsignal Tref gemäß den Instruktionen von Frequenzteilungsdaten aus, die über einen Anschluß 1082 zugeführt werden, und er gibt ein Signal REF aus. Ist die Betriebsgeschwindigkeit gleich der einfachen Geschwindigkeit, nimmt der Zähler 1078 eine 1/16-Frequenzteilung am Referenzsignal Tref vor und gibt das Signal REF derart aus, daß das Signal während acht Perioden von Tref den Wert 0 hat und daß das Signal während der folgenden acht Perioden von Tref den Wert 1 hat. Ist die Betriebsgeschwindigkeit die zweifache Geschwindigkeit, nimmt der Zähler 1078 eine 1/4-Frequenzteilung am Referenzsignal Tref vor und gibt das Signal REF derart aus, daß das Signal während zwei Perioden von Tref den Wert 0 hat und daß das Signal während der nachfolgenden zwei Perioden von Tref den Wert 1 hat. Ist die Betriebsgeschwindigkeit gleich der vierfachen Geschwindigkeit, nimmt der Zähler 1078 eine 1/1-Frequenzteilung am Referenzsignal Tref vor. In diesem Fall wird somit vom Zähler 1078 keine Frequenzteilung vorgenommen, und das Signal REF ist gleich dem Referenzsignal Tref. In ähnlicher Weise ist ein Zähler 1084, der als die zweite Frequenzteilungseinrichting arbeitet, in Synchronität mit den Systemtaktimpulsen CLK. Der Zähler 1084 führt gemäß den Frequenzteilungsdaten eine Frequenzteilung am Taktsignal (Wiedergabetaktsignal) PLLCLK vor, und gibt ein Signal DBCK aus.
Das vom Zähler 1078 ausgegebene Signal REF wird einem Anschluß S eines Phasenvergleichers 1092 zugeführt, und das vom Zähler 1084 ausgegebene Signal DBCK wird einem Anschluß R des Phasenkomparators 1092 zugeführt. Der Phasenkomparator 1092, der als die Phasenvergleichseinrichtung arbeitet, enthält ein SR-Flipflop und eine Exklusiv-ODER-Schaltung. Der Q-Ausgang des Flipflop, das zur Zeit des Auftretens jeder Anstiegsflanke des Signals REF gesetzt und zur Zeit des Auftretens jeder Anstiegsflanke des Signals DBCK zurückgesetzt wird, wird einem Tristate-Puffer 1094 als Phasendatum zugeführt. Ferner wird der Ausgang des Exklusiv-ODERs, wenn jedes von den Signalen REF und DBCK ansteigt (ausgenommen das Exklusiv-ODER, wenn jedes der Signale abfällt), dem Steueranschluß des Tristate-Puffers 1094 als ein Freigabesignal zugeführt. Das Freigabesignal befindet sich auf einem niedrigen Pegel, wenn der Ausgang des Exklusiv-ODERs eine 1 ist, und das Freigabesignal befindet sich auf einem hohen Pegel, wenn der Ausgang des Exklusiv-ODERs eine 0 ist.
Wenn somit die Signale REF und DBCK derart sind, wie es beispielsweise in 11A bzw. 11B dargestellt ist, erhält man das in 11C dargestellte Phasendatum. Sind die Signale REF und DBCK derart, wie se in 12A bzw. 12B gezeigt ist, erhält man das in 12C dargestellten Phasendatum. Der Tristate-Puffer 1094 ist im Ausgangszustand, wenn das Freigabesignal auf dem niedrigen Pegel ist, und im Hochimpedanzzustand, wenn das Freigabesignal auf dem hohen Pegel ist. Als ein Ergebnis werden somit, wenn die Phasendaten derart sind, wie es in 11C gezeigt ist, lediglich die Niedrigpegel-Phasendaten vom Tristate-Puffer 1094 als ein Phasenfehlersignal der Addierschaltung 1064 zugeführt. Sind die Phasendaten derart, wie es in 12C gezeigt ist, werden lediglich die Hochpegel-Phasendaten vom Tristate-Puffer 1094 als das Phasenfehlersignal der Addierschaltung 1064 zugeführt.
Die Ausgangsspannung des Tristate-Puffers 1064 ist für den hohen Pegel gleich 5 V und für den niedrigen Pegel gleich 0 V.
Somit wird das Frequenzteilungverhältnis des Wiedergabetaktsignals und des Referenztaktsignals gemäß den Frequenzteilungsdaten geändert, und zwar gleichzeitig mit einer Änderung der Geschwindigkeitsfehlerverstärkung gemäß den Verstärkungsdaten entsprechend den Frequenzteilungsdaten. Dadurch wird die Phasenfehler-Detektionsperiode geändert. Als ein Ergebnis wird die Phasenfehlerverstärkung gemäß der Änderung der Geschwindigkeitsfehlerverstärkung geändert, und die Impulsbreitenmodulationsschaltung usw. im ersten Ausführungsbeispiel der Erfindung werden nicht benötigt. Die Schaltungsanordnung kann somit einfacher sein, und das Schaltungsausmaß kann reduziert werden.
Die Addierschaltung 1064 enthält ein eingebautes Tiefpaßfilter und führt eine Addition von analogen Spannungen aus. Das Geschwindigkeitsfehlersignal von 0 V und 5 V, das von der PWM-Schaltung 1060 zugeführt wird, wird vom Tiefpaßfilter integriert, und man erhält einen Gleichstromwert. Das Phasenfehlersignal von 0 V, 5 V und hoher Impedanz, geliefert vom Tristate-Puffer 1094, wird vom Tiefpaßfilter integriert, in welchem beispielsweise 2,5 V für den hohen Impedanzzustand genommen wird. Somit wird ein Gleichstromwert gewonnen. Die Addierschaltung 4064 addiert die Gleichstromwerte des Geschwindigkeitsfehlersignals und des Phasenfehlersignals und gibt ein Signal des resultierenden Werts als ein Servosignal über einen Anschluß 1096 an den 6 dargestellten Spindelmotor 22 aus.
Die oben erwähnten Zähler 1078, 1084 und der oben erwähnte Phasenkomparator 1092 wirken als die Phasenfehler-Detektionseinrichtung, und die Mittelwertbildungsschaltung 1052, die OWS 1054, die Geschwindigkeitsverstärkungsschaltung 1057, das Addierglied 1058, die PWM-Schaltung 1060, der Tristate-Puffer 1094 und das Addierglied 1064 wirken als die Servosignal-Erzeugungseinrichtung.
Beschrieben haben wir den Teil der Servoschaltung zum Ausführen einer Servo-Operation in einer solchen Weise, daß die Frequenz (Geschwindigkeit) und die Phase des Taktsignals PLLCLK, das man aus dem von der optischen Platte wiedergegebenen BIDATA-Signal gewinnt, gleich und in Synchronität mit der Frequenz (Ge schwindigkeit) bzw. Phase des Referenzsignals Tref sein kann, das aus den Systemtaktimpulsen CLK erzeugt wird.
Der Teil der Servoschaltung, der jetzt beschrieben werden soll, führt eine Servo-Operation in einer solchen Weise aus, daß die Phasen des von der optischen Platte 20 wiedergegebenen Synchronistionssignals (ATIP_syc) mit einer Frequenz von etwa 75 Hz synchron mit der Phase des Synchronisationssignals (SBSY: Sub-Code Sync) mit einer Frequenz von 75 Hz ist, das in den Aufzeichnungsdaten enthalten ist.
Das Synchronisationssignal SBSY der Aufzeichnungsdaten wird einem Anschluß 1110 zugeführt, und ein Flankendetektor 1112 detektiert die Anstiegsflanken des Signals SBSY und liefert das Detektionsergebnis an einen Phasendifferenzdetektor 1114. Das Synchronisationssignal ATIP_syc, das von der optische Platte wiedergegeben wird, wird einem Anschluß 1116 zugeführt, und ein Flankendetektor 1118 detektiert die Anstiegsflanken des Signals ATIP_syc und liefert das Detektionsergebnis an den Phasendifferenzdetektor 1114 und ein Register 1120. Ein Frequenzteiler 1126 führt eine 1/4-Frequenzteilung an den über einen Anschluß 1124 zugeführten Systemtaktimpulsen CLK aus und liefert die resultierenden Taktimpulse an den Phasenreferenzdetektor 1114 und das Register 1120.
Zum Zeitpunkt des Auftretens jeder Anstiegsflanke des Synchronisationssignals SBSY (oder ATIP_syc) wird eine 0 in den Phasendifferenz Detektor 1114 geladen, und der Phasendifferenzdetektor 1114 zählt dann die um 1/4 in der Frequenz geteilten Systemtaktimpulse bis zum Zeitpunkt des Auftretens der nachfolgenden Anstiegsflanke des Synchronisationssignals ATIP_syc (oder SBSY). Somit wird die Phasendifferenz als Zählwert detektiert. Der Zählwert wird dem Register 1120 zugeführt. Der Zählwert ist positiv, wenn ATIP_syc später ist, und der Zählwert ist negativ, wenn SBSY später ist. Das Register 1120 speichert den Zählwert der Phasendifferenz, der zur Zeit des Auftretens jeder Anstiegsflanke des Synchronisationssignals ATIP_syc (oder SBSY) geliefert wird, und führt den Zählwert einem Komparator 1128 und einer ATIP-Phasenverstärkungsschaltung 1132 zu.
Der Vergleichswert ± 343, der einer Periode des Taktsignals PLLCLK entspricht, wird dem Komparator 1128 zugeführt. Der Komparator 1128 liefert ein Merker- oder Flagsignal an eine Auswahlschaltung 1134 und die Addierwertsteuerschaltung 1072. Das Flagsignal zeigt ein EIN an, wenn der oben erwähnte Zählwert kleiner als –343 oder größer als +343 ist, wenn also die Phasendifferenz größer als eine Periode des Taktsignals PLLCLK ist. Das Flagsignal zeigt ein AUS an, wenn der oben erwähnte Zählwert gleich oder größer als –343 und kleiner als oder gleich +343 ist. Ist der oben erwähnte Zählwert gleich oder größer als –343 und kleiner als oder gleich +343, was bedeutet, daß die Phasendifferenz gleich einer oder kleiner als eine Periode des Taktsignals PLLCLK ist, liefert der Komparator 1128 ein Triggersignal an die ATIP-Phasenverstärkungsschaltung 1132.
Die Auswahlschaltung 1134 wählt in einem Register 1130 abgelegte Phasenverschiebungsdaten aus, wenn die Phasendifferenz größer eine Periode des Taktsignals PLLCLK ist und das EIN-Flagsignal zugeführt wird. Die Auswahlschaltung 1134 wählt die von der ATIP-Phasenverstärkungsschaltung 1132 ausgegebenen Phasenfehlerdaten aus, wenn das AUS-Flagsignal zugeführt wird. Die Auswahlschaltung 1134 liefert die ausgewählten Daten an die Addierwertsteuerschaltung 1072. Im Register 1130 sind die Phasenverschiebungsdaten zum Verschieben der Phase bei hoher Geschwindigkeit vom Mikroprozessor eingestellt. Die Phasenverschiebungsdaten sind beispielsweise annähernd 80, wenn die Betriebsgeschwindigkeit die einfache Geschwindigkeit ist, und annähernd 40, wenn die Betriebsgeschwindigkeit die zweifache Geschwindigkeit ist.
Wenn vom Komparator 1128 das Triggersignal zugeführt wird, erzeugt die ATIP-Phasenverstärkungsschaltung 1132 die Phasenfehlerdaten als ein Ergebnis der Multiplikation des vom Register 1120 gelieferten Phasendifferenz-Zählwerts mit einer vorbestimmten Verstärkung (positiver Wert weniger als 1 oder 0). Die Auswahl von einem der positiven Werte, der kleiner als 1 ist, oder von 0 wird gemäß den Instruktionen vom Mikroprozessor vorgenommen. Die erzeugten Phasenfehlerdaten werden der Auswahlschaltung 1134 zugeführt. Für gewöhnlich ist der maximale Wert der Phasenfehlerdaten kleiner als die Phasenverschiebungsdaten.
Die Frequenzteilungsdaten werden der Addierwertsteuerschaltung 1072 über einen Anschluß 1136 zugeführt. Das Flagsignal erhält die Addierwertsteuerschaltung 1072 vom Komparator 1128. Wenn die Frequenzdaten eine 1/N-Frequenzteilung spezifi zieren, liefert die Addierwertsteuerschaltung 1072 die von der Auswahlschaltung 1134 bereitgestellten Phasenverschiebungsdaten oder Phasenfehlerdaten einmal pro N Perioden des Referenzsignals Tref an das Addierglied 1070. Die Addierwertsteuerschaltung 1072 steuert somit den dem Addierglied 1070 zugeführten Addierwert in Übereinstimmung mit den Frequenzteilungsdaten. Wenn die Verstärkung der ATIP-Phasenverstärkungsschaltung 1132 vom Mikroprozessor auf 0 ausgewählt worden ist, wird, nachdem das Flagsignal AUS anzeigt, die Verstärkung der ATIP-Phasenverstärkungsschaltung 1132 während 64 Perioden des Referenzsignals Tref automatisch vom Mikroprozessor auf den positiven Wert kleiner als 1 ausgewählt. Nachdem die 64 Perioden abgelaufen sind, wird die Verstärkung der ATIP-Phasenverstärkungsschaltung 1132 auf 0 ausgewählt. Die ist deswegen so, weit, wenn unmittelbar im Anschluß an die Anzeige AUS des Flagsignals die Phasenfehlerdaten 0 wären, würde die Phasensteuerung angehalten werden, und es könnte ein Zustand auftreten, bei dem die Anstiegsflanken des ATIP_syc nicht synchron mit den Anstiegsflanken des SBSY wären, was vermieden werden sollte.
In dem Ausführungsbeispiel wird der Erzeugungstakt des Referenzsignals Tref, wenn die Phasendifferenz gleich oder kleiner als eine Periode des Taktsignal PLLCLK ist, aufgrund der Phasenfehlerdaten oder, wenn die Phasendifferenz größer als eine Periode des Taktsignals PLLCLK ist, aufgrund der Phasenverschiebungsdaten und auch als ein Ergebnis davon geändert, daß der gerade gewonnene Addierwert veranlaßt, daß die Phasenfehlerschleifenverstärkung der Geschwindigkeitsfehler-Schleifenverstärkung entspricht und der gewonnene Addierwert dem Addierglied 1070 zugeführt wird. Auf diese Weise wird eine solche Servo-Operation ausgeführt, daß das Synchronisationssignal ATIP_syc in Synchronität mit dem Synchronisationssignal SBSY sein kann.
Der Mikroprozessor veranlaßt, daß der in 6 dargestellte Schalter 32 das WBL-Signal auswählt, wenn das Gerät startet, und daß dann der Schalter 32 das Taktsignal PLLCLK auswählt, wenn sich die Rotation der optischen Platte 20 stabilisiert hat. Wenn der Mikroprozessor Instruktionen dahingehend gibt, daß die Phasensteuerung des Synchronisationssignals ATIP_syc und des Synchronisationssignals SBSY vorgenommen werden soll, wird zu dieser Zeit die Phasensteuerung des Synchronisationssignals ATIP_syc und des Synchronisationssignals SBSY ausgeführt und gleichzeitig wird die Phasensteuerung des Signals REF und des Signals DBCK ausgeführt. Dadurch ist das Synchronisationssignal ATIP_syc in Synchronisation mit dem Synchronistionssignal SBSY. Wenn jedoch der Mikroprozessor Instruktionen dahingehend gibt, daß die Phasensteuerung des Synchronisationssignals ATIP_syc und des Synchronisationsignals SBSY nicht vorgenommen werden soll, wird die Phasensteuerung des Synchronisationssignals ATIP_syc und des Synchronisationssignals SBSY nicht ausgeführt. Wenn dann der Mikroprozessor Instruktionen dahingehend gibt, daß die Phasensteuerung des Synchronisationssignals ATIP_syc und des Synchronisationssignals SBSY ausgeführt werden soll, wird die Phasensteuerung des Synchronisationssignals ATIP_syc und des Synchronisationssignals SBSY vorgenommen, und dadurch ist das Synchronisationssignal ATIP_syc in Synchronisation mit dem Synchronisationssignal SBSY.
13 zeigt ein Blockschaltbild eines Beispiels eines CD-R-Aufzeichnungs-Servosystems, auf das eine digitale PLL-Schaltung angewendet werden kann. Gemäß der Figur wird eine optische Platte 20 von einem Spindelmotor 2022 in Rotation versetzt. Ein optischer Aufnehmer 2024 gibt ein in 7B gezeigtes Wobbel-Signal von der Platte 20 wieder und gibt ein in 7C dargestelltes WBL-Signals aus. Das in 7C gezeigte WBL-Signal wird durch Umsetzen des In 7B gezeigten Wobbelsignals in ein Zwei-Pegel-Signal gewonnen.
Das WBL-Signal wird einer FSK-Demodulationsschaltung 2026 zugeführt, und aus der Modulation wird ein in 7A dargestelltes BIDATA-Signal gewonnen. Das BIDATA-Signal wird der digitalen PLL-Schaltung 2030 zugeführt. Die digitale PLL-Schaltung 2030 erzeugt ein Taktsignal, das in Synchronisation mit dem BIDATA-Signal ist und liefert das Taktsignal an einen Schalter 2032. Der Schalter 2032 wählt das wiedergegebene WBL-Signal aus, wenn die Rotation der Platte 20 gestartet wird. Wenn sich die Rotation der Platte 20 stabilisiert hat, wählt der Schalter 2032 das Taktsignal aus, das von der digitalen PLL-Schaltung 2030 ausgegeben wird, und liefert das ausgewählte Signal an eine Spindelservoschaltung 2034. Die Spindelservoschaltung 2034 steuert die Rotationsgeschwindigkeit des Spindelmotors 2022 aufgrund des Signals, das durch Ausführen der 1/3,5-Frequenzteilung auf das WBL-Signal gewonnen wird, oder aufgrund des Taktsignals, das vom Schalter 2032 zugeführt wird, derart, daß die Zeilengeschwindigkeit der Platte 20 konstant wird.
14 zeigt ein Blockschaltbild der digitalen PLL-Schaltung 2030 im dritten Ausführungsbeispiel der Erfindung. In der Figur wird ein BIDATA-Signal, von einer Art, wie es in 3A dargestellt ist, einem Anschluß 2040 zugeführt und gelangt dann zu einem Flankenzähler 2042. Der Flankenzähler 2042, der als die Meßeinrichtung wirkt, wird bei ansteigenden Flanken und abfallenden Flanken zurückgesetzt und zählt Systemtaktimpulse, die über einen Anschluß 2044 zugeführt werden. Somit mißt der Flankenzähler die Flankendauer des BIDATA-Signals und gibt sie aus. Die Frequenz der Systemtaktimpulse sind von der Einfachgeschwindigkeitsfrequenz auf das Doppelte der Einfachgeschwindigkeitsfrequenz geändert, und auf das Vierfache der Einfachgeschwindigkeitsfrequenz geändert, wenn die Betriebsgeschwindigkeit der Platte von der Einfachgeschwindigkeit auf die Doppelgeschwindigkeit und auf die Vierfachgeschwindigkeit geändert wird. Bei jeder Betriebsgeschwindigkeit ist die Anzahl der Systemimpulse während der Impulsbreite 1T des BIDATA-Signals gleich 686 als ein Standard. Daher ist als Standard der Zählwert des Flankenzähler 2042 für die Impulsbreite 1T gleich 686, der Zählwert für die Impulsbreite 2T ist gleich 1372, und der Zählwert für die Impulsbreite 3T ist gleich 2058.
Eine 1T-Erzeugungsschaltung 2046 bestimmt, ob oder ob nicht der Zählwert, der vom Flankenzähler 2042, unmittelbar bevor der Zählwert 0 wird, geliefert wird, das heißt der maximale Zählwert, in dem Bereich von 686 ± α (wobei α ein Wert in der Größenordnung von 10 ist) oder innerhalb des Bereiches von 1372 ± 2α ist. Liegt der maximale Zählwert in dem Bereich von 686 ± α, wird der maximale Zählwert als der Wert von 1T gehalten. Liegt der maximale Zählwert im Bereich von 1372 ± 2α, wird 1/2 des maximalen Zählwerts als der Wert von 1T gehalten. Die 1T-Erzeugungsschaltung 2046 detektiert somit die Impulsbreiten 1T, 2T des BIDATA-Signals, erzeugt den Wert von 1T und ignoriert die Impulsbreite 3T des BIDATA-Signals. Der nahe beim Wert 686 liegende Wert von 1T wird von der 1T-Erzeugungsschaltung ausgegeben und einem Addierglied 2048 und einem Multiplizierglied 2050 zugeführt.
Das Addierglied 2048 addiert den festen Wert –343, der von einem Festwertgenerator 2052 zugeführt wird, zu dem Wert von 1T, um die Anzahl von Bits zu reduzieren. Das Additionsergebnis wird einem digitalen Tiefpaßfilter 2054 zugeführt.
Das digitale Tiefpaßfilter 2054 entfernt scharfe Fluktuationskomponenten von dem zugeführten Wert und liefert den resultierenden Wert an ein Addierglied 2056. Das Addierglied 2056 addiert den festen Wert 343, der von einem Festwertgenerator 2058 erzeugt wird, zu dem gelieferten Wert. Auf diese Weise wird der Wert 1T gewonnen. Der Wert 1T wird einem Addierglied 2060 zugeführt. Das Addierglied 2060 addiert einen Phasenfehler-Korrektionswert zu dem zugeführten Wert. Der korrigierte Wert von 1T wird einem NCO (numerisch gesteuerten Oszillator) 2062 zugeführt.
Diese Systemtaktimpulse werden dem NCO 2062 über einen Anschluß 1064 zugeführt. Der NCO zählt die Systemtaktimpulse und erzeugt das in 3B gezeigte Taktsignal, das ansteigt, wenn der Zählwert der Systemtaktimpulse gleich dem Wert von 1T vom Addierglied 2060 wird, und setzt den Zählwert zurück. Das Taktsignal wird über einen Anschluß 2066 ausgegeben und wird auch einer Latchschaltung 2068 zugeführt. Die oben erwähnte 1T-Erzeugungsschaltung 2046 und das Addierglied 2048 bis zum NOC 2062 wirken wie die Takterzeugungseinrichtung.
Der vom Flankenzähler 2042 ausgegebene Zählwert wird der Latchschaltung 2068 zugeführt. Die Latchschaltung 2068 hält den zugeführten Zählwert bei jedem Anstieg des vom NCO 2062 zugeführten Taktsignals fest und liefert den festgehaltenen Zählwert an ein Subtrahierglied 2070. Die Latchschaltung 2068, der das BIDATA-Signal ebenfalls zugeführt wird, hält allerdings den Zählwert nur beim ersten Anstieg des Taktsignals beginnend mit der Startflanke jeder der Impulsbreiten 1T, 2T und 3T des BIDATA-Signals fest und hält nicht fest den Zählwert weder beim zweiten (im Falle von 2T, 3T) noch beim dritten (im Falle von 3T) Anstieg in derselben Impulsbreite des Taktsignals.
Dem Subtrahierglied 2070 wird als ein Referenzwert der Wert zugeführt, der im MuItiplizierglied 2050 aus der Multiplikation des von der 1T-Erzeugungsschaltung 2046 ausgegebenen Werts von 1T mit 1/2 gewonnen wird. Das Subtrahierglied 2070 subtrahiert den Referenzwert von dem Wert, der von der Latchschaltung 2068 ausgegeben wird, und auf diese Weise wird ein Phasenfehlerwert erhalten. Der Phasenfehlerwert wird einem Integrierglied 2072 zugeführt. Der Grund, warum 1/2 des Wertes von 1T als der Referenzwert verwendet wird, besteht darin, daß, wie es in 3A, 3B gezeigt ist, der Anstieg des Taktsignals bei der Mitte jeder Impulsbreite 1T positioniert ist.
Das Integrierglied 2072 nimmt am Phasenfehlerwert eine proportionale Integration vor. Der integrierte Wert wird mit 1/K (wobei K eine reelle Zahl ist, die gleich oder mehr als 1 beträgt) in einem Multiplizierglied 2074 multipliziert. Auf diese Weise wird der Phasenfehler-Korrekturwert gewonnen und dem Addierglied 2060 zugeführt. Das Multiplizierglied 2050, die Latchschaltung 2068 bis zum Multiplizierglied 2074 und das Addierglied 2060 wirken wie die Phasenkorrektureinrichtung.
Somit erzeugt die 1T-Erzeugungsschaltung 2046 den Wert von 1T nur von den Impulsbreiten 1T und 2T des BIDATA-Signals und verwendet nicht die Impulsbreite 3T des BIDATA-Signals. Die Wiederholungsfrequenz von 75 Hz (bei einfacher Geschwindigkeit) des Synchronisationssignals (ATIP_syc) im BIDATA-Signal hat das in 3A gezeigte Muster von 3T, 1T, 1T und 3T. Weil die 1T-Erzeugungsschaltung 2046 das 3T-Muster nicht verwendet, ist es nicht möglich, daß eine 75-Hz-Komponente des Synchronisationssignals in den Ausgangswert der 1T-Erzeugungsschaltung 2046 gemischt wird. Auf diese Weise wird die Stabilisation des Taktsignals verbessert.
Ferner wird nicht nur ein Frequenzsystem aus der 1T-Erzeugungsschaltung 2046 bis zum Addierglied 2048, dem digitalen Tiefpaßfilter 2054 und dem Addierglied 2056 bereitgestellt, sondern es wird auch ein Phasensystem aus dem Multiplizierglied 2050, der Latchschaltung 2068 bis zum Addierglied 2070, dem Intergrierglied 2072 und dem Addierglied 2074 vorgesehen. Weil das Taktsignal vom Frequenzsystem und Phasensystem über das Addierglied 2060 erzeugt wird, kann das stabilisierte Taktsignal in Synchronisation mit dem BIDATA-Signal erzeugt werden. Ferner ist bei dem Ausführungsbeispiel die gesamte digitale PLL-Schaltung als digitale Schaltung ausgebildet. Dementsprechend ist die Betriebsweise gegenüber Schwankungen in der Umgebungstemperatur und Energieversorgungsspannung im Vergleich zu einer analogen Schaltung stabil. Wenn die Schaltung ferner als integrierte Schaltung ausgebildet wird, ist keine extern angeschlossene Schaltung erforderlich. Darüber hinaus ist es lediglich durch Änderung der Frequenz der über die Anschlüsse 2044 und 2064 zugeführten Systemtaktimpulse möglich, die Schaltung hinsichtlich der Be triebsgeschwindigkeit zu konfigurieren, also hinsichtlich der einfachen Geschwindigkeit, zweifachen Geschwindigkeit und vierfachen Geschwindigkeit. Da die Schaltung weiterhin auf der Grundlage des Zählwertes des Flankenzählers 2042 arbeitet, ist die Linearität gut und der Einfangbereich des Phasenverriegelungs- bzw. Phasenregelbetriebs weiter.
Die 1T-Erzeugungsschaltung erzeugt den Wert von 1T aus den detektierten Werten der Impulsbreiten 1T und 2T des BIDATA-Signals. Es ist allerdings auch möglich, daß die 1T-Erzeugungsschaltung den Wert von 1T lediglich aus den detektierten Werten der Impulsbreite 1T des BIDATA-Signals erzeugt.
15 zeigt ein Blockschaltbild eines optischen Plattengeräts. Nach der Figur wird eine optische Platte 20 durch einen Spindelmotor 3022 in Rotation versetzt. Ein optischer Aufnehmer 3024 gibt von der Platte 20 ein in 7B gezeigtes Wobbelsignal wieder und gibt ein in 7C dargestelltes WBL-Signal aus. Das in 7C gezeigte WBL-Signal wird durch Umsetzung des in 7B gezeigten Wobbelsignals in ein Zwei-Pegel-Signal gewonnen.
Das WBL-Signal wird einer digitalen FSK-Demodulationsschaltung 3026 zugeführt, und aus der Demodulation wird ein in 7A gezeigtes BIDATA-Signal gewonnen. Ferner wird in der digitalen FSK-Demodulationsschaltung 3026 das Synchronisationssignal (ATIP_syc) detektiert. Das BIDATA-Signal wird der digitalen PLL-Schaltung 3030 zugeführt. Die digitale PLL-Schaltung 3030 erzeugt ein Taktsignal, das in Synchronisation mit dem BIDATA-Signal ist, und liefert das Taktsignal an einen Schalter 3032. Der Schalter 3032 wählt das wiedergegebene WBL-Signal aus, wenn die Rotation der Platte 20 gehärtet wird. Hat sich die Rotation die Platte 20 stabilisiert, wählt der Schalter 3032 das Taktsignal aus, das von der digitalen PLL-Schaltung 3030 ausgegeben wird, und liefert das ausgewählte Signal an eine digitale Spindelservoschaltung 3034. Die digitale Spindelservoschaltung 3034 steuert die Rotation der Geschwindigkeit des Spindelmotors 3022 auf der Grundlage des Signals, das durch Ausführung einer 1/3,5-Frequenzteilung auf das WBL-Signal gewonnen wird, oder auf der Grundlage des Taktsignals, zugeführt durch den Schalter 3032 und aufgrund des Synchronisationssignals derart, daß die Zeilengeschwindigkeit der Platte 20 konstant wird.
Die digitale FSK-Demodulationsschaltung 3026, die digitale PLL-Schaltung 3030, der Schalter 3032 und die digitale Spindelservoschaltung 3034 führen in ihrer Gesamtheit eine digitale Verarbeitung aus und sind alle in Form einer gemeinsamen integrierten Schaltung auf einem Halbleiterchip 3036 ausgebildet.
Das WBL-Signal, das durch Umsetzung des Signals durch den optischen Aufnehmer 3024 in das Zwei-Pegel-Signal gewonnen wird, wird der digitalen FSK-Demodulationsschaltung 3026 zugeführt. Das WBL-Signal (FSK-moduliertes Signal) Vi(t) kann wie folgt ausgedrückt werden: Vi(t) = A0 cos (ωc t + ΔΩ ∫ Vs (t) dt + Φ), wobei ω_c eine Trägerfrequenz, ΔΩ eine Modulationstiefe, Vs(t) ein Modulationssignal und Φ einen Anfangswert darstellen.
Ein momentaner Phasenwinkel Φ(t) kann wie folgt ausgedrückt werden: Φ(t) = ωc t + ΔΩ ∫ Vs (t) dt + Φ.
Die FSK-Demodulation soll das Modulationssignal Vs(t) aus dem momentanen Phasenwinkel Φ(t) gewinnen. Die Zeit t_n, die der Gleichung Φ(t) = (2n–1) π/2 genügt, ist äquivalent zum Phasenwinkel, wenn Vi (t) = 0. Es ist leicht, Vi (t) = 0 durch eine digitale Schaltung zu detektieren. Es wird dann die Phase Φ(n) zur Zeit t gewonnen, und man erhält einen Differenzenwert x(n) = Φ(n) – Φ(n–1). Dadurch kann man eine Winkelfrequenz gewinnen.
Eine Z-Transformation wird an der Funktion x(n) ausgeführt, und es wird X(z) = Φ(z) (1 – z^–1) gewonnen. In dieser Operation ist X(z) ein Differential von Φ(z). Deshalb wird eine Winkelfrequenz erhalten. Somit wird Vs (t) aus der Gleichung dΦ(t)/dt = ω_c + ΔΩ Vs (t) erhalten. Nimmt man an, daß die Frequenz der Taktimpulse, mit denen ein Phasenwinkel Φ(n) gezählt wird, hinreichend hoch ist und ein vom Abtastungsfehler herrührender Fehler im wesentlichen entfernt werden kann, ist es praktisch möglich, die FSK-Demodulation auszuführen.
16 zeigt ein Blockschaltbild eines Beispiels der digitalen FSK-Demodulationsschaltung 3026. In der Figur wird das WBL-Signal, wie dasjenige, das in 7C dargestellt ist, an einen Anschluß 3040 gelegt und einem Flankendetektor 3042 zugeführt. Die Frequenz des WBL-Signals beträgt 22,05 ± 1 kHz, wenn die Betriebsgeschwindigkeit die einfache Geschwindigkeit ist, 44,1 ± 2 kHz, wenn die Betriebsgeschwindigkeit die zweifache Geschwindigkeit ist, und 88,2 ± 4 kHz, wenn die Betriebsgeschwindigkeit die vierfache Geschwindigkeit ist. Ferner beträgt die Frequenz der einem Anschluß 3044 zugeführten Systemtaktimpulse CLK gleich 8,64 MHz, wenn die Betriebsgeschwindigkeit die einfache Geschwindigkeit ist, 17,29 MHz, wenn die Betriebsgeschwindigkeit die zweifache Geschwindigkeit ist, und 34,57 MHz, wenn die Betriebsgeschwindigkeit die vierfache Geschwindigkeit ist.
Der Flankendetektor 3042 detektiert jede Anstiegsflanke des WBL-Signals unter Verwendung der Taktimpulse CLK und liefert ein Flankenanstieg-Detektionssignal an einen Zähler 3046, ein Register 3048 und einen Zeitgabe- oder Taktgenerator 3050. Der Zähler 3046 wird auf den Zählwert von 0 zurückgesetzt und zählt dann die Systemtaktimpulse CLK. Der Zähler 3046 liefert den Zählwert an das Register 3048. Das Register speichert den Zählwert, wenn das Anstiegsflanken-Detektionssignal eingegeben wird. Das Register speichert somit den Zählwert, der die Periode des WBL-Signals darstellt, das heißt den Wert von x(n) = Φ(n) – Φ(n–1).
Der Taktgenerator 3050 erzeugt phasenunterschiedliche Zeitgabe- oder Taktsignale Ta, Tb und Zeitgabe- oder Taktsignale Sa, Sb und Sc in Synchronisation mit dem Anstiegsflanken-Detektionssignal des WBL-Signals. Ein Zeitgabe- oder Taktgenerator 3052 erzeugt Zeitgabe- oder Taktsignale Ta₁, Tb₁, Tc₁, Ta₄, Tb₄, Tc₈, Td₈, Te₈. Die nachgestellten Buchstaben "a", "b", "c", "d", stellen den Ausgabetakt oder die Ausgabezeit dar. "a" stellt die früheste Zeit und "e" die späteste Zeit dar. Der tiefgestellte Index "1" stellt die Frequenz von 22,05 kHz dar, wenn die Betriebsgeschwindigkeit die einfache Geschwindigkeit ist, der tiefgestellte Index "4" stellt die Frequenz von 88,2 kHz dar, wenn die Betriebsgeschwindigkeit die einfache Geschwindigkeit ist, und der tiefgestellte Index "8" stellt die Frequenz von 176,4 kHz dar, wenn die Betriebsgeschwindigkeit die einfache Geschwindigkeit ist. Ist die Betriebsgeschwindigkeit gleich der zweifachen Geschwindigkeit oder der vierfachen Geschwindigkeit, werden die Frequenzen verdoppelt oder vervierfacht gemäß der Frequenz der Systemtaktimpulse.
Der im Register 3048 gespeicherte Zählwert beträgt 196 ± α (wobei α in der Größenordnung von 10 ist) und zwar beim gewöhnlichen Betrieb. Dieser Zählwert wird einem Komparator 3054 und einem Multiplexer (MUX) 3056 zugeführt. Der Komparator 3054 gibt ein Niedrigpegelauswahlsignal aus, wenn der Zählwert des Registers 3048 beispielsweise innerhalb des Bereiches der Größenordnung von 100 bis 300 ist. Der Komparator 3054 gibt ein Hochpegelauswahlsignal aus, wenn der Zählwert des Registers 3048 außerhalb dieses Bereiches ist. Das erzeugte Auswahlsignal wird dem Multiplexer 3056 zugeführt. Dem Multiplexer 3056 wird auch der von einem Register 3058 ausgegebene, zeitlich vorangegangene Zählwert zugeführt. Wenn der Komparator das Niedrigpegelauswahlsignal ausgibt, was bedeutet, daß der Zählwert des Registers 3048 innerhalb des Bereiches des gewöhnlichen Betriebs ist, wählt der Multiplexer 3056 den Ausgabewert (den zu dieser Zeit erhaltenen Wert) des Registers 3048 aus und gibt ihn aus. Gibt der Komparator das Hochpegelauswahlsignal aus, was bedeutet, daß der Zählwert des Registers 3048 außerhalb des Bereiches des gewöhnlichen Betriebs ist, wählt der Multiplexer 3056 den Ausgabewert (den zeitlich vorher erhaltenen Wert) des Registers 3058 aus und gibt ihn aus.
Der Ausgabewert des Multiplexers 3065 wird dem Register 3058 zugeführt. Die Ausgabe des Registers 3058 wird einem Multiplexer 3060 direkt und dem Multiplexer 3060 auch über ein Register 3062 zugeführt. Die Register 3058 und 3062 nehmen Speicheroperationen mit den unterschiedlichen Taktsignalen Ta bzw. Tb vor.
Zur Zeit der Zufuhr des Taktsignals Ta₄ decodiert ein Decoder 3064 die Werte der Taktsignale Sa, Sb und Sc und stellt fest, ob der Multiplexer 3060 zu veranlassen ist, den Ausgabewert des Registers 3058 oder den Ausgabewert des Registers 3062 auszuwählen. Der Wert des Multiplexers 3060, der daraus gemäß der Feststellung ausgegeben wird, wird in einem Register 3066 im Takt der Eingabe des Taktsignals Tb₄ gespeichert. Der gespeicherte Wert wird einem digitalen Tiefpaßfilter (TPF) 3068 zugeführt und einer Schwellenwert-Erzeugungsschaltung 3070. Die Register 3058, 3062, der Multiplexer 3060 und der Decoder 3064 führen eine Zeitgabe oder Taktum setzung von der Zeitgabe oder dem Takt in Synchronisation mit dem WBL-Signal in die Zeitgabe oder den Takt in Synchronisation mit den Systemtaktimpulsen CLK aus.
Das digitale Tiefpaßfilter 3068 entfernt plötzliche Änderungskomponenten des zugeführten Zählwerts und liefert den resultierenden Wert an einen Komparator 3072. Die Schwellenwert-Erzeugungsschaltung 3070 mittelt von den Zählwerten beispielsweise vorangegangene einige 10 bis 100 und einige 10 und erzeugt einen Schwellenwert, der einem Addierglied 3074 zugeführt wird. Rotiert die optische Platte mit einer vorbestimmten Zeilengeschwindigkeit, hat der Schwellenwert einen Wert nahe bei 196. Ein Hysterese-Generator 3076 erzeugt den Wert von –β, wenn die FSK-demodulierte Ausgabe, das BIDATA-Signal, beim hohen Pegel ist, wobei angenommen wird, daß das BIDATA-Signal anschließend den niedrigen Pegel annimmt. Der Hysterese-Generator 3076 erzeugt einen Wert von +β, wenn das BIDATA-Signal den niedrigen Pegel ausweist, wobei angenommen wird, daß das BIDATA-Signal anschließend den hohen Pegel annimmt. β ist ein Wert in der Größenordnung von weniger als 10.
Das Addierglied 3074 setzt die Hysterese auf den oben erwähnten Schwellenwert und liefert den resultierenden Wert an den Komparator 3072 als Vergleichsreferenzwert. Der Komparator 3072 vergleicht den Ausgang des digitalen Tiefpaßfilters 3068 mit dem Vergleichsreferenzwert. Ein erstes Vergleichsresultat, ob oder ob nicht der erstgenannte Wert gleich oder größer als der zuletzt genannte ist (wenn der erstgenannte gleich oder größer als der letztgenannte ist, wird ein hoher Pegel ausgegeben), und ein zweites Vergleichsresultat, ob oder ob nicht der erstgenannte Wert gleich oder kleiner als der zuletzt genannte ist (wenn der zuerst genannte gleich oder kleiner als der zuletzt genannte ist, wird ein niedriger Pegel ausgegeben), werden einem Multiplexer 3080 zugeführt. Ein Grund, warum die Zählwerfausgabe des digitalen Tiefpaßfilters 3068 mit dem Schwellenwert verglichen wird, der durch Mittelwertbildung erhalten wird, besteht darin, die Gleichstromkomponente in Folge von ω_c und die Gleichstromkomponente in Folge von Rauschen zu entfernen. Ein Grund, warum die Hysterese eingestellt wird, besteht darin, die rauschresistente Maßnahme zu verbessern.
Der Multiplexer 3080 wählt das vom Komparator 3072 ausgegebene Vergleichsergebnis aus, nämlich ob oder ob nicht der Zählwert gleich oder kleiner als der Schwellenwert ist, wenn der FSK-demodulierte Ausgang, das BIDATA-Signal, auf dem hohen Pegel ist. Der Multiplexer 3080 wählt das vom Komparator 3072 ausgegebene Vergleichsergebnis aus, nämlich ob oder ob nicht der Zählwert gleich oder größer als der Schwellenwert ist, wenn das BIDATA-Signal den niedrigen Pegel aufweist. Das ausgewählte Vergleichsergebnis wird einem D-Flipflop 3082 zugeführt. Das D-Flipflop 3082 hält das zugeführte Vergleichsresultat mit dem Taktsignal Tc₈ fest und gibt es über einen Anschluß 3084 als den FSK-demodulierten Ausgang, das BIDATA-Signal, aus.
Ferner ist eine ATIP_syc-Detektionsschaltung 3086 mit dem D-Flipflop 3082 verbunden. Die ATIP_syc-Detektionsschaltung 3086 detektiert das Synchronisationssignal ATIP_syc aus dem BIDATA-Signal und gibt das Synchronisationssignal ATIP_syc über einen Anschluß 3088 aus.
Bezüglich der digitalen PLL-Schaltung 3030 in dem in 15 dargestellten optischen Plattengerät wird die oben beschriebene digitale PLL-Schaltung (in 14 dargestellt) für die digitale PLL-Schaltung 3030 verwendet.
Bezüglich der digitalen Spindelservoschaltung 3034 ist die oben beschriebene Spindelservoschaltung (in 8 gezeigt) als digitale Schaltung ausgebildet und wird für die digitale Spindelservoschaltung 3034 verwendet. In der Spindelservoschaltung von 8 ist allerdings die Addierschaltung 64 eine analoge Schaltung. Deshalb ist diese Schaltung eine extern angeschlossene Schaltung des Halbleiterchips 3036.
Unter Ausnahme des Umstands, das die oben erwähnte Adierschaltung der Spindelservoschaltung die extern angeschlossene Schaltung ist, ist jede der die digitale FSK-Demodulationsschaltung 3026, die digitale PLL-Schaltung 3030 und die digitale Spindelservoschaltung 3034 umfassenden Schaltungen eine digitale Schaltung, und deshalb ist keine extern angeschlossene Schaltung erforderlich. Somit ist es leicht, das Gerät in Form einer integrierten Halbleiterschaltung auszubilden. Wenn weiterhin die Betriebsgeschwindigkeit von der einfachen Geschwindigkeit auf die zweifache Geschwindigkeit und vierfache Geschwindigkeit geändert wird, ist es lediglich notwendig, die Frequenz der Systemtaktimpulse von der Frequenz für die einfache Geschwindigkeit auf die zweifache Frequenz für die einfache Geschwindigkeit und auf die vierfache Frequenz für die einfache Geschwindigkeit zu ändern. Änderungen der Schaltungseigenschaften usw. sind nicht notwendig. Somit ist es leicht, das Gerät unterschiedlichen Betriebsgeschwindigkeiten anzupassen.
Weiterhin ist die Erfindung nicht auf das oben beschriebene Ausführungsbeispiel beschränkt. Abwandlungen und Modifikationen können vorgenommen werden, ohne vom Schutzumfang der Erfindung, wie sie in den folgenden Ansprüchen beansprucht ist, abzuweichen.

Claims

Servoschaltung, enthaltend eine Geschwindigkeitsfehler-Detektionseinrichtung (1044, 1050) zum Detektieren eines Geschwindigkeitsfehlers, der eine Frequenzdifferenz zwischen einem Wiedergabetaktsignal, das von einem Aufzeichnungsmedium wiedergegeben wird, und einem Referenztaktsignal ist; eine Phasenfehler-Detektionseinrichtung (1078, 1084, 1092) zum Detektieren eines Phasenfehlers, der eine Phasendifferenz zwischen dem Wiedergabetaktsignal und dem Referenztaktsignal ist; und eine Servosignal-Erzeugungseinrichtung (1052, 1054, 1057, 1058, 1060, 1094, 1064) zum Erzeugen eines Servosignals, das zum Eliminieren des Geschwindigkeitsfehlers und des Phasenfehlers benutzt wird; dadurch gekennzeichnet, daß die Phasenfehler-Detektionseinrichtung enthält: eine erste und zweite Frequenzteilungseinrichtung (1078, 1084) zum Ausführen einer Frequenzteilung am Wiedergabetaktsignal bzw. am Referenztaktsignal, wobei ein Frequenzteilungsverhältnis gemäß einer Änderung einer Geschwindigkeitsfehlerverstärkung der Geschwindigkeitsfehler-Detektionseinrichtung geändert wird; und eine Phasenvergleichseinrichtung (1092) zum Detektieren eines Phasenfehlers zwischen dem frequenzgeteilten Wiedergabetaktsignal und dem frequenzgeteilten Referenztaktsignal.