JPH09297969A

JPH09297969A - 光ディスク装置

Info

Publication number: JPH09297969A
Application number: JP8109656A
Authority: JP
Inventors: Isao Okada; 功岡田; Hitoshi Hirafuki; 齋平吹
Original assignee: Mitsumi Electric Co Ltd
Current assignee: Mitsumi Electric Co Ltd
Priority date: 1996-04-30
Filing date: 1996-04-30
Publication date: 1997-11-18

Abstract

(57)【要約】【課題】従来のアナログ回路では全体を半導体集積化
する場合に、回路素子定数を高精度に設定することが困
難であり、精度が必要な回路素子は外付けとしなければ
ならないために集積化が困難であるという問題があっ
た。【解決手段】予めディジタル変調信号が記録されてい
る光ディスクから再生かつ２値化された信号を供給され
てディジタル復調を行うディジタル復調回路と、ディジ
タル復調回路の出力する復調信号に位相同期したクロッ
ク信号を発生するディジタルフェーズロックトループ回
路と、クロックと基準クロック信号との周波数ずれ及び
位相ずれを補正するよう上記光ディスクの回転制御を行
うディジタルサーボ回路とを有する。このように、復調
回路、ＰＬＬ回路、サーボ回路の全てをディジタル回路
とすることにより、各回路の半導体集積化が簡単とな
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は光ディスク装置に関
し、特に記録可能な光ディスクの記録再生を行う光ディ
スク装置に関する。

【０００２】

【従来の技術】従来より記録可能な光ディスクとしてレ
コーダブル・コンパクト・ディスク・システム（ＣＤ−
Ｒ）がある。このＣＤ−Ｒでは、グルーブを蛇行させて
形成することにより、回転制御のための同期情報やアド
レス情報をウォブル信号として記録している。

【０００３】このウォブル信号はディスクのアドレス等
の情報であるバイフェーズコードの変調信号ＢＩＤＡＴ
ＡでＦＳＫ変調された信号であり、ディスク回転が規定
の線速度のときＷＢＬ周波数ｆ_WBLは22.05 ±１ｋＨｚ
である。上記のアドレス等の情報であるＡＴＩＰ信号は
同期信号（ＡＴＩＰ_syc）と、アドレスと、誤り検出符
号ＣＲＣとより構成され、同期信号の繰り返し周波数は
７５Ｈｚである。

【０００４】このような光ディスクを記録再生する光デ
ィスク装置としては、例えば特開平５−２２５５８０号
公報に記載のものがある。

【０００５】

【発明が解決しようとする課題】従来の光ディスク装置
では光ヘッドで再生した再生信号をアナログ回路を用い
て信号処理を行い、光ディスクの回転制御を行ってい
る。例えば、ウォブル信号をＦＳＫ復調して変調信号で
あるＢＩＤＡＴＡ信号を得る復調回路としては一例とし
て図８に示す回路がある。

【０００６】図８では、端子１０に入来するウォブル信
号を位相比較器１２に供給し、ＶＣＯ（電圧制御形発振
器）１４の出力信号と位相比較する。ここで得られた位
相誤差信号は低域フィルタ１６に供給され、不要高周波
成分を除去されＦＳＫ復調信号として端子２０から出力
されると共に、乗算器２２に供給される。乗算器２２で
ループゲインＫを乗算された信号はＶＣＯ１４に供給さ
れる。

【０００７】上記の低域フィルタ１６の伝達関数をＦ
（Ｓ）＝１＋ω_P／Ｓとしたとき（但し、ω_Pはカット
オフ周波数）、ＦＳＫ復調特性はω_Pに依存する。ここ
で、動作速度が１倍速、２倍速、４倍速と変化すると、
ウォブル信号周波数は22.05 ±１ｋＨｚ，44.1±２ｋＨ
ｚ，88.2±４ｋＨｚと変化する。従って、従来回路では
動作速度の変化に伴って低域フィルタ１６のカットオフ
周波数を変化させなければならず、この他にもループの
安定化のために回路定数を最適化しなければならないと
いう問題があった。

【０００８】また、アナログ回路では全体を半導体集積
化する場合に、回路素子定数を高精度に設定することが
困難であり、精度が必要な回路素子は外付けとしなけれ
ばならないために集積化が困難であるという問題があっ
た。本発明は上記の点に鑑みなされたもので、全体をデ
ィジタル化して半導体集積化が可能となり、動作速度の
変化に簡単に対応できる光ディスク装置を提供すること
を目的とする。

【０００９】

【課題を解決するための手段】請求項１に記載の発明
は、予めディジタル変調信号が記録されている光ディス
クから再生かつ２値化された信号を供給されてディジタ
ル復調を行うディジタル復調回路と、上記ディジタル復
調回路の出力する復調信号に位相同期したクロック信号
を発生するディジタルフェーズロックトループ回路と、
上記クロック信号と基準クロック信号との周波数ずれ及
び位相ずれを補正するよう上記光ディスクの回転制御を
行うディジタルサーボ回路とを有する。

【００１０】このように復調回路、ＰＬＬ回路、サーボ
回路の全てをディジタル回路とすることにより、各回路
の半導体集積化が簡単となる。請求項２に記載の発明
は、請求項１記載の光ディスク装置において、前記ディ
ジタル復調回路とディジタルサーボ回路とを単一の半導
体チップ上に集積化する。

【００１１】このように全回路を半導体チップ上に集積
化することにより装置の小型化が可能となる。請求項３
に記載の発明は、請求項１又は２記載の光ディスク装置
において、前記ディジタル復調回路は、供給される２値
化信号のエッジ間隔を動作速度に応じた周波数のマスタ
クロックを用いて計測し、計測値に基づくレベルの復調
信号を出力する。

【００１２】このように、２値化信号のエッジ間隔をマ
スタクロックを用いて測計するため、動作速度に応じて
マスタクロックの周波数を可変することにより、動作速
度の変化に対して簡単に対応できる。

【００１３】

【発明の実施の形態】図１は本発明装置の一実施例のブ
ロック図を示す。同図中、光ディスク２０はスピンドル
モータ２２によって回転される。光ピックアップ２４は
ディスク２０から図２（Ｂ）に示すウォブル信号を再生
し、これを２値化した同図（Ｃ）に示すＷＢＬ信号を出
力する。

【００１４】上記のＷＢＬ信号はディジタルＦＳＫ復調
回路２６に供給され、図２（Ａ）に示す如きＢＩＤＡＴ
Ａ信号が復調され、更に同期信号（ＡＴＩＰ_syc）が検
出される。ディジタルＰＬＬ回路３０はディジタルＦＳ
Ｋ復調回路２６から供給されるＢＩＤＡＴＡ信号に同期
したクロック信号を生成してスイッチ３２に供給する。
スイッチ３２は始動時に再生されたＷＢＬ信号を選択
し、光ディスク２０の回転が安定するとディジタルＰＬ
Ｌ回路３０の出力するクロック信号を選択してディジタ
ルスピンドルサーボ回路３４に供給する。ディジタルス
ピンドルサーボ回路３４はスイッチ３２から供給される
ＷＢＬ信号を１／３．５分周した信号、又はクロック信
号及びディジタルＦＳＫ復調回路２６よりの同期信号基
づいてスピンドルモータ２２の回転制御を行い、光ディ
スク２０の線走度が一定となるようにする。

【００１５】上記のディジタルＦＳＫ復調回路２６，デ
ィジタルＰＬＬ回路３０，スイッチ３２，ディジタルス
ピンドルサーボ回路３４は全てディジタル処理を行うも
ので、半導体チップ３６上に集積化されている。まず、
ディジタル復調回路２６の原理について説明する。ディ
ジタル復調回路２６には光ピックアップ２４で再生され
２値化されたＷＢＬ信号が供給される。このＷＢＬ信号
（被ＦＳＫ変調信号）Ｖｉ（ｔ）を次式で表わす。

【００１６】Ｖｉ（ｔ）＝Ａ₀ｃｏｓ（ωｃｔ＋ΔΩ∫
Ｖｓ（ｔ）ｄｔ＋ψ）但し、ωｃはキャリア周波数、ΔΩは変調の深さ、Ｖｓ
（ｔ）は変調信号、ψは初期値である。ここで、瞬時位
相角φ（ｔ）は、次式で表わされ、 φ（ｔ）＝ωｃｔ＋ΔΩ∫Ｖｓ（ｔ）ｄｔ＋ψ この瞬時位相角φ（ｔ）から変調信号Ｖｓ（ｔ）を求め
ることがＦＳＫ復調である。ところで、φ（ｔ）＝（２
ｎ−１）π／２を満足する時刻ｔｎはＶｉ（ｔ）＝０の
ときの位相角と等価である。ディジタル回路でＶｉ
（ｔ）＝０を検出することは容易であり、その時刻ｔの
位相φ（ｎ）を求め、微分値ｘ（ｎ）＝φ（ｎ）−φ
（ｎ−１）を求めることにより、角周波数を求めること
ができる。

【００１７】つまり、関数Ｘ（ｎ）をＺ変換したＸ
（ｚ）＝Φ（ｚ）（１−ｚ^-1）の演算で、Ｘ（ｚ）はΦ
（ｚ）の微分を表わしているから、角周波数が得られ
る。即ちｄφ（ｔ）／ｄｔ＝ωｃ＋ΔΩＶｓ（ｔ）の式
からＶｓ（ｔ）を求めることになる。実際的には位相角
φ（ｎ）を計数するクロックの周波数が充分に高く、サ
ンプリング誤差によるエラーがないとみなせればＦＳＫ
復調が可能である。

【００１８】図３はディジタル復調回路２６の一実施例
のブロック図を示す。同図中、端子４０には図２（Ｃ）
に示す如きＷＢＬ信号が入来し、エッジ検出器４２に供
給される。ＷＢＬ信号は動作速度が１倍速で周波数22.0
5 ±１ｋＨｚであり、２値倍速で周波数44.1±２ｋＨｚ
であり、４倍速で周波数88.2±４ｋＨｚである。また、
端子４４より入来するシステムクロックＣＬＫは１倍速
で周波数8.64ＭＨｚ，２倍速で周波数17.29 ＭＨｚ，４
倍速で34.57 ＭＨｚである。

【００１９】エッジ検出器４２はシステムクロックＣＬ
Ｋを用いてＷＢＬ信号の立上りエッジを検出してカウン
タ４６，レジスタ（ＲＥＧ）４８及びタイミング発生器
５０夫々に供給する。カウンタ４６は立上りエッジ検出
信号によりゼロリセットされた後、システムクロックを
カウントアップしてそのカウント値をレジスタ４８に供
給する。レジスタ４８は立上りエッジ検出信号の入来に
よりカウント値を格納する。つまり、レジスタ４８には
ＷＢＬ信号の周期を表わすカウント値、即ちｘ（ｎ）＝
φ（ｎ）−φ（ｎ−１）の値が格納される。

【００２０】また、タイミング発生器５０はＷＢＬ信号
の立上りエッジ検出信号に同期して位相の異なるタイミ
ング信号Ｔａ，Ｔｂ及びタイミング信号Ｓａ，Ｓｂ，Ｓ
ｃ夫々を生成する。一方、タイミング発生器５２はシス
テムクロックＣＬＫからタイミング信号Ｔａ₁，Ｔ
ｂ₁，Ｔｃ₁，Ｔａ₄，Ｔｂ₄，Ｔｃ₈，Ｔｄ₈，Ｔｅ
₈夫々を生成する。ここで添字ａ，ｂ，ｃ，ｄ，ｅは出
力タイミングを表わし、ａが最も早く、ｅが最も遅い、
添字１は１倍速で周波数22.05 ｋＨｚ，添字２は１倍速
で周波数88.20 ｋＨｚ，添字４は１倍速で周波数176.4
ｋＨｚを表わし、動作速度が２倍速、４倍速ならば、シ
ステムクロックの周波数に従ってこれらの周波数も２
倍、４倍となる。

【００２１】レジスタ４８に格納されるカウント値は通
常動作時には196 ±α（但しαは数十程度）である。こ
のカウント値は比較器５４及びマルチプレクサ（ＭＵ
Ｘ）５６に供給される。比較器５４はレジスタ４８のカ
ウント値が例えば１００から３００程度の範囲内であれ
ばローレベル、この範囲外であればハイレベルの選択信
号を生成してマルチプレクサ５６に供給する。マルチプ
レクサ５６にはレジスタ５８の出力する前回のカウント
値も供給されておれ、マルチプレクサ５６は比較器５４
が出力する選択信号がローレベルでレジスタ４８のカウ
ント値が通常動作の範囲内であればレジスタ４８の出力
値（今回得られた値）を選択出力する。一方、選択信号
がハイレベルでカウント値が通常動作の範囲外であれば
レジスタ５８の出力値（前回得られた値）を選択出力す
る。

【００２２】マルチプレクサ５６の出力値はレジスタ５
８に供給されレジスタ５８の出力値は直接マルチプレク
サ６０に供給されると共にレジスタ６２を通してマルチ
プレクサ６０に供給する。レジスタ５８，６２夫々は異
なるタイミング信号Ｔａ，Ｔｂ夫々で格納を行う。

【００２３】デコーダ６４はタイミング信号Ｔａ₄を供
給された時点でタイミング信号Ｓａ，Ｓｂ，Ｓｃの値を
デコードしてマルチプレクサ６０にレジスタ５８，６２
のいずれを選択させるかを判定する。この判定に従って
マルチプレクサ６０から出力されるカウント値はレジス
タ６６にタイミング信号Ｔｂ₄の入来タイミングで格納
され、ここからディジタル低域フィルタ（ＬＰＦ）６８
及び閾値発生回路７０に供給される。上記のレジスタ５
８，６２，マルチプレクサ６０，デコーダ６４はＷＢＬ
信号に同期したタイミングからマスタクロックＣＬＬに
同期したタイミングへのタイミング変換を行っている。

【００２４】ディジタル低域フィルタ６８は供給される
カウント値の急激な変動成分を除去してコンパレータ７
２に供給する。閾値発生回路７０は例えば過去数十から
百数十回のカウント値を平均化して閾値を発生し加算器
７４に供給する。なお、光ディスクが所定の線速度で回
転しているとき、閾値は１９６近傍の値である。また、
ヒステリシス発生器７６はＦＳＫ復調出力のＢＩＤＡＴ
Ａ信号がハイレベルのときは次にＢＩＤＡＴＡ信号がロ
ーレベルとなるためカウント値は低くなるはずだとして
−β，ＢＩＤＡＴＡ信号がローレベルのときはその逆で
＋βの値を発生する。但し、βは１０以下程度の値であ
る。

【００２５】加算器７４は上記の閾値にヒステリシスを
設定して比較基準値としてコンパレータ７２に供給す
る。コンパレータ７２は低域フィルタ６８出力のカウン
ト値と比較基準値とを比較し、前者が後者以上か否か
（以上のときハイレベル）、前者が後者以下か否か（以
下のときローレベル）の２種類の比較結果をマルチプレ
クサ８０に供給する。このように低域フィルタ６８出力
のカウント値を平均化によって求めた閾値と比較するの
はωｃによる直流成分と、ノイズによる直流成分を除去
するためであり、ヒステリシスを付けるのは耐ノイズ特
性を向上させるためである。

【００２６】マルチプレクサ８０はＦＳＫ復調出力のＢ
ＩＤＡＴＡ信号がハイレベルのときはコンパレータ７２
出力であるカウント値が閾値以下か否かの比較結果を選
択し、ＢＩＤＡＴＡ信号がローレベルのときはコンパレ
ータ７２出力であるカウント値が閾値以上か否かの比較
結果を選択してＤ形フリップフロップ８２に供給する。
フリップフロップ８２はタイミング信号Ｔｃ₈で比較結
果をラッチしてＦＳＫ復調出力、つまりＢＩＤＡＴＡ信
号として端子８４より出力する。

【００２７】図４は本発明のディジタルＰＬＬ回路３０
の一実施例のブロック図を示す。同図中、端子１４０に
は図５（Ａ）に示す如きＢＩＤＡＴＡ信号が入来しエッ
ジカウンタ１４２に供給される。エッジカウンタ１４２
はＢＩＤＡＴＡ信号の立上り及び立下りのエッジでリセ
ットされた後端子１４４より入来するシステムクロック
をカウントしてエッジ間隔を計測し出力する。このシス
テムクロックは、ディスク２０を１倍速、２倍速、４倍
速と動作速度を可変するのに対応してシステムクロック
周波数も１倍、２倍、４倍と連動して可変され、どの動
作速度においてもＢＩＤＡＴＡ信号のパルス幅１Ｔにお
けるシステムクロックのパルス数は標準で６８６パルス
である。これにより、エッジカウンタ１４２は標準でパ
ルス幅１Ｔでカウント値が６８６，パルス幅２Ｔでカウ
ント値が１３７２，パルス幅３Ｔでカウント値が２０５
８となる。

【００２８】１Ｔ発生回路１４６はエッジカウンタ１４
２より供給されるカウント値が０となる直前のカウント
値（最大値）が６８６±α（但し、αは数１０程度の
値）、又は１３７２±２・αの範囲にあるかどうかを判
定し、この最大値が６８６±αの範囲であれば上記最大
値を１Ｔの値として保持し、最大値が１３７２±２・α
の範囲であれば最大値の１／２の値を１Ｔの値として保
持する。つまり、１Ｔ発生回路１４６ではＢＩＤＡＴＡ
信号のパルス幅１Ｔ，２Ｔを検出してこれらから１Ｔの
値を発生し、ＢＩＤＡＴＡ信号のパルス幅３Ｔについて
は無視している。この１Ｔ発生回路１４６の出力する値
６８６近傍の１Ｔの値はエッジ間隔値として加算器１４
８及び乗算器１５０夫々に供給される。

【００２９】加算器１４８は１Ｔの値にビット数低減の
ために定数発生器１５２から供給される定数−３４３を
加算してディジタル低域フィルタ１５４に供給する。デ
ィジタル低域フィルタ１５４は供給される値の急激な変
動成分を除去して加算器１５６に供給する。加算器１５
６では定数発生器１５８から供給される定数３４３を加
算して１Ｔの値とした後、加算器１６０に供給する。加
算器１６０では位相誤差補正値が加算され、補正された
１Ｔの値がＮＣＯ（数値制御型発振器）１６２に供給さ
れる。

【００３０】ＮＣＯ１６２は端子１６４からシステムク
ロックを供給されており、このシステムクロックをカウ
ントしてそのカウント値が加算器１６０よりの１Ｔの値
となったときに立上る図５（Ｂ）に示すクロック信号を
発生し、カウント値をリセットする。このクロック信号
は端子１６６より出力されると共にラッチ回路１６８に
供給される。

【００３１】ラッチ回路１６８はエッジカウンタ１４２
の出力するカウント値を供給されており、ラッチ回路１
６８はＮＣＯ１６２から供給されるクロック信号の立上
りによって上記カウント値をラッチして減算器１７０に
供給する。但し、ラッチ回路１６８はＢＩＤＡＴＡ信号
のパルス幅１Ｔ，２Ｔ，３Ｔのエッジから最初にクロッ
ク信号の立上りが入来したときにのみラッチを行い、２
番目、３番目のクロック信号の立上りではラッチを行わ
ないためである。

【００３２】減算器１７０にはこの他に１Ｔ発生回路１
４６の出力する１Ｔの値に乗算器１５０で１／２を乗算
した値が基準値として供給されており、減算器１７０は
ラッチ回路１６８が出力する値から基準値を減算して位
相誤差値を求め積分器１７２に供給する。このように１
Ｔの値の１／２を基準値としているのは図５（Ａ），
（Ｂ）に示す如く、クロック信号の立上りがＢＩＤＡＴ
Ａ信号のパルス幅１Ｔの中央位置となるようにするため
である。

【００３３】積分器１７２は位相誤差値を比例積分す
る。その積分値は乗算器で１／Ｋ（Ｋは１以上の実数）
を乗算されて位相誤差補正値とされ、加算器１６０に供
給される。このように１Ｔ発生器１４６ではＢＩＤＡＴ
Ａ信号のパルス幅１Ｔ，２Ｔだけから１Ｔの値を生成
し、ＢＩＤＡＴＡ信号のパルス幅３Ｔは使用していな
い。ＢＩＤＡＴＡ信号内の繰り返し周波数７５Ｈｚ（１
倍速のとき）同期信号（ＡＴＩＰ_syc）は３Ｔ，１Ｔ，
１Ｔ，３Ｔのパターンであり、１Ｔ発生器４６では３Ｔ
パターンを使用しないために１Ｔ発生器１４６の出力値
には同期信号の７５Ｈｚ成分が混入することはなくクロ
ック信号の安定性が向上する。

【００３４】また、１Ｔ発生回路１４６から加算器１４
８，ディジタル低域フィルタ１５４，加算器１４８の経
路の周波数系の他に、乗算器１５０及びラッチ回路１６
８から加算器１７０，積分器１７２，乗算器１７４の経
路の位相系を設け、加算器１６０で周波数系と位相系と
によりクロック信号を生成するためＢＩＤＡＴＡ信号に
同期した安定したクロック信号を生成できる。また、本
実施例は全てディジタル回路で構成されているため、周
囲温度や電源電圧の変動に対してアナログ回路よりも強
くなり、半導体集積化したとき外付回路を無くすことが
できる。また、端子４４，６４より供給するシステムク
ロックの周波数を変更するだけで動作速度１倍速、２倍
速、４倍速夫々に対応することができる。また、エッジ
カウンタ４２のカウント値に基づいて動作するため、直
線性が良く、フェーズ・ロック動作のキャプチャーレン
ジが広くなる。

【００３５】図６はディジタルスピンドルサーボ回路の
一実施例のブロック図を示す。同図中、端子２４０には
ディジタルＰＬＬ回路２３０の出力するクロック信号Ｐ
ＬＬＣＬＫが入来し、エッジ検出器（ＥＤＧ）２４２に
供給される。このクロック信号は動作速度が１倍速で周
波数6.3 ｋＨｚ，２倍速で周波数12.6ｋＨｚ，４倍速で
周波数25.2ｋＨｚとなる信号である。エッジ検出器２４
２はクロック信号の立上りエッジを検出したパルスを生
成する。

【００３６】カウンタ２４４はこのエッジ検出パルスを
供給されたとき、加算器２４６から供給される値をロー
ドして、その後、端子２４８から供給されるシステムク
ロックＣＬＫをカウントアップする。この加算器２４６
の出力値は通常では基準値−１３７１である。システム
クロックＣＬＫは動作速度が１倍速で周波数8.64ＭＨ，
２倍速で周波数17.29 ＭＨｚ，４倍速で34.57 ＭＨｚで
ある。このため、カウンタ４４は通常、エッジ検出パル
スが入来する時点で、クロック信号ＰＬＬＣＬＫに速度
エラーがなければ零で、クロック信号ＰＬＬＣＬＫが速
ければ負、クロック信号ＰＬＬＣＬＫが遅ければ正とな
る速度エラーに応じたカウント値を出力する。

【００３７】このカウント値はレジスタ（ＲＥＧ）２５
０に供給されてエッジ検出パルスの入来時に格納され
る。レジスタ５０に格納されたカウント値は平均化回路
２５２で先行する所定回数分のカウント値と平均化され
た後オーバーサンプリング回路（ＯＶＳ）２５４に供給
される。

【００３８】オーバーサンプリング回路２５４はエッジ
検出パルスを逓倍回路２５６で４逓倍したクロックを供
給されており、このクロックを用いて平均化回路２５２
出力のオーバーサンプリングを行い、平均化回路２５２
出力の略１／４の値を得て加算器２５８に供給する。加
算器２５８はオーバーサンプリング出力にオフセット値
１７２を加算してＰＷＭ（パルス幅変調）回路２６０に
供給する。なお、オフセット値１７２は５０％デューテ
ィに対応する値である。

【００３９】ＰＷＭ回路２６０は逓倍回路２５６の出力
するクロックでリセットされて端子２６２より供給され
るシステムクロックＣＬＫをカウントし、カウント値が
零から加算器２５８の出力値となるまでハイレベル（＋
５Ｖ）で、その後ローレベル（０Ｖ）の速度エラー信号
としての矩形波信号を生成して加算回路２６４に供給す
る。

【００４０】一方、加算器２７０には基準値６７６とレ
ジスタ（ＲＥＧ）２７２出力が供給され、これらの加算
値がカウンタ２７４に供給される。なお、レジスタ２７
２は当初ゼロリセットされている。カウンタ２７４は１
１ビットのカウンタであり、自ら出力するキャリーをロ
ード端子にフィードバックしており、キャリー出力タイ
ミングで加算器２７０の出力値をロードし、端子２７６
から供給されるシステムクロックＣＬＫをカウントアッ
プする。つまり、通常は６７６をロードした後システム
クロックＣＬＫが１３７１パルス入来する毎にキャリー
を出力して自走する。このキャリーは１倍速の場合周波
数6.3 ｋＨｚであり、基準信号Ｔref としてエッジ検出
器２７８及び逓倍回路２８０に供給される。

【００４１】エッジ検出器２７８は基準信号Ｔref の立
上りエッジを検出してカウンタ２８６及びレジスタ２９
２に供給する。また、端子２８１にはクロック信号ＰＬ
ＬＣＬＫが入来しエッジ検出器２８２に供給される。エ
ッジ検出器２８２はクロック信号ＰＬＬＣＬＫの立上り
エッジを検出してカウンタ２８８及びレジスタ２９０に
供給する。カウンタ２８６は基準信号Ｔref の立上りで
リセットされた後、端子２８４よりのシステムクロック
ＣＬＫをカウントしてレジスタ２９０に供給し、レジス
タ２９０はクロック信号ＰＬＬＣＬＫの立上りでカウン
ト値を格納する。カウンタ２８８はクロック信号ＰＬＬ
ＣＬＫの立上りでリセットされた後、端子２８４よりの
システムクロックＣＬＫをカウントしてレジスタ２９２
に供給し、レジスタ２９２は基準信号Ｔref の立上りで
カウント値を格納する。このため、図７（Ａ），（Ｂ）
に示す基準信号Ｔref ，クロック信号ＰＬＬＣＬＫにつ
いて、期間Ａのシステムクロックカウント値がレジスタ
２９０に格納され、期間Ｂのシステムクロックカウント
値がレジスタ２９２に格納される。

【００４２】減算器２９６はレジスタ２９０出力値から
レジスタ２９２出力値を減算して位相エラー量Ａ−Ｂを
得て平均化回路２９６に供給する。平均化回路２９６は
この位相エラー量Ａ−Ｂを先行する所定回数分の位相エ
ラー量と平均化し、平均値の絶対値をＰＷＭ回路２９８
に供給し、平均値の符号をトライステートバッファ３０
０の入力端子に供給する。

【００４３】ＰＷＭ回路２９８は基準信号Ｔref を逓倍
回路２８０で４逓倍したクロックによりリセットされて
端子３０２より供給されるシステムクロックＣＬＫをカ
ウントし、カウント値が零から平均化回路２９６の出力
値となるまでハイレベルで、その後ローレベルとなる矩
形波を生成してトライステートバッファ３００の制御端
子に供給する。

【００４４】トライステートバッファ３００は制御端子
に供給されるＰＷＭ回路２９８出力の矩形波がハイレベ
ル時に出力状態となり平均化回路２９６より供給される
符号が正のとき＋５Ｖで、符号が負のとき０Ｖの信号を
出力し、上記矩形波がローレベル時にハイインピーダン
ス状態となる。つまり、ＰＷＭ回路２９８及びトライス
テートバッファ３００では期間Ａと期間Ｂが同一のとき
ハイインピーダンスで、期間ＡがＢより大なるとき５Ｖ
で、期間ＢがＡより大なるとき０Ｖとなる位相エラー信
号を生成して加算回路２６４に供給する。

【００４５】加算回路２６４は低域フィルタを内蔵し、
アナログ電圧の加算を行う。ＰＷＭ回路２６０から供給
される０Ｖ，５Ｖの速度エラー信号は低域フィルタで積
分されＤＣ成分が得られ、またトライステートバッファ
３００から供給される０Ｖ，５Ｖの位相エラー信号は低
域フィルタにおいてハイインピーダンス状態を例えば2.
5 Ｖとして積分されＤＣ成分が得られ、上記速度エラー
信号と位相エラー信号夫々のＤＣ成分の加算信号がサー
ボ信号として端子３０４よりスピンドルモータ２２に供
給される。

【００４６】上記の説明は、光ディスク２０から再生さ
れたＢＩＤＡＴＡ信号より抽出したクロック信号ＰＬＬ
ＣＬＫをシステムクロックＣＬＫより生成した基準信号
Ｔref 等に対して周波数（速度）及び位相が一致するよ
うに動作するサーボである。次に光ディスク２０から再
生した周波数略７５Ｈｚの同期信号（ＡＴＩＰ_syc）
を、記録データに含まれる周波数７５Ｈｚの同期信号
（サブコードシンク）と位相合わせする回路について説
明する。

【００４７】端子３１０には記録データの同期信号ＳＢ
ＳＹが入来し、エッジ検出器３１２はその立上りエッジ
を検出して位相差検出器３１４に供給する。また、端子
３１６には光ディスクから再生された同期信号ＡＴＩＰ
_sycが入来し、エッジ検出器３１８はその立上りエッジ
を検出して位相差検出器３１４及びレジスタ３２０及び
遅延回路３２２に供給する。また、端子３２４より入来
するシステムクロックＣＬＫは分周器３２６で１／４分
周されて位相差検出器３１４及びレジスタ３２０に供給
される。

【００４８】位相差検出器３１４は同期信号ＳＢＳＹ
（又はＡＴＩＰ_syc）の立上り時に零をロードされ、そ
の後同期信号ＡＴＩＰ_syc又はＳＢＳＹが立上り時まで
の位相差を１／４分周システムクロックでカウントし、
そのカウント値をレジスタ３２０に供給する。このカウ
ント値はＡＴＩＰ_sycが遅い場合を正、ＳＢＳＹが遅い
場合を負とする。レジスタ３２０は同期信号ＡＴＩＰ
_sycの立上り時に供給される位相差のカウント値を格納
してコンパレータ３２８及びレジスタ２７２に供給す
る。

【００４９】コンパレータ３２８にはクロック信号ＰＬ
ＬＣＬＫの１周期に相当する値±３４３が供給されてお
り、上記カウント値が−３４３未満、又は＋３４３を越
えて位相差がＰＬＬＣＬＫの１周期より大なるときデー
タ発生器１３０にトリガ信号を供給する。一方、カウン
ト値が−３４３以上から＋３４３未満までで位相差がＰ
ＬＬＣＬＫの１周期以内のときはレジスタ２７２にトリ
ガ信号を位相差カウント値の符号と共に供給する。

【００５０】レジスタ２７２にはレジスタ３２０出力の
カウント値が供給されると共に、エッジ検出器３１８出
力を遅延回路３２２で遅延した信号が供給されており、
また端子３３２には装置全体を制御するマイクロプロセ
ッサ（図示せず）からイネーブル信号ＥＮが供給され
る。レジスタ２７２はイネーブル信号ＥＮが供給されて
ない場合はトリガ信号の供給時に零を出力し、イネーブ
ル信号ＥＮが供給されるとコンパレータ３２８のトリガ
信号によりレジスタ３２０出力を格納して出力する。

【００５１】つまり、位相差がＰＬＬＣＬＫの１周期以
内のときは位相差検出器３１４でカウントされた位相差
のカウント値が加算器２７０に供給され基準値と加算さ
れることにより、基準信号Ｔref の発生タイミングが可
変されて同期信号ＡＴＩＰ_sy _cが同期信号ＳＢＳＹに同
期するようにサーボがかけられる。

【００５２】ところで、データ発生器３３０には端子３
３４よりイネーブル信号ＥＮが供給される。データ発生
器３３０はイネーブル信号ＥＮが供給されない場合はコ
ンパレータ３２８からトリガ信号を供給されたとき零を
発生し、イネーブル信号ＥＮが供給されると、コンパレ
ータ３２８からのトリガ信号及び符号から所定値±Ｎを
発生して加算器２４６に供給する。この所定値±Ｎの符
号はコンパレータ３２８から供給された符号であり、Ｎ
は予めマイクロプロセッサから書き込まれた値、例えば
Ｎ＝２，３，４のいずれかである。

【００５３】つまり、位相差がＰＬＬＣＬＫの１周期を
越えているときは、データ発生器３３０で所定値±Ｎが
発生され加算器２４６で基準値−１３７１に加算される
ことにより、カウンタ２４４にロードされる値が可変さ
れ、同期信号ＡＴＩＰ_sycが同期信号ＳＢＳＹに同期す
るようにサーボがかけられる。

【００５４】なお、加算回路２６４はアナログ回路であ
るため、半導体チップ３６の外付け回路とされている。
ところで、前述のマイクロプロセッサは装置始動時に
は、スイッチ３２にＷＢＬ信号を選択させ、光ディスク
２０の回転が安定するとスイッチ３２にクロック信号Ｐ
ＬＬＣＬＫを選択させる。この時点では端子３３２，３
３４にはイネーブル信号を供給しておらず、記録モード
において上記クロック信号ＰＬＬＣＬＫが基準信号Ｔre
f 等に同期した後、端子３３２，３３４にイネーブル信
号を供給して同期信号ＡＴＩＰ_sycを同期信号ＳＢＳＹ
に同期させる。

【００５５】このように、記録媒体から再生された同期
信号の位相エラーに基づいてクロック信号の位相エラー
を検出するための基準クロック信号の位相が可変される
ため、見掛け上は位相系のサーボループは１つだけとな
り、クロック信号の位相エラーと同期信号の位相エラー
とを重畳した形でサーボ信号が生成され、上記２系統の
位相エラーを同時に補正することが可能となる。

【００５６】また、同期信号の位相エラーに基づいて基
準クロック信号の周波数を可変することにより、同期信
号の位相エラーの補正に要する時間を短縮化でき、早期
に安定したクロック信号及び同期信号の再生が可能とな
る。このようにディジタルＦＳＫ復調回路２６，ディジ
タルＰＬＬ回路３０，ディジタルスピンドルサーボ回路
３４夫々は全てディジタル回路であるため、外付け回路
の必要がなく半導体集積化が簡単であり、動作速度が１
倍速、２倍速、４倍速と変化したときマスタクロックの
周波数を１倍、２倍、４倍とするだけで回路特性の切り
換え等の必要がなく簡単に対応できる。

【００５７】

【発明の効果】上述の如く、請求項１に記載の発明は、
予めディジタル変調信号が記録されている光ディスクか
ら再生かつ２値化された信号を供給されてディジタル復
調を行うディジタル復調回路と、上記ディジタル復調回
路の出力する復調信号に位相同期したクロック信号を発
生するディジタルフェーズロックトループ回路と、上記
クロック信号と基準クロック信号との周波数ずれ及び位
相ずれを補正するよう上記光ディスクの回転制御を行う
ディジタルサーボ回路とを有する。

【００５８】このように復調回路、ＰＬＬ回路、サーボ
回路の全てをディジタル回路とすることにより、各回路
の半導体集積化が簡単となる。また、請求項２に記載の
発明は、請求項１記載の光ディスク装置において、前記
ディジタル復調回路とディジタルサーボ回路とを単一の
半導体チップ上に集積化する。

【００５９】このように全回路を半導体チップ上に集積
化することにより装置の小型化が可能となる。また、請
求項３に記載の発明は、請求項１又は２記載の光ディス
ク装置において、前記ディジタル復調回路は、供給され
る２値化信号のエッジ間隔を動作速度に応じた周波数の
マスタクロックを用いて計測し、計測値に基づくレベル
の復調信号を出力する。

【００６０】このように、２値化信号のエッジ間隔をマ
スタクロックを用いて測計するため、動作速度に応じて
マスタクロックの周波数を可変することにより、動作速
度の変化に対して簡単に対応できる。

【図面の簡単な説明】

【図１】本発明のブロック図である。

【図２】本発明を説明するための信号波形図である。

【図３】ディジタルＦＳＫ復調回路のブロック図であ
る。

【図４】ディジタルＰＬＬ回路のブロック図である。

【図５】本発明を説明するための信号波形図である。

【図６】ディジタルスピンドルサーボ回路のブロック図
である。

【図７】本発明を説明するための信号波形図である。

【図８】従来のＦＳＫ復調回路のブロック図である。

【符号の説明】

２０光ディスク２２スピンドルモータ２４光ピックアップ２６ＦＳＫ復調回路３０ディジタルＰＬＬ回路３２スイッチ３４ディジタルスピンドルサーボ回路４２，１８２，２４２，２７８，３１２，３１８エッ
ジ検出器５０，５２タイミング発生器４６，２４２，２７４，２８６，２８８カウンタ４８，５８，６２，６６，２５０，２７０，２９０，２
９２，３２０レジスタ５４比較器５６，６０，８０マルチプレクサ６４デコーダ６８，１５４ディジタル低域フィルタ７０閾値発生回路７２，３２８コンパレータ７４，１４８，１５６，１６０，１７０，２４６，２５
８，２７０加算器７６ヒステリシス発生器１４２エッジカウンタ１４６１Ｔ発生回路１５０，７４乗算器１５２，５８定数発生器１６２ＮＣＯ１６８ラッチ回路１７２積分器２５２，２９６平均化回路２５４オーバーサンプリング回路２５６，２８０逓倍回路２６０，２９８ＰＷＭ回路２９４減算器３００トライステートバッファ３１４位相差検出器３２２遅延回路３２６分周器３３０データ発生器

Claims

【特許請求の範囲】

【請求項１】予めディジタル変調信号が記録されてい
る光ディスクから再生かつ２値化された信号を供給され
てディジタル復調を行うディジタル復調回路と、上記ディジタル復調回路の出力する復調信号に位相同期
したクロック信号を発生するディジタルフェーズロック
トループ回路と、上記クロック信号と基準クロック信号との周波数ずれ及
び位相ずれを補正するよう上記光ディスクの回転制御を
行うディジタルサーボ回路とを有することを特徴とする
光ディスク装置。
【請求項２】請求項１記載の光ディスク装置におい
て、前記ディジタル復調回路とディジタルサーボ回路とを単
一の半導体チップ上に集積化したことを特徴とする光デ
ィスク装置。
【請求項３】請求項１又は２記載の光ディスク装置に
おいて、前記ディジタル復調回路は、供給される２値化信号のエ
ッジ間隔を動作速度に応じた周波数のマスタクロックを
用いて計測し、計測値に基づくレベルの復調信号を出力
することを特徴とする光ディスク装置。