HINTERGRUND DER ERFINDUNG
1. Gebiet der Erfindung
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Die vorliegende Erfindung bezieht sich auf eine
Halbleiter-Speichervorrichtung gemäß dem Oberbegriff von Anspruch 1 und
insbesondere auf eine Halbleiter-Speichervorrichtung, die ein Paar
Datenleitungen zur Ausgabe eines Inhalts einer Speicherzelle in
Form eines Differentialsignals aufweist.
2. Beschreibung des zugehörigen Standes der Technik
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Aus der EP-A-0 449 282 ist eine Halbleiter-Speichervorrichtung
bekannt, die ein Paar komplementärer Datenleitungen zur Ausgabe
eines Inhalts einer Speicherzelle aufweist. Wenn ein Paar
Datenleitungen zu der Zeit, wenn neue Daten auf diese aufgebracht
werden sollen, eine Potentialdifferenz führt, dauert es relativ
lange, bis die Potentiale auf den Datenleitungen die neuen Daten
widerspiegeln, da möglicherweise die Polarität der
Differentialspannung umgekehrt werden muß.
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Aus der US-A-4 272 834 und aus dem IEEE Journal of Solid-State-
Circuits, Band 28, Nr. 4, April 1993, New York, USA, Seiten
484-489, Yokomizo: "Design Techniques for High-Throughput BiCMOS
Self-Timed SRAMs" ("Konstruktionsverfahren für selbstgetaktete
SRAMs mit Hoch-Durchlauf-BiCMOS") ist ein Einstell-Schaltkreis
für ein Datenleitungspotential bekannt, der ein
Datenleitungspaar vor dem Empfang neuer Daten kurzschließt.
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Andererseits wäre es wünschenswert, die Möglichkeiten beim
Hochleistungsbetrieb und der erhöhten
Speicher-Integrationsdichte zu erweitern und somit die Zeit zu verringern, bis korrekte
Auslese-Potentialinformationen auf der Datenleitung eingestellt
sind.
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Unter Bezugnahme auf die beigefügte Fig. 1 ist ein
Schaltkreisdiagramm, das einem Bit entspricht, eines Beispiels einer
herkömmlichen Halbleiter-Speichervorrichtung gezeigt, bei der ein
bipolarer Differential-Verstärkerschaltkreis mit einer
statischen Speicherzelle verbunden ist. Bei dem gezeigten Beispiel
wird ein Paar komplementärer Zahlenleitungen D und DB durch
Widerstände R1 und R2 auf eine Hochspannungs-Netzspannung Vcc
hochgezogen, und eine Speicherzelle MC ist zwischen dem Paar von
Zahlenleitungen D und DB angeschlossen und auch mit einer
Wortleitung WL verbunden, so daß, wenn die Speicherzelle MC durch
die Wortleitung WL ausgewählt wird, ein Inhalt der Speicherzelle
MC in Form eines Differentialspannungs-Signals an das Paar von
Zahlenleitungen D und DB ausgegeben wird.
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Das Paar Zahlenleitungen D und DB ist auch mit einem
Leseverstärker 10 verbunden, der das auf dem Paar Zahlenleitungen D und
DB ausgelesene Ausgangssignal der Speicherzelle MC verstärkt und
das verstärkte Ausgangssignal einem Multiplexer- und
Strom/Spannungsrichter-Verstärkerschaltkreis 12 zuführt.
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Der Leseverstärker 10 weist ein Paar bipolarer NPN-Transistoren
Q11 und Q12 auf, deren Basen mit dem Paar Zahlenleitungen D bzw.
DB verbunden sind. Ein Kollektor von jedem der bipolaren Transistoren
Q11 und Q12 ist an eine Hochspannungs-Netzspannung Vcc
angeschlossen. Ein Emitter der bipolaren Transistoren Q11 und
Q12 ist mit einem Paar komplementärer Datenleitungen W bzw. WB
verbunden. Das Paar Datenleitungen W und WB ist mit einem Drain-
Anschluß eines Paares Source-geerdeter N-Kanal-MOS-Transistoren
M11 bzw. M12 verbunden, bei denen ein Gate zum Empfang eines
Leseverstärker-Auswahlsignals YS angeschlossen ist, so daß jeder
der N-Kanal-MOS-Transistoren M11 und M12 für die bipolaren
Transistoren Q11 und Q12 eine konstante Stromquelle darstellt.
Deshalb stellen der bipolare Transistor Q11 und der N-Kanal-MOS-
Transistor M11 einen Emitterfolger-Schaltkreis dar, und der
bipolare Transistor Q12 und der N-Kanal-MOS-Transistor M12 stellen
einen weiteren Emitterfolger-Schaltkreis dar.
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Zusätzlich ist das Paar Datenleitungen W und WB jeweils mit
einer Basis eines Paares bipolarer NPN-Transistoren Q13 und Q14
verbunden, deren Emitter gemeinsam mit einem Drain-Anschluß
eines Source-geerdeten N-Kanal-MOS-Transistors M13 verbunden
sind. Ein Gate des MOS-Transistors M13 ist zum Empfang des
Auswahlsignals YS angeschlossen, so daß der N-Kanal-MOS-Transistor
M13 eine konstante Stromquelle darstellt. Ein Kollektor von
jedem des Paares bipolarer NPN-Transistoren Q13 und Q14 ist mit
dem Multiplexer- und Verstärkerschaltkreis 12 verbunden. Deshalb
stellen die bipolaren NPN-Transistoren Q13 und Q14 einen
Differentialverstärker dar, so daß vom Kollektor der bipolaren NPN-
Transistoren Q13 und Q14 ein Ausgangssignal in Form eines
Differentialstroms ausgegeben wird. Das Ausgangssignal wird im
Multiplexer- und Strom/Spannungsrichter-Verstärkerschaltkreis 12
ausgewählt und eingepegelt, so daß vorn Multiplexer- und
Verstärkerschaltkreis 12 ein Auslese-Datensignal DOUT ausgegeben wird.
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Nun wird der Betrieb der oben genannten
Halbleiter-Speichervorrichtung erklärt.
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Eine Spannungsamplitude eines von der Speicherzelle MC auf die
Zahlenleitungen D und DB, die sich auf einer Betriebsspannung
nahe der Hochspannungs-Netzspannung Vcc befinden, ausgelesenen
Signals ist so extrem niedrig wie einige zehn Millivolt bis
einige hundert Millivolt. Der Leseverstärker 10, der die extrem
niedrige Spannung empfängt, wandelt die extrem niedrige Spannung
durch die Funktion eines Pegelverschiebungs-Emitterfolger-
Schaltkreises, der die N-Kanal-MOS-Transistoren M11 und M12
aufweist, in eine niedrige Spannung in der Größenordnung von etwa
0,8 V um. Die niedrige Spannung erscheint auf dem Paar
Datenleitungen W und WB und wird in den Differentialverstärker
eingegeben, der aus den bipolaren Transistoren Q13 und Q14
aufgebaut ist.
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Eine Spannungsdifferenz zwischen dem Paar Datenleitungen W und
WB ist jedoch, ähnlich der Spannungsdifferenz zwischen dem Paar
Zahlenleitungen D und DB, extrem gering. Deshalb kann man durch
Aufbau des Differentialverstärkers aus hochempfindlichen
bipolaren Transistoren einen effektiven Schaltkreis erhalten.
Andererseits werden die Emitterfolger-Schaltkreise, die die N-Kanal-
MOS-Transistoren aufweisen, eingefügt, um die für den
Differentialverstärker geeignete Eingangsspannung zu erhalten
und um eine Signalleitungs-Last des Differentialverstärker-
Schaltkreises von der Zahlenleitung elektrisch zu trennen.
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Das Ausgangssignal des Differentialverstärkers wird vom
Kollektor der bipolaren Transistoren Q13 und Q14 dem Multiplexer- und
Verstärkerschaltkreis 12 in Form eines Differentialstroms
zugeführt. Im Multiplexer- und Verstärkerschaltkreis 12 ist eine
Vielzahl von Verstärkerschaltkreisen vorgesehen, und zum Zwecke
der Auswahl eines Signals aus den Eingangssignalen und
Übertragung des ausgewählten Eingangssignals läßt man nur in einem
ausgewählten der Vielzahl von Verstärkerschaltkreisen einen
konstanten Strom fließen. Natürlich ist eine Stromquelle für den
Differential-Ausgangsstrom durch den Schaltkreis für eine
konstante Stromquelle gegeben, der aus dem N-Kanal-MOS-Transistor
M13 für den Differentialverstärker aufgebaut ist. Wenn jedoch
der Leseverstärker nicht ausgewählt wird, werden die
Schaltkreise für eine konstante Stromquelle für die Emitterfolger
ausgeschaltet, und deshalb wird der verbrauchte elektrische Strom
vermindert. Ansonsten würde ein Strom durch die Emitterfolger-
Schaltkreise aller einer großen Anzahl von
Differentialverstärker-Schaltkreise fließen, so daß der verbrauchte elektrische
Strom einer gesamten Halbleitervorrichtung unvermeidbar
ansteigen würde.
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Bei der oben genannten herkömmlichen
Halbleiter-Speichervorrichtung beginnt, wenn der Leseverstärker-Schaltkreis 10 durch das
Auswahlsignal YS ausgewählt wird, der konstante Strom durch die
Emitterfolger-Schaltkreise zu fließen. Dementsprechend beginnt,
nachdem jeweilige Potentiale der Datenleitungen W und WB der
Emitterfolger-Schaltkreise, die die dem Differentialverstärker
zugeführten Eingangssignale sind, festgesetzt oder eingestellt
worden sind, der Differentialverstärker zu arbeiten.
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Andererseits befinden sich bei nicht ausgewählten Emitterfolger-
Schaltkreisen, in denen der konstante Strom nicht fließt, die
bipolaren Transistoren Q11 und Q12 in einem Aus-Zustand und
deshalb werden die Potentiale der Datenleitungen W und WB nicht
festgesetzt. Dies bedeutet, daß die letzten
Auslese-Potentialinformationen auf den Datenleitungen W und WB bleiben oder die
Datenleitungen W und WB aufgrund von Störungen und anderen
Faktoren ein unbestimmtes Potential annehmen. Dies bedeutet
nämlich, daß sich die Potentiale der Datenleitungen W und WB in
einem schwebenden Zustand befinden. In diesem Zustand tritt,
wenn der Leseverstärker ausgewählt wird, eine zeitliche
Verzögerung auf, bis normale oder korrekte
Auslese-Potentialinformationen auf den Datenleitungen W und WB festgesetzt oder
eingestellt sind.
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Eine neuere erhöhte Speicher-Integrationsdichte bringt eine
erhöhte Lastkapazität der Signalleitungen des Emitterfolger-
Schaltkreises mit sich, und deshalb nimmt die Zeit für eine
Potentialfestsetzung oder -einstellung zu. Dies ist ein großes
Hindernis bei der Verwirklichung eines Hochleistungs-Betriebs.
Zusammenfassung der Erfindung
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Dementsprechend ist es eine Aufgabe der vorliegenden Erfindung,
eine Halbleiter-Speichervorrichtung zu schaffen, die den oben
genannten Mangel der herkömmlichen überwunden hat.
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Eine weitere Aufgabe der vorliegenden Erfindung ist es, eine
Halbleiter-Speichervorrichtung zu schaffen, die in der Lage ist,
die Zeit für eine Potentialfestsetzung der Datenleitungen, wenn
der entsprechende Leseverstärker ausgewählt wird, zu verkürzen.
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Die oben genannte und andere Aufgaben der vorliegenden Erfindung
werden gemäß der vorliegenden Erfindung durch eine Halbleiter-
Speichervorrichtung erfüllt, die ein Paar komplementärer
Datenleitungen zur Ausgabe eines Inhalts einer Speicherzelle in Form
eines Paares von Differentialsignalen, eine
Verstärkervorrichtung zur Erfassung und Verstärkung des Paares von
Differentialsignalen, eine Freigabevorrichtung zur wahlweisen
Freigabe und Abschaltung der Verstärkervorrichtung, eine
Schwebevorrichtung zum Halten des Paares komplementärer Datenleitungen in
einem Schwebezustand, wenn die Verstärkervorrichtung durch die
Freigabevorrichtung in einen abgeschalteten Zustand versetzt
wird, und eine Kurzschlußvorrichtung zum Kurzschließen des
Paares kompelementärer Datenleitungen im Schwebezustand, wenn die
Verstärkervorrichtung in den abgeschalteten Zustand versetzt
wird, aufweist.
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Die Kurzschlußvorrichtung schließt das Paar komplementärer
Datenleitungen synchron mit einem Freigabesignal zur Versetzung
der Verstärkervorrichtung in einen freigegebenen Zustand kurz.
Die Verstärkervorrichtung weist einen Differential-Schaltkreis
auf, der aus einem Paar bipolarer Transistoren aufgebaut ist,
deren Basen jeweils mit dem Paar komplementärer Datenleitungen
verbunden sind, und die Freigabevorrichtung weist eine
Pegelumsetzer-Vorrichtung auf, die das Freigabesignal empfängt, um
einen Pegel des Freigabesignals umzusetzen. Die
Halbleiter-Speichervorrichtung weist weiterhin eine Verzögerungsvorrichtung
auf, die das Freigabesignal empfängt, um das Freigabesignal entsprechend
einer Verzögerungszeit, die in der
Pegelumsetzer-Vorrichtung auftritt, zu verzögern, wobei das verzögerte
Freigabesignal der Kurzschlußvorrichtung zugeführt wird.
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Bei einer Ausführungsform weist die Schwebevorrichtung ein Paar
Emitterfolger-Transistoren, deren Basen angeschlossen sind, um
ein Paar Differentialsignale, das jeweils aus der Speicherzelle
ausgelesen wird, zu empfangen, und ein Paar Stromquellen auf,
das mit einem Emitter der Emitterfolger-Transistoren verbunden
und ansprechend auf das Freigabesignal Ein-Aus geregelt ist.
Weiterhin kann das Paar komplementärer Datenleitungen durch ein
verdrahtetes ODER mit einer Vielzahl von Paaren von
Emitterfolger-Transistoren verbunden sein.
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Zusätzlich kann die Halbleiter-Speichervorrichtung weiterhin
eine Kurzschluß-Aufhebevorrichtung zur Aufhebung des
Kurzschließens zwischen dem Paar komplementärer Datenleitungen, nachdem
sich ein Potential auf dem Paar komplementärer Datenleitungen
gemäß dem aus der Speicherzelle ausgelesenen Paar von
Differentialsignalen ändert, aufweisen.
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Vorzugsweise dient die Kurzschlußvorrichtung zum Kurzschließen
des Paares kompelementärer Datenleitungen, wenn sich die
Differential-Verstärkervorrichtung in einem abgeschalteten Zustand
befindet, auch der Einstellung des Paares komplementärer
Datenleitungen auf eine vorher festgelegte Spannung.
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Diese vorher festgelegte Spannung ist vorzugsweise eine Spannung
nahe einer Emitter-Vorspannung der Emitterfolgervorrichtung,
wenn die Emitterfolgervorrichtung in Betrieb ist.
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Die oben genannte und andere Aufgaben, Merkmale und Vorteile der
vorliegenden Erfindung gehen aus der nachfolgenden Beschreibung
bevorzugter Ausführungsformen der Erfindung unter Bezugnahme auf
die beigefügten Zeichnungen hervor.
Kurze Beschreibung der Zeichnungen
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Es zeigen:
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Fig. 1 ein Schaltkreisdiagramm eines wesentlichen Bestandteils,
das einem Bit entspricht, einer herkömmlichen Halbleiter-
Speichervorrichtung;
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Fig. 2 ein Schaltkreisdiagramm einer anderen
Halbleiter-Speichervorrichtung;
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Fig. 3 ein Schaltkreisdiagramm noch einer weiteren Halbleiter-
Speichervorrichtung;
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Fig. 4 ein Wellenform-Diagramm, das einen Betrieb der
Halbleiter-Speichervorrichtung zeigt; und
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Fig. 5 ein Schaltkreisdiagramm eines wesentlichen Bestandteils,
das einem Bit entspricht, einer Ausführungsform der
Halbleiter-Speichervorrichtung gemäß der vorliegenden
Erfindung.
Beschreibung der bevorzugten Ausführungsformen
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Unter Bezugnahme auf Fig. 2 ist ein Schaltkreisdiagramm eines
wesentlichen Bestandteils, das einem Bit entspricht, einer
Halbleiter-Speichervorrichtung gezeigt. In Fig. 2 erhalten
Elemente, die den in Fig. 1 gezeigten entsprechen, dieselben
Bezugszeichen, und zur Vereinfachung der Beschreibung entfällt
eine Erklärung dieser.
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Wie es aus einem Vergleich zwischen Fig. 1 und 2 hervorgeht,
unterscheidet sich die Ausführungsform aus Fig. 2 vom
herkömmlichen Beispiel dadurch, daß zwischen dem Paar komplementärer
Datenleitungen W und WB ein P-Kanal-MOS-Transistor M14
angeschlossen ist, wobei ein Gate des MOS-Transistors M14 zum Empfang des
Auswahlsignals YS angeschlossen ist. Wenn der Leseverstärker 10
nicht ausgewählt wird, da sich das Auswahlsignal YS auf einem
niedrigen logischen Pegel befindet, wird der
P-Kanal-MOS-Transistor M14 eingeschaltet, so daß das Paar komplementärer
Datenleitungen W und WB kurzgeschlossen wird.
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Mit der oben genannten Anordnung befindet sich das Auswahlsignal
YS auf einem hohen logischen Pegel, um einen Leseverstärker IO
aus einer (nicht gezeigten) Vielzahl von Leseverstärkern
auszuwählen. Eine Spannungsamplitude eines aus der Speicherzelle MC
auf die Zahlenleitungen D und DB (in Fig. 1 gezeigt), die sich
auf einer Betriebsspannung nahe der Hochspannungs-Netzspannung
Vcc befinden, ausgelesenen Signals ist so extrem niedrig wie
einige zehn Millivolt bis einige hundert Millivolt, wie es oben
in Verbindung mit dem herkömmlichen Beispiel erwähnt wurde. Der
Leseverstärker 10, der die extrem niedrige Spannung empfängt,
wandelt die extrem niedrige Spannung durch die Funktion eines
Pegelverschiebungs-Emitterfolger-Schaltkreises in eine niedrige
Spannung in der Größenordnung von etwa 0,8 V um. Diese niedrige
Spannung, die auf dem Paar Datenleitungen W und WB erscheint,
wird in den Differentialverstärker eingegeben, der aus den
bipolaren Transistoren Q13 und Q14 aufgebaut ist. Zu dieser Zeit
ist, da sich das Auswahlsignal YS, wie es oben erwähnt wurde,
auf dem hohen logischen Pegel befindet, der
P-Kanal-MOS-Transistor M14 aus und deshalb unterliegt das Ausgangssignal, das auf
dem Paar Datenleitungen W und WB erscheint, keinem Einfluß des
P-Kanal-MOS-Transistors M14.
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Eine Spannungsdifferenz zwischen dem Paar Datenleitungen W und
WB wird an den bipolaren Differentialverstärker-Schaltkreis
angelegt, der aus den bipolaren Transistoren Q13 und Q14 aufgebaut
ist. Dieser bipolare Differentialverstärker-Schaltkreis arbeitet
zur Ausgabe des konstanten Stroms, der vom Transistor für einen
konstanten Strom M13, vom Kollektor von nur einem der bipolaren
Transistoren Q13 und Q14, bestimmt durch die geringe
Spannungsdifferenz zwischen den Basis-Eingangspotentialen der bipolaren
Transistoren Q13 und Q14, zugeführt wird. Zu dieser Zeit werden,
da sich nur das Auswahlsignal YS, das dem auszuwählenden
Leseverstärker entspricht, auf einem hohen logischen Pegel befindet,
um einen aus einer Vielzahl von Leseverstärkern auszuwählen, die
aus der Speicherzelle ausgelesenen Informationen dadurch
ausgewählt und übertragen, daß der konstante Strom dazu veranlaßt
wird, durch den Leseverstärker zu fließen.
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Andererseits wird, wenn der Leseverstärker 10 nicht ausgewählt
werden soll, das entsprechende Auswahlsignal YS auf dem
niedrigen logischen Pegel gehalten und deshalb ist nicht nur der MOS-
Transistor für einen konstanten Strom M13 für den bipolaren
Differentialverstärker-Schaltkreis, sondern sind auch die
MOS-Transistoren für einen konstanten Strom M11 und M12 für die
Emitterfolger-Schaltkreise aus, so daß der verbrauchte
elektrische Strom vermindert ist. Zu dieser Zeit werden, da die
bipolaren Transistoren Q11 und Q12 der Emitterfolger-Schaltkreise
ebenfalls aus sind, die letzten Potentiale, als die bipolaren
Transistoren Q11 und Q12 an waren, gehalten. Wenn jedoch der
Leseverstärker 10 nicht ausgewählt werden soll, werden, da der
P-Kanal-MOS-Transistor M14 eingeschaltet wird, die
Datenleitungen W und WB der Emitterfolger-Schaltkreise kurzgeschlossen und
deshalb auf denselben Potentialpegel gebracht.
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D. h., bei einem nicht ausgewählten Zustand werden die
Datenleitungen W und WB zwangsläufig in einen vollständigen
Zwischendatenzustand versetzt, so daß, wenn die Datenleitungen W und WB
künftig ausgewählt werden, der Einfluß der letzten
Datenpotentiale, als die bipolaren Transistoren Q11 und Q12 an waren,
bereits vollständig ausgeschaltet worden ist.
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Übrigens genügt es, wenn der MOS-Transistor M14 eine
ausreichende Größe aufweist, um die extrem niedrige Spannungsamplitude auf
den Datenleitungen W und WB (oder die extrem geringe
Spannungsdifferenz zwischen den Datenleitungen W und WB) während jedes
Zyklus' (Leseverstärker-Auswahlperiode) zu löschen oder zu
neutralisieren. Deshalb versteht es sich, daß der MOS-Transistor
M14 nicht groß sein muß. Dementsprechend tritt aufgrund dieses
MOS-Transistors M14, der mit den Datenleitungen W und WB
verbunden ist, fast keine Verzögerung auf.
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Unter Bezugnahme auf Fig. 3 ist ein Schaltkreisdiagramm eines
wesentlichen Bestandteils, das einem Bit entspricht, einer
anderen Halbleiter-Speichervorrichtung gezeigt. In Fig. 3 erhalten
Elemente, die den in Fig. 1 und 2 gezeigten entsprechen,
dieselben Bezugszeichen, und zur Vereinfachung der Beschreibung
entfällt eine Erklärung dieser.
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Bei der zweiten Ausführungsform ist das Paar Zahlenleitungen D
und DB mit dem Leseverstärker 10 verbunden, aber das Paar
Emitterfolger-Schaltkreise ist nicht nur aus den bipolaren
Transistoren Q11 und Q12, deren Basis mit den Zahlenleitungen D und DB
verbunden ist und deren Emitter mit den Datenleitungen W bzw. WB
verbunden ist, sondern auch aus einer (nicht gezeigten) Vielzahl
von Paaren bipolarer Transistoren aufgebaut. Mit anderen Worten,
die nicht invertierte Datenleitung W ist nicht nur mit dem
Emitter des Transistors Q11, sondern auch mit einem Emitter (nicht
gezeigter) anderer bipolarer Transistoren verbunden, von denen
jeder eine Basis aufweist, die mit einer (nicht gezeigten)
anderen nicht invertierten Zahlenleitung verbunden ist, und die
invertierte Datenleitung WB ist nicht nur mit dem Emitter des
Transistors Q12, sondern auch mit einem Emitter (nicht
gezeigter) anderer bipolarer Transistoren verbunden, von denen jeder
eine Basis aufweist, die mit einer (nicht gezeigten) anderen
invertierten Zahlenleitung verbunden ist.
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Deshalb ist ein bekanntes verdrahtetes ODER auf dem
Verbindungspunkt zwischen der Datenleitung W oder WB und dem Emitter des
Transistors Q11 oder Q12 und dem Emitter der (nicht gezeigten)
anderen bipolaren Transistoren aufgebaut. Dementsprechend weist
jede der Datenleitungen W und WB eine Lastkapazität auf, die bei
weitem größer ist als diejenige der Datenleitungen W und WB in
der ersten Ausführungsform. In diesem Fall haben die vorher
ausgelesenen Daten, die auf den Datenleitungen W und WB bleiben,
einen weiteren großen Einfluß.
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Angesichts dieses Umstands und um es zu ermöglichen, Daten bei
der Auswahl mit einer höheren Geschwindigkeit zu lesen, ist
nicht nur der P-Kanal-MOS-Transistor M14 zwischen dem Paar
Datenleitungen W und WB angeschlossen, sondern ist auch eine
konstante Spannung WSL, die durch einen Erzeugungsschaltkreis 14
für eine konstante Spannung erzeugt wird, durch P-Kanal-MOS-
Transistoren M15 bzw. M16 mit den Datenleitungen W und WB
verbunden.
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Dieser Erzeugungsschaltkreis 14 für eine konstante Spannung ist
aus einer Diode DI aufgebaut, deren Anode mit einer
Hochspannungs-Netzspannung Vcc verbunden ist und deren Kathode durch
eine Stromquelle IS mit Masse verbunden ist, wobei ein
Verbindungspunkt zwischen der Diode DI und der Stromquelle IS die oben
genannte konstante Spannung WSL erzeugt, die durch eine
Abfallspannung in Vorwärtsrichtung der Diode DI niedriger ist als die
Hochspannungs-Netzspannung Vcc. Diese konstante Spannung WSL
soll im wesentlichen gleich der Spannung sein, die auf den
Datenleitungen erscheint, wenn der Leseverstärker ausgewählt wird.
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Gates der P-Kanal-Transistoren M15 und M16 sind zum Empfang des
Auswahlsignals YS angeschlossen, das bei dieser zweiten
Ausführungsform von einem UND-Gatter 16 ausgegeben wird, das ein
Dekodiersignal DEC und ein Taktsignal CLK empfängt, die in der
Speichervorrichtung erzeugt oder von außen zugeführt werden.
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Selbst bei der zweiten Ausführungsform, bei der die
Datenleitungen W und WB durch die verdrahteten ODER-Schaltkreise mit einer
Vielzahl von Paaren von Zahlenleitungen, die die Zahlenleitungen
D und DB aufweisen, verbunden sind und deshalb eine hohe
Lastkapazität halten, ist es, da der Leseverstärker aus den bipolaren
Transistoren aufgebaut ist, möglich, Daten mit einer höheren
Geschwindigkeit als derjenigen eines Leseverstärkers, der nur aus
MOS-Transistoren aufgebaut ist, zu lesen. Zusätzlich weist, da
der Leseverstärker aus den bipolaren Transistoren aufgebaut ist,
der Leseverstärker eine Verstärkungsleistung auf, die höher ist
als diejenige eines Leseverstärkers, der nur aus
MOS-Transistoren augebaut ist.
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Dementsprechend genügt es, wenn der Pegel des an den
Leseverstärker angelegten Eingangssignals in der Größenordnung von 1/10
bis 1/100 des Pegels eines an einen Leseverstärker, der nur aus
MOS-Transistoren aufgebaut ist, angelegten Eingangssignals
liegt. Mit anderen Worten, da der Pegel des an den
Leseverstärker angelegten Eingangssignals bei weitem niedriger sein
kann als bei einem Leseverstärker, der nur aus MOS-Transistoren
aufgebaut ist, tritt selbst, wenn ein Vorlast-Pegel der
Datenleitungen unterschiedlich ist, keine Änderung der
Ausgabegeschwindigkeit aus dem Leseverstärker auf.
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Wie es oben erwähnt worden ist, wird, ähnlich dem MOS-Transistor
M14, das Auswahlsignal YS an das Gate von jedem der
MOS-Transistoren M15 und M16 angelegt. Deshalb werden beim nicht
ausgewählten Zustand die MOS-Transistoren M15 und M16 eingeschaltet.
Dementsprechend werden die Datenleitungen W und WB auf die
konstante Spannung WSL festgelegt oder eingestellt und deshalb
ändert sich das Potential der Datenleitungen W und WB nie unter
dem Einfluß von Störungen oder anderen Faktoren von außen.
Danach, wenn der Leseverstärker ausgewählt wird, können, da es
nicht notwendig ist, das Potential der Datenleitungen W und WB
auf einen Betriebspotentialbereich anzuheben, die Auslese-
Potentialinformationen sofort ausgegeben werden.
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Unter Bezugnahme auf Fig. 4 ist ein Wellenform-Diagramm gezeigt,
das eine Spannungsänderung an verschiedenen Punkten in dem in
Fig. 3 gezeigten Schaltkreis darstellt. Fig. 4 zeigt, daß das
Auswahlsignal YS während einer Zykluszeit Tcyc auf einem Nicht-
Auswahl-Pegel oder auf einem niedrigen logischen Pegel gehalten
und dann, während eines Zyklus' neben der Zykluszeit Tcyc, auf
einen Auswahl-Pegel oder einen hohen logischen Pegel gebracht
wird.
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Das Paar Zahlenleitungen D und DB arbeitet auf einem Potential
nahe Vcc = 5 V mit einer Spannungsdifferenz in der Größenordnung
von 100 mv. Beim nicht ausgewählten Zustand erscheint selbst,
wenn der Potentialpegel auf den Zahlenleitungen D und DB kippt
oder umkehrt, wie es in Fig. 4 gezeigt ist, diese
Potentialinversion nicht auf den Datenleitungen W und WB, die sich auf
einem Pegel von {VCC-0,8V} befinden.
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Beim herkömmlichen Schaltkreis, wie er in Fig. 1 gezeigt ist,
steigt, wenn das Auswahlsignal YS in einen abgeschalteten
Zustand (d. h., auf den niedrigen logischen Pegel) versetzt wird, da
der durch die bipolaren Transistoren fließende Strom abnimmt,
das Potential auf den Datenleitungen W und WB langsam mit einer
großen Zeitkonstante an, während die Spannungsdifferenz zwischen
den Datenleitungen W und WB, als der Leseverstärker ausgewählt
wurde, gehalten wird, wie es durch die gepunkteten Linien A in
Fig. 4 gezeigt ist. Dementsprechend wird, wenn in einem nächsten
ausgewählten Zustand die Daten gegenüber den im gerade
vorhergehenden ausgewählten Zustand ausgelesenen Daten ausgelesen
werden, eine beträchtliche Inversionszeit tD2 von dem Moment, in
dem das Auswahlsignal freigegeben wird, bis zu dem Moment, in
dem das Groß/Klein-Verhältnis der Spannung zwischen den
Datenleitungen W und WB kippt oder umkehrt, benötigt.
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Bei der zweiten Ausführungsform werden andererseits, gleich
nachdem der Leseverstärker in einen nicht ausgewählten Zustand
versetzt wird (oder gleich nachdem das Auswahlsignal YS auf den
niedrigen logischen Pegel abgeschaltet wird), die Datenleitungen
W und WB durch den P-Kanal-MOS-Transistor M14 kurzgeschlossen
und werden auch durch die P-Kanal-MOS-Transistoren M15 und M16
mit einer Zeit ts auf einen Äquipotentialpegel nahe der
Hochspannungs-Netzspannung Vcc festgesetzt, wie es durch eine
durchgehende Linie B in Fig. 4 gezeigt ist. Wie es in Fig. 4
dargestellt ist, ist diese Zeit ts vorzugsweise hinreichend kürzer als
eine Länge eines Lesezyklus' Tcyc, aber es kann ausreichend
sein, wenn die Zeit ts im wesentlichen kürzer ist als die Länge
eines Lesezyklus' Tcyc.
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Dementsprechend beginnt, wenn der Leseverstärker in einem Zyklus
neben dem nicht ausgewählten Zyklus Tcyc ausgewählt wird, eine
Potentialdifferenz, die den Auslesedaten entspricht, sofort, mit
nur einer sehr kurzen Verzögerungszeit tD1, zwischen den
Datenleitungen W und WB zu erscheinen. Bei dieser Ausführungsform
kann die Zeit von dem Moment, in dem der Leseverstärker
ausgewählt wird, bis zu dem Moment, in dem die Auslesedaten an den
Verstärker und Multiplexer 12 ausgegeben werden, im Vergleich
mit dem herkömmlichen Schaltkreis um 20% bis 50% verkürzt
werden.
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Unter Bezugnahme auf Fig. 5 ist ein Schaltkreisdiagramm eines
wesentlichen Bestandteils, das einem Bit entspricht, einer
Ausführungsform der Halbleiter-Speichervorrichtung gemäß der
vorliegenden Erfindung gezeigt. In Fig. 5 erhalten Elemente, die
den in Fig. 1, 2 und 3 gezeigten entsprechen, dieselben
Bezugszeichen, und zur Vereinfachung der Beschreibung entfällt
eine Erklärung dieser.
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Wie es aus einem Vergleich zwischen Fig. 2 und 5 hervorgeht, ist
die dritte Ausführungsform dadurch gekennzeichnet, daß ein
Pegelumsetzungs-Schaltkreis 18 vorgesehen ist, der das Auswahlsignal
YS empfängt, um den Spannungspegel des Auswahlsignals YS in
einen anderen Spannungspegel umzusetzen, der tatsächlich an das
Gate der MOS-Transistoren für einen konstanten Strom M11, M12
und M13 angelegt wird. Dieser Pegelumsetzungs-Schaltkreis 18
weist ein Paar N-Kanal-MOS-Transistoren M17 und M18, die
zwischen einer konstanten Spannung VB und Masse (VEE) in Reihe
geschaltet sind, wobei ein Gate des Transistors M17 zum direkten
Empfang des Auswahlsignals YS angeschlossen ist, und einen
Inverter INV auf, dessen Eingang zum Empfang des Auswahlsignals YS
angeschlossen ist und dessen Ausgang mit einem Gate des
Transistors M18 verbunden ist. Die konstante Spannung VB ist niedriger
als die Hochspannungs-Netzspannung Vcc.
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Zusätzlich wird das Auswahlsignal YS durch einen
Verzögerungsschaltkreis 20 dem Gate des P-Kanal-MOS-Transistors M14
zugeführt.
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Mit dem oben genannten Aufbau wird der Pegel des Auswahlsignals
YS zur Auswahl des Leseverstärkers, der die bipolaren
Transistoren Q13 und Q14 aufweist, durch den
Pegelumsetzungs-Schaltkreis 18 umgesetzt und dann wird es an das Gate der N-Kanal-MOS-
Transistoren für einen konstanten Strom M11, M12 und M13 für die
Emitterfolger und den Differentialverstärker angelegt. Hier
weist der Pegelumsetzungs-Schaltkreis 18 einen
Schalt-Schaltkreis auf, der aus den N-Kanal-MOS-Transistoren M17 und M18
aufgebaut ist, die zwischen der konstanten Spannung VB und Masse
(VEE) in Reihe geschaltet sind, wobei das Gate des
MOS-Transistors M17 das Auswahlsignal YS empfängt und das Gate des MOS-
Transistors M18 ein invertiertes Signal des Auswahlsignals YS
empfängt.
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Andererseits wird das Auswahlsignal YS durch den
Verzögerungsschaltkreis 20 auch an das Gate des P-Kanal-MOS-Transistors M14
zum Kurzschließen zwischen den Datenleitungen W und WB angelegt.
Dieser Verzögerungsschaltkreis 20 dient der Einstellung der
Verzögerungszeit des an das Gate des P-Kanal-MOS-Transistors M14
angelegten Auswahlsignals YS, um den Lesebetrieb des
Leseverstärkers zu erleichtern.
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D. h., im Falle des Vorsehens des Pegelumsetzungs-Schaltkreises
18 weicht die Ausschalt/Einschalt-Zeitsteuerung des
MOS-Transistors M13 von der Freigabe/Abschalt-Zeitsteuerung des
Leseverstärkers ab oder ist von dieser verschoben. Insbesondere ist in
manchen Fällen die Zeitsteuerung der Datenübertragung von den
Zahlenleitungen D und DB auf die Datenleitungen W und WB von der
Pegelübergangs-Zeitsteuerung des Auswahlsignals YS verzögert.
Unter Bezugnahme auf Fig. 4 kippen hier die Daten auf den
Zahlenleitungen D und DB, bevor das Auswahlsignal YS auf den hohen
logischen Pegel freigegeben wird. Das Vorsehen des
Pegelumsetzungs-Schaltkreises 18 bewirkt jedoch die Möglichkeit, daß die
Daten auf den Zahlenleitungen D und DB nach der Freigabe des
Auswahlsignals YS auf den hohen logischen Pegel kippen. In
diesem Fall werden die Daten, bevor die Daten auf den
Zahlenleitungen D und DB kippen, den Datenleitungen W und WB zugeführt und
für eine Zeit ausgelesen.
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Zur Vermeidung des oben genannten Umstands wird der
Verzögerungsschaltkreis 20 so eingestellt, das er eine lange
Verzögerungszeit aufweist, um sicherzustellen, daß die Datenleitungen
W und WB für eine Zeit, nachdem der Leseverstärker ausgewählt
worden ist (d. h., das Auswahlsignal YS auf den hohen logischen
Pegel freigegeben worden ist) auf einem Äquipotential gehalten
werden, und danach wird der Transistor M14 ausgeschaltet, d. h.,
das Kurzschließen zwischen den Datenleitungen W und WB wird
synchron mit dem Kippen der Daten auf den Zahlenleitungen D und
DB aufgehoben. Mit dieser Anordnung ist es möglich, die Daten
auszulesen, sobald die Daten auf den Zahlenleitungen D und DB
festgesetzt oder eingestellt sind, ohne einer Möglichkeit des
Auslesens der vorhergehenden Daten. Dementsprechend wird ein
Lesen mit hoher Geschwindigkeit möglich.
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Andererseits wird in dem Fall, daß, wie es in Fig. 4 gezeigt
ist, die Daten auf den Zahlenleitungen D und DB kippen, bevor
das Auswahlsignal YS auf den hohen logischen Pegel freigegeben
wird, die Verzögerungszeit des Verzögerungschaltkreises 20 kurz
gemacht, so daß während eines Zeitabschnitts von dem Moment, in
dem die Daten auf den Zahlenleitungen D und DB kippen, bis zu
dem Moment, in dem das Auswahlsignal YS auf den hohen logischen
Pegel freigegeben wird, der Transistor M14 ausgeschaltet wird
(d. h., das Kurzschließen zwischen den Datenleitungen W und WB
aufgehoben wird). In dieser Situation wird ein Lesen mit hoher
Geschwindigkeit möglich.
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Wie es Fachleuten wohlbekannt ist, kann der
Verzögerungsschaltkreis 20 aus einem CMOS- (Komplementär-MOS-) Schaltkreis
aufgebaut sein. Wenn es notwendig ist, die Verzögerungszeit der
Einschalt-Zeitsteuerung des Transistors M14 und die Verzögerungszeit
der Ausschalt-Zeitsteuerung des Transistors M14
unabhängig voneinander einzustellen, genügt es, wenn die Größe
eines N-Kanal-MOS-Transistors und die Größe eines P-Kanal-MOS-
Transistors im CMOS-Schaltkreis unabhängig voneinander
festgelegt werden.
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Wie es aus dem oben genannten hervorgeht, ist die vorliegende
Erfindung dadurch gekennzeichnet, daß, wenn die Speicherzelle
nicht ausgewählt wird, die mit der Speicherzelle verbundenen
komplementären Datenleitungen kurzgeschlossen werden, um auf
dasselbe Potential gebracht zu werden, und, wenn die
Speicherzelle ausgewählt wird, das Kurzschließen aufgehoben wird.
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Dementsprechend werden die Daten schnell festgelegt oder
eingestellt, ohne durch vorhergehende Auslesedaten beinflußt zu
werden.
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Zusätzlich ist, da die komplementären Datenleitungen durch
Verwendung des Auswahlsignals ansprechend auf die Zeitsteuerung,
bei der das Auswahlsignal abgeschaltet wird, kurzgeschlossen
werden, ein separater Impuls zum Kurzschließen der
komplementären Datenleitungen unnötig und deshalb ist es nicht
notwendig, einen Schaltkreis zur Erzeugung des Impulses zum
Kurzschließen vorzusehen. Dementsprechend unterliegt die Chipgröße
fast keinem Einfluß.
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Weiterhin wird, nachdem die Potentiale auf dem Paar
komplementärer Zahlenleitungen umgekehrt oder gekippt sind, das
Kurzschließen zwischen den komplementären Datenleitungen aufgehoben.
Deshalb ist es möglich ein Lesen mit hoher Geschwindigkeit ohne
ein Lesen der vorhergehenden Daten zu verwirklichen.
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Die Erfindung wurde somit unter Bezugnahme auf die speziellen
Ausführungsformen gezeigt und beschrieben. Es ist jedoch
festzuhalten, daß die vorliegende Erfindung in keiner Weise auf die
Details der gezeigten Aufbauten beschränkt ist, sondern
Änderungen und Abänderungen innerhalb des Umfangs der beigefügten
Ansprüche vorgenommen werden können.