DE3521480A1

DE3521480A1 - Speichervorrichtung

Info

Publication number: DE3521480A1
Application number: DE19853521480
Authority: DE
Inventors: Kinya Mitsumoto; Nobuaki Ibaraki Miyakawa; Shinji Koganei Tokio/Tokyo Nakazato; Masanori Kodaira Tokio/Tokyo Odaka; Hideaki Takasaki Gunma Uchida; Yoshiaki Hitachi Ibaraki Yazawa
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-06-15
Filing date: 1985-06-14
Publication date: 1985-12-19
Also published as: GB2160378B; KR860000658A; KR930007283B1; US5050127A; US4829479A; GB2160378A; HK94590A; JPS613390A; GB8515011D0; KR910021203A; KR930007284B1; SG81890G

Description

352 U80

Die Erfindung bezieht sich auf eine Halbleiterspeichervorrichtung und insbesondere auf eine Technik, die besonders vorteilhaft ist, wenn sie auf einen statischen RAM mit großer Speicherkapazität angewendet wird.

Wie in der Zeitschrift "Nikkei Electronics", Ausgabe 26. September 1983, Seiten 125 bis 139, dargestellt ist, sind statische RAMs zunehmend in ihrer Kapazität vergrößert und in der Geschwindigkeit beschleunigt worden. Es wird nun zunächst die Anordnung eines statischen RAM kurz erläutert.

Fig. 1 zeigt ein Beispiel der gesamten Anordnung einer Halbleiterspeichervorrichtung, die durch die Erfinder der vorliegenden Anmeldung entwickelt worden ist.

Die in der Figur dargestellte Speichervorrichtung 100 hat eine Speichermatrize (Speicherfeld) 10, in der eine große Anzahl von Speicherzellen M in der Gestalt einer aus Reihen und Spalten bestehenden Matrix angeordnet ist, einen X-Decoder/Treiber 20 und einen Y-Decoder 30, die dazu dienen, innerhalb der Speichermatrize 10 die Speicherzelle auf der Basis von Adreßdaten A. auszuwählen, usw.. ♦

Der X-Decoder/Treiber 20 decodiert die niedrigen (oder die

oberen) Bit-Daten der Adreßdaten A., um alternative Auswahrsignale X - X zu liefern. Die Auswahlsignale X - X werom ■ ο m

den an die Wortleitungen W angelegt, die in Zeilenrichtung der Speichermatrize 10 verlaufen.

Der Y-Decoder 30 decodiert die oberen (oder die unteren) Bit-Daten der Adreßdaten A., um alternative Auswahlsignale Y - Y zu erzeugen. Die Auswahlsignale Y - Y werden an eine Y-Auswahlschalterbank (Spaltenschalterbank) 40 angelegt. Die Y-Auswahlschalterbank 4 0 dient dazu, irgendeine

ORfGINAl. INSPECTED

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der komplementären Datenleitungspaare D und D auszuwählen, wobei jedes Paar von komplementären Datenleitungen in der Spaltenrichtung der Speichermatrize 10 verläuft.

In der oben beschriebenen Weise werden innerhalb der Speichermatrize 10 die Speicherzellen M jeweils in Zeilenrichtung und Spaltenrichtung ausgewählt. Die Speicherzelle M, die an der Überkreuzungsstelle zwischen den nach Maßgabe der Adreßdaten A. ausgewählten Zeile und Spalte liegt, wird mit den Daten-Sammelleitungen (oder auch gemeinsamen Datenleitungen) L1 und L2 über das ausgewählte komplementäre Datenleitungspaar D und D wie auch über die Y-Auswahlschalterbank 4 0 verbunden. Die an den Daten-Sammelleitungen L1 und L2 auftretenden Potentialänderungen werden durch eine Leseabtastschaltung 50 festgestellt, und das festgestellte Ergebnis wird das Leseausgangssignal D der gespeicherten Daten.

Fig. 2 zeigt einen Teil der internen Schaltungsanordnung der in Fig. 1 dargestellten Speichervorrichtung, und dieser Teil ist■in gleicher Weise durch die Erfinder entwickelt worden.

Wie in der Figur dargestellt ist, ist jede der gepaarten komplementären Datenleitungen D und D mit einem ihrer Enden an eine gemeinsame Spannungsversorgung V über einen Hochzieh-MOS-Feldeffekttransistor m11 und mit ihrem jeweils anderen Ende an die Däten-Sammelleitung L1 oder L2 über einen Y-Auswahlschalter (Spaltenschalter) si oder s2, die in der Y-Schalterbank 4 0 enthalten sind, verbunden. Dementsprechend kann die in die Speicherzelle M eingeschriebene gespeicherte Information derart ausgelesen werden, daß die Änderung der an den gemeinsamen Datenleitungen L1 und L2 komplementär erscheinenden Potentiale durch die Leseabtastschaltung 50 festgestellt wird. Die Auswahlschalter si und s2 in der Y-Auswahlschalterbank 40 sind jeweils unter Verwendung von MOS-Feldeffekttransistoren aufgebaut.

ORIGINAL INSPECTED

Die Y-Auswahlschalter si und s2 werden im Nicht-Auswahl-Mode alle AUS (nicht-leitend) gemacht/ d.h. wenn keine gültigen Adreßdaten eingegeben werden. Zu dieser Zeit sind die Daten-Sammelleitungen L1 und L2 mit keiner der komplementären Datenleitungspaare D, D verbunden. Hierbei tritt der Zustand auf, daß die Daten-Sammelleitungen Li und L2 in floatenden Zustand verfallen, und daß ihre Potentiale nicht festgehalten sind.

Wenn in dem Nicht-Auswahl-Mode die Daten-Sammelleitungen L1 und L2 den floatenden Zustand angenommen haben, so werden die in ihnen in parasitären Kapazitäten gespeicherten Ladungen in der Zwischenzeit entladen, und die Potentiale dieser Daten-Sammelleitungen L1 und L2 erniedrigen sich auf beträchtlich tiefe Potentiale (beispielsweise Potentiale in der Nähe des Massepotentials). Wenn daher irgendeine Speicherzelle nachfolgend ausgewählt wird, um die in ihr gespeicherte Information auszulesen, so vergeht eine lange Zeit, bevor die Potentiale der Daten-Sammelleitungen auf solche Potentiale angehoben sind, bei denen die Abtastschaltungen zum Feststellen den Potentialänderung der komplementären Datenleitungspaare stabil arbeitet, und damit ergibt sich eine lange Zugriffszeit.

Die Erfinder haben daher eine in der Fig. 2 dargestellte Technik entwickelt, bei der eine Vorspannungsschaltung 60 vorgesehen ist, und die Daten-Sammelleitungen L1 und L2 werden jeweils mit festen Potentialen (Potentialen in der Nähe von jenen, bei denen die Abtastschaltungen stabil arbeiten) versorgt, um dadurch die Zugriffszeit abzukürzen.

Entsprechend der Fig. 2 ist die von den Erfindern vorgesehene Vorspannungsschaltung 60 solcher Art, daß Impedanzelemente Z1, Z2, Z3 und Z4, welche aus MOS-Feldeffekttransistoren bestehen, zum Aufbau von zwei Sätzen von Spannungsteilerschaltungen (Z1 und Z3 sowie Z2- und Z4) eingesetzt

, - ORIGINAL INSPECTED

werden, und daß die Spannungen an den jeweiligen Spannungsteilerpunkten an die Daten-Sammelleitungen L1 und L2 angelegt werden. Die beiden Sätze von Spannungsteilerschaltungen (Z1 und Z3 sowie Z2 und Z4) sind jeweils zwischen die gemeinsame Spannungsversorgung V und das Massepotential geschaltet, und sie versorgen die entsprechenden Daten-Sammelleitungen L1 und L2 mit Spannungen, die man durch Widerstands-Spannungsteilung der zwischen der gemeinsamen Versorgungsspannungsquelle V und dem Massepotential abfallenden Spannung erhält. Damit wird vermieden, daß die Daten-Sammelleitungen L1 und L2 in elektrisch floatende Zustände verfallen, und sie werden auf feste Potentiale vorgespannt. Die als Impedanzelemente Z1 - Z4 dienenden MOS-Feldeffekttransistoren werden jeweils mittels fester Steuerspannungen V - und V ~ in den EIN-Zustand gesteuert, so daß sie vorgegebene äquivalente Widerstände (Impedanzen) haben.

Zwischenzeitlich haben die Erfinder aus dem Gesichtspunkt der Erniedrigung des Leistungsverbrauches und der Erhöhung der Betriebsgeschwxndigkext eines statischen RAM Untersuchungen durchgeführt und haben eine Technik entwickelt, bei der ein statischer RAM unter Verwendung von sowohl bipolaren Transistoren als auch MOS-Transistoren aufgebaut ist. Ein Überblick über diese Technik wird nachfolgend angegeben. In einer Adressenschaltung, einer Zeitgeberschaltung usw.

innerhalb eines Halbleiterspeichers sind ein Ausgangstransistor zum Laden und Entladen einer Signalleitung großer Länge und ein Ausgangstransistor hoher Lastzahl als bipolare Transistoren ausgeführt, während die Logikschaltungen zum Ausführen logischer Prozesse, beispielsweise der Prozesse der Inversion, Nicht-Inversion, NAND und NOR mit CMOS-Schaltungen gebildet sind. Eine aus einer CMOS-Schaltung bestehende Logikschaltung hat einen niedrigen Leistungsverbrauch, und das Ausgangssignal dieser Logikschaltung wird an die Signalleitung großer Länge über den bipolaren Ausgangstransistor mit niedriger Ausgangsimpedanz übertra-

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gen. Da das Ausgangssignal unter Verwendung des bipolaren Ausgangstransistors mit niedriger Impedanz an die Signalleitung gegeben wird, kann die Abhängigkeit der Verzögerungszeit für die Signalausbreitung aufgrund von Streukapazitäten der Signalleitung vernachlässigt werden, so daß diese Funktion einen Halbleiterspeicher mit niedrigem Leistungsverbrauch und hoher Geschwindigkeit realisiert. Auf der Grundlage der voran beschriebenen Technik eines statischen RAM (SRAM) mit hoher Geschwindigkeit und niedrigem Leistungsverbrauch, bei der die bipolare CMOS-Hybridtechnik eingesetzt wird, haben die Erfinder weiter Untersuchungen zur Verbesserung der Zugriffszeit angestellt. Als Ergebnis hat sich herausgestellt, daß es zum Abkürzen der Zugriffszeit besser ist, das Potential der Daten-Sammelleitung zu erniedrigen und die Impedanz der Daten-Sammelleitung (oder die Amplitude eines Signals auf der Daten-Sammelleitung) kleiner zu machen.

Es wurde also herausgefunden, daß dann, wenn die Impedanzen der Daten-Sammelleitungen L1 und L2 so klein wie mög- lieh gemacht werden, die Zeitkonstanten, die durch die bezüglich der jeweiligen Daten-Sammelleitungen L1 und L2 parasitären Kapazitäten C .. und C₂ ^un<ä die Impedanzen dieser Daten-Sammelleitungen bestimmt werden, reduziert werden können, so daß die Signal-übertragungsgeschwindigkeit der Daten-Sammelleitungen beschleunigt wird.

Es wurde weiter herausgefunden, daß dann, wenn die Potentiale der Daten-Sammelleitungen hoch sind, ein Differentialpaar von Transistoren Q1 und Q.2, die den in Fig. 2 dargestellten Leseverstärker SA 50 bilden, hohe Basispotentiale bekommt und wegen der konstanten Kollektorspannung in die Nähe der Sättigung gelangt, so daß dies einen weiteren Faktor zur Erniedrigung der Signal-Übertragungsgeschwindigkeiten bildet.

- 10 - O c j 1 / ρ ρ

Wenn als Gegenmaßnahme beabsichtigt wird, die Impedanzen der Daten-Sammelleitungen zu reduzieren und deren Potentiale zu erniedrigen, indem die in Fig. 2 gezeigte Daten-Sammelleitungs-Potentialgeneratorschaltung 60 verwendet wird, so müssen die EIN-Widerstände der als Impedanzelemente dienenden MOSFETs Z1, Z2, Z3 und Z4 klein gemacht werden.

Es hat sich jedoch herausgestellt, daß dann, wenn die EIN-Widerstände (äquivalenten Impedanzen) der MOSFETs Z1 - Z4 innerhalb der Daten-Sammelleitungs-Vorspannungsschaltung

To klein gemacht werden, um damit die Impedanzen der Daten-Sammelleitungen L1 und L2 zu erniedrigen,ein in dem Nicht-AuswahI-Mode durch die MOSFETs Z1 - Z4 fließender Durchgangsstrom I (ein Strom, der in der Figur in Pfeilrichtung fließt) sich in dieser Zeit erhöht, so daß sich in diesem Teil der Leistungsverbrauch aufgrund dieses Gleichstromes erhöht.

Durch die Erfinder wurde also herausgefunden, daß ein widerspruchsvolles Problem auftritt, indem dann, wenn die EIN-Widerstände der MOSFETs innerhalb der Daten-Sammelleitungs-Vorspannungsschaltung 60 zur Erhöhung der Betriebsgeschwindigkeit reduziert werden, der Leistungsverbrauch im Nicht-Auswahl-Mode für diese Zeit ansteigt.

Ein typischer Gesichtspunkt für die Leistung der Erfindung, die in der vorliegenden Anmeldung offenbart wird, wird nachfolgend angegeben.

Eine Spannung, die durch eine feste Spannung von dem höchsten Betriebspotential in einer Speichervorrichtung abfällt, wird durch Impedanzelemente geteilt, und Daten-Sammelleitungen werden mit den Teilspannungen vorgespannt.·

Indem die Widerstände der Impedanzelemente auf kleine Werte eingestellt werden, werden Zeitkonstanten, die durch die

ORtGlNA'-

Widerstände und parasitäre Kapazitäten der Daten-Sammelleitungen bestimmt sind, reduziert, wodurch die Potentialänderungen der Daten-Sammelleitungen, die entsprechend der gespeicherten Information einer Speicherzelle auftreten, schneller gemacht werden, um die Datenabtast-Zeitperiode abzukürzen und die Zugriffszeit zu erhöhen.

Da die durch die feste Spannung von der höchsten Betriebsspannung abfallende Spannung angelegt wird, erhöht sich der Gleichstrom, der durch den Weg der Impedanzelemente fließt. To trotz der kleinen Widerstände dieser Impedanzelemente sich kaum, so daß eine Erniedrigung des Leistungsverbrauches erreicht werden kann.

Im folgenden wird die Erfindung anhand der in den Figuren dargestellten Ausführungsbeispiele beschrieben und näher erläutert.

Fig. 1 zeigt in einem Diagramm ein Beispiel für die gesamte Anordnung einer Speichervorrichtung, die von den Erfindern vor dieser Anmeldung untersucht wurde;

Fig. 2 zeigt in einem Schaltbild einen Teil der Speichervorrichtung der Fig. 1;

Fig. 3 zeigt in einem Diagramm ein Beispiel der gesamten Speicheranordnung, auf welche diese Erfindung angewendet wird;

Fig. 4 zeigt in einem Diagramm einen Teil der Fig. 3 und ein Ausführungsbeispiel für die wesentlichen Teile

dieser Erfindung;

Fig. 5 zeigt in einem Diagramm ein Beispiel für die charakteristischen Eigenschaften der Speichervorrichtung nach einem Ausführungsbeispiel der Erfindung; Fig. 6 zeigt in einem Schaltbild wesentliche Teile eines zweiten Ausführungsbeispiels dieser Erfindung;

Fig. 7 zeigt in einem Schaltbild wesentliche Teile eines dritten Ausführungsbexspiels dieser Erfindung;

Fig. 8 zeigt in einem Schaltbild wesentliche Teile eines vierten Ausführungsbeispiels dieser Erfindung;

Fig. 9 zeigt in einem Diagramm einen Teil der Fig. in

Fig. 8 dargestellten Schaltung; und Fig. 10 zeigt ein Schaltbild von wesentlichen Teilen eines weiteren Ausführungsbeispiels dieser Erfindung.

Es ist Aufgabe der vorliegenden Erfindung, eine Speichervorrichtung anzugeben, bei der die Zugriffszeit erhöht ist, während ein Ansteigen des Leistungsverbrauches unterdrückt wird.

Die Lösung dieser Aufgabe und weitere Merkmale der Erfindung ergeben sich anhand der nachfolgenden Beschreibung und der Zeichnungen.

Es werden nun typische Ausführungsbeispiele der Erfindung unter Bezugnahme auf die Zeichnungen beschrieben.

In den Zeichnungen bezeichnen die jeweiligen Symbole identische oder ähnliche Schaltungsteile.

In der Fig. 3 ist ein Beispiel für den gesamten Aufbau einer Halbleiterspeichervorrichtung dargestellt, auf die die vorliegende Erfindung angewendet wird.

Die in der Figur dargestellte Speichervorrichtung 100 ist wie die voran beschriebene integrierte Halbleiterschaltung als sogenannter Bi/C-MOS-Typ aufgebaut, der von den Erfindern entwickelt worden ist, und bei dem C-MOS-Elemente und bipolare Elemente nebeneinander gebildet sind, und er bildet ein statisches RAM im Hinblick auf seine Funktion. Diese Halbleiterspeichervorrichtung 100 umfaßt eine Speichermatrize 10, bei der eine große Anzahl von Speicherzellen M in Gestalt einer aus Zeilen und Spalten bestehenden Matrix angeordnet ist, aus einem X-Decoder/Treiber 20 und

einem Y-Decoder 30, die dazu dienen, die innerhalb der Speichermatrize 10 auf der Grundlage ■ die Speicherzellen auszuwählen, usw..

Speichermatrize 10 auf der Grundlage von Adreßdaten A.

Der X-Decoder/Treiber 20 decodiert die niedrigen (oder oberen) Bit-Daten der Adreßdaten A., um alternative Auswahlsignale X - X zu bilden. Die Auswahlsignale X - X werden ³om ο m

an Wortleitungen W angelegt, die in Zeilenrichtung der Speichermatrize 10 verlaufen.

Der Y-Decoder 30 decodiert die oberen (oder unteren) Bitdaten der Adreßdaten A., um alternative Auswahlsignale Y -

Y herzustellen. Die Auswahlsignale Y - Y werden an eine η on

Y-Auswahlschalterbank (Spaltenschalterbank) 40 angelegt. Diese Y-Auswahlschalterbank 4 0 dient dazu, irgendwelche der komplementären Datenleitungspaare D und D auszuwählen, wobei jedes Paar von komplementären Datenleitungen in Spaltenrichtung der Speichermatrize 10 verläuft. Diese Auswahl wird simultan zu der Auswahl der Wortleitung W durchgeführt.

In der oben beschriebenen Weise werden jeweils Speicherzellen M innerhalb der Speichermatrize 10 in Zeilenrichtung und in Spaltenrichtung ausgewählt. Die Speicherzelle M, die an dem Überkreuzungspunkt zwischen den nach Maßgabe der Adreßdaten A. ausgewählten Zeilen und Spalten angeschlossen ist, wird mit den Daten-Sammelleitungen L1 und L2 über das komplementäre Datenleitungspaar D und D ebenso wie über die Y-Auswahlschalterbank 40 verbunden. Die Änderung der an den gemeinsamen Datenleitungen L1 und L2 auftretenden Potentiale wird durch eine Abtastschaltung 50 festgestellt, und das festgestellte Ergebnis wird das Leseausgangssignal ^Dout ^^er 9^esP^eicnerten Information.

Fig. 4 zeigt einen Teil der internen Schaltung der Speichervorrichtung der Fig. 3.

ORIGINAL INSPECTED

Wie in der Figur dargestellt ist, sind die Speicherzellen M jeweils mit einem Paar von komplementären Datenleitungen D und D einer jeden Spalte über MOS-Feldeffekttransistoren m13 und m14 verbunden. Die MOS-Feldeffekttransistoren m13, m14, die zwischen die Speicherzelle M und die Datenleitungen D, D geschaltet sind, werden EIN (leitend) in Zeilenrichtung durch die ausgewählte Wortleitung W geschaltet, während zur gleichen Zeit die Datenleitungen D, D irgendeiner Spalte ausgewählt werden, wodurch die an der Überkreuzungsstelle zwischen der ausgewählten Wortleitung W und den ausgewählten Datenleitungen D, D befindliche Speicherzelle M ausgewählt wird und mit den Daten-Sammelleitungen L1, L2 verbunden wird. Jede dieser Datenleitungen D und D ist mit einem ihrer Enden mit einer gemeinsamen Versorgungsspannungsquelle V über einen Hochzieh-MOS-Feldeffekttransistor m11 verbunden, und ist mit dem jeweils anderen Ende über einen Y-Auswahlschalter (Spaltenschalter) si, s2, die in der Y-Schalterbank 40 enthalten sind, mit der Daten-Sammelleitung L1 oder L2 verbunden. Dementsprechend kann in die ausgewählte Speicherzelle M eingespeicherte Information in solcher Weise ausgelesen werden, daß die Änderung der komplementär auf den Daten-Sammelleitungen L1 und L2 auftretenden Potentiale durch die Abtastschaltung SA 50 festgestellt wird. Die Auswahlschalter si und s2 in der Y-Auswahlschalterbank sind jeweils unter Verwendung von MOS-Feldeffekttransistoren aufgebaut.

Um den Zustand zu vermeiden, daß die Daten-Sammelleitungen L1 und L2 in floatende Zustände verfallen und ihre Potentiale im Nicht-Auswahl-Mode nicht festliegen, ist weiterhin eine Vorspannungsschaltung 60 vorgesehen, um feste Potentiale an die Daten-Sammelleitungen L1 und L2 anzulegen. Die Vorspannungsschaltung 6 0 ist so aufgebaut, daß aus MOS-Feldeffekttransistoren gebildete Impedanzelemente Z1, Z2, Z3 und Z4 dazu eingesetzt werden, zwei Sätze von Spannungsteilerschaltungen (Z1 und Z3 sowie Z2 und Z4) zu bilden, und daß die Span-

nungen an den jeweiligen Spannungsteilerpunkten an die Daten-Sammelleitungen L1 und L2 angelegt werden.

Hierbei sind die beiden Sätze von Spannungsteilerschaltungen (Vorspannungsschaltung) (Z1 und Z3 sowie Z2 und Z4) über die gemeinsame Versorgungsspannungsquelle V und das Massepo-

CO

tential gelegt, wobei eine Spannungsregelschaltung 70 (auch als "Konstantspannungsgeneratorschaltung" oder als "Spannungsabfallgeneratorschaltung" bezeichnet) in Reihe dazwischen geschaltet ist. Bei diesem Ausführungsbeispiel besteht die Spannungsregelschaltung 7 0 aus einer Diodenkette D , bei der eine Anzahl von Dioden in Vorwärtsrichtung hintereinandergeschaltet sind. Damit wird eine Versorgungsspannungsquelle V, geliefert, die eine feste Spannung besitzt, die niedriger ist als die gemeinsame Versorgungsspannungsquelle V . Die

CC niedrigere Quellenspannung V, wird an die jeweiligen Spannungsteilerschaltungen (Z1 und Z3 sowie Z2 und Z4) angelegt. Dementsprechend werden die Daten-Sammelleitungen L1 und L2, die durch Widerstandsteilung der niedrigeren Quellenspannung V, produziert werden, auf feste Potentiale vorgespannt.

Die als Impedanzelemente Z1 - Z4 dienenden MOS-Feldeffekttransistoren werden jeweils durch feste Steuerspannungen V und V j angesteuert, so daß sie auf EIN geschaltet werden und damit vorgegebene äquivalente Widerstände (Impedanzen) haben.

Die Spannungsteilerschaltungen (Z1 und Z3 sowie Z2 und Z4) in der Vorspannungsschaltung 60 werden mit der Spannung V, versorgt, die um einen vorgegebenen Spannungspegel gegenüber der Versorgungsspannung abgesenkt ist.

Das Potential V _f der Daten-Sammelleitungen L1 und L2 wird zu der Zeit, in der die Spaltenschalter si und s2 nicht ausgewählt sind, zu:

= (V - η-V,)

ref 'cc " ^vf R1 + R3
(oder V

_ref

wobei R1 , R2, R3 und R4 die EIN-Widerstände der MOS-Feldeffekttransistoren Z1, Z2, Z3 und Z4 als Impedanzelernente bezeichnen.

Demgegenüber sind die Daten-Sammelleitungen L1 und L2 jeweils mit den Basen eines Differentialpaares von Transistoren Q1 und Q2 verbunden, die den Leseverstärker SA 50 bilden. Das minimale Basispotential V, der Transistoren Q1 und Q2, das notwendig ist, um diese Transistoren in stabiler Weise auf EIN zu schalten, beträgt:

^Vb ^{= V}be ^{+ V}ds

wobei V, die Source-Drain-Spannung eines MOS-Feldeffekttransistors Q3 bezeichnet, der als Konstantstromquelle für die Differentialtransistoren Q1 und Q2 arbeitet, und V, die Basis-Emitterspannung der Transistoren Q1 und Q2 bezeichnet.

Um den Leseverstärker SA 50 im Informationslese-Mode mit hoher Geschwindigkeit in einen stabilen Betriebszustand zu versetzen, wird daher das Potential der Daten-Sammelleitung V ^ im Stand-by-Mode auf einen Wert gesetzt, der um eine bestimmte Spannung β niedriger ist als V, .

Es wird also V ,- = V, +V, - β gesetzt. Die an die Basen ref be ds ^

der Transistoren Q1 und Q2 angelegten Vorspannungen betragen das minimale erforderliche Potential, bei dem der Transistor Q1 oder der Transistor Q2 nicht gesättigt sind, und die Ausgangsdynamikbereiche der Basisschaltungs-Transistoren T27 und T28, die die erste Verstärkerstufe eines Datenausgangs-Zwischenverstärkers DOIA bilden, werden ebenfalls nicht ein-

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geengt. Voranstehende Erläuterung ist in Fig. 5 als Potentialschalt-Kennlinie der Daten-Sammelleitungen Ll und L2 dargestellt.

Nachfolgend wird ein Fall betrachtet, bei dem die Spaltenschalter si und s2 durch das Y-Auswahlsignal Y EIN-geschaltet werden, so daß die in der Speicherzelle gespeicherten Daten ausgelesen werden. In diesem Fall verursachen die Informationszustände H (high) und L (low) der in der Speicherzelle gespeicherten Information Potentialänderungen der komplemen-

To tären Datenleitungspaare D, D und Potentialänderungen des Daten-Sammelleitungspaars L1, L2, und werden dann dem Leseverstärker SA 50 eingegeben. Die hierbei auftretende Situation der Signalübertragung ist in der Fig. 4 in Form von Stromänderungen dargestellt. Obgleich der tatsächliche Signal-Übertragungsmechanismus durch verschiedene Faktoren beeinflußt wird und nicht auf einfache Weise erläutert werden kann, soll Fig. 4 eine grobe Skizze davon darstellen, die nachfolgend kurz erläutert wird.

Es wird nun angenommen, daß ein n-Kanal-MOS-Feldeffekttransistor m15 und ein MOS-Feldeffekttransistor m16, welche die Speicherzelle (Flip-Flop-Schaltung) bilden, jeweils in einem AUS-Zustand bzw. in einem EIN-Zustand sind, daß die Drain-Elektrode des MOS-Feldeffekttransistors m15 auf dem "H"-Pegel liegt, und daß die Drain-Elektrode des MOS-Feldeffekttransistors m16 auf dem "L"-Pegel liegt. Diese Potentiale werden jeweils zu dem Paar von komplementären Datenleitungen D und D über die MOS-Feldeffekttransistoren m13 und m14 übertragen, um die Datenleitung D auf den "H"-Pegel und die Datenleitung D auf den "L"-Pegel zu bringen.

3ο Bezüglich der Datenleitung D werden durch den Vorlade-MOSFET m11 in einer zu dieser Datenleitung D parasitären Kapazität C 4 gespeicherte Ladungen entladen, so daß Ströme 11 und 12 fließen.

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Bezüglich der Datenleitung D fließt ein Strom 13 durch den Vorlade-MOSFET m11.

Es werden nun die Daten-Sammelleitungen L1 und L2 betrachtet. Bezüglich der Daten-Sammelleitung L2 werden Ladungen, die in einer zu ihr parasitären Kapazität C ~ gespeichert worden sind, prinzipiell über den MOSFET Z4 (Strom 16) entladen, so daß das Potential der Daten-Sammelleitung L2 den niedrigen Pegel annimmt.

Demgegenüber wird bezüglich der Daten-Sammelleitung L1 eine dazu parasitäre Kapazität C ₁ mit einem Teil des Stromes 13 und mit einem Stron 17 geladen, der über den MOSFET Z1 zugeführt wird, so daß das Potential der Daten-Sammelleitung L1 den "H"-Pegel anninmt. Die MOSFETs Z1, Z2, Z3 und Z4 partizipieren an dem Aufladen und Entladen der parasitären Kapazitäten C .. und C _, die, wie oben angegeben, parasitär zu den Daten-Sammelleitungen sind, und die Zeitkonstanten, die durch die äquivalenten Widerstände der MOSFETs Z1 - Z4 und durch die parasitären Kapazitäten C-., C - gegeben sind, üben Einflüsse auf die Potentialänderungsgeschwindigkeiten der Daten-Sammelleitungen aus. Wie zuvor beschrieben, werden daher die äquivalenten Widerstände der MOSFETs Z1 - Z4 auf vergleichsweise niedrige Werte gesetzt, gemäß denen die Potentialänderungsgeschwindigkeiten der Daten-Sammelleitungen gesteigert werden. Die Untersuchung der Erfinder hat ergeben, daß die Zugriffszeit kürzer wird, wenn die äquivalenten Widerstände R1 , R2, R3 und R4 der jeweiligen MOSFETs Z1, Z2, Z3 und Z4 so festgelegt werden, daß R1, R2 < R3, R4 ist.

Es sollte erwähnt werden, daß selbst dann, wenn die EIN-Widerstände der MOSFETs Z1 - Z4 in dem oben beschriebenen Ausmaß erniedrigt werden, die Spannung V,, die um eine gewisse Spannung gegenüber der Versorgungsspannung V abgesenkt ist, von der Spannungsregelschaltung 70 geliefert und an die Drain-Elektroden der MOSFETs Z1 und Z2 angelegt wird, so daß die

Größe der Durchgangsströme (Gleichströme) , die durch die MOSFETs Z1/.Z3 und die MOSFETs Z2, Z4 in dem Nicht-Auswahl-Zustand fließen, klein gemacht werden können.

Wie insoweit festgestellt wurde, wird das Potential der Daten-Sammelleitung erniedrigt, und die äquivalenten Impedanzen der Daten-Sammelleitungen L1 , L2 werden reduziert, ohne daß das Fließen irgendeines großen Durchgangsstromes oder Gleichstromes verursacht wird, so daß die Betriebsgeschwindigkeit erhöht werden kann, während der Leistungsverbrauch unterdrückt wird. Das bedeutet, daß die Zeitkonstanten, die von den parasitären Kapazitäten in der Nähe der Daten-Sammelleitungen L-1 , L2 abhängen, aufgrund der herabgesetzten Impedanzen dieser Daten-Sammelleitungen L1, L2 abnehmen, wodurch eine Erhöhung der Betriebsgeschwindigkeit erreicht werden kann.

Fig. 5 zeigt die Situation des Potentialwechsels auf den Daten-Sammelleitungen L1 und L2.

Die Fig. 6 zeigt ein zweites Ausführungsbeispiel mit den wesentlichen Teilen der Speichervorrichtung nach der vorliegenden Erfindung.

Das in dieser Figur dargestellte Ausführungsbeispiel ist im wesentlichen dem voran beschriebenen Ausführungsbeispiel gleich. Jedoch ist die Ausgangsstufe einer Konstantspannungsgeneratorschaltung, welche zur Erzeugung der niedrigeren Quellenspannung V, zum Betreiben der Vorspannungsschaltung 60 dient, mit einem Emitter-Folger ausgestattet, so daß eine niedrige Ausgangsimpedanz erreicht wird.

Wenn auf diese Weise die Ausgangsimpedanz der Konstantspannungsgeneratorschaltung 72 erniedrigt wird, kann ein Aus— gangsspannungssignal zuverlässig der Vorspannungsschaltung 60 selbst dann zugeführt werden, wenn eine Signalübertragungs-

leitung L3, welche die Konstantspannungsgeneratorschaltung und die Vorspannungsschaltung verbindet, lang ist. Demzufolge wird beim Design des Layout eines IC es ermöglicht, unabhängig allein die Konstantspannungsgeneratorschaltung 72 an einem passenden Platz anzuordnen und ihre Ausgangsspannung mittels einer Al-Verdrahtung u.a. zu der Daten-Sammelleitungs-Vorspannungsschaltung 60 zu übertragen. Dies erhöht die Wandelbarkeit beim Design des Layout.

Bei einer Anordnung, bei der die Speicherzellen und die Daten-Sammelleitungen in einzelne Gruppen aufgeteilt sind, können weiterhin die aufgeteilten Gruppen der Daten-Sammelleitungen sich eine einzelne Konstantspannungsgeneratorschaltung 72 teilen. Dies ist nützlich zur Reduzierung der Chip-Fläche.

Die Konstantspannungsgeneratorschaltung 72 ist unter Verwendung der Emitter-Folgerstufe aufgebaut, welche aus einem bipolaren Transistor Q71 und einem MOS-Feldeffekttransistor m74 besteht. Der MOS-Feldeffekttransistor m74 dient in diesem Fall als Lastimpedanz. Diese Lastimpedanz wird ausreichend höher als jene der Impedanzelemente Z1 - Z4 gesetzt, um einen Verbrauchsstrom in der Emitter-Folgerstufe am Anwachsen zu hindern. Daneben werden die MOS-Feldeffekttransistoren m71, m72 und m73 und eine Diodenreihe D dazu verwendet, eine Referenzspannung an die Emitter-Folgerstufe anzulegen.

Wenn hierbei ein fester Strom der Diodenreihe D im Leitungszustand der MOS-Feldeffekttransistoren m71, m72 und m73 zugeführt wird, fällt an beiden Enden der Diodenreihe D eine feste Spannung ab. Diese feste Spannung wird der Basis des bipolaren Transistors Q71 eingegeben, dessen Emitter im Ansprechen hierauf die Versorgungsspannungsquelle V, mit einem Ausgang niedriger Impedanz versieht. Die Spannung am Ausgang der Versorgungsspannungsquelle V, wird ausreichend niedriger gesetzt als jene der gemeinsamen Versorgungsspannungsquelle V , indem die Anzahl der Dioden der Diodenreihe D , usw.

eingestellt wird, wodurch die aus den Impedanzelementen Z1 Z4 bestehende Vorspannungsschaltung mit der Versorgungsspannung V, von niedrigem Spannungswert und niedriger Impedanz versorgt wird. Damit erreicht man die gleiche Wirkung wie bei dem vorangehenden Ausführungsbeispiel.

Bei dem in Fig. 6 dargestellten Ausführungsbeispiel werden die MOS-Feldeffekttransistoren m71, m72, die dazu dienen, einen festen Strom durch die Diodenreihe D fließen zu lassen, und der MOS-Feldeffekttransistor m74 als Lastwiderstand des bipolaren Transistors Q.71 jeweils durch externe Signale gesteuert, die beispielsweise ein Chip-Auswahlsignal CS enthalten. Damit kann man eine Anordnung realisieren, bei der beispielsweise im Stand-by-Mode (in dem CS auf "H" ist), die MOS-Feldaffekttransistoren m71, m72 und m74 in den AUS-Zustand versetzt werden, so daß automatisch die Betriebsspan-" nungsversorgungsquelle V, der Vorspannungsschaltung 60 Ausgeschaltet wird. Damit wird es ermöglicht, beispielsweise während irgendeines Betriebszustandes, der von dem Lesevorgang oder dem Nicht-Auswahl-Mode verschieden ist, automatisch den Leistungsverbrauch einzusparen.

Die Fig. 7 zeigt ein drittes Ausführungsbeispiel mit den wesentlichen Teilen der Speichervorrichtung gemäß der Erfindung.

In ähnlicher Weise wie bei dem in Fig. 6 dargestellten Ausführungsbeispiel ist das Ausführungsbeispiel der Fig. 7 ebenfalls mit einer Konstantspannungsgeneratorschaltung 72 versehen, die auf einem Emitter-Folger basiert, um die Versorgung ε spannung sgue1Le V, von niedriger Spannung und niedriger Ausgangsimpedanz für das Betreiben der Vorspannungsschaltung 60 zu liefern.

Diese Konstantspannungsgeneratorschaltung 72 ist unter Verwendung der Emitter-Folgerstufe aufgebaut, die aus einem bipolaren Transistor-Q71 und einem MOS-Feldeffekttransistor m74

besteht. Der MOS-Feldeffekttransistor m74 dient in diesem Fall als Lastimpedanz und trägt dazu bei, das Potential zu stabilisieren. Weiterhin werden p-Kanal-MOS-Feldeffekttransistoren vom Depletion-Mode, m71 und m72, und Dioden D,.. und D,₂ zum Erzeugen einer festen Spannung eingesetzt, um eine Referenzspannung an die Emitter-Folgerstufe anzulegen.

Wenn hierbei ein fester Strom I über die MOS-Feldeffekttransistoren vom Verarmungs-Mode, m71 und m72, durch die Dioden D . und D,„ fließt, so wird am Emitter des bipolaren Transistors Q71 die Spannung V, erzeugt, die durch V - I-R71 ^VBEQ71 ^{bestimmt ist} (wobei R71 den EIN-Widerstand des MOSEET m71 bezeichnet und ^v _BE07i ^d^^e Basis-Emitterspannung des Transistors Q71 ist), und die einen Ausgang niedriger Impedanz hat. Indem die Ausgangsspannung V, niedriger als die Spannung der gemeinsamen Spannungsversorgungsquelle V einge-

cc

stellt wird, kann die Vorspannungsschaltung 60, die aus den Impedanzelementen Z1 - Z4 besteht, mit der Versorgungsspannungsguelle V, von niedriger Spannung und niedriger Impedanz versorgt werden. Damit wird die gleiche Wirkung wie in den vorangehenden Ausführungsbeispielen erreicht.

Bei dem Ausführungsbeispiel der Fig. 7 dienen die Dioden D,,. und D_d2 weiterhin dazu, die Temperaturabhängigkeit der Basis-Emitterspannung des Transistors Q71 zu kompensieren und zu verhindern, daß die Ausgangsspannung V^ in Abhängigkeit von einer Temperaturänderung schwankt. Demzufolge wird die Ausgangsspannung (V-) gegenüber der Temperatur stabilisiert. Damit können die Vorspannungspotentiale der Daten-Sammelleitungen L1 und L2 noch weiter stabilisiert werden. Dies ermöglicht es, eine stabile und zuverlässige Auslese-Abtastung selbst dann auszuführen, wenn beispielsweise die Amplituden der Signalspannungen auf den Daten-Sammelleitungen LI und L2 stark reduziert sind.

Fig. 8 zeigt ein viertes Ausführungsbeispiel mit den wesentlichen Teilen der Speichervorrichtung nach der vorliegenden

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Erfindung.

Anders als bei den vorausgehenden Ausführungsbeispielen ist das in der Fig. 8 dargestellte Ausführungsbeispiel mit einer Vorspannungsschaltung 60 versehen, die ohne Einsatz von Widerstandsteilerschaltungen aufgebaut ist. Hierbei wird das Ausgangssignal der erhalten gebliebenen Konstantspannungsgeneratorschaltung 72 von niedriger Spannung und mit niedriger Ausgangsimpedanz an die Daten-Sammelleitungen L1 und L2 jeweils über Impedanzelemente Z1 und Z2 angelegt. In diesem Fall ist die Konstantspannungsgeneratorschaltung 72 eine aktive Schaltung, die eine ideale Batterie simuliert. Das bedeutet, daß eine Konstantspannungsgeneratorschaltung 72 verwendet wird, die keine Richtung in der Impedanz hat, die nämlich eine Zweirichtungs-Ausgangscharakteristik zeigt, bei der eine feste niedrige Impedanz sowohl in dem Fall vorliegt, bei dem ein ausfließender Strom (Entladestrom) I fließt,

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wie auch in dem Fall, bei dem ein einfließender Strom (Absorptionsstrom) I . fließt.

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Die Fig. 9 zeigt ein Beispiel der Konstantspannungsgeneratorschaltung 72, die eine Zweirichtungs-Ausgangscharakteristik hat. Die in der Figur dargestellte Konstantspannungsgeneratorschaltung 72 enthält eine aktive Schaltung eines sogenannten Spannungsfolgers durch Verwendung einer Differenz-Gleichstromverstärkerschaltung 74 von hohem Verstärkungsfaktor. Auf der Eingangsseite dieser aktiven Schaltung wird eine sehr hohe äquivalente Impedanz erreicht, und eine sehr niedrige äquivalente Impedanz wird an deren Ausgangsseite erzielt. Wenn eine Spannung, die man durch Teilen der Spannung der gemeinsamen Versorgungsspannungsquelle V mittels hohen Wider-

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ständen R1 und R2 erzielt, angegeben wird, so wird mit einer niedrigen Ausgangsimpedanz ein Gleichstromausgangssignal erzeugt, das im wesentlichen die gleiche Spannung hat»wie diese Eingangsspannung. Damit können die Daten-Sammelleitungen Li und L2 auf Zustände niedriger Impedanz vorgespannt werden,

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ohne daß das Fließen eines großen Gleichstromes oder Durchgangsstromes verursacht wird. Weiterhin kann das Vorspannungspotential wie erwünscht entsprechend dem Verhältnis zwischen den hohen Widerständen R1 und R2 eingestellt werden. Dies ermöglicht es, die Daten-Sammelleitungen L1 und L2 in Zustände vorzuspannen, bei denen sie für ein Lesen mit hoher Geschwindigkeit und für stabile Betriebsvorgänge besonders geeignet sind.

Bei diesem Ausführungsbeispiel wird die Ausgangsspannung (V,) der Konstantspannungsgeneratorschaltung 72 ausreichend niedriger gesetzt als die Spannung der gemeinsamen Versorgungsspannungsquelle V . Insbesondere wird sie auf eine Spannung gesetzt, die eine Potentialdifferenz sicherstellt, die in der Lage ist, die EIN-(Leitungs)-Widerstände der MOS-Feldeffekttransistoren ausreichend niedrig zu machen, die als Y-Auswahlschalter si, s2 zwischen den Datenleitungen D, D und den Daten-Sammelleitungen L1, L2 verwendet werden.

Die Fig. 10 zeigt eine statische Speichervorrichtung von 64 Kilobit, die gemäß der Erfindung gestaltet ist.

Das in der Figur dargestellte Ausführungsbeispiel ist so aufgebaut, daß in eine ausgewählte Speicherzelle M-CEL eingeschriebene, gespeicherte Information über Daten-Sammelleitungen L1, L2 und eine Auslese-Abtastschaltung (Leseverstärker) SA 50 ausgelesen wird, und daß die Daten-Sammelleitungen L1, L2 und die Auslese-Abtastschaltungen SA 50 in eine Anzahl von Gruppen aufgeteilt angeordnet sind. Bei diesem 65-k-Bit-RAM sind die Daten-Sammelleitungen L1, L2 und die Lese-Abtastschaltungen 50 derart vorgesehen, daß sie in 16 Gruppen aufgeteilt sind, von denen jede ausgewählt und aktiviert wird. In der Fig. 10 ist die Schaltung mit dem logischen Symbol, deren Ausgangsseite schwarz gekennzeichnet ist, eine Quasi-CMOS-Schaltung, bei der ein Ausgangstransistor zum Laden und Entladen der Streukapazitäten einer Ausgangssignalleitung aus einem bipolaren Transistor besteht, und bei dem ein logischer

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Vorgang, wie z.B. eine Inversion, eine Nicht-Inversion (noninversion) NAND oder NOR durch eine CMOS-Schaltung ausgeführt wird, wohingegen eine Schaltung mit einem gewöhnlichen logischen Symbol eine reine CMOS-Schaltung ist. Wie in der Fig. dargestellt ist, sind in einem Adreßpuffer ADB nicht-invertierende und invertierende Schaltungen G7 - G15 angeordnet, deren Eingänge beispielsweise von außen Adressensignale A7 - A15 mit TTL-Pegeln empfangen, und die dazu dienen, nicht-invertierte Ausgangssignale a7 - a15 und invertierte Ausgangssignale a7 - a15 an komplementäre Ausgangssignalleitungen zu liefern. Die Ausgangstransistoren der nicht-invertierenden und der invertierenden Schaltungen G7 - G15 sind wie oben beschrieben mit bipolaren Transistoren aufgebaut, so daß selbst dann, wenn die Ausgangssignalleitungen der nicht-invertierenden und der invertierenden Schaltungen G7 - G15 über eine große Strecke auf der Oberfläche eines Halbleiter-Chips angeordnet sind, diese nicht-invertierenden und invertierenden Schaltungen G7 G15 mit hoher Geschwindigkeit betrieben werden können.

Es wird nun ein Y-Decoder Y-DCR1 kurz beschrieben.

Er umfaßt NAND-Schaltungen mit zwei Eingängen G74 - G77, G78 - G81 und G82 - G85 und NAND-Schaltungen mit drei Eingängen G86 - G93, an die die internen Adreßsignale a7 - a15 und a7 - a15 angelegt werden, die von dem Adreßpuffer ADB geliefert werden.

Weiterhin sind in dem Y-Decoder Y-DCR1 die Ausgangssignalleitungen der NAND-Schaltungen G74 - G93 über große Strecken angeordnet und mit den Eingangsanschlüssen einer großen Zahl von NOR-Schaltungen G94 - G95 verbunden, so daß die Streukapazitäten der Ausgangssignalleitungen dieser NAND-Schaltungen G74 - G93 große Kapazitätswerte erhalten.

Dementsprechend sind die NAND-Schaltungen mit drei Eingängen G86 - G93 aus Quasi-CMOS-NAND-Schaltungen mit drei Eingängen

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352H80

aufgebaut, deren Ausgangstransistoren bipolar sind, während die NAND-Schaltungen mit zwei Eingängen G74 - G85 aus Quasi-CMOS-NAND-Schaltungen mit zwei Eingängen aufgebaut sind, deren Ausgangstransistoren bipolar sind.

Andererseits sind bei der Fig. 10 die Ausgangssignalleitungen der NOR-Schaltungen mit drei Eingängen G94 - G95 mit den Eingängen von Invertern G100 - G101 über kurze Distanz verbunden, so daß die Streukapazitäten der Ausgangssignalleitungen dieser NOR-Schaltungen mit drei Eingängen G94 - G95 kleine Kapazitätswerte haben. Dementsprechend sind diese NOR-Schaltungen mit drei Eingängen G94 - G95 aus reinen CMOS-NOR-Schaltungen mit drei Eingängen aufgebaut. Da weiterhin die Ausgangssignalleitungen der Inverter G100 - G101 mit den Eingangsanschlüssen der NOR-Schaltungen mit zwei Eingängen G98 - G99 über kurze Entfernung verbunden sind, sind die Kapazitätswerte der Streukapazitäten der Ausgangssignalleitungen dieser Inverter G100 - G101 klein. Dementsprechend sind diese Inverter G100 - G101 aus wohl bekannten reinen CMOS-Invertern aufgebaut.

Es wird nun eine Speicherzelle M-CEL von 1 Bit erläutert, mit der ein Speicherfeld M-ARY gebildet wird.

Diese Speicherzelle M-CEL besteht aus einem Flip-Flop, bei dem die Eingänge und die Ausgänge eines Paares von Invertern, welche aus Lastwiderständen R1, R2 und n-Kanal-MISFETs Q101, Q102, bestehen, überkreuz geschaltet sind, und aus n-Kanal-MISFETs Q103, Q104 als Transfer-Gates.

Das Flip-Flop wird als Mittel zum Speichern von Information verwendet. Die Transfer-Gates werden durch ein Adressensignal gesteuert, das an eine mit einem X-Decoder (Zeilen-Decoder) verbundene Wortleitung X₁ angelegt wird, und durch diese Transfer-Gates wird die Informationsübertragung zwischen einem komplementären Datenleitungspaar D1001, D1001 und dem Flip-Flop gesteuert.

Bei dem Lesevorgang werden durch ein Schreib-Freigabesteuersignal WECS die MOS-Feldeffekttransistoren m1 und m2 in die AUS-Zustände gebracht, und die in der Speicherzelle gespeicherte Information wird über einen Datenausgangspuffer DOB wie auch über die Lese-Abtastschaltung SA 50 ausgelesen, die durch ein Lese-Abtast-Schaltungsauswahlsignal Y aktiviert wird, das von einer Lese-Abtast-Schaltungsauswahlschaltung SASC erzeugt wird, (sowie durch ein Chip-Auswahlsignal CS). Bei dem SchreibVorgang werden die MOS-Feldeffekttransistoren m1 und m2 in die EIN-Zustände versetzt, wohingegen die Lese-Abtastschaltung SA 50 durch ein Lese-Abtast-Schaltungsauswahlsignal Y ' in den AUS-Zustand gebracht wird.

Auf diese Weise werden eingegebene Daten über einen Dateneingangspuffer DIB und eine Dateneingangs-Zwischenverstärkerschaltung DIIA in eine vorgegebene Speicherzelle eingeschrieben.

Bei dem in Fig. 10 dargestellten Ausführungsbeispiel ist die Speichervorrichtung 100 mit dem voranstehenden Aufbau dadurch charakterisiert, daß nur die Daten-Sammelleitungen L1, L2, die mit der Lese-Abtastschaltung 50 der ausgewählten Gruppe verbunden sind, selektiv mit Spannungen zum Vorspannen dieser Datenleitungen auf ein festes Potential versorgt werden. Insbesondere ist die Vorspannungsschaltung 60 für die Daten-Sammelleitungen L1, L2 und die Lese-Abtastschaltung 50 einer jeden Gruppe vorgesehen. Simultan hiermit wird das Auswahlsignal Y der Lese-Abtastschaltung 50 abgezweigt, und das abgezweigte Signal wird als Steuersignal für die Vorspannungsschaltung 60 verwendet. Innerhalb der der ausgewählten Lese-Abtastschaltung 50 entsprechenden Vorspannungsschaltung 60 werden nur die masseseitigen Impedanzelemente Z3, Z4 in die EIN-Zustände gebracht, und alle anderen masseseitigen Impedanzelemente innerhalb der Vorspannungsschaltungen 60, welche den nicht ausgewählten Lese-Abtastschaltungen (sie sind nicht dargestellt) entsprechen, werden in die AUS-Zustände gebracht. Auf die^e Weise kann ein Strom

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zum Vorladen der Daten-Sammelleitungen L1, L2 beispielsweise auf etwa 1/16 im Fall des vorerwähnten 64-k-Bit-RAM erniedrigt werden. Weiterhin wird das logische Produkt aus dem Auswahlsignal Y_c der Lese-Abtastschaltung dem dem Chip-Auswahlsignal CS gebildet. Bei dieser Gelegenheit kann der Strom zum Vorladen der Daten-Sammelleitungen L1, L2 in dem Stand-by-Mode, während dem das Chip-Auswahlsignal CS inaktiv ist, kaum fließen. Daher wird gemäß diesem Ausführungsbeispiel der mittlere Leistungsverbrauch der Speichervorrichtung 100 weiter herabgesetzt.

Der Ausgang eines Konstantspannungsgenerators 72 zum Anlegen einer niedrigen Spannung V, an die Vorladeschaltung 60 wird unter Verwendung eines Spannungsfolgers zu einem Ausgang niedriger Impedanz gemacht, wodurch die Streukapazitäten und andere parasitäre Impedanzen der Signalübertragungsleitungen vernachlässigt werden können, und es kann nur eine einzelne, in dem IC angeordnete Konstantspannungsgeneratorschaltung 72 gemeinsam ausgenutzt werden.

Es werden nun die von der insoweit beschriebenen Erfindung erzielten Wirkungen aufgezählt.

(1) Bei einer Speichervorrichtung, die so aufgebaut ist, daß gespeicherte Information, die in eine ausgewählte Speicherzelle eingeschrieben ist, über Daten-Sammelleitungen ausgelesen wird, können die Impedanzen der Daten-Sammelleitungen drastisch reduziert werden, ohne daß das Fließen eines großen Durchgangsstromes oder Gleichstromes verursacht wird. Dies hat den Effekt, daß die Betriebsgeschwindigkeit erhöht werden kann, ohne daß der Leistungsverbrauch beträchtlich ansteigt.

(2) Bei einer Speichervorrichtung, die so aufgebaut ist, daß die in eine ausgewählte Speicherzelle eingeschriebene gespeicherte Information über Daten-Sammelleitungen und eine Lese-Abtastschaltung ausgelesen wird, und bei der die Daten-Sammelleitungen und die Lese-Abtastschaltungen in eine Anzahl von

Gruppen aufgeteilt angeordnet sind, wird nur eine Lese-Abtastschaltung aus einer der Anzahl von Gruppen ausgewählt und aktiviert; es werden nur die Daten-Sammelleitungen, die mit der Lese-Abtastschaltung der ausgewählten Gruppe verbunden sind, selektiv mit Spannungen zum Vorladen dieser Datenleitungen auf ein festes Potential versorgt, wodurch der Strom zum Vorladen der Daten-Sammelleitungen deutlich herabgesetzt werden kann. Dies hat die Wirkung, daß der mittlere Leistungsverbrauch der gesamten Speichervorrichtung noch weiter erniedrigt werden
kann.

Die voran beschriebene Erfindung ist anhand von einzelnen Ausführungsbeispielen beschrieben; sie ist jedoch auf diese Ausführungsbeispiele nicht beschränkt, sondern kann in verschiedener Art und Weise abgeändert werden. Beispielsweise können bipolare Transistoren als Impedanzelemente Z1, Z4 innerhalb
der Vorspannungsschaltung (Vorladeschaltung) 60 eingesetzt
werden.

Weiterhin ist die voran beschriebene Erfindung nicht auf ihre Anwendung auf einen statischen RAM beschränkt, sondern kann
auch auf einen ROM oder einen dynamischen RAM angewendet werden. Die Erfindung ist auf sämtliche Vorrichtungen anwendbar, bei denen gespeicherte Information auf Daten-Sammelleitungen (common data lines) ausgelesen wird.

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- Leerseite -

Claims

HITACHI, LTD. DEA-27151 12. Juni 1985 Speichervorrichtung

1. Speichervorrichtung mit

(1) einer Anzahl von Speicherzellen (M-CEL) und mit

(2) Daten-Sammelleitungen (L1, L2), die als Strecken zum Übertragen von Information, die in der Anzahl von Speicherzellen gespeichert ist, zu einer Leseschaltung (5Q) arbeiten, gekennzeichnet durch

(3) eine Konstantspannungsgeneratorschaltung (70, 72), die eine feste Spannung erzeugt, die niedriger als das höchste Betriebspotential in der Speichervorrichtung ist, und durch

(4) eine Vorspannungs- oder Vorladeschaltung (60), die die Daten-Sammelleitungen (L1,L2) vorlädt, wobei die von der Konstantspannungsgeneratorschaltung (70, 72) erzeugte Ausgangsspannung als Versorgungsspannung der Vorspannungs schaltung (6 0) zugeführt wird. " ' «*.

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-2- 352U80

2. Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Vorspannungsschaltung eine Spannungsteilerschaltung ist, die aus einer Anzahl von Impedanzelementen (Z1 - Z4) besteht, daß die von der Konstantspannungsgeneratorschaltung (70, 72) erzeugte Ausgangsspannung durch diese Impedanzelemente (Z1 - Z4) geteilt wird, und daß die Daten-Sammelleitungen (L1, L2) mit den Teilspannungen auf ein festes Potential vorgespannt werden.

3. Speichervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Impedanzelemente (Z1 - Z4) MIS-Feldeffekttransistoren

sind.

4. Speichervorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Konstantspannungsgeneratorschaltung (70, 72) eine Anordnung enthält, bei der Dioden (D ) in Reihe geschaltet sind,

5. Speichervorrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Konstantspannungsgeneratorschaltung (70, 72) ein Ausgangssignal mit niedriger Ausgangsimpedanz erzeugt.

6. Speichervorrichtung nach Anspruch 5, dadurch .. . g e k e η η ζ e i c h η e t,

daß die Konstantspannungsgeneratorschaltung (72) ein Spannungsfolger ist.

7. Speichervorrichtung nach Anspruch 5 oder 6 , dadurch gekennzeichnet, daß die Konstantspannungsgeneratorschaltung (72) als Kombination von bipolaren Transistoren (Q71) und MIS-Feldeffekttransistoren (m74) aufgebaut ist.

8. Speichervorrichtung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet,

daß die Speicherzelle ein Flip-Flop ist, das aus MISFETs (Q101, QI02) aufgebaut ist,

daß die Leseschaltung (50) in ihrer ersten Stufe einen Leseverstärker (SA 50) enthält, der ein Differentialpaar von bipolaren Transistoren (Q1, Q2) aufweist, und daß die Enden der jeweiligen Daten-Sammelleitungen (L1, L2), die entfernt von der Vorspannungsschaltung (60) liegen, mit den Basen der bipolaren Differentialtransistoren (Q1, Q2) verbunden sind, welche den Leseverstärker (SA 50) bilden.

9. Speichervorrichtung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die Speicherzellen (M-CEL) , die Daten-Sammelleitungen (L1, L2) und die Vorspannungsschaltungen (60) derart angeordnet sind, daß sie in eine Anzahl von Gruppen aufgeteilt sind, und daß die Vorspannungsschaltungen, die für die jeweiligen Daten-Sammel-

leitungen (L1, L2) der entsprechenden Gruppen vorgesehen sind, sich den Ausgang der Konstantspannungsgeneratorschaltung (72) teilen und verwenden.

10. Speichervorrichtung nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß der Ausgang der Konstantspannungsgeneratorschaltung (7 2) eine niedrige Ausgangsimpedanz besitzt.