DE2556831C2 - Matrixspeicher und Verfahren zu seinem Betrieb - Google Patents

Description

Die Erfindung betrifft einen Matrixspeicher mit in einem Halbleitersubstrat ausgebildeten Speicherzellen nach dem Oberbegriff des Patentanspruchs 1.

Es sind bereits Speicherzellen und daraus aufgebaute komplexere Speicheranordnungen bekannt, bei denen pro Speicherzelle nur vier Transistoren benötigt werden, vgl. DE-PS 18 16 356. Derartige Vier-Transistor-Speicherzellen erfordern jedoch ein periodisches oder jedenfalls in bestimmten Zeitabständen durchzuführendes Auffrischen der jeweiligen Speicherinformationen, um deren Verlust aufgrund von Leckströmen oder dergleichen zu verhindern. Dementsprechend sind auch eine große Anzahl von Auffrischverfahren für solche nicht gleichstromstabile bzw. nicht-statische Speicher entwickelt worden. Naturgemäß bedeutet das Erfordernis von Auffrischungsvorgängen jedoch stets einen gegenüber statischen Speichern erhöhten Aufwand, den man möglichst vermeiden möchte.

Außerdem ist aus dem IBMTDB 1974, Seiten 1567/68, ein Matrixspeicher mit vier Transistor-Speicherzellen bekannt, bei dem die Bitleitungen durch Vorspannungsschaltungen im Ruhezustand vorgeladen werden, um nach dem Selektieren eine schnellere Umschaltung in den Arbeitszustand, nämlich Schreiben oder Lesen, zu gewährleisten.

Es ist Aufgabe der Erfindung, bei Speichern der genannten Art Maßnahmen anzugeben, die solche Auffrischvorgänge entbehrlich machen. Zur Lösung dieser Aufgabe sieht die Erfindung die in den Patentansprüchen 1 (für den Matrixspeicher) sowie 6 (für das zugehörige Betriebsverfahren) gekennzeichneten Maßnahmen vor. Vorteilhafte Ausgestaltungen der Erfindung sind in den jeweiligen Unteransprüchen gekennzeichnet.

Die Erfindung wird im folgenden anhand eines bevorzugten Ausführungsbeispiels unter Zuhilfenahme

der Zeichnungen näher erläutert. Es zeigt

F i g. 1 das (teilweise schematische) Schaltbild eines Ausführungsbeispiels der Erfindung und

F i g. 2 verschiedene Spannungsverläufe, die zur Erklärung der Arbeitsweise der Schaltung von Fig. 1 herangezogen werden sollen.

In Fig. 1 ist für die Erläuterung d-: Erfindung eine Matrixanordnung aus vier Speicherzellen dargestellt Eine typische Speicherzelle umfaßt dabei vier Feldeffekttransistoren, z. B. Q1, 02, Q 3 und Q4. Jeder dieser Feldeffekttransistoren weist zwei gesteuerte Elektroden (im allgemeinen Source und Drain genannt) und eine steuernde Elektrode (Gate) auf. Die Transistoren Q3 und 04 seien als Speichertransistoren bezeichnet; nach Art bekannter Fiipflops sind Q 3 und 04 bezüglich ihrer Gate- und Drain-Elektroden über Kreuz miteinander gekoppelt. Die jeweils verbleibende gesteuerte Elektrode (Source) liegt auf einem festen Potential, z. B. auf Massepotential. Die weiteren Feldeffekttransistoren Q\ und Q 2 stellen die Lastelemente dieser Speichertransistoren dar; sie sind in Reihe zwischen den internen Zellknoten A bzw. Sund die zugehörige Bitleitung £0 bzw. B 1 eingeschaltet. Eine weitere ähnliche Speicherzelle ist in Fig. 1 mit den Transistoren QXA, Q2A, Q3A und Q AA dargestellt. Die übrigen Speicherzellen sind lediglich als Schaltungsblöcke angedeutet, um die Matrixanordnung aus vier Speicherzellen zu vervollständigen. Es ist klar, daß in einer praktischen Speicheranordnung eine sehr viel größere Anzahl solcher Speicherzellen zu einem Speicherfeld gehören; die Darstellung in F i g. 1 ist zum Zwecke einer einfachen Erläuterung entsprechend beschränkt.

Die Nachladeschaltung zur Herstellung eines Ladungsausgleichs bzw. zur Voraufladung der Bitleitungen besteht aus den Transistoren Q5, Q6 und QT. Die Gate-Elektroden dieser Transistoren sind miteinander verbunden und an eine Anschlußklemme für einen Steuerimpuls Φ D angeschlossen. Der Transistor Ql ist mit seiner gesteuerten Strecke zwischen die Bitleitungen ßO und BX eingeschaltet und soll einen Ladungsbzw. Potentialausgleich ermöglichen. Die Transistoren Q5 und Q6 sind zueinander in Reihe geschaltet und liegen so zwischen den beiden Bitleitungen. Am gemeinsamen Verbindungspunkt C kann ein Potential zugeführt werden, das über die beiden Transistoren Q 5 und Q6 gleichermaßen auf beide Bitleitungen verteilt werden kann. Das Potential an diesem Verbindungspunkt Cwird entweder ein volles »1«- oder »0«-Potential sein oder aber im Ruhezustand ein drittes dazwischenliegendes Potential. Die entsprechenden Potentiale werden aus der Schaltung mit den Transistoren QSbis Q13 abgeleitet.

Die letztgenannte Schaltung wird im folgenden näher beschrieben. Der Transistor Q10 liegt in Reihe zwischen einem ersten festen Potential in Form der Spannungsquelie +VX und dem Schaltungsknoten C. Nimmt man für das beschriebene Ausführungsbeispiel an, daß N-Kaiial MOS-Transistoren verwendet sind, wird -I VX typisch etwa l· 8,5 V betragen, was dem vollen oberen logischen Spannungspegel entspricht. Die Transistoren Q 8, Q 9 und Q 11 sind in Reihe zueinander geschaltet und liegen zwischen einem zweiten festen Potential (Massepotential entsprechend dem vollen logischen unteren Spannungspegul) und einem dritten lcslcn Potential in Form der Spannungsquelle + V2 (entsprechend einem Zwischenpotential von etwa +2 bis -(-3 V). Der Vcrbindungspunkt zwischen den Transistoren 08 und 09 ist darüber hinaus mit dem Schaltungsknoten Cverbunden, wie aus Fig. 1 ersichtlich ist. Der Verbindungspunkt zwischen Q9 und QXX ist mit einer Reihe von Wortleitungs-Isolationstransistoren, z. B. Q12 und Q 12.4 gekoppelt. Zwischen den letzteren Verbindungspunkt und einen Anschluß für das dritte feste Potential + V2 ist ferner noch der Transistor 013 eingeschaltet Jede Wortleitung ist darüber hinaus mit einer in Fig. 1 als Decoder/Worttreiber bezeichneten Schaltung verbunden, über die ίο jede Wortleitung einzeln ausgewählt werden kann. Jede Bitleitung ist mit einer gesteuerten Elektrode eines weiteren Feldeffekttransistors, z. B. Q 14, Q15, Q 16 oder Q17, verbunden. Die steuernden Elektroden dieser Transistoren sind mit dem Ausgang eines Bit-Decoders '5 gekoppelt, wobei die entsprechenden Anschlüsse in Fig. 1 mit BlTX, BIT2 usw. bezeichnet sind. Die verbleibende gesteuerte Elektrode jedes der genannten Transistoren ist mit einer Dateneingangsschaltung oder einem Leseverstärker verbindbar, je nachdem ein Schreib- oder Lesevorgang durchgeführt werden soil. Schließlich ist zwischen ein Bitleitungspaar noch ein Vorverstärker eingeschaltet, der im Rahmen eines Lesevorgangs das zwischen einem Bitleitungspaar (SO, B X) auftretende Differenzpotential vor der Weitergabe -5 an den Leseverstärker verstärkt.

Legt man an die Steuerelektroden der Transistoren in der in Fig. 1 und 2 erläuterten Weise die jeweiligen Steuersignale an, wird die Speicheranordnung in statischer Betriebsweise, d. h. in Form einer gleichstromstabilen Schaltung betrieben. Im nichtselektierten Zustand, d. h. im Ruhezustand, befinden sich der ΦA-, der ΦΒ- und ΦΕ-lmpuls jeweils auf dem unteren Spannungspegel und der ΦA-, sowie der Φ D- und der ^C-Impuls auf dem oberen Spannungspegel. Dadurch Ji ergibt sich ein leitender Pfad von der Spannungsquelle + V2 mit dem dritten festen Potential über QS, Q9 und Q 12, Q 12/4 usw., so daß sich die Wortleitungen auf dem Zwischenpotential von 2 bis 3 Volt befinden. In diesem Zusammenhang ist darauf hinzuweisen, daß O 8 in seinen Abmessungen vorteilhaft so ausgebildet ist, daß sein W/L-Verhältnis nur etwa '/β des Wertes der übrigen Feldeffekttransistoren aufweist, wodurch der Stromfluß durch diesen Transistor entsprechend begrenzt wird. Durch die Angabe des W/L-Verhältnisses, welches ein Maß für das Breiten-/Längenverhältnis des Kanalbereichs eines Feldeffekttransistors ist, läßt sich eine Aussage über den Leitwert des betreffenden Feldeffekttransistors im leitenden Zustand machen. Der W/L-Wert stellt dabei eine geometrische Größe der betreffenden Transistorstruktur dar. Weiterhin ist darauf hinzuweisen, daß auch der Knoten C über QS mit der Spannung + V2 verbunden ist. Weil die Transistoren Q 5 und Q 6 ebenfalls eingeschaltet sind, wird der Laststrom der Speicherzellen über die Bitleitungen zugeführt. Dieser Strom ist ausreichend groß, um den entsprechenden Zellknoten (A oder B) auf dem oberen Spannungspegel zu halten, während der jeweils andere Zellknoten auf dem unteren Spannungspegel liegt. Im Rahmen der Erfindung ist ein besonderes bo Merkmal darin zu sehen, daß die Ruheverlustleistung der Speicheranordnung durch den Rückkopplungspfad über Q9, der den Schaltungsknoten C(über 05und ζ>6 mit den Bitleitungen verbunden) mit der Wortleitung (über einen der Transistoren ζ) 12, Q\2A usw.) "' verbindet, begrenzt wird. Wenn das Potential einer Wortleitung ansteigt, werden die Lastelemente, z. B. Q 1 und 02. stärker leitend, wodurch sie einen höheren Strom aus der Bitleitung und damit über 08 sowie Q5

und Q6 aus der Spannungsquelle + V2 ziehen. Fließt jedoch ein größerer Strom durch QS, sinkt das Potential am Schaltungsknoten Cetwas ab, wodurch aufgrund der Rückkopplung die Spannung an der Wortleitung auf dem niedrigen Potential festgehalten wird. Aufgrund > dieser Zusammenhänge kann die Speicherinformation in den Speicherzellen mit minimalem Leistungsverbrauch zeitlich unbegrenzt aufrechterhalten werden.

Die auf die oben beschriebene Weise über den Rückkopplungspfad geregelte bzw. festgehaltene Ruhe- ι» spannung auf den Bitleitungen ist zu gering, um in der Speicheranordnung einen Lese- oder Schreibvorgang auszuführen. Der Transistor 10 ist daher vorgesehen, um die Bitleitungsspannung vor einem Lese- oder Schreibvorgang anheben zu können. Wenn eine bestimmte r> Wortleitung ausgewählt wird, wird 010 durch das Φβ-Steuersignal eingeschaltet. Anfänglich wird auch der <PZ>-Impuls auf seinem oberen Spannungspegel gehalten, damit auch der durch QS fließende Strom zur Aufladung der Bitleitungen beitragen kann. Das W/L-Verhältnis von Q10 ist jedoch etwa achtmal größer als das entsprechende Verhältnis von QS, so daß der überwiegende Stromanteil zur Anhebung des Bitleitungspotentials von Q 10 geliefert wird.

Sobald die Auswahl des jeweiligen Halbleiterplätt- -> chens, auf dem die betreffende Speicheranordnung ausgebildet ist, abgeschlossen ist, werden alle Wortleitungen nach Massepotential entladen. Dies geschieht dadurch, daß QIl über den oberen Spannungspegel des ΦΑ-Impulses eingeschaltet wird, so daß über den so entsprechend invertierten #Ä-Impule ζ) 9 ausgeschaltet wird. Da auch der #C-Impuls die zugehörigen Transistoren Q 12, Q X2A usw. leitend steuert, ist für die Wortleitungen ein direkter Strompfad zum Masseanschluß vorhanden. Die Transistoren der Bitleitungs- i=> Nachladeschaltung Q5, Q6 und Q7 läßt man noch für einige Zeit eingeschaltet, damit sich die auf den Bitleitunger durch den Laststrom der Speicherzillen vorhandene Potentialdifferenz ausgleichen kann. Nach dem Ausgleichsvorgang der Bitleitungen werden Q 5, ^jo Q6 und Q7, d.h. die jeweiligen Nachladeschaltungen, ausgeschaltet, indem der tf>D-Impu!s auf den unteren Spannungspegel übergeht. Die Spannung der Wortleitung geht dann auf + Vi Potential herauf. Nimmt man einmal an, daß die mit der aus den Transistoren QX, Q 2, ->"> Q 3 und Q 4 bestehenden Speicherzelle verbundene Wortleitung die ausgewählte Wortleitung sein soll, wird über den Decoder/Worttreiber diese Wortleitung auf den genannten oberen Spannungswert gebracht. Dadurch werden die Transistoren QX und Q2 voll >» eingeschaltet, so daß sich auf den Bitleitungen BO und B1 dieselbe Differenzspannung wie an den internen Speicherzellenknoten A und B ergibt. Der zwischen den Bitleitungen liegende Verstärker verstärkt diese Potentialdifferenz so, daß die jeweils vereinbarte dem " entsprechenden logischen Zustand zugeordnete volle Spannung erhalten wird. Zu diesem Zeitpunkt wird ein Steuersignal an einen der mit BITX oder BIT2 bezeichneten Anschlüsse gelegt, so daß die Speicherinformation über die Bitleitungsschalter nach außen, z. B. an den eigentlichen Leseverstärker, weitergeleitet werden kann. Im Fall der ausgewählten Speicherzelle mit den Transistoren Q 1, Q2, Q3 und Q4 werden über ein entsprechendes Signal am Anschluß BITX die Transistoren ζ) 14 und Q15 zur Weiterleitung der Speicherinformation leitend gesteuert. Ist umgekehrt ein Einschreibvorgang zur Änderung des Speicherzelleninhalts durchzuführen, wird das Dateneingangssignal in Form einer Differenzspannung über die dann leitend gesteuerten Transistoren Q14 und C¹ ·5 an die Bitleitungen angelegt, und dadurch die kreuzgekoppelten Transistoren Q3 und Q4 in den einen der beiden möglichen Binärzustände gebracht. Dabei ist festzuhalten, daß alle übrigen Wortleitungen, z. B. die an die aus den Transistoren QXA, Q2A, Q3A und Q4A bestehenden Speicherzelle aufgrund eines entsprechenden vom Decoder/Worttreiber gelieferten Signals mit dem unteren Spannungspegel nicht selektriert sind. Der <£C-Impuls wird dann auch auf seinen unteren Pegelwert umgeschaltet, wodurch die Transistoren QX2, QX2A usw. ausgeschaltet und damit die entsprechenden Wortleitungen voneinander isoliert werden. Da während der Auswahlzeit Q 9 über den Φ/4-Impuls ausgeschaltet ist, sind darüber auch die Wortleitungen von den Bitleitungen getrennt.

Ein weiteres Merkmal der Erfindung ist in der Vorsehung des (Booster-) Transistors Q 13 zu sehen, der zwischen die Spannungsquelle + V2 und (über die Transistoren QX2, QX2A usw.) die Wortleitungen eingeschaltet ist. Im Anschluß an jeden Auswahlzyklus wird über einen ΦΕ-Impuls der Transistor 13 eingeschaltet, während gleichzeitig der <Z>C-Impuls den entsprechenden Transistor QX2 einschaltet. Dadurch kann ein zusätzlicher Strom in die jeweilige Wortleitung fließen, so daß die damit verbundenen Lastelemente, z. B. Q 1 und Q 2, stärker leitend werden können als das über den Strompfad durch QS allein möglich wäre. Im wesentlichen zur selben Zeit schaltet der Φ/7-Impuls die Transistoren Q 5 bis QS ein. Dadurch wird ein Stromfluß zur Auffrischung des Potentials der zugeordneten internen Speicherzellenknoten (A oder B) ermöglicht, welches Potential sich in der Zeit, in der die Lastelemente der unselektierten Speicherzellen völlig ausgeschaltet waren, durch Leckströme geändert haben könnte.

Einzelheiten der oben beschriebenen zeitlichen Aufeinanderfolge der Steuerimpulse zum Betrieb der beschriebenen Speicheranordnung sind aus Fig.2 zu ersehen. Diese verschiedenen zeitlichen Steuersignale werden vorzugsweise durch auf demselben Halbleiterplättchen und zusammen mit den Speicherzellen-Bauelementen hergestellte FET-Schaltkreise erzeugt. Die schaltungstechnischen Einzelheiten solcher Schaltkreise zur Ableitung von Steuersignalen sind konventionell, so daß ihre Beschreibung unterbleiben kann.

Hierzu 2 Blatt Zeichnungen

Claims (7)

Patentansprüche:

1. Matrixspeicher mit in einem Halbleitersubstrat ausgebildeten Speicherzellen, die jeweils aus vier Transistoren, vorzugsweise Feldeffekttransistoren, bestehen, von denen nach Art des Flipflops zwei sogenannte Speichertransistoren miteinander über Kreuz gekoppelt sind und die beiden übrigen Transistoren je im Lastzweig eines der Speichertransistoren liegen, wobei je eine derartige Speicherzelle am Kreuzungspunkt einer von mehreren zeilenweise parallel zueinander vorgesehenen Wortleitungen mit einem von mehreren spaltenweise parallel zueinander vorgesehenen Bitleitungspaaren angeordnet ist, und Schaltungsmittel vorgesehen sind, mittels derer bei zu treffender Auswahl von mit einer bestimmten Wortleitung verbundenen Speicherzellen einer Zeile an die betreffenden Speicherzellen ein erstes und zweites festes Potential und an die übrigen nicht ausgewählten Speicherzellen nur das zweite Potential anlegbar ist, und außerdem Vorspannungsschaltungen vorgesehen sind, die die Bitleitungen im Ruhezustand vorladen, dadurch gekennzeichnet, daß;; die Vorspannungsschaltung alle Speicherzellen über die zugehörigen Wort- und Bitleitungen mit zwischen dem ersten und zweiten Potential (Vl, Masse) liegenden und von einem dritten Potential (V2) abgeleiteten Potentialen derart beaufschlagt ist, daß die Lastelemente (Qi, Q2) der Speichertransistoren (Q3, Q4) dadurch im partiellen Leitzustand vorgespannt sind, und daß die Wort- und Bitleitungen über ein in der Vorspannungsschaltung enthaltenes Rückkoppelelement (Q9) miteinander derart gekoppelt sind, daß die Differenz der Wort- und Bitleitungspotentiale so stabilisiert ist, daß sie gerade zur statischen Aufrechterhaltung der Speicherinformation bei minimaler Leistungsaufnahme ausreicht.

2. Matrixspeicher nach Anspruch 1, dadurch gekennzeichnet, daß das Rückkoppelelement ein zwischen den Spannungszuführungspunkten (C) für die Bitleitungen (ßO, Sl) und den entsprechenden Wortleitungsschaltern (ζ>12, Q\2A.) in eine Spannungsteilerschaltung für das dritte (Zwischen)-Potential (V 2) eingeschalteter Transistor (Q 9) ist.

3. Matrixspeicher nach Anspruch 2, dadurch gekennzeichnet, daß die Spannungsteilerschaltung eine zwischen den Spannungsquellen für das dritte w und zweite Potential (V2, Masse) angeordnete Reihenschaltung von drei Transistoren (QS, Q9, QH) umfaßt, daß der Verbindungspunkt zwischen dem ersten und zweiten Transistor (Q8, Q9) mit den Spannungszuführungspunkten (C) für das Bitlei- vi tungspotential und der Verbindungspunkt zwischen dem zweiten und dritten Transistor (Q9, QH) mit den Wortleitungsschaltern (Q 12, Q \2A ...) verbunden ist. und daß der erste Transistor (QV) relativ zu den anderen mit einem größeren Widerstandswert eo im Leitzustand bzw. einem kleineren W/L-Verhältnis ausgebildet ist.

4. Matrixspeicher nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Wortlcitungcn mit der Wortleitungs-Auswahleinrichtung i>~. direkt und mit der im Ruhezustand wirksamen VorsparmungsschalUiiig über steuerbare Wortleitungsschalter (Q 12, Q \2A ...) verbunden sind.

5. Matrixspeicher nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß mit den der Vorspannungsschaltung zugewandten Anschlüssen der Wortleitungsschalter (Q 12, Q YlA...) ein zeitlich steuerbarer (<ߣ-Impuls) Stromweg (über <?13) parallel zur Vorspannungsschaltung zur demgegenüber niederohmigeren und/oder zusätzlichen Wortleitungsaufladung, vorzugsweise nach jedem Auswahlvorgang, vorgesehen ist.

6. Verfahren zum Betrieb einer Speichermatrix nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß im Ruhezustand, d. h. wenn keine der Speicherzellen ausgewählt ist, den Wort- und Bitleitungen bzw. Bitleitungspaaren für alle Speicherzellen von einem gemeinsamen Potential (V2) abgeleitete Potentiale zugeführt werden, die zwischen einem ersten (VX) und einem zweiten Potentialwert (Masse) für die spannungsmäßigen Repräsentierungen der binären Speicherzustände liegen und die Transistoren (ζ>1, Q 2; Q\A, Q 2A) im Lastzweig der Speichertransistoren im partiellen Leitzustand vorspannen.

7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß die den Bitleitungspaaren einerseits sowie den Wortleitungen zugeführten und von einem gemeinsamen Potential (V2) abgeleiteten Potential relativ zueinander konstant gehalten werden.