DE69425070T2 - Diamantförmige gate-zelle für mos-transistormatrix - Google Patents

Diamantförmige gate-zelle für mos-transistormatrix

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Description

  • Die Erfindung betrifft Metalloxid-Halbleitertransistoren (MOS) und insbesondere einen verbesserten MOS-Transistor mit einer niedrigeren Durchschalt-Widerstandsleitfähigkeit.
    • Hintergrund der Erfindung
  • MOS-Transistoren mit einer niedrigen Durchschalt-Widerstandleitfähigkeit sind aufgrund ihres niedrigen Leistungsverlustes und ihrer Fähigkeit hohe Ströme zu leiten wünschenswert. Es ist allgemein bekannt, dass ein zellular aufgebautes Feld von vertikal doppel-diffundierten MOS-Transistoren (VDMOS) so hergestellt werden kann, dass eine sehr niedrige Durchschalt-Widerstandsleitfähigkeit (RoN) X Flächenprodukt (Ω mils²) entsteht. Dies liegt teilweise daran, dass kein oberes Oberflächengebiet zur Ausbildung von Drain-Bereichen verwendet wird, wodurch man eine höhere Dichte der parallel anzuschließenden Transistoren ermöglicht und eine Source-Metallschicht die obere Oberfläche der Transistorstruktur im wesentlichen abdeckt. Es ist eine hohe Source-Metallschichtdichte des Transistor-Durchschalt- Widerstandes zwischen den Source-Bereichen und dem Drain-Bereich gegeben.
  • Ein zellenförmig aufgebautes Feld von MOS-Transistoren, die je eine hexagonale Gate-Öffnung aufweisen, wurde durch Yeh et al. in dem US-Patent Nr. 4 961 101 beschrieben. Ein ähnlicher Gegenstand ist in der JP-A-1 207 976 offenbart.
  • Fig. 8 stellt einen herkömmlichen N-Kanal VDMOS-Transistor dar, der im Weiteren noch detailliert beschrieben wird. Für Anwendungen integrierter Schaltkreise (IC) ist die Ausbildung N-Kanal und P-Kanal VDMOS-Transistoren in dem selben Substrat unpraktisch. Zusätzlich kann es wünschenswert sein, den Körper bzw. den Body eines Transistors an eine separate Vorspannung anzuschließen, wobei dies bei zellulären VDMO5-Transistoren nicht möglich ist. Weitere Beschränkungen bestehen ferner bei VDMOS-Transistoren, wenn diese in einer integrierten Schaltung ausgebildet sind, wie bspw. eine hohe Drain-zu-Substratkapazität und einem großen Overhead bzw. Gemeinanteil wegen des Nach-oben-Verschieben des Drainanschlusses an die Oberfläche des Substrates durch Verschalten des VDMOS-Transistoren mit einem weiteren Schaltkreis auf dem gleichen Substrat. Ein VDMOS-Transistor kann, wenn er als eine diskret aufgebaute Vorrichtung ausgebildet ist, einen großen Overhead bzw. eine Oberleitung zum Abschluß der äußeren Ränder erfordern und einen großen parasitären JFET-Transistor enthalten und einen hohen Epitaxidrain-Widerstand besitzen.
  • Die Ausbildung von einem diskreten P-Kanal VDMOS-Transistoren ruft zusätzlich Probleme hervor, aufgrund der Schwierigkeit bei der Herstellung eines P+-Substrates mit einer niedrigen Widerstandsleitfähigkeit, der Notwendigkeit einer dickeren P-Epitaxischicht, um einer P- Autodotierung durch das Substrat zu ermöglichen und aufgrund der schwierigen Steuerung bzw. Einstellung der Widerstandsleitfähigkeit der P-Epitaxischicht.
  • In Situationen, bei denen die Nachteile eines VDMOS-Transistors dessen Einsatz verhindern, werden herkömmlicher Weise laterale MOS-Transistoren eingesetzt, obwohl deren RaN X Flächenprodukt nicht so niedrig ist wie das der VDMOS-Transistoren.
  • Fig. 1 ist eine Draufsicht auf einen herkömmlichen lateralen P-Kanal MOS-Transistor, die zur Darstellung von einigen Ursachen des erhöhten AN-Widerstandes bzw. Durchschalt-Widerstandes dient. In Fig. 1 besitzt das Substrat 10 von N-Typ über sich ausgebildet ein relativ breites Polysilizium-Gate 12, das von der oberen Fläche des Substrates 10 durch eine Gate-Oxidschicht isoliert ist. Das Gate 12 wird als eine Maskierung während der Dotierung des Flächenbereichs 14 mit Dotierungsstoffen des P-Typs zur Ausbildung von selbstausgerichteten Source- und Drain-Bereichen 16-19 eingesetzt. Eine Oxidschicht (bspw. die einen Mikrometer dick ist) wird über dem Polysilizium-Gate 12 (nachdem das Polysilizium oxidiert wird) abgelagert, um das Gate 12 von der Metallschicht zu isolieren, die nachfolgend über die Oberfläche des Wafers zur Kontaktierung der Source- und Drain-Bereiche 16-19 abgelagert wird.
  • Die Metallschicht wird selektiv zur Ausbildung von Metallstreifen geätzt, die über den Source-Bereichen 16 und 18 und den Drain-Bereichen 17 und 19 liegen. Die Metallstreifen kontaktieren die Source- und Drain-Bereiche bei beabstandeten Kontaktpunkten 20 entlang der Länge der Source- und Drain-Bereiche. Die Metallstreifen, welche die Source-Bereiche 16/18 kontaktieren, werden an eine Source-Spannung Vs angeschlossen. In ähnlicher Weise werden die Metallstreifen, welche die Drain-Bereiche 17/19 kontaktieren, an eine Drain-Spannung VD angeschlossen. Eine Gate-Spannung VG wird an eines oder an beide Enden des Polysilizium- Gates 12 angeschlossen.
  • Wie man durch die schematischen Darstellungen des Widerstandes entlang den Metallstreifen erkennen kann, variieren die Spannungen entlang der Längen der Metallstreifen. Die Metallzu-Source- oder die Metall-zu-Drain-Kontakte 20 entlang der Längen der Source- und Drain- Bereiche zwingen dazu, dass die Source- und Drain-Bereiche eine Größe besitzen, die größer ist als diejenige des Kontaktes 20. Das Erhöhen des Abstandes der Kontakte 20 oder die Reduzierung der Größe der Kontakte 20, insbesondere entlang der Source-Bereiche beeinflußt in nachteiliger Weise die Transistorverstärkung zwischen den Kontakten 20 aufgrund des Widerstandes der Source- und Drain-Bereiche. Wie man erkennen kann, müssen vielfältige Kompromisse zwischen dem Durchschalt-Widerstand, der Transistorverstärkung und der Transistorgröße eingegangen werden, wenn man einen lateralen MOS-Transistorentwurf vom Streifentyp einsetzt.
  • Ein herkömmliches Verfahren zur Verminderung des AN-Widerstandes bzw. Durchschalt- Widerstandes des Transistors, wie er in Fig. 1 dargestellt ist, besteht darin die Breite der Metallstreifen zu erhöhen und die Metall-zu-Source- sowie die Metall-zu-Drain-Kontaktflächen zu erhöhen. Jedoch wird auch die Größe des Transistors erhöht und somit wenig dazu beigetragen, dass RoN X Flächenprodukt des Transistors zu reduzieren. Das dickere Ausbilden der Metallstreifen zur Verminderung des Durchschalt-Widerstandes erfordert komplizierte Trocken-Ätztechniken, um das Metall zu ätzen, und erhöht somit die Kosten des Produkts.
  • Es wird daher ein neuer Lateral-Transistor mit einem sehr niedrigen Durchschalt-Widerstand benötigt, der jedoch nicht den Durchschalt-Widerstand durch Opfern von Fläche senkt und der bei CMOS-Anwendungen einsetzbar ist.
    • Zusammenfassung
  • Es ist eine zellular aufgebaute Transistorstruktur offenbart, die ein aus Polysilizium bestehendes Gate-Gitter enthält. Bei einer Ausführungsform ist das Silizium unterhalb des Polysilizium vom N-Typ, während die frei liegende Fläche, die nicht durch das Polysilizium abgedeckt ist, mit einem P-Dotierungsstoff dotiert ist, um selbst-ausgerichtete Source- und Drain-Be reiche vom P-Typ auszubilden. Die Metallstreifen werden verwendet, um die Reihen der Source- und Drain-Bereiche zu kontaktieren.
  • Indem man die Öffnungen des Polysilizium-Gitters derart ausbildet, dass sie eine Diamantform aufweisen (d. h. eine lange Diagonale und eine kurze Diagonale aufweisen) können die Source- und Drain-Metallstreifen, welche in Richtung der kurzen Diagonalen angeordnet sind, breiter hergestellt werden, wodurch der AN-Widerstand bzw. Durchschalt-Widerstand des Transistors vermindert wird ohne die Fläche zu erhöhen und ohne dass ein dickeres Metall erforderlich wird.
  • Darüber hinaus erhöht dieser zelluläre Ansatz die effektive Gate-Breite (und den Source/- Drain-Flächenbereich), da jeder diamantförmig ausgebildete Source- und Drain-Bereich derart gebildet wird, dass lediglich ein Metallkontakt in dem Mittelpunkt eines jeden diamantförmig ausgebildeten Source- und Drain-Bereichs benötigt wird, um die Bereiche in geeigneter Weise vorzuspannen bzw. mit Vorspannung zu versorgen.
  • Bei einer weiteren Ausführungsform bilden die Öffnungen in dem aus Polysilizium bestehenden Gitter eine Propellerform (die sich der Diamantform annähert), wobei die Innenwinkel ein Vielfaches von 45º sind, anstatt tatsächlich diamantförmig zu sein. Dies vereinfacht die Herstellung des Polysilizium-Gates, während die positiven Eigenschaften der breiteren Source- und Drain-Metallstreifen beibehalten werden.
    • Kurze Beschreibung der Zeichnungen
  • Es zeigen:
  • Fig. I eine Draufsicht auf einen herkömmlichen lateralen MOS-Transistor vom Streifentyp;
  • Fig. 2 eine Draufsicht von einem zellulären Transistor mit einem Gitter-Gate und mit diamantförmigen Source- sowie Drain-Bereichen entsprechend einer Ausführungsform der vorliegenden Erfindung;
  • Fig. 3 eine perspektivische Ansicht im Querschnitt von einem Abschnitt der in Fig. 2 dargestellten Transistorstruktur entlang der Linie A-A, wobei der Transistor einen Teil einer integrierten Schaltung bildet;
  • Fig. 4 eine Draufsicht auf einen zellulären Transistor, der ähnlich zu denjenigen der Fig. 2 und 3 ist, jedoch propellerförmige Source- und Drain-Bereiche entsprechend einer weiteren Ausführungsform der vorliegenden Erfindung besitzt;
  • Fig. 5 eine perspektivische Ansicht im Querschnitt eines zellulären Transistors, der übereinander liegende Source- und Drain-Metallschichten entsprechend einer Doppel-Metall- Ausführungsform gemäß der Erfindung verwendet, wobei der Transistor einen Teil einer integrierten Schaltung IC bildet;
  • Fig. 6 eine perspektivische Ansicht im Querschnitt eines Abschnitts des in Fig. 3 dargestellten Transistors, die einen Bereich zeigt, die als Körper-Kontaktbereich zur Vorspannung des Körpers bzw. Substrats des Transistors eingesetzt wird, wobei der Transistor einen Teil einer integrierten Schaltung IC bildet;
  • Fig. 7 eine perspektivische Ansicht im Querschnitt einer weiteren Ausführungsform der Erfindung, bei der ein zellular ausgebildeter lateraler DMOS-Transistor mit einem leicht dotierten Drain-Bereich ausgebildet ist, wobei der Transistor einen Teil der integrierten Schaltung IC bildet;
  • Fig. 8 eine Querschnittsansicht eines herkömmlichen N-Kanals VDMOS-Transistors, der in dem gleichen Substrat wie die lateralen Transistoren der Fig. 2-7 ausgebildet sein kann.
    • Genaue Beschreibung der bevorzugten Ausführungsformen
  • Fig. 2 stellt verschiedene Bereiche und Schichten eines neuartigen Transistors dar. Das Gitter-Gate-Muster in Fig. 2 führt zu einem dichten Feld von zellular ausgebildeten lateralen MOS-Transistoren während sie gleichzeitig ermöglicht, dass die Source-Metallstreifen und die Drain-Metallstreifen breiter sind, wodurch deren Widerstand vermindert wird und der AN-Widerstand bzw. Durchschalt-Widerstand des Transistors abgesenkt wird ohne Fläche zu opfern. Zusätzlich minimiert die zelluläre Konfiguration die Source- und Drain-Fläche, welche an den Stellen verloren geht, bei denen die Metallstreifen die Source- und Drain-Bereiche kontaktieren.
  • In einer wirklichen Draufsicht auf einen Transistor würden die Metallabschnitte jegliche darunter liegende Abschnitte abdecken. In Fig. 2 sind die Metallabschnitte durchsichtig dargestellt, um besser die bevorzugte Transistorstruktur zu zeigen. Die Maskierungen, die zur Ausbildung des neuartigen Transistors verwendet werden, können aus der Darstellung der Fig. 2 abgeleitet werden.
  • Ein vollständiges Transistorfeld wird zur Vereinfachung nicht dargestellt. Der Rest des Transistors wäre im wesentlichen identisch zu dem in Fig. 2 dargestellten Abschnitt, wobei jedoch eine Source-Metallplatte (anstatt einer Drain-Metallplatte) die verschiedenen Source- Metallstreifen (die im Weiteren noch beschrieben werden) miteinander verbindet. Die Größe des Transistorfeldes kann ausgewählt werden, so dass wirklich jeder beliebige Durchschalt- Widerstand und Strom-Behandlungskapazität erreicht werden kann.
  • Der in Fig. 2 dargestellte Transistor wird in Zusammenhang mit Fig. 3 beschrieben, die eine Querschnittsansicht eines Abschnitts des Transistors entlang der Linie A-A in Fig. 2 ist.
  • Das Ausgangssubstrat bei einer Ausführungsform eines P-Typ-Siliziumsubstrates 30 (Fig. 3) besitzt eine Widerstandsleitfähigkeit von annähernd 6 Ohm-cm. (Eine ähnliche diskret aufgebaute P-Kanal-Vorrichtung könnte mit einem N-Typ-Substrat aufgebaut werden, das eine Widerstandsleitfähigkeit von annähernd 0.8 Ohm-cm aufweist.) Eine N-Epitaxischicht, die annähernd 10 Mikrometer dick ist, wird dann auf der Oberfläche des Substrates 30 unter Verwendung herkömmlicher Techniken aufgewachsen. Bei einer Ausführungsform beträgt die Widerstandsleitfähigkeit der Epitaxischicht 32 annähernd 0.8 Ohm-cm. Die Oberfläche dieser Epitaxischicht 32 wird in Fig. 2 durch die Abschnitte 32 dargestellt.
  • Anstatt den Transistor in einer N-Epitaxischicht auszubilden, können die P-Kanal-Transistoren statt dessen in N-Wannen ausgebildet werden, die in einem P-Typ-Substrat 30 ausgebildet sind. N-Kanal-Transistoren können dann direkt in den P-Substrat 30 zur Ausbildung von CMOS-Vorrichtungen gebildet werden.
  • Bei einer alternativen Ausführungsform kann es sich bei dem Substrat 30 um ein Substrat vom N-Typ handeln. Bei dieser alternativen Ausführungsform kann die Epitaxischicht beseitigt werden und die Transistoren können direkt in dem Substrat ausgebildet werden oder in dotierten P-Wannen geformt werden.
  • Falls erwünscht kann eine N+ vergrabene Schicht an der Schnittfläche bzw. dem Interface der N-Epitaxischicht 32 und dem Substrat 30 ausgebildet werden, wobei herkömmliche Techniken eingesetzt werden, um das Beta von einem gebildeten parasitären PNP-Bipolartransistor zu vermindern.
  • Eine dünne (bspw. 500 Angstrom) dicke Schicht aus Gate-Oxid 34 (Fig. 3) wird dann auf der Oberfläche der N-Epitaxischicht 32 aufgewachsen.
  • Eine aus Polysilizium bestehende Schicht wird dann auf der Oberfläche des Gate-Oxid 34 bis zu einer Dicke von annähernd 5000 Angstroms abgelagert und dann unter Verwendung konventioneller photolithographischer und Trocken-Ätztechniken definiert bzw. strukturiert, um das Polysilizium-Gate 36 herzustellen. Das Polysilizium kann vordotiert sein oder in einem späteren Dotierschritt dotiert werden, um es leitfähig zu machen. Bei der bevorzugten Ausführungsform wird das Polysilizium stark mit einem N-Typ-Dotierungsstoff dotiert. Wie in Fig. 2 dargestellt wird das Gate 36 so ausgebildet, dass es einem Gitter mit diamantförmigen Öffnungen ähnelt. Bei einer Ausführungsform der Erfindung besitzt jeder der diamantförmigen Öffnungen Innenwinkel von 78º und 102º, wobei die einander gegenüber liegenden 78º-Winkel die lange Diagonale des Diamants schneiden und die einander gegenüber liegenden 102º-Winkel die kurze Diagonale schneiden. Bei einer weiteren Ausführungsform können die spitzen Innenwinkel in einem Bereich von annähernd 45º bis 85º liegen und die stumpfen Winkel können in einem Bereich von annähernd 135º bis 95º liegen.
  • Als nächstes wird eine P-Dotiermaske in einem konventionellen photolithographischen und Ätzprozess eingesetzt, um das Polysilizium-Gate 36 und die Oberfläche der Epitaxischicht 32 innerhalb der diamantförmigen Öffnungen frei zu legen. Die P-Dotierungsstoffe, wie bspw. Bor-Ionen, werden dann in die freigelegte Oberfläche des Wafers mit einer Dosierung von annähernd 3 · 10¹&sup5; Ionen/cm² und mit einer Energie von etwa 35 keV implantiert. Die optimale Dosierung und Energie hängen dabei von Details der besonderen verwendeten Prozeßparametern und von den gewünschten Betriebseigenschaften der Vorrichtung ab. Die Flächen in Fig. 2, die während dieses P-Dotierungsschrittes diesen Dotierungsschritt ausgesetzt ist, ist durch die Flächeninnenlinie 40 dargestellt. Während dieses Dotierprozesses wirkt das Gate 36 als eine Maskierung zur Selbstausrichtung der Source 42- und Drain 44-Bereiche innerhalb der Epitaxischicht 32. Dieser Implantierungsschritt kann auch dazu eingesetzt werden das Polysilizium-Gate 36 stark leitfähig zu machen, falls das Polysilizium nicht zuvor dotiert worden ist. Die implantierten Bor-Ionen können in einem nachfolgenden Erwärmungsschritt aktiviert und diffundiert werden. Bei diesen Erwärmungsschritt kann es sich um den selben Schritt handeln, der zur Oxidierung des Wafers zu einem späteren Zeitpunkt eingesetzt wird. Ein N+-Ring 41 kann wie dargestellt auch zur Ausbildung eines Schutzrings (Kanalstop) um den Umfang der Transistorfläche herum verwendet werden.
  • Herkömmliche Gate-Rand-Spacer bzw. Abstandshalter können, falls gewünscht, vor dem P- Dotierungsprozess ausgebildet werden, um zu verhindern, dass der P-Dotierungsstoff nachfolgend zu weit unterhalb des Gate 36 diffundiert.
  • In einem optional vorgesehenen Schritt zur Reduzierung der Widerstandsleitfähigkeit an der Oberfläche der verschiedenen Source 42- und Drain 44-Bereiche wird eine Oxidschicht (oder ein sonstiges geeignetes Material) über der Oberfläche des Wafers abgelagert oder aufgewachsen und nachfolgend zurück geätzt, um die Oberfläche der Source 42- und Drain 44-Bereiche frei zu legen, während man einen engen Oxidabschnitt beläßt, der um die Gate-Ränder verbleibt. Ein Salizid (selbst-ausgerichtetes Silizid) wird dann auf den frei liegenden Oberflächen dieser Bereiche ausgebildet, indem man eine dünne Schicht eines widerstandsfähigen Metalls (wie bspw. Mo, Ta, Ti, W) oder eines nahezu Edelmetalls (Co, Ni, Pd, Pt) über den frei liegenden Siliziumbereichen aufsputtert oder aufdampft und dann den Wafer aufheizt, damit das Metall mit dem Silizium zur Ausbildung eines Salizids reagiert.
  • Das verbleibende Metall, das über einem Oxid liegt, wird dann unter Verwendung herkömmlicher Ätztechniken weggespült. Die Widerstandsleitfähigkeit des Salizids beträgt annähernd 5 Ohm/Fläche, wohin gegen die Widerstandsleitfähigkeit der darunter liegenden P+-Bereiche annähernd 100 Ohm/Fläche beträgt. Ein derartiger Prozeß zur Ausbildung eines Salizids ist bekannt und wird hier nicht im Detail beschrieben. Falls erforderlich kann das Gate-Polyzid bzw. Polysilizium auch gleichzeitig mit der Ausbildung des Salizids gebildet werden.
  • Anschließend wird eine Isolierschicht (welches annähernd ein Mikrometer dick ist), die aus Oxid 46 besteht, über der Oberfläche des Wafers abgelagert. Diese Oxidschicht 46 wird dann strukturiert und geätzt, um verschiedene Kontaktöffnungen 50 in dem Oxid 46 zu bilden. Diese Kontaktöffnungen 50 sind in Fig. 2 als schwarze Punkte dargestellt. Zwei derartige Kontaktöffnungen 50 sind in Fig. 3 dargestellt und erstrecken sich nach unten zu den Source 42- und Drain 44-Bereichen.
  • Als nächstes wird eine Metallschicht, bspw. eine herkömmliche Aluminium- oder eine Aluminium-Legierungs-Schicht auf der Oberfläche des Wafers unter Verwendung bekannter Techniken abgelagert. Die Metallschicht wird dann unter Verwendung von konventionellen photolithographischen und Ätztechniken zur Ausbildung der Source-Metallstreifen 52 und den Drain-Metallstreifen 54 strukturiert und geätzt, die über den verschiedenen Source 42- und Drain-Bereichen 44 liegen und diese jeweils kontaktieren.
  • Der Schritt zur Strukturierung von Metallstreifen bildet ferner einen Gate-Metallstreifen 56 aus, der das Polysilizium-Gate 36 über die Kontaktöffnungen 50 kontaktiert, welche in Fig. 2 unten dargestellt sind. Ein ähnlicher Gate-Metallstreifen (nicht gezeigt) kontaktiert das Gate 36 an dem anderen Ende des Gates 36.
  • Die Drain-Metallstreifen 54 enden in einer großen Drain-Metallplatte 57, die an eine Drain- Spannungsquelle angeschlossen ist. In ähnlicher Weise, verbindet an der entgegengesetzten Seite des Transistors (nicht gezeigt), eine Source-Metallplatte alle Source-Metallstreifen 52 miteinander und ist an einer Source-Spannung angeschlossen. Die Source-Metallplatte und die Verbindungen zu den Source-Metallstreifen 52 können im wesentlichen ein Spiegelbild der Drain-Metallplatte 57 und der Drain-Metallstreifen 54 sein.
  • Der Gate-Metallstreifen 56 ist entweder über eine Metallverlängerung oder eine Polysiliziumverlängerung an eine Gate-Spannungsquelle (nicht gezeigt) angeschlossen.
  • Bei der in den Fig. 2 und 3 dargestellten Ausführungsform beträgt die Länge L des Gates 36 annähernd 3 Mikrometer und die lange Diagonale sowie die kurze Diagonale der verschiedenen Source 42- und Drain 44-Bereiche beträgt jeweils etwa 16.5 Mikrometer und 13.5 Mikrometer. Diese Längen können in Abhängigkeit von den erforderlichen Betriebsbedingungen (bspw. Spannungspegeln) der Vorrichtung modifiziert werden. Die Breiten der Source- und Drain-Metallstreifen 52 und 54 betragen in etwa S Mikrometer.
  • Es sei angemerkt, dass die diamantförmigen Öffnungen, die durch das Gate 36 gebildet werden, stärker gestreckt werden, indem man die lange Diagonale der Öffnungen erhöht und die kurze Diagonale verkürzt, wobei der Abstand zwischen den Mittelpunkten der nebeneinander liegenden Source 42- und Drain 44-Bereiche erhöht wird, während der Abstand zwischen den Mittelpunkten von nebeneinander liegenden Source 42- und Drain 44-Bereichen in einer einzelnen Source-Reihe oder zwischen den Mittelpunkten von nebeneinander liegenden Drain 44-Bereichen in einer einzelnen Drain-Reihe abnimmt. Die gesamte Gate-Breite und die Fläche des Transistors bleibt jedoch im wesentlichen unverändert. Indem man die Trennung bzw. den Abstand zwischen den nebeneinander liegenden Source 42- und Drain 44-Bereichen erhöht, kann die Breite der Source-Metallstreifen 52 und der Drain-Metallstreifen 54 erhöht werden. Diese Verbreiterung der Streifen reduziert den Widerstand der Streifen, erhöht jedoch nicht die für den Transistor notwendige Fläche. Auf diese Weise wird der AN-Widerstand bzw. Durchschalt-Widerstand des Transistors vermindert ohne Fläche zu opfern.
  • Wenn die Trennung bzw. der Abstand zwischen den nebeneinander liegenden Source 42-Bereichen in einer Source-Reihe und den nebeneinander liegenden Drain 44-Bereichen in einer Drain-Reihe vermindert wird, vermindert sich zusätzlich die erforderliche Länge der Source- Metallstreifen 52 und der Drain-Metallstreifen 54, wodurch der Durchschalt-Widerstand, der durch die inhärente Widerstandsleitfähigkeit der Metallstreifen verursacht wird, weiter reduziert wird.
  • Da das Gate 36 jede der Kontaktöffnungen 50 umgibt, wird ferner lediglich ein zentraler bzw. mittig gelegener Kontakt pro diamantförmigen Bereich benötigt, um jeden Source- und Drain- Bereich in geeigneter Weise vorzuspannen bzw. mit einer Vorspannung zu versorgen. Der Oberflächenbereich der Source- und Drain-Bereiche wird in effizienter Weise ausgenützt, da die Bereiche aufgrund des mittig gelegenen Metallkontakts im wesentlichen gleichförmig entlang des Gates vorgespannt werden.
  • Aus den oben angeführten Gründen ermöglicht die in Fig. 2 dargestellte Architektur die Herstellung eines Transistors, der ein niedrigeres RoN X Flächenprodukt aufweist als bisherige zelluläre Transistorentwürfe oder bisherige Streifentyp-Transistorentwürfe, wie sie bspw. in Fig. 1 dargestellt sind. Ein Vergleich zwischen der diamantförmigen zellulären Struktur der Fig. 2 und einem traditionellen Streifenentwurf bzw. Streifendesign, das zu derjenigen ähnlich ist, die in Fig. 1 dargestellt ist, zeigt, dass die diamantförmige zelluläre Struktur grob geschätzt eine 50% höhere Effizienz (RoN X Flächenprodukt) aufweist als das Streifendesign.
  • Im Allgemeinen ist es viel einfacher, das Polysilizium-Gate derart zu strukturieren, dass es Winkel von 45º und Vielfache davon besitzt. Daher ist die Gate-Struktur, wie sie in Fig. 4 dargestellt ist, derjenigen in Fig. 2 vorzuziehen, da die diamantförmigen Öffnungen in Fig. 2 durch propellerförmig ausgebildete Strukturen ersetzt sind, deren Innenwinkel ein Vielfaches von 45º sind.
  • Die verschiedenen strukturierten Schichten und Bereiche, die in Fig. 4 dargestellt sind, sind mit denselben Bezugszahlen wie in Fig. 2 bezeichnet, da diese Struktur im wesentlichen identisch zu der in Fig. 2 dargestellten Struktur ist, mit Ausnahme der Strukturierung des Polysilizium-Gates 36. Der Abstand des Transistors, wie er in Fig. 4 dargestellt ist, zeigt die Source-Metallplatte 58 auf der rechten Seite der Struktur, wobei sie die Source-Metallstreifen 52 kurzschließt. Die in Fig. 2 dargestellte Struktur würde eine ähnliche Source-Metallplatte 58 besitzen, welche die Source-Metallstreifen 52 in Fig. 2 kurzschließt. Eine Drain-Metallplatte (nicht gezeigt) wird an dem linken Ende der in Fig. 4 dargestellten Transistorstruktur identisch zu derjenigen in Fig. 2 dargestellten Metallplatte ausgebildet.
  • Das Verfahren zur Ausbildung der in Fig. 4 dargestellten Struktur ist identisch zu demjenigen das in Bezug auf die Fig. 2 und 3 beschrieben worden ist und die resultierende Struktur ist ähnlich zu derjenigen, die in Fig. 3 dargestellt ist, weist jedoch Öffnungen auf, die durch ein Gate 36 mit einer Propellerformstruktur anstatt einer Diamantformstruktur gebildet werden.
  • Bei der in Fig. 4 gezeigten Ausführungsform des Transistors beträgt die Länge des Gates 36 annähernd 2.75 Mikrometer, die langen Diagonalöffnungen sind etwa 18.25 Mikrometer lang und die kurzen Diagonalöffnungen sind etwa 10.25 Mikrometer lang. Die Kontaktöffnungen 50 sind im Querschnitt ungefähr 3 Mikrometer breit. Die breiten Source-Metallstreifen 52 und der Drain-Metallstreifen 54 betragen in etwa 7.5 Mikrometer.
  • Obwohl das Verlängern der langen Diagonale der diamantförmigen Öffnungen (oder der annähernd diamantförmigen Öffnungen in Fig. 4) es erlaubt die Metallstreifen 52 und 54, wie gewünscht, breiter herzustellen, erhöht sich bei den in Fig. 2-4 gezeigten Ausführungsformen der Widerstand zwischen dem mittig gelegenen Metallkontakt und den weiten Rändern bzw. Kanten des P+-Source 42- oder Drain 44-Bereiches in unerwünschter Weise. Dies führt zu einem Anstieg des Spannungsabfalls entlang des Bereichs und senkt die Gesamtverstärkung des Transistors. Die Ausbildung eines Silizids an der Oberfläche der Source 42- und Drain 44-Bereiche vermindert diesen Widerstand stark. Für ein besonderes Source/Drain- Dotierniveau und eine besondere Vorrichtungsgröße (neben anderen Erwägungen) gibt es eine optimale diamantförmige Öffnungsform, die das niedrigste RoN X Flächenprodukt liefert.
  • Fig. 5 stellt eine alternative Ausführungsform der Erfindung dar, die einen noch niedrigeren Source-Metall- und Drain-Metall-Widerstand erreicht. Die in Fig. 5 dargestellte Transistorstruktur enthält eine erste Drain-Metallschicht 59 und eine darüber liegende zweite Source- Metallschicht 60. Eine Oxidschicht 61 (oder ein sonstiges geeignetes Dielektrikum) isoliert die Metallschichten 59 und 60 voneinander. Die verbleibenden Bauelemente sind ähnlich zu den identisch numerierten Bauelementen in Fig. 3.
  • Um die in Fig. 5 dargestellte Struktur zu bilden, wird die Drain-Metallschicht 59 so ausgebildet, dass sie über der gesamten Transistor-Feldoberfläche liegt, wobei sie die Drain-Bereiche 44 und Source-Bereiche 42 unter Verwendung der Kontaktöffnungen 50 und 62 kontaktiert. Die Drain-Metallschicht 59 wird rund um die vertikal verlaufenden Metallpfosten 63 weggeätzt, die die Source-Bereiche 42 durch die Öffnungen 62 kontaktieren, um diese Metallpfosten 63 von der Drain-Metallschicht 59 elektrisch zu isolieren.
  • Die Oxidschicht 61 wird daraufhin über der Drain-Metallschicht 59 abgelagert.
  • Es werden dann Öffnungen durch die Oxidschicht 61 hindurch geätzt, um die Oberseiten der Metallpfosten 63 frei zu legen.
  • Aus einem widerstandsfähigen Metall bestehende Stöpsel bzw. Plugs werden daraufhin, falls gewünscht, gebildet, um die Öffnungen, welche die Metallpfosten 63 freilegen, teilweise aufzufüllen bevor die Ablagerung der Source-Metallschicht 60 erfolgt. Die widerstandsfähigen Metallstöpsel erleichtern es die Source-Metallschicht 60 die Metallpfosten 63 in zuverlässiger Weise zu kontaktieren.
  • Eine dicke Source-Metallschicht 60 wird dann derart abgelagert, dass sie über der Drain-Metallschicht 59 und dem Oxid 61 liegt und die Source-Bereiche 42 durch die widerstandsfähigen Metallstöpsel und Metallpfosten 63 kontaktiert.
  • Der in Fig. 5 dargestellte Entwurf bzw. Design erreicht ein noch niedrigeres RoN X Flächenprodukt als das in den Fig. 2 und 4 dargestellte Design aufgrund des niedrigen Widerstandes der großen Metallschichten 59 und 60. Dieses Konzept ist insbesondere für Submikrometer-Gate-Technologien attraktiv, da sehr schmale Metalleitungen nicht geätzt werden müssen und da doppelte Metallisierung oft bereits für weitere Komponenten bzw. Bauteile auf dem gleichen Wafer erforderlich ist.
  • Fig. 6 zeigt eine Möglichkeit den Körper bzw. das Substrat des in Fig. 3 dargestellten Transistors zu kontaktieren. Zusammen mit den verschiedenen P+-Source 42- und Drain 44- Bereiche, die in Fig. 3 dargestellt sind, werden ausgewählte Bereiche 66 (bspw. periphere Bereiche) ausgebildet, damit sie den gleichen Leitfähigkeitstyp wie das Substrat bzw. der Körper des Transistors besitzen, wobei dies in diesem Falle ein N-Leitfähigkeitstyps ist. Diese N+-Bereiche 66 werden dann an eine Referenzspannung angeschlossen, um im Körper bzw. das Substrat (Epitaxischicht 32) des Transistors mit einer Vorspannung zu versorgen. Falls die Substrat-Vorspannung die Source-Spannung sein soll, können die Source-Metallstreifen 52 die Bereiche 66 kontaktieren. Falls eine dritte Spannung eingesetzt wird, um das Substrat vorzuspannen, würde ein separater Metallstreifen oder eine Metallschicht zur Kontaktierung der Bereiche 66 verwendet werden. Die Vorspannung des Substrates versetzt den Transistor in die Lage in einem vier-Anschluß-Betriebsmodus zu arbeiten. Dieser Modus ist oft für Entwickler nützlich und bei VDMOS-Transistoren, wie sie in Fig. 8 gezeigt sind, nicht verfügbar.
  • Fig. 7 stellt eine weitere Ausführungsform der Erfindung dar, bei der ein zellulärer, lateraler DMOS-Transistor ausgebildet ist. Die Vorteile des Gate-Gitters sind weiterhin vorhanden. In der Fig. 7 dargestellte Struktur wird ein P+-Substratkontakt 68 in der Mitte der Source-Bereichsöffnungen ausgebildet und anschließend eine P-Diffusion durchgeführt, um das Substrat 70, welches sich unter dem Gate 36 erstreckt, zu bilden. Ein N-Dotierprozess wird dann eingesetzt, um den N+-Source-Bereich 72 und den N+-Drain-Bereich 74 auszubilden. In einer optionalen Konfiguration wird der N+-Bereich 74 nicht von dem Gate 36 getrennt, wie durch die gestrichelten Linien 75 dargestellt. Bei einer weiteren Konfiguration kann das Gateoxid unterhalb der Drain-Seite des Gate 36 dicker hergestellt werden, um eine höhere Durchbruchsspannung zu erreichen. Der resultierende laterale DMOS-Transistor in Fig. 7 enthält ein leicht dotiertes Drain (d. h. eine N-Epitaxischicht 32), um an relativ hohe Betriebsspannungen angepaßt zu sein. Die N-Kanaltransistoren können in ähnlicher Weise in einer P-Wanne in einer Epitaxischicht 32 gebildet werden, wobei der Bereich 75 eine leicht dotierte Drain- Verlängerung ist (um eine hohe Durchbruchsspannung zu erreichen) und der N+-Bereich 74 die Drain-Elektrode kontaktiert.
  • Der in Fig. 7 dargestellte N-Kanal DMOS-Transistor kann als eine P-Kanalvorrichtung hergestellt werden, indem man die Leitfähigkeitstypen des Substrats, der Epitaxischicht und der verschiedenen Bereiche wechselt. Zusätzlich kann eine P-Kanal DMOS-Vorrichtung in einer P-Wanne ausgebildet werden, wobei die P-Wanne innerhalb einer N-Epitaxischicht 32 oder innerhalb eines N-Substrates ausgebildet ist.
  • Bei den in den Fig. 2-4, 6 und 7 dargestellten Vorrichtungen kann die in Fig. 5 gezeigte Zwei-Schicht-Metallisierungstechnik eingesetzt werden, um den AN-Widerstand bzw. Durchschalt-Widerstand der Vorrichtung weiter zu vermindern.
  • Die resultierenden Transistoren, welche in Bezug auf die Fig. 2-7 beschrieben sind, besitzen niedrige RoN X Flächenprodukte, die ähnlich zu denjenigen von VDMOS-Transistoren sind. Dies gilt insbesondere für P-Kanal VDMOS-Transistoren. Ein bedeutender Vorteil dieser Lateral-Transistoren, die in Bezug auf die Fig. 2-7 beschreiben sind, besteht darin, dass sie in einfacher Weise in dergleichen N-Epitaxischicht 32 (oder N-Substrat) eines N- Kanal VDMOS-Transistors, wie bspw. dem in Fig. 8 gezeigten VDMOS-Transistor, gebildet werden können. Diese Lateral-Vorrichtungen können auch in einem integrierten Schaltkreis gebildet werden, bei dem Drain-Kontakt an der oberen Fläche benötigt werden.
  • Der in Fig. 8 gezeigte N-Kanal VDMOS-Transistor verwendet das gleiche Substrat 30 und die gleiche Epitaxischicht 32 wie die P-Kanal-Vorrichtungen, die unter Bezugnahme auf die Fig. 2-7 beschrieben sind. Der zur Ausbildung des in Fig. 8 gezeigten N-Kanal VDMOS-Transistors eingesetzte Prozeß ist zu demjenigen kompatibel, der zur Ausbildung der in Fig. 2-7 gezeigten Transistoren eingesetzt wird, so dass CMOS-Vorrichtungen mit ähnlichen RON X Flächenprodukten auf dem gleichen Wafer gebildet werden können.
  • Der VDMOS-Transistor verwendet eine vergrabene N+-Schicht 78, die vor der Ausbildung der Epitaxischicht 32 gebildet wird. Die vergrabene N+-Schicht 78 kann an der Oberfläche des Wafers unter Verwendung von N+-Sinkern kontaktiert werden, die sich von der Oberfläche des Wafers hin zu der vergrabenen Schicht 78 erstrecken. Der P+ -Substratkonktaktbereich 80 wird vorzugsweise unter Verwendung herkömmlicher Strukturier- und Dotiertechniken gebildet. Der P+-Substratkontaktbereich 80 ermöglicht einen ohmschen Kontakt zu einer nachfolgenden gebildeten Metallschicht 82.
  • Der P+-Substratkontaktbereich 84 und der N+-Sourcebereich 86 können selbst-ausrichtend mit dem Gate 36 unter Verwendung bekannter Techniken gebildet werden. Eine isolierende Oxidschicht 88 wird über dem Gate 36 aufgewachsen und eine zusätzliche Oxidschicht wird anschließend zur Isolierung des Gates 36 von der nachfolgend ausgebildeten Metallschicht 82 abgelagert.
  • Wenngleich eine laterale P-Kanalvorrichtung zur Bezugnahme auf die verschiedenen Figuren beschrieben worden ist, kann die Vorrichtung auch als eine N-Kanalvorrichtung-Umkehrung der Leitfähigkeitstypen der verschiedenen Bereiche ausgebildet werden. Die P-Kanalvorrichtung kann aufgrund inhärenter Eigenschaft bei höheren Spannungen betreiben werden als eine N-Kanalversion aufgrund des bekannten Rück-Schnapp-Phänomens (Snap-back phenomena) bei lateral N-Kanalvorrichtungen, das deren maximale Betriebsspannung begrenzt. Dementsprechend wäre die höhere Betriebsspannung der N-Kanal VDMOS-Vorrichtung in Fig. 8 (oder sonstiger Transistorvorrichtungen, die ein leicht dotiertes Drain verwenden) kompatibel mit den beschriebenen lateralen P-Kanalvorrichtungen für CMOS-Anwendungen.

Claims (20)

1. MOS-Transistor mit:
einem Halbleitermaterial (32) mit einer oberen Oberfläche;
einem leitfähigen Gateanschluss (36), der über der oberen Oberfläche des Halbleitermaterials (32) liegt und von diesem isoliert ist, wobei der Gateanschluss (36) ein Gitter mit einer Vielzahl von im wesentlichen identischen Öffnungen bildet;
ersten Bereichen des Halbleitermaterials (32), die unterhalb des Gateanschluss (36) liegen und aus einem ersten leitfähigen Typ bestehen, zur Ausbildung von Kanalbereichen des MOS-Transistors, zweiten Bereichen des Halbleitermaterials (32), die durch die Öffnungen in dem Gitter freiliegen und aus einem zweiten Leitungstyp zur Ausbildung von Sourcebereichen (42, 72) und Drain-Bereichen (44, 74) des MOS-Transistors bestehen, wobei die Source-Bereiche (42, 72) und die Drain-Bereiche (44, 74) sich in abwechselnden Reihen der Öffnungen befinden,
einem ersten leitfähigen Material (52, 60), das über mittiggelegenen Abschnitten der Source-Bereiche (42, 72) in Reihen der Source-Bereiche liegt und diese elektrisch kontaktiert, wobei das erste leitfähige Material (52, 60) an eine Source-Spannung angeschlossen ist;
einem zweiten leitfähigen Material (54, 59) das über mittiggelegenen Abschnitte der Drain-Bereiche (44, 74) in Reihen der Drain-Bereiche liegt und diese elektrisch kontaktiert, wobei jede der Reihen der Drain-Bereiche neben einer Reihe des Source-Bereiches (72, 74) liegt,
dadurch gekennzeichnet, dass jede der Öffnungen sich einem länglichen, diamantförmigen Polygon annähert, das eine längste Achse, die die Öffnung halbiert, zwischen zwei Scheitelpunkten des Polygons und eine rechtwinklig zu der längsten Achse verlaufende kurze Achse zwischen den übrigen Scheitelpunkten des Polygons aufweist, wobei die kurze Achse die Öffnung halbiert und die längste Achse an dem Mittelpunkt der längsten Achse schneidet, wobei jede abwechselnde Reihe der Öffnungen sich entlang der Richtung der kurzen Achse der Öffnungen befindet.
2. Transistor nach Anspruch 1, bei dem das Verhältnis der längsten Achse zu der kurzen Achse größer oder gleich etwa 1.2 ist.
3. Transistor nach Anspruch 1, bei dem das Verhältnis der längsten Achse zu der kurzen Achse größer oder gleich etwa 1.5 ist.
4. Transistor nach Anspruch 1, bei dem jede Öffnung zwei Innenwinkel innerhalb eines Bereiches von annähernd 45º bis 85º und zwei Innenwinkel innerhalb eines Bereiches von annähernd 135º bis 95º aufweist.
5. Transistor nach Anspruch 1, bei dem erste Leitfähigkeitstyp ein n-Typ ist.
6. Transistor nach Anspruch 1, bei dem der erste Leitfähigkeitstyp ein P-Typ ist.
7. Transistor nach Anspruch 1, bei dem das Halbleitermaterial eine Epitaxieschicht ist.
8. Transistor nach Anspruch 1, bei dem das Halbleitermaterial (32) ein Wannenbereich des ersten Leitfähigkeitstyps ist.
9. Transistor nach Anspruch 1, bei dem jede der Öffnungen derart ausgebildet ist, dass sie Innenwinkel aufweist, die ein Vielfaches von 45º sind, so dass sie sich einer Diamantform annähern.
10. Transistor nach Anspruch 1, der ferner dritte Bereiche (68) des Halbleitermaterials aufweist, die in den Öffnungen des Gateanschlusses (36) freiliegen, wobei die dritten Bereiche von dem ersten Leitfähigkeitstyp sind und an eine Referenzspannung zur Vorspannung eines Körpers (70) des MOS-Transistors angeschlossen sind.
11. Transistor nach Anspruch 10, bei dem die dritten Bereiche (68) an das erste leitfähige Material (52) zum Kurzschließen des Source-Bereiches (72) mit dem Körper (70) angeschlossen sind.
12. Transistor nach Anspruch 10, bei dem die dritten Bereiche (68) an eine externe Referenzspannung angeschlossen sind.
13. Transistor nach Anspruch 1, bei dem der MOS-Transistor ein lateraler doppeldiffundierter MOS-Transistor (LDMOS) ist, wobei das Halbleitermaterial (32) von dem zweiten Leitfähigkeitstyp ist, und wobei die ersten Bereiche Körperbereiche (70) des DMOS-Transistors darstellen.
14. Transistor nach Anspruch 13, bei dem die ersten Bereiche (70) einen hochdotierten Körperkontakt der Flächenbereiche (68) der ersten Leitfähigkeitstyps zum Kurzschluss der Source-Bereiche (72) enthält.
15. Transistor nach Anspruch 13, bei dem die Drain-Bereiche einen leichter dotierten Drain-Abschnitt (75) und einen stärker dotierten Drain-Abschnitt (74) enthalten.
16. Transistor nach Anspruch 1, bei dem der Transistor mit weiteren Komponenten in einem integrierten Schaltkreis zusammengeschaltet ist.
17. Transistor nach Anspruch 1, bei dem der Transistor als eine diskrete Baukomponente ausgebildet ist.
18. Transistor nach Anspruch 1, bei dem das erste leitfähige Material (52) Streifen des Materials (52) aufweist, wobei jeder der Streifen eine Breite besitzt, die kleiner ist als die längste Achse und eine Länge, die sich weiter als die kürzeste Achse erstreckt, und wobei das zweite leitfähige Material (54) Streifen des Materials (54) aufweist, wobei jeder der Streifen eine Breite besitzt, die kleiner ist als die längste Achse und eine Länge, die sich weiter als die kürzeste Achse erstreckt.
19. Transistor nach Anspruch 1, bei dem das erste leitfähige Material (60) eine erste Leitungsschicht des Materials (60) aufweist, wobei die erste Leitungsschicht des Materials (60) über den Reihen aus Source- und Drainbereichen (42, 44) liegt und wobei das zweite leitfähige Material (59) eine zweite Leitungsschicht des Materials (59) aufweist, die isoliert von der ersten Leitungsschicht liegt, wobei die zweite Leitungsschicht über den Reihen von Source- und Drainbereichen (42, 44) liegt.
20. Transistor nach Anspruch 19, bei dem die erste Leitungsschicht (60) über der zweiten Leitungsschicht (59) liegt und elektrisch die mittig gelegenen Abschnitte der Source- Bereiche (42) mittels Durchgängen durch die zweite Leitungsschicht (59) kontaktiert.
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