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Ausführungsformen der Erfindung beziehen sich auf Feldeffekttransistoren, wie beispielsweise MOSFETs (Metalloxid-Halbleiter-Feldeffekttransistoren), und Verfahren zum Herstellen von Feldeffekttransistoren.
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Strukturen eines lateral diffundierten MOS (LDMOS) sind in Hochspannungstransistoren weit verbreitet. LDMOS-Transistoren können einen großen Frequenzbereich, einen hohe Linearität, ein gutes Leistungsvermögen hinsichtlich Unempfindlichkeit und hohe Durchbruchspannungen bereitstellen. Ein herkömmlicher LDMOS-Transistor weist kontaktierte Source- und Drain-Gebiete in der Nähe der Oberfläche des Halbeiter-Wafers auf, und somit erfolgt der Stromfluss in dem Transistor mehr oder weniger entlang der lateralen Abmessung. Bei einem alternativen Entwurf weisen LDMOS-Transistoren Drain-Kontakte entlang der Rückseite des Chips auf. LDMOS-Transistoren mit einer rückseitigen Drain weisen typischerweise eine Struktur auf, die in der horizontalen Reihenfolge von Source, Polysilizium-Gate, schwach dotierter Drain (LDD) und Sinker-Gebiet angeordnet ist. Diese Anordnung führt tendenziell zu einer großen Vorrichtungsgröße. Auf der Drain-Seite des Transistors ist das LDD-Gebiet oftmals lateral erweitert, um eine hohe Spannung zu erhalten. Ferner muss das Sinker-Gebiet ausreichend diffundiert sein, um die rückseitige Drain zu erreichen. Solch eine tiefe Diffusion nimmt tendenziell aufgrund einer seitlichen Diffusion und einer Fehlausrichtung einen zusätzlichen Chipbereich ein.
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Somit ist eine LDMOS-Struktur mit einem kleinen Zellenteilungsabstand und einem sehr guten Transistorleistungsvermögen erforderlich, die unter Verwendung eines einfachen Herstellungsprozesses gebildet werden kann.
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KURZZUSAMMENFASSUNG DER ERFINDUNG
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Gemäß Ausführungsformen der vorliegenden Erfindung werden verschiedene Techniken zum Reduzieren des Zellenteilungsabstands und des Ein-Widerstands RDS(on) in LDMOS-Transistoren beschrieben. Die Ausführungsformen der vorliegenden Erfindung stellen auch ein einfaches und kostengünstiges Verfahren zum Herstellen von LDMOS-Transistoren bereit.
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Gemäß einer Ausführungsform der vorliegenden Erfindung umfasst ein Feldeffekttransistor ein Halbleitergebiet eines ersten Leitfähigkeitstyps mit einer oberen Fläche und einer unteren Fläche, wobei sich die untere Fläche des Halbleitergebiets über einem Substrat erstreckt und an dieses angrenzt. In dem Halbleitergebiet sind Wannengebiete eines zweiten Leitfähigkeitstyps angeordnet. Der Feldeffekttransistor umfasst auch Source-Gebiete vom ersten Leitfähigkeitstyp, die in den Wannengebieten angeordnet sind, und eine Gate-Elektrode, die sich über jedem Wannengebiet erstreckt und ein entsprechendes der Source-Gebiete überlappt. Jede Gate-Elektrode ist von dem darunterliegenden Wannengebiet durch ein Gate-Dielektrikum isoliert. Zumindest ein LDD-Gebiet vom ersten Leitfähigkeitstyp ist in dem Halbleitergebiet zwischen jeweils zwei benachbarten Wannengebieten angeordnet, sodass das zumindest eine LDD-Gebiet mit den beiden benachbarten Wannengebieten, zwischen denen es angeordnet ist, in Kontakt steht. Ein Sinker-Gebiet ist in dem Halbleitergebiet direkt unter dem zumindest einen LDD-Gebiet angeordnet, sodass das zumindest eine LDD-Gebiet und das Sinker-Gebiet entlang einer vertikalen Orientierung zwischen der oberen und unteren Fläche des Halbleitergebiets positioniert sind. Das Sinker-Gebiet weist eine höhere Dotiermittelkonzentration auf als das zumindest eine LDD-Gebiet.
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Bei einer Ausführungsform ist das zumindest eine LDD-Gebiet an den Gate-Elektroden, zwischen denen es angeordnet ist, selbstausgerichtet.
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Bei einer anderen Ausführungsform ist das Sinker-Gebiet vollständig in dem Halbleitergebiet eingebettet, sodass es die obere Fläche des Halbleitergebiets nicht erreicht.
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Bei einer anderen Ausführungsform umfasst das Halbleitergebiet zwei oder mehr Epitaxieschichten.
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Bei einer anderen Ausführungsform umfasst das Halbleitergebiet eine obere Epitaxieschicht und eine untere Epitaxieschicht mit verschiedenen Dotiermittelkonzentrationen.
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Bei einer anderen Ausführungsform erstreckt sich ein Abschnitt des Sinker-Gebiets lateral in dem Halbleitergebiet direkt unter der Gate-Elektrode.
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Bei einer anderen Ausführungsform bildet das zumindest eine LDD-Gebiet ein oberes LDD-Gebiet und umfasst der Feldeffekttransistor ferner ein unteres LDD-Gebiet vom ersten Leitfähigkeitstyp, das in dem Halbleitergebiet direkt unter dem oberen LDD-Gebiet und direkt über dem Sinker-Gebiet angeordnet ist.
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Bei einer anderen Ausführungsform weist das untere LDD-Gebiet eine höhere Dotiermittelkonzentration als das obere LDD-Gebiet auf und ist es an den Gate-Elektroden, zwischen denen es angeordnet ist, selbstausgerichtet.
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Gemäß einer anderen Ausführungsform der vorliegenden Erfindung umfasst ein Feldeffekttransistor ein Halbleitergebiet eines ersten Leitfähigkeitstyps mit einer oberen Fläche und einer unteren Fläche, wobei sich die untere Fläche des Halbleitergebiets über einem Substrat erstreckt und an dieses angrenzt. Ein Wannengebiet eines zweiten Leitfähigkeitstyps ist in dem Halbleitergebiet angeordnet, wobei ein Source-Gebiet vom ersten Leitfähigkeitstyp in dem Wannengebiet angeordnet ist. Der Feldeffekttransistor weist auch eine Gate-Elektrode auf, die sich über dem Wannengebiet erstreckt und das Source-Gebiet überlappt, und die Gate-Elektrode ist von dem Wannengebiet durch ein Gate-Dielektrikum isoliert. Ein oberes LDD-Gebiet vom ersten Leitfähigkeitstyp ist in dem Halbleitergebiet benachbart zu und in Kontakt mit dem Wannengebiet angeordnet, und ein unteres LDD-Gebiet vom ersten Leitfähigkeitstyp ist in dem Halbleitergebiet direkt unter dem oberen LDD-Gebiet, jedoch in Kontakt mit diesem, angeordnet. Sowohl das obere LDD-Gebiet als auch das untere LDD-Gebiet sind an der Gate-Elektrode selbstausgerichtet. Ferner ist ein Sinker-Gebiet in dem Halbleitergebiet direkt unter dem unteren LDD-Gebiet, jedoch in Kontakt mit diesem, angeordnet, sodass das obere und das untere LDD-Gebiet und das Sinker-Gebiet entlang einer vertikalen Orientierung zwischen der oberen und unteren Fläche des Halbleitergebiets positioniert sind. Bei einer Ausführungsform weist das Sinker-Gebiet eine höhere Dotiermittelkonzentration auf als das obere und das untere LDD-Gebiet.
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Bei einer Ausführungsform des obigen Feldeffekttransistors ist das Sinker-Gebiet vollständig in dem Halbleitergebiet eingebettet, sodass es die obere Fläche des Halbleitergebiets nicht erreicht.
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Bei einer anderen Ausführungsform umfasst das Halbleitergebiet eine obere Epitaxieschicht und eine untere Epitaxieschicht, wobei die obere Epitaxieschicht eine geringere Dotierkonzentration aufweist als die untere Epitaxieschicht und die untere Epitaxieschicht eine geringere Dotierkonzentration aufweist als das Substrat.
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Bei einer anderen Ausführungsform erstreckt sich das Sinker-Gebiet durch die obere und die untere Epitaxieschicht und erstrecken sich sowohl das obere als auch das untere LDD-Gebiet lediglich in der oberen Epitaxieschicht.
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Bei einer anderen Ausführungsform erstreckt sich ein Abschnitt des Sinker-Gebiets lateral in dem Halbleitergebiet direkt unter der Gate-Elektrode.
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Gemäß einer alternativen Ausführungsform der vorliegenden Erfindung umfasst ein Verfahren zum Ausbilden eines Feldeffekttransistors die folgenden Schritte. Zuerst wird ein Halbleitergebiet eines ersten Leitfähigkeitstyps mit einer oberen Fläche und einer unteren Fläche ausgebildet, wobei sich die untere Fläche des Halbleitergebiets über einem Substrat erstreckt und an dieses angrenzt. Das Halbleitergebiet umfasst ein Sinker-Gebiet vom ersten Leitfähigkeitstyp. Das Verfahren umfasst, dass Gate-Elektroden über dem Halbleitergebiet ausgebildet werden, Wannengebiete eines zweiten Leitfähigkeitstyps in dem Halbleitergebiet ausgebildet werden und Source-Gebiete vom ersten Leitfähigkeitstyp in den Wannengebieten ausgebildet werden. Zwischen jeweils zwei benachbarten Wannengebieten wird zumindest ein LDD-Gebiet in dem Halbleitergebiet ausgebildet, sodass das zumindest eine LDD-Gebiet mit den beiden benachbarten Wannengebieten, zwischen denen es angeordnet ist, in Kontakt steht.
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Bei einer Ausführungsform des obigen Verfahrens ist das Sinker-Gebiet vollständig in dem Halbleitergebiet eingebettet, sodass es die obere Fläche des Halbleitergebiets nicht erreicht.
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Bei einer anderen Ausführungsform umfasst das Halbleitergebiet zwei oder mehr Epitaxieschichten.
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Bei einer anderen Ausführungsform umfasst das Ausbilden des Halbleitergebiets, dass eine untere Epitaxieschicht vom ersten Leitfähigkeitstyp über dem Substrat ausgebildet wird, Dotiermittel vom ersten Leitfähigkeitstyp selektiv in die untere Epitaxieschicht implantiert werden, um ein Implantationsgebiet darin auszubilden, eine obere Epitaxieschicht vom ersten Leitfähigkeitstyp, die über der unteren Epitaxieschicht liegt, ausgebildet wird, und ein Temperaturzyklus durchgeführt wird, wodurch Dotiermittel in dem Implantationsgebiet nach oben in die obere Epitaxieschicht diffundieren, wobei das Implantationsgebiet und das ausdiffundierte Gebiet zusammen das Sinker-Gebiet bilden.
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Bei einer anderen Ausführungsform weist die obere Epitaxieschicht eine geringere Dotierkonzentration auf als die untere Epitaxieschicht und weist die untere Epitaxieschicht eine geringere Dotierkonzentration auf als das Substrat.
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Bei einer anderen Ausführungsform umfasst das Ausbilden des zumindest einen LDD-Gebiets, dass Dotiermittel vom ersten Leitfähigkeitstyp unter Verwendung der Gate-Elektroden als Maske in das Halbleitergebiet implantiert werden, sodass das zumindest eine LDD-Gebiet, das zwischen jeweils zwei benachbarten Wannengebieten ausgebildet wird, an entsprechenden Gate-Elektroden selbstausgerichtet ist.
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Bei einer anderen Ausführungsform umfasst das Ausbilden des zumindest einen LDD-Gebiets, dass Dotiermittel vom ersten Leitfähigkeitstyp implantiert werden, um ein oberes LDD-Gebiet unter Verwendung der Gate-Elektroden als Maske in dem Halbleitergebiet auszubilden, und Dotiermittel vom ersten Leitfähigkeitstyp implantiert werden, um ein unteres LDD-Gebiet in dem Halbleitergebiet unter Verwendung der Gate-Elektroden als Maske auszubilden. Das untere LDD-Gebiet befindet sich direkt über dem Sinker-Gebiet und steht in Kontakt mit diesem, und das obere LDD-Gebiet befindet sich direkt über dem unteren LDD-Gebiet und steht in Kontakt mit diesem. Bei einigen Ausführungsformen weist das Sinker-Gebiet eine höhere Dotierkonzentration auf als das untere LDD-Gebiet und weist das untere LDD-Gebiet eine höhere Dotierkonzentration auf als das obere LDD-Gebiet.
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Ferner werden verschiedene zusätzliche Merkmale und Vorteile der vorliegenden Erfindung in Bezug auf die detaillierte Beschreibung und die begleitenden Zeichnungen, die folgen, deutlicher verständlich.
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KURZBESCHREIBUNG DER ZEICHNUNGEN
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1 zeigt eine vereinfachte Querschnittsansicht eines LDMOS-Transistors gemäß einer Ausführungsform der vorliegenden Erfindung;
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2 zeigt eine vereinfachte Querschnittsansicht eines LDMOS-Transistors gemäß einer anderen Ausführungsform der vorliegenden Erfindung;
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3A–3J sind vereinfachte Querschnittsansichten, die einen vereinfachten Prozessfluss darstellen, um einen LDMOS-Transistor herzustellen, der sich durch vertikal gestapelte LDD- und Sinker-Gebiete auszeichnet, gemäß einer Ausführungsform der vorliegenden Erfindung; und
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4 zeigt ein beispielhaftes Dotierprofil für einen LDMOS-Transistor gemäß einer Ausführungsform der vorliegenden Erfindung.
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DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
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Die Ausführungsformen der vorliegenden Erfindung beziehen sich auf LDMOS-Transistoren mit einem kleinen Zellenteilungsabstand und einem geringen Widerstand RDS(on). Bei einigen Ausführungsformen der vorliegenden Erfindung sind ein oder mehrere LDD-Gebiete zusammen angeordnet, wobei sich das Sinker-Gebiet in einem vertikalen Stapel befindet, wobei das LDD-Gebiet/die LDD-Gebiete an den Gate-Elektroden selbstausgerichtet ist/sind. Diese Anordnung reduziert im Wesentlichen den Zellenteilungsabstand: (1) durch Stapeln des LDD-Gebiets/der LDD-Gebiete und des Sinker-Gebiets, die bei herkömmlichen LDMOS-Transistoren typischerweise lateral angeordnet sind, und (2) durch Ausbilden des LDD-Gebiets auf eine selbstausgerichtete Weise, wodurch die Berücksichtigungen einer Fehlausrichtung beseitigt werden, die bei herkömmlichen LDMOS-Entwürfen stattfinden müssen.
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Bei einigen Ausführungsformen werden das LDD-Gebiet/die LDD-Gebiete und das Sinker-Gebiet zwischen zwei Gate-Elektroden ausgebildet und von zwei halben Zellen geteilt. Das LDD-Gebiet/die LDD-Gebiete können an beiden Gate-Elektroden selbstausgerichtet sein, und durch Orientieren des LDD-Gebiets/der LDD-Gebiete, um sich vertikal, und nicht lateral, zu erstrecken, kann das LDD-Gebiet/können die LDD-Gebiete in dem minimalen Raum zwischen den Gate-Elektroden ausgebildet werden, was durch die Lithographiefähigkeit ermöglicht wird. Bei bestimmten Ausführungsformen wird das Sinker-Gebiet zuerst in einer unteren Halbleiterschicht implantiert und dann in eine obere Halbleiterschicht diffundiert, gefolgt von einem Ausbilden eines oder mehrerer LDD-Gebiete in der oberen Halbleiterschicht direkt auf dem Sinker-Gebiet. Die Implantationen und Erwärmungszyklen sind entworfen, um sicherzustellen, dass das Sinker-Gebiet und das darüber liegende LDD-Gebiet/die darüber liegenden LDD-Gebiete miteinander in Kontakt stehen, um einen reduzierten RDS(on) sicherzustellen.
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1 zeigt eine vereinfachte Querschnittsansicht eines LDMOS-Transistors 100 gemäß einer Ausführungsform der vorliegenden Erfindung. Der LDMOS-Transistor 100 umfasst ein Halbleitergebiet 102 mit einer oberen Fläche 131 und einer unteren Fläche 132. Die untere Fläche 132 des Halbleitergebiets 102 erstreckt sich über einem stark dotierten Substrat 101 und grenzt an dieses an. Bei der gezeigten Ausführungsform umfasst das Halbleitergebiet 102 zwei Epitaxieschichten, nämlich eine untere Epitaxieschicht 103 und eine obere Epitaxieschicht 104, wobei jedoch in Abhängigkeit von den Entwurfszielen nur eine oder mehr als zwei Epitaxieschichten verwendet werden können. Der LDMOS-Transistor 100 umfasst Wannengebiete 111, die sich in dem Halbleitergebiet 102 erstrecken, und Source-Gebiete 114 und Heavy-Body-Gebiete 113, die sich in den Wannengebieten 111 erstrecken. Bei der beispielhaften gezeigten Ausführungsform sind das Substrat 101, das Halbleitergebiet 102 und die Source-Gebiete 114 n-leitend, wohingegen die Wannengebiete 111 und die Heavy-Body-Gebiete 113 p-leitend sind.
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In dem Halbleitergebiet 102 ist ein Sinker-Gebiet 105 eingebettet. Es sind auch ein oder mehrere LDD-Gebiete, z. B. die Gebiete 109 und 112, in dem Halbleitergebiet 102 ausgebildet und vertikal über dem Sinker-Gebiet 105 gestapelt. Das vertikale Stapeln ermöglicht die Optimierung der LDD-Gebiete für einen reduzierten Widerstand und einen reduzierten Zellenteilungsabstand. Bei einer spezifischen Ausführungsform ist das obere LDD-Gebiet 109 an Gate-Elektroden 108 selbstausgerichtet und ist es benachbart zu den Wannengebieten 111 und steht es in Kontakt mit diesen. Bei Ausführungsformen, die ein zweites unteres LDD-Gebiet 112 aufweisen, ist das untere LDD-Gebiet 112 direkt unter dem oberen LDD-Gebiet 109 in dem Halbleitergebiet 102 angeordnet und ist das zweite LDD-Gebiet 112 auch an den Gate-Elektroden 108 selbstausgerichtet. Bei den Ausführungsformen mit nur einem LDD-Gebiet 109 steht das LDD-Gebiet direkt mit dem Sinker 105 in Kontakt. Bei einer Ausführungsform weist das Sinker-Gebiet 105 eine höhere Dotiermittelkonzentration auf als die beiden LDD-Gebiete 109 und 112 und weist das untere LDD-Gebiet 112 eine höhere Dotiermittelkonzentration auf als das obere LDD-Gebiet 109. Dieses Dotiermittelprofil führt zu einem geringen RDS(on) und einer hohen Durchbruchspannung.
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Der LDMOS-Transistor 100 weist Gate-Elektroden 108 auf, die sich über dem Halbleitergebiet 102 erstrecken. Jede Gate-Elektrode 108 ist auf einer Seite durch das Source-Gebiet 114 und auf der anderen Seite durch das LDD-Gebiet 109 flankiert. Die Gate-Elektroden 108 erstrecken sich über den Wannengebieten 111 und überlappen die Source-Gebiete 114 und das LDD-Gebiet 109. Die Gate-Elektroden 108 sind auch durch eine Gate-Dielektrikumschicht 106 von den darunterliegenden Schichten isoliert. Es kann eine weitere Dielektrikumschicht 115 über den Gate-Elektroden 108 ausgebildet werden, um die Gate-Elektroden 108 von einer darüber liegenden Source-Verbindungsschicht 116 zu isolieren.
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Die Source-Verbindungsschicht 116 (die z. B. Metall umfasst) wird über der Dielektrikumschicht 115 ausgebildet und stellt einen Kontakt mit den Source-Gebieten 114 und Heavy-Body-Gebieten 113 her. Eine Drain-Verbindungsschicht 117 steht mit dem Substrat 101 entlang der Rückseite des Transistors 100 in Kontakt. Während des Transistorbetriebs fließt zumindest ein Teil des Stroms durch das obere und das untere LDD-Gebiet und das Sinker-Gebiet.
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2 zeigt eine Halbzellendarstellung des LDMOS-Transistors in 1 und ist ansonsten identisch mit der Struktur von 1. Gemäß Ausfühzungsformen der Erfindung sind viele Varianten der in 1 und 2 gezeigten Struktur möglich. Beispielsweise können in Abhängigkeit von der gewünschten Durchbruchspannung und dem gewünschten RDS(on) mehr als zwei LDD-Gebiete über dem Sinker-Gebiet ausgebildet werden. Diese zusätzlichen LDD-Gebiete können an den Gate-Elektroden selbstausgerichtet sein. Bei einigen Ausführungsformen kann das Sinker-Gebiet auch unter Verwendung einer Ionenimplantation ausgebildet werden, die an den Gate-Elektroden selbstausgerichtet ist. Natürlich sind andere Alternativen und Abwandlungen möglich, von denen nachstehend einige erläutert werden.
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3A–3J sind Querschnittsansichten, die einen vereinfachten Prozessfluss zum Herstellen des in 2 gezeigten LDMOS-Transistors gemäß einer Ausführungsform der vorliegenden Erfindung darstellen. In 3A ist ein Halbleitergebiet 302 über einem n-leitenden Substrat 301 ausgebildet. Das Substrat 301 ist vorzugsweise stark dotiert. Stark dotierte Substrate können unter Verwendung von herkömmlichen Techniken ausgebildet werden oder können im Handel erhältlich sein. Bei einigen Ausführungsformen ist das Halbleitergebiet 302 auch n-leitend. Das Halbleitergebiet 302 kann entweder eine durchgehende Schicht (z. B. eine Epitaxieschicht) sein oder kann mehrere Epitaxieschichten umfassen. In dem Fall, dass das Halbleitergebiet 302 mehrere Epitaxieschichten umfasst, kann jede Epitaxieschicht in Abhängigkeit von den Entwurfszielen eine andere Dotierkonzentration aufweisen als die anderen.
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Ein in dem Halbleitergebiet 302 eingebettetes stark dotiertes Sinker-Gebiet 305 kann unter Verwendung von herkömmlichen Implantationstechniken ausgebildet werden. Das Sinker-Gebiet 305 kann sich durch mehrere Epitaxieschichten erstrecken, die in dem Halbleitergebiet 302 umfasst sind. Bei der gezeigten Ausführungsform erstreckt sich das Sinker-Gebiet 305 in sowohl die untere Epitaxieschicht 303 als auch die obere Epitaxieschicht 304. Es kann eine harte Maske (nicht gezeigt) verwendet werden, um die Zielimplantation und -ausbildung des Sinker-Gebiets 305 zu erreichen.
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Bei einer spezifischen Ausführungsform wird zuerst die untere Epitaxieschicht 303 über dem Substrat 301 ausgebildet. Es wird ein maskierter Implantationsschritt ausgeführt, um n-leitende Dotiermittel in vordefinierte Gebiete der unteren Epitaxieschicht 303 zu implantieren, um das Sinker-Gebiet 305 auszubilden. Dann wird die obere Epitaxieschicht 304 über der unteren Epitaxieschicht 303 ausgebildet. Bei einer alternativen Ausführungsform kann der Sinker-Implantationsschritt ausgeführt werden, nachdem beide Epitaxieschichten 303 und 304 ausgebildet wurden. In diesem Fall kann eine höhere Implantationsenergie verwendet werden, um das Sinker-Gebiet in der gewünschten Tiefe zu positionieren. Dem Implantationsschritt kann ein Ausheilungsschritt folgen, um zu ermöglichen, dass Sinker-Dotiermittel nach oben in die obere Epitaxieschicht 304 diffundieren, und auch, um zu ermöglichen, dass Dotiermittel von dem n+-Substrat 301 nach oben in die untere Epitaxieschicht 303 diffundieren. Der Ausheilungsschritt führt zu einer Dotiermittelverteilung, die den elektrischen Widerstand reduziert und auch jegliche konstruktive Beschädigung repariert, die während der Implantationsschritte an den Epitaxieschichten verursacht wird. Die Temperaturzyklen sowie der Implantationsdotiermitteltyp und die -konzentration und die Implantationsenergie zum Ausbilden des Sinker-Gebiets und der verschiedenen LDD-Gebiete können entworfen sein, um sicherzustellen, dass bei der Endstruktur das Sinker-Gebiet 305 mit dem unteren LDD-Gebiet 312 in Kontakt steht und das untere LDD-Gebiet 312 mit dem oberen LDD-Gebiet 309 in Kontakt steht, wodurch ein niedriger RDS(on) sichergestellt wird.
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Als Nächstes wird eine Gate-Dielektrikumschicht 306 über der oberen Epitaxieschicht 304 ausgebildet, wie es in 3B gezeigt ist. Die Gate-Dielektrikumschicht 306 kann unter Verwendung einer beliebigen bekannten Technik, z. B. eines Gate-Dielektrikumprozesses, ausgebildet werden. Bei einer Ausführungsform wird die Gate-Dielektrikumschicht 306 ausgebildet, indem die obere Epitaxieschicht 304 einer oxidierenden Umgebung ausgesetzt wird. Als Nächstes wird eine Polysiliziumschicht 307 über der Gate-Dielektrikumschicht 306 ausgebildet. Dann wird die Polysiliziumschicht 307 selektiv entfernt, um eine Gate-Elektrode 308 auszubilden, wie es in 3C gezeigt ist. Optional kann eine zweite Isolierschicht 320 über der Gate-Elektrode 320 ausgebildet werden, um die Gate-Elektrode abzudichten, um nicht weiteren Verarbeitungsschritten ausgesetzt zu werden. Die Isolierschicht 320 kann z. B. durch Oxidieren des Polysilizium-Gates 308 ausgebildet werden. Bei einer alternativen Ausführungsform kann eine Silizidschicht über der Polysiliziumschicht ausgebildet werden, bevor die Gate-Elektrode strukturiert wird.
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3D zeigt die Ausbildung des oberen LDD-Gebiets 309. Nach dem Ausbilden der Gate-Elektrode 308 wird die obere Epitaxieschicht 304 mit Dotiermitteln implantiert, um das obere LDD-Gebiet 309 auszubilden, ohne eine Maskierungsschicht zu verwenden. Das obere LDD-Gebiet 309 ist somit an der Gate-Elektrode 308 selbstausgerichtet. Da keine Maske verwendet wird, werden die Dotiermittel auf beiden Seiten der Gate-Elektrode 308 implantiert. Die nachfolgenden p-Wannen- und Source-Implantationen kompensieren jedoch die in diesem Schritt auf der Source-Seite der Gate-Elektrode 308 implantierten Dotiermittel. Bei einer Ausführungsform ist das verwendete LDD-Dotiermittel Arsen, das mit einer Dosierung von etwa 4E12 Ionen/cm2 implantiert wird, und beträgt die eingesetzte Implantationsenergie etwa 120 KeV. Bei einer alternativen Ausführungsform kann eine Maskierungsschicht verwendet werden, um die Source-Seite des Gates 308 abzuschirmen, um den Dotiermitteln nicht ausgesetzt zu werden.
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In 3E wird eine Maskierungsschicht 310 verwendet, um die Drain-Seite der Gate-Elektrode 308 abzuschirmen, und wird dann ein weiterer Implantationsschritt durchgeführt, um das p-leitende Wannengebiet 311 auszubilden. Dann wird ein Eintreiben der Wanne ausgeführt. Es kann eine beliebige einer Anzahl von bekannten Techniken für die Implantation und das Eintreiben der Wanne verwendet werden. Es sei angemerkt, dass das obere LDD-Gebiet 309 ausgebildet werden kann, nachdem das Wannengebiet 311 ausgebildet wurde. In 3F wird die Maskierungsschicht 322 (die die gleiche sein kann wie die Maskierungsschicht, die für die Wannenimplantation in 3E verwendet wird) verwendet, um die Drain-Seite der Gate-Elektrode 308 während eines Source-Implantations-Prozesses zum Ausbilden des n-leitenden Source-Gebiets 314 abzudecken. Das Source-Gebiet wird unter Verwendung von bekannten Techniken stark mit z. B. Arsen oder Phosphor dotiert.
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In 3G wird eine LDD-Implantation ausgeführt, um das untere LDD-Gebiet 312 auszubilden, ohne eine Maske zu verwenden. Das untere LDD-Gebiet ist somit an der Gate-Elektrode 308 selbstausgerichtet. Im Vergleich zu dem oberen LDD-Gebiet 309 weist das untere LDD-Gebiet 312 eine höhere Dotiermittelkonzentration auf und wird es mit einer höheren Energie implantiert. Das obere und das untere LDD-Gebiet 309, 312 werden derart ausgebildet, dass das obere und das untere LDD-Gebiet 309, 312 und das Sinker-Gebiet 305 alle in einem vertikalen Stapel ausgebildet werden, wie es gezeigt ist. Bei einer Ausführungsform wird das untere LDD-Gebiet 312 mit Phosphor mit einer Dosierung von etwa 2,7E13 Ionen/cm2 und einer Energie von etwa 170 KeV ausgebildet. Bei einer alternativen Ausführungsform kann das untere LDD-Gebiet 312 auch unter Verwendung einer Maske ausgebildet werden, die verhindert, dass die LDD-Dotiermittel auf die Source-Seite der Gate-Elektrode 308 gelangen, wenn dies notwendig ist.
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Bei einer Ausführungsform wird das Substrat stark mit Phosphor dotiert und wird die untere Epitaxieschicht mit Arsen dotiert und dient sie als Deckschicht zum Kontrollieren der Aufwärtsdiffusion von Dotiermitteln von dem Substrat. Bei dieser Ausführungsform werden das Sinker-Gebiet und das obere LDD-Gebiet unter Verwendung von Arsendotiermitteln ausgebildet und wird das untere LDD-Gebiet unter Verwendung von Phosphor ausgebildet. Mit geeigneten Erwärmungszyklen stellt diese Kombination von Dotiermitteltypen zusammen mit geeigneten Dotiermittelkonzentrationen und Energien sicher, dass das Sinker-Gebiet und das obere und untere LDD-Gebiet miteinander in Kontakt gelangen, um den RDS(on) zu minimieren, und zwar ohne übermäßige laterale Diffusion der LDD-Gebiete.
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Als Nächstes wird in 3H eine Maskierungsschicht 324 verwendet, um ein Fenster zu definieren, durch das Heavy-Body-Dotiermittel in das Body-Gebiet 311 implantiert werden, um auf diese Weise das Heavy-Body-Gebiet 313 auszubilden. In 3I wird eine Dielektrikumschicht 315 unter Verwendung von herkömmlichen Techniken über der Gate-Elektrode 308 ausgebildet. Bei einer Ausführungsform umfasst die Dielektrikumschicht 315 BPSG. In 3J wird ein Abschnitt der Dielektrikumschicht 315 entfernt und wird unter Verwendung von bekannten Techniken eine Heavy-Body-Vertiefung, die sich durch das Source-Gebiet 314 erstreckt und in dem Heavy-Body-Gebiet 313 endet, ausgebildet. Dann wird über der Dielektrikumschicht 315 unter Verwendung von herkömmlichen Verfahren die Source-Verbindungsschicht 316 ausgebildet. Die Source-Verbindungsschicht 316 stellt einen Kontakt mit dem Source-Gebiet 314 und dem Heavy-Body-Gebiet 313 her. Die Verbindungsschicht 316 kann aus jedem geeigneten Metall, wie beispielsweise Aluminium, Kupfer, hochschmelzendem Metall, Metallsilizid oder dergleichen, ausgebildet werden. Bei einer alternativen Ausführungsform wird das Heavy-Body-Gebiet 313 nach dem Ausbilden der Heavy-Body-Vertiefung durch Implantieren von Dotiermitteln entlang dem Boden der Heavy-Body-Vertiefung ausgebildet. Schließlich wird eine Drain-Verbindung 317 auf der Rückseite des Substrats ausgebildet, wodurch die Transistorstruktur abgeschlossen wird.
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Es sei angemerkt, dass, obwohl 3A–3J eine bestimmte Sequenz von Schritten beim Ausbilden eines LDMOS-Feldeffekttransistors zeigen, gemäß alternativen bekannten Techniken auch andere Sequenzen oder Schritte durchgeführt werden können. Ferner können die einzelnen in 3A–3J gezeigten Schritte mehrere Subschritte umfassen, die, soweit für den einzelnen Schritt erforderlich, in verschiedenen Sequenzen durchgeführt werden können. Ferner können in Abhängigkeit von dem bestimmten Entwurf weitere Schritte hinzugefügt oder entfernt werden. Ein Fachmann erkennt angesichts dieser Offenbarung viele Abwandlungen, Modifikationen und Alternativen.
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4 zeigt ein beispielhaftes Dotierprofil entlang der Linie A-A in 3J. In 4 entspricht die horizontale Achse von links nach rechts der vertikalen Abmessung von der oberen Fläche des Halbleitergebiets 302 zu dem Substrat 301. Es ist zu sehen, dass sich die obere Epitaxieschicht bis zu einer Tiefe von 0,55 μm erstreckt. Die zweite Epitaxieschicht weist eine Dicke von etwa 1,5 μm auf und erstreckt sich von einer Tiefe von etwa 0,55 μm bis zu etwa 2,05 μm. Es ist ein Abschnitt des Substrats von etwa 2,05 μm bis 3,00 μm gezeigt.
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In 4 wird Bezugszeichen 401 verwendet, um den allgemeinen Ort des oberen und unteren LDD-Gebiets zu identifizieren, und wird Bezugszeichen 402 verwendet, um den allgemeinen Ort des Sinker-Gebiets zu identifizieren. Wie es zu sehen ist, weist das Sinker-Gebiet eine Spitzenkonzentration in der Nähe der Oberfläche der oberen Epitaxieschicht auf, in der die Sinker-Dotiermittel implantiert sind. Nachfolgende Wärmezyklen bewirken das Hochdiffundieren der Sinker-Dotiermittel in die obere Epitaxieschicht. Während der verschiedenen Wärmezyklen diffundieren die Dotiermittel von dem stark dotierten Substrat 404 auch nach oben in die untere Epitaxieschicht, was zu dem gesteigerten Dotiermittelprofil führt, das in 4 durch Bezugszeichen 403 gekennzeichnet ist. Das beispielhafte Dotierprofil in 4 reduziert vorteilhaft den Transistor-Ein-Widerstand RDS(on), während die gewünschte Durchbruchspannung aufrecht erhalten wird. Es sei angemerkt, dass das bestimmte Dotiermittelprofil gemäß einer Ausführungsform der Erfindung lediglich ein spezifisches Beispiel zeigt, und dass Prozessbedingungen angepasst werden können, um das Dotiermittelprofil und die elektrische Widerstandsfähigkeit der verschiedenen Gebiete abzustimmen, um die Anforderung spezifischer Entwürfe zu erfüllen. Beispielsweise kann in Abhängigkeit von der gewünschten Durchbruchspannung und dem gewünschten RDS(on) die Dotierkonzentration der beiden LDD-Gebiete angepasst werden, oder kann nur ein LDD-Gebiet anstatt von zweien verwendet werden, oder können alternativ drei oder mehr LDD-Gebiete, die in zwei oder mehr Epitaxieschichten ausgebildet werden, verwendet werden.
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Durch diese Erfindung werden viele Vorteile realisiert. Beispielsweise ist es durch Stapeln der LDD- und Sinker-Gebiete in einer vertikalen Orientierung möglich, den Zellenteilungsabstand zu reduzieren, wodurch die Anzahl von Zellen erhöht wird, die in einer gegebenen Chipgröße untergebracht werden können. Als weiteres Beispiel ist es aufgrund der Möglichkeit des Anpassens der Dotierkonzentrationen der LDD- und Sinker-Gebiete möglich, den Gesamtwiderstand dieser Gebiete zu kontrollieren. Dies unterstützt ferner das Abstimmen des RDS(on), um verbesserte Schalteigenschaften für den Transistor bereitzustellen. Ferner stellen die oben beschriebenen Ausführungsformen LDD-Gebiete bereit, die auf der Drain-Seite der Gate-Elektroden selbstausgerichtet sind und somit die Prozesskomplexität und -kosten reduzieren können. Bei einer spezifischen Ausführungsform wurde eine Reduzierung des Zellenteilungsabstands von 2,0–2,2 μm für einen vergleichbaren herkömmlichen LDMOS-Transistor auf etwa 1,2 μm für einen LDMOS, der unter Verwendung der Techniken der vorliegenden Erfindung ausgebildet wurde, erhalten.
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Während das Obige eine vollständige Beschreibung spezifischer Ausführungsformen der vorliegenden Erfindung umfasst, können verschiedene Modifikationen, Abwandlungen und Alternativen eingesetzt werden. Beispielsweise können, obwohl Silizium als Beispiel für ein Substratmaterial gegeben wird, andere Materialien verwendet werden. Ferner wird die Implantation als Beispiel zum Einführen von Dotiermitteln gegeben, wobei jedoch in Abhängigkeit von der geeigneten verwendeten Maske andere Dotierverfahren, wie beispielsweise eine Quelle für Gas oder ein topisches Dotiermittel, verwendet werden können, um Dotiermittel für eine Diffusion bereitzustellen. Ferner wäre, während die durch die 3A–3J gezeigten Prozesssequenzen für n-Kanal-FETs vorgesehen sind, das Modifizieren dieser Prozesssequenzen zum Ausbilden der p-Kanal-FETs für einen Fachmann angesichts dieser Offenbarung offensichtlich. Somit sollte der Schutzumfang dieser Erfindung nicht auf die beschriebenen Ausführungsformen beschränkt sein, sondern ist er stattdessen durch die folgenden Ansprüche definiert.
