HINTERGRUND DER ERFINDUNG
Gebiet der Erfindung
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Die Erfindung betrifft eine Halbleiter-Speichereinrichtung und
insbesondere eine dynamische Speichereinrichtung mit wahlfreiem
Zugriff mit einer internen Leistungsquelle, die den Pegel einer
Leistungsversorgungsspannung, welche an den Speicher von außen
angelegt wird (d. h. eine externe Leistungsversorgungsspannung)
herabstuft oder verringert und eine interne Leistungsspannung
erzeugt und einer internen Schaltung der Speichereinrichtung als
eine Betriebsleistungsspannung zuführt.
Beschreibung des Standes der Technik
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Aus der US-A-4 925 863 ist eine Halbleiter-Speichereinrichtung
bekannt, welche vorschlägt, einer Spannungsreglerschaltung einen
Hochleistungs-Steuertransistor hinzuzufügen.
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Das IEEE JOURNAL OF SOLID-STATE CIRCUITS, Band 27, Nr. 6, Juni
1992, New York, USA, Seiten 920 bis 926, offenbart einen
Spannungsabwärtswandler mit einem Bereitschaftsstrom im
Submikroamperebereich für statische Niedrigleistungs-RAMs.
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Es ist im Stand der Technik gut bekannt, daß neueste, aus MOS-
Transistoren bestehende dynamische Speichereinrichtungen eine
Technik einsetzen, bei welcher eine interne Leistungsquelle
verwendet wird, um eine externe Leistungsversorgungsspannung zu
verringern und eine interne Leistungsspannung mit einem
herabgestuften Spannungspegel einer internen Speicherschaltung als eine
Betriebsleistungsspannung zur Verhinderung eines Bruchs des
Gateoxidfilms und des Auftretens heißer Träger sowie auch zur
Verringerung der Verlustleistung bereitzustellen. Obwohl diese
Technik sehr nützlich für fein strukturierte MOS-Transistoren
sowie hinsichtlich der Unterdrückung des Leistungsverbrauchs
ist, muß die so erzeugte interne Leistungsspannung gegen
Änderungen der Impedanz der internen Speicherschaltung stabilisiert
werden. Zu diesem Zweck nutzt die interne Leistungsquelle eine
Differentialverstärkerschaltung, welche die interne
Leistungsspannung mit einer Referenzspannung vergleicht, um die interne
Leistungsspannung zu stabilisieren. Das heißt, die interne
Leistungsquelle führt einen linearen Vorgang aus und verbraucht
unabhängig von einem fehlenden Zugriff auf den Speicher eine
Gleichsignalleistung.
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Wie ebenso im Stand der Technik bekannt ist, hat die
Speichereinrichtung nicht nur eine aktive Betriebsart, in welcher
Datenlese- und -schreibzugriffsvorgänge durchgeführt werden,
sondern auch eine Bereitschaftsbetriebsart, in der auf den
Datenlese/schreibzugriff gewartet wird. Die durch die
Speichereinrichtung verbrauchte Leistung, insbesondere die Verlustleistung
in der Bereitschaftsbetriebsart, soll bevorzugt so klein wie
möglich sein. Dieser Wunsch ist in einer batteriebetriebenen
Vorrichtung oder einem solchen System sehr stark.
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Die interne Leistungsquellenschaltung verbraucht jedoch immer
eine Leistung, wie vorstehend erwähnt wurde. In der aktiven
Betriebsart ist die durch die interne Leistungsquellenschaltung
verbrauchte Leistung sehr klein im Vergleich zu derjenigen, die
durch die interne Speicherschaltung in Antwort auf eine
Zugriffsanforderung verbraucht wird. In der
Bereitschaftsbetriebsart andererseits wird eine durch die interne Schaltung
verbrauchte Leistung gering, so daß daher die durch die interne
Leistungsquelle verbrauchte Leistung zu einem Problem wird. Die
durch die interne Leistungsquelle verbrauchte Leistung muß daher
während einer Zeitdauer in der Bereitschaftsbetriebsart
verringert werden.
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Zu diesem Zweck wurde eine solche interne
Leistungsquellenschaltung wie in Fig. 6A gezeigt vorgeschlagen. Diese interne
Leistungsquelle beinhaltet eine erste Leistungsversorgungsschaltung
1 und eine zweite Leistungsversorgungsschaltung 2. Die erste
Leistungsversorgungsschaltung 1 beinhaltet eine
Differentialverstärkerschaltung 11, die mit einer externen Leistungsspannung
VCC arbeitet. Dieser Verstärker 11 umfaßt ein differentielles
Paar von N-Kanal-MOS (nachstehend als "NMOS"
bezeichnet)-Transistoren Q11 und Q12, einen NMOS-Transistor Q13 als eine
Konstantstromquelle, ein Paar von P-Kanal-MOS (nachstehend als "PMOS"
bezeichnet)-Transistoren Q14 und Q15, die einen Stromspiegel als
eine Last bilden, und einen PMOS-Treibertransistor 12, der als
ein Ausgangspuffertransistor dient zum Erzeugen einer internen
Leistungsspannung VINT, welche wiederum der (nicht gezeigten)
internen Speicherschaltung zugeführt wird. Der Transistor Q11
empfängt an seinem Gate die interne Leistungsspannung VINT, und
der Transistor Q12 empfängt an seinem Gate eine Referenzspannung
VREF. Diese Referenzspannung VREF wird durch einen (nicht
gezeigten) Referenzspannungsgenerator eines gut bekannten
Bandlücken-Reglertyps erzeugt und ist folglich gegen die Änderung
der externen Leistungsspannung sowie bezüglich einer
Betriebstemperatur stabilisiert. Die Referenzspannung VREF wird ferner
dem Gate des Transistors Q13 zugeführt, um diesen zu
veranlassen, als eine Konstantstromquelle zu arbeiten, die einen Strom
I1 erzeugt. Somit wird die interne Spannung VINT durch den
Verstärker 11 so gesteuert, daß sie, durch eine negative
Rückkopplungsschleife, den zu der Referenzspannung VREF gleichen Pegel
hat.
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Die zweite Leistungsversorgungsschaltung 2 beinhaltet ebenfalls
eine Differentialverstärkerschaltung 21. Diese Schaltung 21
umfaßt ein differentielles Paar von NMOS-Transistoren Q21 und Q22,
die die interne Leistungsspannung VINT bzw. die Referenzspannung
VREF empfangen, einen NMOS-Transistor Q23, der an seinem Gate
mit der Referenzspannung VREF versorgt wird und folglich als
eine Konstantstromquelle dient, die einen Konstantstrom I2
erzeugt, ein Paar von PMOS-Transistoren Q24 und Q25, die als eine
Stromspiegelschaltung als eine Last arbeiten, und einen PMOS-
Transistor 22, der als ein Ausgangspuffertransistor dient, der
mit der Netzleitung gekoppelt ist, um die interne
Leistungsspannung VINT bereitzustellen. Somit wird die interne Spannung VINT
darüber hinaus so gesteuert, daß sie gleich der Referenzspannung
VREF ist.
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Anders als die erste interne Leistungsschaltung 1 beinhaltet die
zweite Leistungsschaltung 2 jedoch ferner einen NMOS-Transistor
Q26, der in Reihe mit dem Transistor Q23 verschaltet ist, und
einen PMOS-Transistor Q27, der zwischen dem Gate des Transistors
22 und der Netzversorgungsleitung VCC verschaltet ist. Darüber
hinaus wird ferner ein Steuersignal f0 den Gates der
Transistoren Q26 und Q27 zugeführt. Dieses Steuersignal f0 wird durch
Invertieren eines Zeilenadress-Taktimpulssignals RAS abgeleitet,
wie in Fig. 6B gezeigt. Dieses Signal RAS ist vom niedrigpegelig
aktiven Typ. Das heißt, Adressinformationen, die einem Satz von
(nicht gezeigten) Adresseingangsanschlüssen zugeführt werden,
werden als Zeilenadressinformationen synchron mit der Änderung
des Zeilenadress-Taktimpulssignals RAS von dem hohen Pegel auf
den niedrigen Pegel geholt und zwischengespeichert, wie im Stand
der Technik gut bekannt ist. Der
Datenlese/schreibzugriffsvorgang wird dadurch eingeleitet. Andererseits zeigt die Änderung
des Signals RAS von dem niedrigen Pegel auf den hohen Pegel den
Abschluß des Zugriffsvorgangs und die Bereitschaftsbetriebsart
an. Demgemäß werden die Transistoren Q26 und Q27 während der
Zeitdauer in der aktiven Betriebsart jeweils ein- und
ausgeschaltet, und während der Zeitdauer in der
Bereitschaftsbetriebsart aus- und eingeschaltet.
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Infolgedessen wird die erste Leistungsschaltung 1 aktiviert, um
nicht nur in der aktiven Betriebsart, sondern auch in der
Bereitschaftsbetriebsart zu arbeiten, wohingegen die zweite
Leistungsschaltung 2 aktiviert wird, um nur in der aktiven
Betriebsart zu arbeiten, und in der Bereitschaftsbetriebsart
deaktiviert. In der Bereitschaftsbetriebsart wird kein
Zugriffsvor
gang durchgeführt, so daß folglich die interne Speicherschaltung
in einem Ruhezustand ist. Das heißt, es gibt keine wesentliche
Änderung der Impedanz der internen Speicherschaltung. Daher ist
es für die erste Leistungsschaltung 1 ausreichend, eine geringe
Ansprechgeschwindigkeit und Treibfähigkeit zum Stabilisieren der
internen Leistungsspannung VINT zu haben. Der durch den
Transistor Q13 fließende Strom I1, d. h. der Betriebsstrom des
Verstärkers 11, wird daher klein ausgelegt, um die durch die
interne Leistungsquellenschaltung in der Bereitschaftsbetriebsart
verbrauchte Verlustleistung zu unterdrücken. Der Konstantstrom
I1 ist typisch auf etwa 100 mA ausgelegt.
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Andererseits wird in der aktiven Betriebsart die Impedanz der
internen Speicherschaltung durch den Datenlese/schreibzugriff
beträchtlich geändert. Um die interne Leistungsspannung VINT
gegen diese Impedanzänderung zu stabilisieren, muß daher die
interne Leistungsspannung VINT mit einer großen Treibfähigkeit
erzeugt werden. Zu diesem Zweck wird auch die zweite
Leistungsschaltung 2 aktiviert, um die interne Leistungsspannung VINT
durch das Steuersignal f0 zu steuern, wie in Fig. 6(B) gezeigt.
Das hochpegelige Steuersignal f schaltet den Transistor Q26 ein
und den Transistor Q27 aus, wie vorstehend erwähnt wurde. In der
folglich aktivierten zweiten Leistungsschaltung 2 ist der
Treibertransistor 22 so ausgelegt, daß er eine große Treibfähigkeit
hat, um die interne Leistungsspannung VINT zu stabilisieren, und
ist bezüglich der Treibfähigkeit vorwiegend zehn mal so stark
wie der Treibertransistor 12 der ersten Schaltung 1. Außerdem
ist die Verstärkerschaltung 21 ebenfalls so ausgelegt, daß sie
eine schnelle Ansprechgeschwindigkeit hat, indem sie mit dem
großen Konstantstrom I2 durch die Transistoren Q23 und Q26
versorgt wird. Der Konstantstrom ist so ausgelegt, daß er typisch
etwa 1 bis 2 mA beträgt.
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Infolgedessen wird der Verluststrom zu I1 + I2 während der Zeit
in der aktiven Betriebsart und zu 11 während der Zeit in der
Bereitschaftsbetriebsart, wie in Fig. 6(B) gezeigt, so daß während
der Bereitschaftsbetriebsart kein sinnloser Strom fließt. Die
Verringerung des Leistungsverbrauchs der internen
Leistungsquelle ist dadurch erreicht.
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Jedoch ist eine weitere Verringerung des Leistungsverbrauchs in
gegenwärtigen Speichereinrichtungen von großer Wichtigkeit. Es
wird daher stark nach einer solchen Speichereinrichtung
verlangt, die den Leistungsverbrauch so bemerkenswert wie möglich
verringert.
KURZE ZUSAMMENFASSUNG DER ERFINDUNG
Aufgabe der Erfindung
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Der Erfindung liegt daher die Aufgabe zugrunde, eine Halbleiter-
Speichereinrichtung bereitzustellen, bei welcher deren
Leistungsverbrauch weiter verringert ist.
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Darüber hinaus soll die Erfindung einen dynamischen Speicher mit
wahlfreiem Zugriff mit einer internen Leistungsquelle zum
Erzeugen einer internen Leistungsspannung kleiner als eine externe
Leistungsspannung mit weiter verringerter Verlustleistung
bereitstellen.
Zusammenfassung der Erfindung
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Eine Halbleiter-Speichereinrichtung gemäß der Erfindung hat eine
Bereitschaftsbetriebsart und eine aktive Betriebsart, welche
eine erste Periode folgend auf den Beginn der aktiven
Betriebsart und eine zweite Periode nach der ersten Periode hat,
und umfaßt eine Speicherschaltung und eine interne
Leistungsquellenschaltung, die eine interne Leistungsspannung erzeugt,
die kleiner ist als eine an die Speichereinrichtung angelegte
externe Leistungsspannung, und die interne Leistungsspannung der
Speicherschaltung zuführt, wobei die interne
Leistungsquellenschaltung eine Leistungsschaltung aufweist zum Stabilisieren der
internen Leistungsspannung mit einer Ansprechgeschwindigkeit
relativ zu einem durch dieselbe fließenden Strom, und eine
Stromsteuerschaltung, die den durch die Leistungsschaltung fließenden
Strom während der Bereitschaftsbetriebsart auf einen ersten
Wert, während der ersten Periode der aktiven Betriebsart auf
einen zweiten Wert größer als der erste Wert und während der
zweiten Periode der aktiven Betriebsart auf einen dritten Wert
größer als der erste Wert und
kleiner als der zweite Wert steuert.
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Somit ist die Erfindung dadurch gekennzeichnet, daß die aktive
Betriebsart in die erste und die zweite Periode unterteilt ist
und der durch die Leistungsschaltung fließende Strom
entsprechend diesen Perioden gesteuert und geändert wird. Dieses
Merkmal beruht auf der folgenden Beobachtung: im einzelnen wird
dann, wenn die aktive Betriebsart eingeleitet wird, eine
Wortleitung entsprechend der Zeilenadressinformation erregt und dann
ein Satz von Leseverstärkern aktiviert, um die aus mit der
erregten Wortleitung gekoppelten Speicherzellen ausgelesenen
Datensignale zu verstärken und dann zurückzuspeichern (d. h.
aufzufrischen), um das Datensignal in diese Speicherzellen
zurückzuspeichern. Während dieser Abfolge von internen Vorgängen
fließt ein großer Strom durch die Speicherschaltung. Das heißt,
die interne Leistungsschaltung ist während dieser Abfolge von
internen Vorgängen einer großen Änderung der Impedanz einer
Lastschaltung (d. h. Speicherschaltung) unterworfen. Danach ist
die Änderung der Impedanz der Speicherschaltung nicht so groß,
weil nur ein Datenausgabevorgang aus der ausgewählten
Speicherzelle oder der Datenschreibvorgang in dieselbe durchgeführt
wird. Demgemäß deckt die erste Periode die vorstehend erwähnte
Abfolge von internen Vorgängen ab, und deckt die zweite Periode
die Periode nach der ersten Periode ab. Während der ersten
Periode wird die Leistungsschaltung mit dem Strom mit dem zweiten,
größten Strom bzw. Wert versorgt, so daß die interne
Leistungsspannung VINT schnell gegen die Änderung der Impedanz der
Speicherschaltung stabilisiert wird. Während der zweiten Periode
wird, da die Leistungsschaltung daraufhin mit dem Strom mit dem
dritten Wert kleiner als der zweite Wert versorgt wird, der
Leistungsverbrauch während dieser Periode verringert. Natürlich
wird die Leistungsschaltung in der Bereitschaftsbetriebsart mit
dem ersten, kleinsten Strom versorgt. Somit wird der
Leistungsverbrauch der Speichereinrichtung gemäß der Erfindung verglichen
mit der
bekannten Speichereinrichtung in der aktiven Betriebsart weiter
verringert.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
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Die vorstehend erwähnten sowie weitere Ziele, Merkmale und
Vorteile der Erfindung treten durch Bezugnahme auf die nachfolgende
detaillierte Beschreibung der Erfindung in Verbindung mit den
beigefügten Zeichnungen deutlicher zutage. Es zeigen:
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Fig. 1 ein Schaltungsdiagramm, das eine dynamische
Speichereinrichtung gemäß einem Ausführungsbeispiel der Erfindung zeigt;
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Fig. 2 ein Zeitverlaufsdiagramm, das einen Betriebsablauf der in
Fig. 1 gezeigten Speichereinrichtung darstellt;
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Fig. 3 ein Blockdiagramm, das ein Layout der in Fig. 1 gezeigten
Speichereinrichtung zeigt;
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Fig. 4 ein Schaltungsdiagramm, das eine dynamische
Speichereinrichtung gemäß einem weiteren Ausführungsbeispiel der Erfindung
zeigt;
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Fig. 5 ein Zeitverlaufsdiagramm, das einen Betriebsablauf der in
Fig. 4 gezeigten Speichereinrichtung darstellt; und
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Fig. 6A ein Schaltungsdiagramm, das eine herkömmliche dynamische
Speichereinrichtung zeigt, und Fig. 6B ein Zeitverlaufsdiagramm,
das den Betriebsablauf dieser Speichereinrichtung zeigt.
DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE
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Bezugnehmend auf Fig. 1 ist dort eine dynamische
Speichereinrichtung mit wahlfreiem Zugriff gemäß einem Ausführungsbeispiel
der Erfindung gezeigt, wobei Teile, die den Teilen der in Fig. 6
gezeigten Speichereinrichtung entsprechen, durch dieselben
Bezugszeichen und Buchstaben bezeichnet sind, um deren weitere
Beschreibung wegzulassen. In diesem Ausführungsbeispiel ist ferner
eine dritte Leistungsversorgungsschaltung 3 zusätzlich zu der
ersten Leistungsversorgungsschaltung 1 und der zweiten
Leistungsversorgungsschaltung 2 bereitgestellt. Diese Schaltung 3
beinhaltet auch eine Differentialverstärkerschaltung 31 und
einen Treiber 32, der auf den Ausgang der Schaltung 31 anspricht
und die interne Leistungsspannung VINT steuert. Die interne
Leistungsspannung VINT wird an eine Speicherschaltung 100 als eine
Betriebsleistungsspannung angelegt. Obwohl nicht gezeigt,
beinhaltet die Speicherschaltung 100 ein Speicherzellenfeld mit
einer Vielzahl von Speicherzellen, die matrixförmig angeordnet
sind, und periphere Schaltungen, wie beispielsweise einen
Adresspuffer/decoder, einen Satz von Leseverstärkern und eine
Datenlese/schreibschaltung, wie im Stand der Technik gut bekannt ist.
Die dritte Leistungsversörgungsschaltung 3 beinhaltet ferner
einen PMOS-Transistor Q37, der zwischen dem Gate des
Treibertransistors 32 und der externen Leistungsspannungsleitung VCC
verschaltet ist.
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Die Verstärkerschaltung 31 beinhaltet ein differentielles Paar
von NMOS-Transistoren Q31 und Q32, einen NMOS-Transistor Q33,
der als eine Konstantstromquelle arbeitet, und ein Paar von
PMOS-Transistoren Q34 und Q35, die einen Stromspiegel als eine
Last bilden. Diese Schaltung 31 beinhaltet ferner einen NMOS-
Transistor Q36, der in Reihe mit dem Transistor Q33 verschaltet
ist. Die Transistoren Q36 und Q37 werden an ihren Gates mit
einem Steuersignal f1 versorgt.
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Die vorliegende Speichereinrichtung beinhaltet ferner einen
Zeitsignalgenerator 200. Diese Schaltung 200 spricht auf externe
Steuersignale, ein Zeilenadress-Taktimpulssignal RAS, ein
Spaltenadress-Taktimpulssignal CAS und ein Ausgabefreigabesignal OE
an und erzeugt einen Satz von internen Steuersignalen 250 und
führt diese der Speicherschaltung 100 zu, um einen
Datenzugriffsvorgang durchzuführen. Im einzelnen wird dann, wenn sich
das Zeilenadress-Taktimpulssignal RAS von dem hohen Pegel auf
den niedrigen Pegel ändert, die einem Satz von Adressanschlüssen
ADD zugeführte Adressinformation geholt und in der
Speicherschaltung 100 als eine Zeilenadresse zwischengespeichert. Wenn
sich das Spaltenädress-Taktimpulssignal CAS während des
niedrigen Pegels des Signals RAS von dem hohen Pegel auf den niedrigen
Pegel ändert, wird die Adressinformation als eine Spaltenadresse
in die Speicherschaltung 100 geholt. Die Zeitsteuerschaltung 200
spricht ferner auf die Änderung des
Zeilenadress-Taktimpulssignals RAS von dem hohen Pegel auf den niedrigen Pegel an und
erzeugt ein erstes, ein zweites und ein drittes Zeitsteuersignal
f0 und f1 in Übereinstimmung mit der Erfindung.
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Wie in Fig. 2 gezeigt, ist das Steuersignal f0 äquivalent zu
einem invertierten Signal des Signals RAS, wohingegen das
Steuersignal f1 in Antwort auf die Änderung des Signals RAS auf den
niedrigen Pegel auf den hohen Pegel geändert und auf den
niedrigen Pegel zurückgeführt wird, nachdem eine vorbestimmte
Zeitdauer verstrichen ist. Die Periode während des hohen Pegels des
Signals f1 ist so ausgelegt, daß sie die Abfolge von internen
Vorgängen einschließlich der Erregung einer ausgewählten
Wortleitung bzw. ausgewählter Wortleitungen und die Aktivierung der
Leseverstärker abdeckt, wie vorstehend beschrieben wurde. In
diesem Ausführungsbeispiel ist die Periode des hohen Pegels des
Signals f1 auf etwa 50 ns ausgelegt.
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Mit einem solchen Schaltungsaufbau wie vorstehend beschrieben
wird die erste Leistungsversorgungsschaltung 1 immer in die
Bereitschaftsbetriebsart und in die aktive Betriebsart gesteuert.
Da die Speicherschaltung 100 in der Bereitschaftsbetriebsart im
wesentlichen keinen Vorgang durchführt, ist ein durch die
Speicherschaltung 100 fließender interner Strom Int im wesentlichen
null, wie in Fig. 2 gezeigt, und tritt im wesentlichen keine
Pegelschwankung der internen Leistungsspannung VINT auf. Demgemäß
hat der Treibertransistor 12 eine verhältnismäßig kleine Größe,
um eine geringe Treibfähigkeit anzuzeigen. Außerdem wird die
Ansprechgeschwindigkeit der Verstärkerschaltung 11 durch einen
Konstantstrom I1 bestimmt und ist sehr langsam ausgelegt, in
einer Größenordnung von beispielsweise 50 ns, da die VINT in der
Bereitschaftsbetriebsart stabil ist, wie vorstehend beschrieben
wurde. Daher kann der Konstantstrom I1 in dem Ausmaß klein
gemacht werden, daß VINT nicht instabil wird, so daß der
Konstantstrom typisch auf etwa 100 mA verringert werden kann.
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In der Bereitschaftsbetriebsart ist die zweite
Leistungsversorgung 2 durch das Steuersignal f0 deaktiviert. Im einzelnen
nimmt, wie in Fig. 2 gezeigt, in der Bereitschaftsbetriebsart
das Steuersignal f0 den niedrigen Pegel an, und dieses
niedrigpegelige Signal f0 schaltet den Transistor Q26 aus, so daß kein
Konstantstrom I2 durch die Verstärkerschaltung 21 fließt.
Gleichzeitig wird der Transistor Q27 eingeschaltet, so daß ein
Knoten A auf dem VCC-Pegel gehalten und der Treiber 22
ausgeschaltet wird.
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Ebenfalls in der Bereitschaftsbetriebsart nimmt das Steuersignal
f1 den niedrigen Pegel an, um die Transistoren Q36 und Q37 aus-
bzw. einzuschalten. Dadurch fließt kein Strom in der
Verstärkerschaltung 31. Infolgedessen wird in der Bereitschaftsbetriebsart
durch die interne Leistungsquelle nur der Strom I1 als ein
Gesamtstrom Isum verbraucht, wie in Fig. 2 gezeigt.
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Wenn sich das Zeilenadress-Taktimpulssignal RAS von dem hohen
Pegel auf den niedrigen Pegel ändert, um einen
Datenzugriffsvorgang einzuleiten, werden die Steuersignale f0 und f1 auf den
hohen Pegel geändert, um sowohl die Leistungsschaltung 2 als auch
die Leistungsschaltung 3 zu aktivieren. Wie vorstehend erwähnt
wurde und ferner in Fig. 2 gezeigt ist, fließt durch die
Einleitung des Datenzugriffs aufgrund der Erregung von Wortleitung(en)
und die Aktivierung der Leseverstärker zum Abfragen und
Zurückspeichern von Daten ein großer Strom Int durch die
Speicherschaltung 100. Daher muß die interne
Leistungsversorgungsschaltung eine hohe Treibfähigkeit und eine schnelle
Ansprechgeschwindigkeit haben, um die interne Leistungsspannung VINT zu
stabilisieren. Zu diesem Zweck werden beide der
Leistungsversorgungsschaltungen 2 und 3 in Antwort auf die entsprechenden
hochpegeligen Signale f0 und f1 aktiviert. Ferner ist jeder der
Treibertransistoren 22 und 23 so ausgelegt, daß er eine größere
Größe als der Transistor 12 hat, um eine größere Treibfähigkeit
als der Transistor 12 darzustellen. Außerdem ist der Transistor
32 größer als der Transistor 22, um die größte Treibfähigkeit zu
haben. Ein Verhältnis der Treibfähigkeiten zwischen den Treibern
22 und 32 kann auf beliebige erforderliche Weise festgelegt
werden. Darüber hinaus sind die Konstantströme I2 und I3 groß
festgelegt, so daß genügend Ansprechgeschwindigkeit zum schnellen
Stabilisieren der internen Leistungsspannung VINT während der
Abfrage- und Zurückspeichervorgänge in der Speicherschaltung 100
erhalten wird. Somit wird der durch die interne
Leistungsversorgungsschaltung fließende Strom Isum auf eine Summe aus I1, I2
und I3 erhöht, wie in Fig. 2 gezeigt.
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Wenn der Datenabfragevorgang sowie der
Datenzurückspeichervorgang abgeschlossen sind, wird das Steuersignal f1 auf den
niedrigen Pegel geändert, wie in Fig. 2 gezeigt. Infolgedessen wird
die dritte Leistungsversorgungsschaltung 3 deaktiviert, so daß
kein Strom I3 durch diese fließt. Die Speicherschaltung 100
wird danach in einen Datenausgabevorgang oder einen
Datenschreibvorgang gebracht und benötigt folglich einen bestimmten
Strom. Während dieses Vorgangs arbeiten jedoch die erste und die
zweite Leistungsschaltung 1 und 2, um die interne
Leistungsspannung VINT zu stabilisieren. Der durch die vorliegende interne
Leistungsversorgungsschaltung fließende Strom Isum nimmt einen
Pegel aus einer Summe von I1 und I2 an, wie in Fig. 2 gezeigt.
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Durch die Änderung des Signals RAS auf den hohen Pegel, um den
Abschluß des Datenzugriffsvorgangs anzuzeigen, wird das
Steuersignal f0 auf den niedrigen Pegel geändert, um die zweite
Leistungsschaltung 2 zu deaktivieren. Der durch die
Leistungsquellenschaltung verbrauchte Strom Isum wird folglich auf den
kleinsten Pegel I1 verringert, wie in Fig. 2 gezeigt.
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In der Zeitsteuerschaltung 200 wird, obwohl nicht gezeigt, das
Steuersignal f0 durch eine Inverterschaltung abgeleitet, die das
Zeilenadress-Taktimpulssignal RAS empfängt, und wird das
Steuersignal f1 durch, beispielsweise, ein NICHT-ODER-Tor mit zwei
Eingängen, bei dem ein erster Eingangsknoten mit einem Signal
RAS versorgt wird, und eine Inverter-Verzögerungsschaltung, die
das Signal RAS empfängt und das verzögerte, invertierte Signal
RAS an den zweiten Eingangsknoten des NICHT-ODER-Tors ausgibt,
abgeleitet. Falls erwünscht, ist die aus den Transistoren Q36
und Q33 bestehende Reihenschaltung parallel mit der aus den
Transistoren Q26 und Q23 bestehenden Reihenschaltung
verschaltet, anstelle die dritte Leistungsversorgungsschaltung 3
bereitzustellen. In dieser Modifikation werden im wesentlichen
dieselben Wirkungen und Betriebsabläufe der Schaltung von Fig. 1
abgeleitet.
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Zu Fig. 3 übergehend, ist in einem tatsächlichen Layout auf
einem Halbleiterplättchen der in Fig. 1 gezeigten
Speichereinrichtung das Speicherzellenfeld in der Speicherschaltung 100 in
vier Blöcke 150-1 bis 150-4 unterteilt. Außerdem ist die interne
Leistungsschaltung so aufgebaut, daß sie vier zweite
Leistungsschaltungen 2-1 bis 2-4, die jeweils denselben Schaltungsaufbau
wie die in Fig. 1 gezeigte Schaltung 2 haben, und vier dritte
Leistungsschaltungen 3-1 bis 3-4 mit demselben Schaltungsaufbau
wie die in Fig. 3 gezeigte Schaltung 3 hat, und diese
Schaltungen sind wie in Fig. 3 gezeigt angeordnet. Die jedem
Speicherzellenblock 150 zugeführte interne Leistungsspannung VINT wird
dadurch stabiler gesteuert.
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Obwohl die interne Leistungsquellenschaltung der wie in Fig. 1
gezeigten Speichereinrichtung die maximale Treibfähigkeit und
Ansprechgeschwindigkeit während der gesamten Abfrage- und
Zurückspeichervorgänge hat, kann ihre Treibfähigkeit und
Ansprechgeschwindigkeit wenig nachdem der Spitzenstrom in dem
Zurückspeichervorgang fließt gering sein. Dies ist darauf
zurückzuführen, daß danach ein weiterer großer Strom nicht länger durch
die Speicherschaltung 100 fließen muß und es daher der internen
Leistungsquellenschaltung erlaubt ist, die interne
Leistungsspannung VINT mit einer verhältnismäßig geringen Treibfähigkeit
und Ansprechgeschwindigkeit zu steuern. Basierend auf dieser
Ansicht weist eine Speichereinrichtung als ein weiteres
Ausführungsbeispiel der Erfindung wie in Fig. 4 gezeigt eine
Verbesserung zum weiteren Verringern des Leistungsverbrauchs auf,
wobei dieselben Bestandteile wie die in Fig. 1 gezeigten durch
dieselben Bezugszeichen bezeichnet sind, um deren weitere
Beschreibung wegzulassen. In Fig. 4 beinhaltet die zweite
Leistungsschaltung 2 ferner eine Reihenschaltung aus
NMOS-Transistoren Q28 und Q29, die parallel mit der Reihenschaltung der
Transistoren Q26 und Q23 verschaltet ist, und beinhaltet die
dritte Leistungsschaltung 3 ferner eine Reihenschaltung aus
NMOS-Transistoren Q38 und Q39, die parallel mit der
Reihenschaltung der Transistoren Q36 und Q33 verschaltet sind. Die Gates
der Transistoren Q29 und Q39 werden mit der Referenzspannung
VREF versorgt, und die Gates der Transistoren Q28 und Q38 werden
mit
einem dritten Steuersignal f2 versorgt. Dieses Steuersignal
f2 wird durch den Zeitsteuergenerator 200 in Antwort auf das
Zeilenadress-Taktimpulssignal RAS erzeugt und nimmt während der
den Abfragevorgang abdeckenden Periode und eines Abschnitts des
Zurückspeichervorgangs, während welchem Abschnitt der
Spitzenstrom fließt, um in die Speicherzellen zurückzuspeichern oder
diese wiederherzustellen, den aktiven hohen Pegel an, wie in
Fig. 5 gezeigt. Das Steuersignal f2 wird durch ein NICHT-ODER-
Tor und eine Inverter-Verzögerungsschaltung ähnlich der
Schaltung zum Erzeugen des Steuersignals f1 erzeugt. In diesem
Ausführungsbeispiel ist das Signal f2 für etwa 20 ns auf den hohen
Pegel ausgelegt.
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Mit einem solchen Schaltungsaufbau wie vorstehend beschrieben
sind während des hohen Pegels des Steuersignals f2 die
Transistoren Q28 und Q38 beide eingeschaltet, um Ströme I13 und I15 an
die Differentialverstärker 2 bzw. 3 zu liefern. Während dieser
Periode sind die Transistoren Q26 und Q36 ebenfalls in dem
leitfähigen Zustand. Demgemäß hat die interne
Leistungsquellenschaltung die maximale Treibfähigkeit und Ansprechgeschwindigkeit, um
die interne Leistungsspannung VINT gegen die Änderung der höhen
Impedanz der Speicherschaltung 100 zu stabilisieren. Nach der
Änderung des Signals f2 auf den niedrigen Pegel empfängt der
Verstärker 3 nur den Strom I14 und empfängt der Verstärker 2 nur
den Strom I12, um die interne Leistungsspannung VINT mit einer
Treibfähigkeit und Ansprechgeschwindigkeit kleiner als die
vorstehende maximale Treibfähigkeit und Ansprechgeschwindigkeit zu
stabilisieren. Das Steuersignal f1 wird danach auf den niedrigen
Pegel geändert. Die dritte Leistungsschaltung 3 wird dadurch
deaktiviert, ähnlich zu der in Fig. 1 gezeigten
Speichereinrichtung. Folglich wird der durch die vorliegende interne
Leistungsquellenschaltung fließende Strom Isum in Übereinstimmung mit der
Abfolge der internen Vorgänge geändert, wie in Fig. 5 gezeigt.
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In diesem Ausführungsbeispiel wird daher der Leistungsverbrauch
der internen Leistungsquellenschaltung weiter verringert, ohne
den Spannungsstabilisierungsvorgang zu verschlechtern.
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Es ist ersichtlich, daß die Erfindung nicht auf die vorstehenden
Ausführungsbeispiele beschränkt ist, sondern geändert und
modifiziert werden kann, ohne den Rahmen der Erfindung zu verlassen.