JP4485637B2 - 半導体装置及び半導体装置の内部電源生成方法 - Google Patents
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Description
【発明の属する技術分野】
この発明は、外部から供給される電源電圧を昇圧あるいは降圧した内部電源を生成する内部電圧生成回路に関するものである。
【0002】
半導体装置、特にクロック同期式DRAM(以下SDRAM)等のメモリデバイスには、ワード線に供給する昇圧電圧や、基板に供給する負電圧等を内部電源として生成する内部電圧生成回路が搭載されている。近年の半導体装置では、消費電力の低減を図るために、外部電源が低電圧化され、これにともない内部電源電圧の低電圧化が図られている。このため、内部電圧生成回路においても、外部電源の低電圧化に関わらず、必要にして十分な電流供給能力及び安定した内部電圧を確保し、かつ低消費電力化を図る必要がある。
【0003】
【従来の技術】
図8は、第一〜第四の4つのバンクを備えたSDRAMにおいて、昇圧電圧生成回路の動作を制御する昇圧電圧生成制御回路を示すものである。
【0004】
制御回路1a〜1dは、各バンク毎に独立して設けられ、各バンクが活性化されると、対応する制御回路1a〜1dに活性化信号A0〜A3が入力される。
各制御回路1a〜1dには、例えば2つずつの昇圧電圧生成回路2a〜2hが接続される。各昇圧電圧生成回路2a〜2hは、その活性化時にクロック信号に基づくポンピング動作により、例えばワード線やその他の制御回路に供給する昇圧電源Vppを生成するものである。
【0005】
そして、各制御回路1a〜1dに活性化信号A0〜A3が入力されると、当該制御回路1a〜1dに接続された昇圧電圧生成回路2a〜2hが活性化され、その動作に基づいて、共通の出力端子から昇圧電源Vppが出力される。
【0006】
SDRAMでは、任意のワード線を立ち上げて読み出し動作、書き込み動作あるいはリフレッシュ動作を行った後、ワード線を立ち下げ、再び任意のワード線を立ち上げ可能な状態となるまでの1サイクルに要する時間を、tRC(RASサイクルタイム)として設定されている。
【0007】
また、通常のSDRAMでは、1サイクルのRASサイクル内で消費される電源Vppの消費電荷量はほぼ一定であるため、電源Vppの消費電流はtRCが短くなるほど大きくなる。従って、動作保証範囲内において、最も短いtRCで動作したとき、電源Vppの消費電流は最大となる。
【0008】
このようなことから、各バンクに対応する昇圧電圧生成回路2a〜2hは、当該バンクで消費される電源Vppの最大消費電流を十分に供給し得る電流供給能力を備えている。
【0009】
すなわち、例えば昇圧電圧生成回路2a,2bは、第一のバンクが活性化された時動作して、当該バンクに電源Vppを供給する。
また、第一〜第四のバンクが同時に活性化されると、昇圧電圧生成回路2a〜2hが同時に動作して、各バンクに電源Vppが供給される。
【0010】
このような動作により、活性化されるバンク数に応じた昇圧電圧生成回路が活性化されて、消費電流に見合う十分な電流を供給可能として、電源Vpp電圧の安定化を図っている。
【0011】
なお、各仕様圧電圧生成回路2a〜2hで生成された電源Vppは、各バンク毎に独立した電源配線に接続してもよい。
【0012】
【発明が解決しようとする課題】
ところが、上記のような構成では、同時に活性化されるバンク数が多いほど、昇圧電圧生成回路の電流供給能力が過剰となる。
【0013】
すなわち、図9の上段に示すように、100MHzの動作周波数で動作する各バンクのtRCの最小値は60nsである時、各バンクに対応する昇圧電圧生成回路は、60nsのtRCで動作した場合の消費電流を十分に供給可能とした電流供給能力を備えている。
【0014】
図9において、ACTは任意のバンクの活性化コマンドであり、PREはそのバンクの非活性化コマンドである。つまり、任意のバンクのACTからPREを経て次のACTまでが、そのバンクのRASサイクルタイムとなる。
【0015】
図9の上段に示すように、一つのバンク(バンク0)が活性化された場合と、中上段に示すように、二つのバンク(バンク0,1)が連続して同時に活性化された場合までは、それぞれのバンクが最高動作周波数で動作可能である。
【0016】
図9の中下段に示すように、三つのバンク(バンク0,1,2)が連続して活性化する場合には、デバイス動作上の規定からそれぞれのバンク動作の動作周波数(ACTからPREを経て次のACTまで)は低下する。
【0017】
三つのバンクが活性化された場合、各バンクのtRCは70nsであり、60nsよりも10ns延びる。
従って、同時に活性化するバンク数が増大するにつれて、昇圧電圧生成回路2a〜2hの電流供給能力が過剰となり、各昇圧電圧生成回路2a〜2hのポンピング動作により、電源Vppの電圧が却って不安定となるという問題点がある。
【0018】
仮に、電源Vppの電圧を検出して安定化させる安定化手段を設けたとしても、過剰な電流供給能力を備えた昇圧電圧生成回路の回路面積が大きくなることから、チップ面積の増大を招き、コスト上昇の原因となる。
【0019】
この発明の第一の目的は、活性化されたバンクの数と位置とに基づいて、活性化させる内部電源生成回路の数と位置を制御することにより、適切な電流供給能力を備えた内部電源生成回路を提供することにある。
【0020】
この発明の第二の目的は、最大数のバンク活性時における動作周波数での各バンクの消費電流に適合した電流供給能力を備えることにより、回路面積の縮小を図り得る内部電源生成回路を提供することにある。
【0021】
【課題を解決するための手段】
半導体装置は、複数のバンクと、前記バンクに内部電源を供給する複数の内部電源生成回路と、前記内部電源生成回路の動作を制御する制御回路とを備える。前記バンクの動作周波数は、各バンクにおいて活性から次の活性までのサイクルタイムに対応し、前記サイクルタイムは、1つのバンクが活性化された場合を最小値とし、規定によって、外部信号により活性化されるバンクの数に基づき、バンク数の増加に対して前記最小値から長くなるように変化し、各バンクの消費電流は、前記動作周波数に応じて変化し、前記制御回路は、活性化されたバンクの数に応じた前記半導体装置の消費電流の変化に応じて、活性化する前記内部電源生成回路の数を調節することにより、該内部電源生成回路の電流供給能力を調節する。
【0022】
本発明では、活性化されるバンクの数により、内部電源生成回路の動作個数を調節する。例えば活性化バンク数が一つの場合には、内部電源生成回路14を三つ動作させ、活性化バンク数が二つの場合には、内部電源生成回路14を六つ動作させ、活性化バンク数が三つの場合には、内部電源生成回路14を七つ動作させ、活性化バンク数が四つの場合には、内部電源生成回路14を八つ動作させる。従って、内部電源生成回路14から各バンクの消費電流に見合った電流を供給することができるので、内部電源生成回路の電流供給能力を最適化して、回路面積の縮小を図ることができる。
【0023】
【発明の実施の形態】
(第一の実施の形態)
図2は、この発明を具体化した昇圧電圧生成制御回路の第一の実施の形態を示す。この実施の形態は、4つのバンクを備えたSDRAMにおいて、昇圧電源Vppを生成するための昇圧電圧生成回路を制御する回路である。なお、各バンクの基準クロック信号は、前記従来例と同様に100MHzである。
【0024】
活性化信号A0〜A3は、4つのバンクがそれぞれ活性化される時、制御回路11に入力される。制御回路11には第一〜第四の昇圧電圧生成回路群12a〜12dが接続されている。
【0025】
各昇圧電圧生成回路群12a〜12dは、それぞれ12個の昇圧電圧生成回路13で構成され、前記制御回路11によりそれぞれ独立して制御される。そして、各昇圧電圧生成回路13の電流供給能力は、各バンクが最小tRCで動作したときの消費電流を1としたとき、0.1に設定される。従って、各昇圧電圧生成回路群12a〜12dは、それぞれ1.2の電流供給能力を備える。
【0026】
そして、各昇圧電圧生成回路13で生成された電源Vppは、共通の電源配線を介して各バンクに供給される。
前記制御回路11は、次に示すように動作する。例えば一つのバンクのみが活性化されて、活性化信号A0が制御回路11に入力されると、制御回路11は第一の昇圧電圧生成回路群12a内の昇圧電圧生成回路13をすべて活性化する。
【0027】
すると、図3に示すように、1.0の消費電流に対し、20%のマージンを確保した1.2の電流供給能力で電源Vppが供給される。
二つのバンクが活性化されて、例えば制御回路11に活性化信号A0,A1が入力されると、制御回路11は第一及び第二の昇圧電圧生成回路群12a,12b内の昇圧電圧生成回路13をすべて活性化する。
【0028】
すると、二つのバンクにおける2.0の消費電流に対し、20%のマージンを確保した2.4の電流供給能力で電源Vppが供給される。
また、三つのバンクが活性化されて、制御回路11に活性化信号A0〜A2が入力されると、制御回路11は第一〜第三の昇圧電圧生成回路群12a〜12c内の31個の昇圧電圧生成回路13を活性化する。
【0029】
すなわち、三つのバンクが同時に活性化される場合には、各バンクのtRCは70nsとなるため、三つのバンクでの電源Vppの最大消費電流は、
3.0×(6/7)=2.57
となる。この値に20%のマージンを加味すると、
2.57×1.2=3.084
となり、31個の昇圧電圧生成回路13を活性化すればよいことになる。
【0030】
このとき、制御回路11は第一〜第三の昇圧電圧生成回路群12a〜12cでほぼ均等数の昇圧電圧生成回路13を活性化し、例えば第一の昇圧電圧生成回路群12aで11個の昇圧電圧生成回路13を活性化し、第二及び第三の昇圧電圧生成回路12b,12cで10個ずつの昇圧電圧生成回路13を活性化する。
【0031】
また、四つのバンクが活性化されて、制御回路11に活性化信号A0〜A3が入力されると、制御回路11は第一〜第四の昇圧電圧生成回路群12a〜12d内の36個の昇圧電圧生成回路13を活性化する。
【0032】
すなわち、四つのバンクが同時に活性化される場合には、各バンクのtRCは80nsとなるため、四つのバンクでの電源Vppの最大消費電流は、
4.0×(6/8)=3.0
となる。この値に20%のマージンを加味すると、
3.0×1.2=3.6
となり、36個の昇圧電圧生成回路13を活性化すればよいことになる。
【0033】
このとき、制御回路11は第一〜第四の昇圧電圧生成回路群12a〜12dで均等数の昇圧電圧生成回路13を活性化し、例えば9個ずつの昇圧電圧生成回路13を活性化する。
【0034】
上記のように構成された昇圧電圧生成制御回路では、次に示す作用効果を得ることができる。
(1)昇圧電源生成回路の電流供給能力を、活性化されているバンクの実際の消費電流に応じて設定することができるので、すべてのバンクが同時に動作した場合にも、電源Vppの電圧変動を抑制することができる。
【0035】
(2)各昇圧電圧生成回路群12a〜12dを構成する昇圧電圧生成回路13の数を増やし、昇圧電圧生成回路13の1個あたりの電流供給能力を小さくすることにより、電流供給能力の調整を実際の消費電流に合わせて、さらに細かく調整することができる。
【0036】
なお、前述の制御回路11の動作は、バンク活性化数に応じた昇圧電圧生成回路の活性化数を制御し、生成された昇圧電圧レベルを検出して昇圧電圧生成回路の活性化数を制御する機能も備える。
【0037】
すなわち、消費電流に対しマージンを持たせた電流供給能力で設計した昇圧電圧生成回路の電流供給能力が過剰となって、供給電圧が上昇し過ぎないように、供給電圧があらかじめ設定された電圧まで上昇した場合には、昇圧電圧生成回路の活性化数を減らすように制御する。また、供給電流の不足により供給電圧が低下しないように、供給電圧があらかじめ設定された電圧まで低下した場合には、昇圧電圧生成回路の活性化数を増やすように制御する。
(第二の実施の形態)
図4は、昇圧電圧生成制御回路の第二の実施の形態を示す。この実施の形態では、4つのバンクにそれぞれ二つずつ、計8個の昇圧電圧生成回路14a〜14hが設けられる。
【0038】
各昇圧電圧生成回路14a〜14hの電流供給能力は、各バンクが最小tRCで動作したときの消費電流を1としたとき、0.45に設定される。
各昇圧電圧生成回路14a〜14hは、それぞれ対応する第一の制御回路15a〜15hで制御される。そして、各バンクにおいて一つずつの第一の制御回路15b,15d,15f,15hは、第二の制御回路16で制御される。
【0039】
活性化信号A0〜A3は、4つのバンクがそれぞれ活性化される時、入力される。第一のバンクの活性化信号A0は、第一の制御回路15aと、第二の制御回路16に入力される。第二のバンクの活性化信号A1は、第一の制御回路15cと、第二の制御回路16に入力される。
【0040】
第三のバンクの活性化信号A2は、第一の制御回路15eと、第二の制御回路16に入力される。第四のバンクの活性化信号A3は、第一の制御回路15gと、第二の制御回路16に入力される。
【0041】
上記のような第一の制御回路15a〜15h及び第二の制御回路16は、次のように動作する。
例えば第一のバンクのみが活性化されて、活性化信号A0が第二の制御回路16及び第一の制御回路15aに入力されると、第一の制御回路15aの動作に基づいて昇圧電圧生成回路14aが活性化される。
【0042】
また、第二の制御回路16により第一の制御回路15b,15dが活性化され、昇圧電圧生成回路14b,14dが活性化される。
従って、活性化信号A0に基づいて昇圧電圧生成回路14a,14b,14dが活性化され、電流供給能力は、図5に示すように、一つのバンクの実際の消費電流を1としたとき、
0.45×3=1.35
となる。
【0043】
また、第二のバンクのみが活性化されて、活性化信号A1が第二の制御回路16及び第一の制御回路15cに入力されると、第一の制御回路15cの動作に基づいて昇圧電圧生成回路14cが活性化される。
【0044】
また、第二の制御回路16により第一の制御回路15d,15fが活性化され、昇圧電圧生成回路14d,14fが活性化される。
従って、活性化信号A1に基づいて昇圧電圧生成回路14c,14d,14fが活性化され、電流供給能力は、同様に1.35となる。
【0045】
また、他のバンクが一つずつ活性化される場合においても、当該バンクに対応する二つの昇圧電圧生成回路と、隣接するバンクにおいて、第二の制御回路16で制御される一つの昇圧電圧生成回路が活性化されて、電源Vppが供給される。
【0046】
一方、第一及び第二のバンクが活性化されて、活性化信号A0,A1が第二の制御回路16及び第一の制御回路15a,15cに入力されると、第一の制御回路15a,15cの動作に基づいて昇圧電圧生成回路14a,14cが活性化される。
【0047】
また、第二の制御回路16により第一の制御回路15b,15d,15f,15hが活性化され、昇圧電圧生成回路14b,14d,14f,14hが活性化される。
【0048】
従って、活性化信号A0,A1に基づいて昇圧電圧生成回路14a,14b,14c,14d,14f,14hが活性化され、電流供給能力は、図5に示すように、実際の消費電流が2.0であるのに対し、
0.45×6=2.70
となる。
【0049】
また、他のバンクが二つずつ活性化される場合においても、当該バンクに対応する四つの昇圧電圧生成回路と、隣接するバンクにおいて、第二の制御回路16で制御される二つの昇圧電圧生成回路が活性化され、同様にして2.70の電流供給能力で電源Vppが供給される。
【0050】
一方、第一〜第三のバンクが活性化されて、活性化信号A0,A1,A2が第二の制御回路16及び第一の制御回路15a,15c,15eに入力されると、第一の制御回路15a,15c,15eの動作に基づいて昇圧電圧生成回路14a,14c,14eが活性化される。
【0051】
また、第二の制御回路16により第一の制御回路15b,15d,15f,15hが活性化され、昇圧電圧生成回路14b,14d,14f,14hが活性化される。
【0052】
従って、活性化信号A0,A1,A2に基づいて昇圧電圧生成回路14a,14b,14c,14d,14e,14f,14hが活性化され、電流供給能力は、図5に示すように、実際の消費電流が2.57であるのに対し
0.45×7=3.15
となる。
【0053】
また、他のバンクが三つずつ活性化される場合においても、当該バンクに対応する六つの昇圧電圧生成回路と、隣接するバンクにおいて、第二の制御回路16で制御される一つの昇圧電圧生成回路が活性化され、同様にして3.15の電流供給能力で電源Vppが供給される。
【0054】
一方、第一〜第四のバンクが活性化されて、活性化信号A0,A1,A2,A3が第二の制御回路16及び第一の制御回路15a,15c,15e,15gに入力されると、すべての昇圧電圧生成回路14a〜14hが活性化される。
【0055】
従って、電流供給能力は、図5に示すように、実際の消費電流が3.0であるのに対し
0.45×8=3.6
となる。
【0056】
上記のように構成された昇圧電圧生成回路では、次に示す作用効果を得ることができる。
(1)昇圧電圧生成回路の電流供給能力を、活性化されているバンクの実際の消費電流に応じて設定することができるので、すべてのバンクが同時に動作した場合にも、電源Vppの電圧変動を抑制することができる。
【0057】
(2)一つから四つのいずれの数のバンクが活性化された場合にも、電源Vppの電流供給能力に20%前後のマージンを確保することができる。
(3)すべてのバンクが活性化されたとき、すべての昇圧電圧生成回路14a〜14hを活性化して、実際の消費電流3.0に対し、3.6の電流供給能力とすることができる。従って、前記従来例における4.8の電流供給能力に対し、最大電流供給能力を抑制しながら、十分なマージンを確保することができるので、昇圧電圧生成回路を形成するための回路面積を縮小することができる。
(第三の実施の形態)
図6は、前記第二の実施の形態の昇圧電圧生成回路14a〜14hと、第一及び第二の制御回路15a〜15h,16のレイアウトを示す。
【0058】
第一〜第四のバンクB0〜B3は、第二の制御回路16を中心として、その一側に第一及び第二のバンクB0,B1がレイアウトされ、他側に第三及び第四のバンクB2,B3がレイアウトされる。
【0059】
前記各バンクB0〜B3の両側には、前記昇圧電圧生成回路14a〜14hがそれぞれ配設されている。前記昇圧電圧生成回路14a〜14hの一側、すなわち前記第二の制御回路16に近い側には、それぞれ第一の制御回路15a〜15hが配設されている。
【0060】
そして、各バンクB0〜B3の近傍には、コマンド入力部17a〜17dがそれぞれ配設され、そのコマンド入力部17a〜17dから前記活性化信号A0〜A3が各第一の制御回路15a,15c,15e,15gに入力され、あるいは、第二の制御回路16を介して各第一の制御回路15b,15d,15f,15hに入力される。
【0061】
このようにレイアウトした昇圧電圧生成制御回路を前記第二の実施の形態で説明したように動作させると、例えばバンクB0が活性化されると、昇圧電圧生成回路14a,14b,14dが活性化され、バンクB0,B1が活性化されると、昇圧電圧生成回路14a,14b,14c,14d,14f,14hが活性化される。
【0062】
このようにして、活性化されたバンク以外のバンクの昇圧電圧生成回路が活性化される場合には、活性化されたバンクの近くにレイアウトされた昇圧電圧生成回路が活性化される。
【0063】
このような動作により、電源Vppの供給電流が消費されるバンクの近傍に位置する昇圧電圧生成回路から電源Vppを供給することができるので、電源Vppを容易に安定化させることができる。
(第四の実施の形態)
図7は、前記第二の実施の形態の昇圧電圧生成回路14a〜14hと、第一及び第二の制御回路15a〜15h,16のレイアウトの別の実施の形態を示す。
【0064】
第一〜第四のバンクB0〜B3は、それぞれ並列にレイアウトされる。前記各バンクB0〜B3の両側には、前記昇圧電圧生成回路14a〜14hがそれぞれ配設されている。
【0065】
前記昇圧電圧生成回路14a,14c間には、第一の制御回路15a,15cが配設され、昇圧電圧生成回路14b,14d間には第一の制御回路15b,15dが配設される。
【0066】
また、昇圧電圧生成回路14e,14g間には、第一の制御回路15e,15gが配設され、昇圧電圧生成回路14f,14h間には第一の制御回路15f,15hが配設される。
【0067】
前記バンクB0〜B3の一側には、コマンド入力部17a〜17dがそれぞれ配設され、前記バンクB1,B2の中間部側方には第二の制御回路16が配設される。
【0068】
そして、コマンド入力部17a〜17dから前記活性化信号A0〜A3が各第一の制御回路15a,15c,15e,15gに入力され、あるいは、第二の制御回路16を介して各第一の制御回路15b,15d,15f,15hに入力される。
【0069】
このようにレイアウトした昇圧電圧生成制御回路を前記第二の実施の形態で説明したように動作させると、例えばバンクB0が活性化されると、昇圧電圧生成回路14a,14b,14dが活性化され、バンクB0,B1が活性化されると、昇圧電圧生成回路14a,14b,14c,14d,14f,14hが活性化される。
【0070】
このような動作により、電源Vppの供給電流が消費されるバンクの近傍に位置する昇圧電圧生成回路から電源Vppを供給することができるので、電源Vppを容易に安定化させることができる。
【0071】
上記実施の形態は、次に示すように変更することもできる。
・昇圧電圧生成回路に代えて、基板電位である負電圧生成回路あるいはその他の任意の電圧を生成する内部電圧生成回路としてもよい。
・バンクの数は、任意の数にしてもよい。
【0072】
【発明の効果】
以上詳述したように、この発明は同時に活性化されるバンク数に関わらず、適正な電流供給能力を備えた内部電源生成回路を提供することができる。
【図面の簡単な説明】
【図1】 本発明の原理説明図である。
【図2】 第一の実施の形態を示すブロック図である。
【図3】 消費電流と電流供給能力との関係を示す説明図である。
【図4】 第二の実施の形態を示すブロック図である。
【図5】 消費電流と電流供給能力との関係を示す説明図である。
【図6】 第三の実施の形態を示すレイアウト図である。
【図7】 第四の実施の形態を示すレイアウト図である。
【図8】 従来例を示すブロック図である。
【図9】 活性化バンク数とRASサイクルタイムの関係を示す説明図である。
【符号の説明】
14 内部電源生成回路(昇圧電圧生成回路)
15,16 制御回路
B0〜B3 バンク
Claims (8)
- 複数のバンクと、
前記バンクに内部電源を供給する複数の内部電源生成回路と、
前記内部電源生成回路の動作を制御する制御回路と
を備えた半導体装置であって、
前記バンクの動作周波数は、各バンクにおいて活性から次の活性までのサイクルタイムに対応し、前記サイクルタイムは、1つのバンクが活性化された場合を最小値とし、規定によって、外部信号により活性化されるバンクの数に基づき、バンク数の増加に対して前記最小値から長くなるように変化し、
各バンクの消費電流は、前記動作周波数に応じて変化し、
前記制御回路は、
活性化されたバンクの数に応じた前記半導体装置の消費電流の変化に応じて、活性化する前記内部電源生成回路の数を調節することにより、該内部電源生成回路の電流供給能力を調節することを特徴とする半導体装置。 - 前記制御回路は、外部信号により活性化されるバンクの位置に基づいて、活性化する前記内部電源生成回路の位置を調整することを特徴とする請求項1記載の半導体装置。
- 前記内部電源生成回路は、各バンク毎に複数設けられ、前記制御回路は、各バンクの消費電流の変化に応じて、各バンクの内部電源生成回路と当該バンクの近傍に位置するバンクの内部電源生成回路の中から活性化する内部電源生成回路を選択することを特徴とする請求項1又は2に記載の半導体装置。
- 前記制御回路は、活性化されたバンクに設けられた内部電源生成回路をすべて活性化し、さらに前記バンクの近傍のバンクの中から活性化する内部電源生成回路の少なくとも一部を選択することを特徴とする請求項3記載の半導体装置。
- 複数のバンクと、前記バンクに内部電源を供給する複数の内部電源生成回路と、前記内部電源生成回路の動作を制御する制御回路とを備え、前記バンクに供給する内部電源を生成する半導体装置の内部電源生成方法であって、
前記バンクの動作周波数は、各バンクにおいて活性から次の活性までのサイクルタイムに対応し、前記サイクルタイムは、1つのバンクが活性化された場合を最小値とし、規定によって、外部信号により活性化されるバンクの数に基づき、バンク数の増加に対して前記最小値から長くなるように変化し、
各バンクの消費電流は、前記動作周波数に応じて変化し、
前記制御回路は、活性化されたバンクの数に応じた前記半導体装置の消費電流の変化に応じて、活性化する前記内部電源生成回路の数を調節することにより、該内部電源生成回路の電流供給能力を調節することを特徴とする半導体装置の内部電源生成方法。 - 前記制御回路は、外部信号により活性化されるバンクの位置に基づいて、活性化する前記内部電源生成回路の位置を調整することを特徴とする請求項5記載の半導体装置の内部電源生成方法。
- 前記制御回路は、活性化されるバンクの消費電流に応じて、活性化する内部電源生成回路の数を選択し、その数に応じて各バンクの内部電源生成回路と当該バンクの近傍に位置するバンクの内部電源生成回路の中から、活性化する内部電源生成回路を選択することを特徴とする請求項5記載の半導体装置の内部電源生成方法。
- 前記制御回路は、一つのバンクに対して設けられる内部電源生成回路の電流供給能力は、当該バンクの活性時に必要な電流供給能力以下に設定し、一つのバンクの活性化に応じて当該バンクの内部電源生成回路とそれ以外のバンクの内部電源生成回路とを活性化させることを特徴とする請求項5記載の半導体装置の内部電源生成方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000047679A JP4485637B2 (ja) | 2000-02-24 | 2000-02-24 | 半導体装置及び半導体装置の内部電源生成方法 |
TW090103448A TW514915B (en) | 2000-02-24 | 2001-02-15 | Semiconductor device and method for generating internal power supply voltage |
US09/783,617 US6496438B2 (en) | 2000-02-24 | 2001-02-15 | Semiconductor device and method for generating internal power supply voltage |
KR1020010008567A KR100708261B1 (ko) | 2000-02-24 | 2001-02-21 | 반도체 장치 및 반도체 장치의 내부 전원 생성 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000047679A JP4485637B2 (ja) | 2000-02-24 | 2000-02-24 | 半導体装置及び半導体装置の内部電源生成方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001243769A JP2001243769A (ja) | 2001-09-07 |
JP4485637B2 true JP4485637B2 (ja) | 2010-06-23 |
Family
ID=18569893
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000047679A Expired - Fee Related JP4485637B2 (ja) | 2000-02-24 | 2000-02-24 | 半導体装置及び半導体装置の内部電源生成方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6496438B2 (ja) |
JP (1) | JP4485637B2 (ja) |
KR (1) | KR100708261B1 (ja) |
TW (1) | TW514915B (ja) |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100396897B1 (ko) * | 2001-08-14 | 2003-09-02 | 삼성전자주식회사 | 페리(peri)용 전압 발생 회로와 이를 구비하는 반도체메모리 장치 및 전압 발생 방법 |
US7426151B2 (en) * | 2001-08-14 | 2008-09-16 | Samung Electronics Co., Ltd. | Device and method for performing a partial array refresh operation |
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JP2004071095A (ja) * | 2002-08-08 | 2004-03-04 | Renesas Technology Corp | 半導体記憶装置 |
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US10049719B1 (en) * | 2017-06-12 | 2018-08-14 | Nanya Technology Corporation | Voltage system and method for operating the same |
KR20220049653A (ko) | 2020-10-14 | 2022-04-22 | 삼성전자주식회사 | 비휘발성 메모리 장치 |
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Publication number | Priority date | Publication date | Assignee | Title |
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US6628564B1 (en) * | 1998-06-29 | 2003-09-30 | Fujitsu Limited | Semiconductor memory device capable of driving non-selected word lines to first and second potentials |
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-
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- 2000-02-24 JP JP2000047679A patent/JP4485637B2/ja not_active Expired - Fee Related
-
2001
- 2001-02-15 TW TW090103448A patent/TW514915B/zh not_active IP Right Cessation
- 2001-02-15 US US09/783,617 patent/US6496438B2/en not_active Expired - Lifetime
- 2001-02-21 KR KR1020010008567A patent/KR100708261B1/ko not_active IP Right Cessation
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Also Published As
Publication number | Publication date |
---|---|
KR100708261B1 (ko) | 2007-04-17 |
TW514915B (en) | 2002-12-21 |
KR20010085428A (ko) | 2001-09-07 |
JP2001243769A (ja) | 2001-09-07 |
US20010017553A1 (en) | 2001-08-30 |
US6496438B2 (en) | 2002-12-17 |
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Legal Events
Date | Code | Title | Description |
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A711 | Notification of change in applicant |
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A621 | Written request for application examination |
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A711 | Notification of change in applicant |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081007 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081014 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081215 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090616 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090812 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100323 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100325 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130402 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130402 Year of fee payment: 3 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130402 Year of fee payment: 3 |
|
R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
S533 | Written request for registration of change of name |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130402 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130402 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140402 Year of fee payment: 4 |
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S111 | Request for change of ownership or part of ownership |
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R350 | Written notification of registration of transfer |
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