JPH0519914A - 半導体装置の内部降圧回路 - Google Patents
半導体装置の内部降圧回路Info
- Publication number
- JPH0519914A JPH0519914A JP3177030A JP17703091A JPH0519914A JP H0519914 A JPH0519914 A JP H0519914A JP 3177030 A JP3177030 A JP 3177030A JP 17703091 A JP17703091 A JP 17703091A JP H0519914 A JPH0519914 A JP H0519914A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- transistor
- standby
- voltage drop
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
- G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Dram (AREA)
- Power Sources (AREA)
Abstract
(57)【要約】
【構成】内部降圧回路２１に、動作／待機スイッチ信号
４１に従って内部降圧回路２１を流れる電流をオン及び
オフするトランジスタ２８を設け、さらに、半導体装置
が待機状態にある間、所定のデューティ比を有するパル
ス状の制御信号をトランジスタ２７に与えるようにす
る。 【効果】半導体装置の待機時には内部降圧回路は所定の
デューティ比で間欠的にしか動作しないため、消費電力
がそのデューティ比に応じて低減される。
４１に従って内部降圧回路２１を流れる電流をオン及び
オフするトランジスタ２８を設け、さらに、半導体装置
が待機状態にある間、所定のデューティ比を有するパル
ス状の制御信号をトランジスタ２７に与えるようにす
る。 【効果】半導体装置の待機時には内部降圧回路は所定の
デューティ比で間欠的にしか動作しないため、消費電力
がそのデューティ比に応じて低減される。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の内部降圧回
路に関し、特に、待機時の消費電流を低減し得る内部降
圧回路に関する。
路に関し、特に、待機時の消費電流を低減し得る内部降
圧回路に関する。
【０００２】
【従来の技術】図５に従来の集積回路用内部降圧回路の
一例を示す。この回路はカレントミラー型差動増幅器を
用いたものである。カレントミラー型差動増幅器２２は
２本の電流パスにそれぞれ対称的に配置された２個のＰ
型ＭＯＳＦＥＴ４２、４３及び２個のＮ型ＭＯＳＦＥＴ
４４、４５から成り、一方のＮ型ＭＯＳＦＥＴ４４のゲ
ートには基準電位端子２４が、他方のＮ型ＭＯＳＦＥＴ
４５のゲートには出力端子２５が接続されている。出力
端子２５にはＰ型ＭＯＳＦＥＴである出力トランジスタ
２６を介して電源が接続され、出力トランジスタ２６の
ゲートには差動増幅器２２の出力側パスの両トランジス
タ４３、４５の接続点の電位が印加されている。差動増
幅器２２と低電位側電源（図５の例では接地）の間には
２つのパスが設けられ、一方のパスには少量の電流しか
流すことができないトランジスタ２７が、そして、他方
のパスには比較的大電流を流すことのできるトランジス
タ２８が接続されている。
一例を示す。この回路はカレントミラー型差動増幅器を
用いたものである。カレントミラー型差動増幅器２２は
２本の電流パスにそれぞれ対称的に配置された２個のＰ
型ＭＯＳＦＥＴ４２、４３及び２個のＮ型ＭＯＳＦＥＴ
４４、４５から成り、一方のＮ型ＭＯＳＦＥＴ４４のゲ
ートには基準電位端子２４が、他方のＮ型ＭＯＳＦＥＴ
４５のゲートには出力端子２５が接続されている。出力
端子２５にはＰ型ＭＯＳＦＥＴである出力トランジスタ
２６を介して電源が接続され、出力トランジスタ２６の
ゲートには差動増幅器２２の出力側パスの両トランジス
タ４３、４５の接続点の電位が印加されている。差動増
幅器２２と低電位側電源（図５の例では接地）の間には
２つのパスが設けられ、一方のパスには少量の電流しか
流すことができないトランジスタ２７が、そして、他方
のパスには比較的大電流を流すことのできるトランジス
タ２８が接続されている。
【０００３】この内部降圧回路は次のように動作する。
出力側２５の電位が基準側２４の電位よりも低い場合に
は、差動増幅器２２により出力トランジスタ２６のゲー
ト電位が低くなり、出力トランジスタ２６がＯＮし出力
側２５の電位が基準電位側２４と同じ電圧になるまで出
力側端子２５に電流を供給する。トランジスタ２７及び
２８は差動増幅器２２に流れる電流を節約するためのも
のであり、出力側２５に接続されるＣＰＵ等の負荷が待
機状態にある時には、図示しない制御装置から供給され
る動作／待機スイッチ信号４１がローとなるので、トラ
ンジスタ２８がＯＦＦとなり、トランジスタ２７を通じ
て小電流のみが流れるようになる。一方、負荷が動作状
態となった時は動作／待機スイッチ信号４１がハイとな
るので、トランジスタ２８がＯＮし、差動増幅器２２に
は十分な電流が流れるようになり、差動増幅器２２の動
作が速くなる。
出力側２５の電位が基準側２４の電位よりも低い場合に
は、差動増幅器２２により出力トランジスタ２６のゲー
ト電位が低くなり、出力トランジスタ２６がＯＮし出力
側２５の電位が基準電位側２４と同じ電圧になるまで出
力側端子２５に電流を供給する。トランジスタ２７及び
２８は差動増幅器２２に流れる電流を節約するためのも
のであり、出力側２５に接続されるＣＰＵ等の負荷が待
機状態にある時には、図示しない制御装置から供給され
る動作／待機スイッチ信号４１がローとなるので、トラ
ンジスタ２８がＯＦＦとなり、トランジスタ２７を通じ
て小電流のみが流れるようになる。一方、負荷が動作状
態となった時は動作／待機スイッチ信号４１がハイとな
るので、トランジスタ２８がＯＮし、差動増幅器２２に
は十分な電流が流れるようになり、差動増幅器２２の動
作が速くなる。
【０００４】
【発明が解決しようとする課題】以上説明したように、
従来の内部降圧回路では半導体装置が待機状態にある場
合でもトランジスタ２７を介して小電流が常時流れるた
め、なお無駄な電力を消費するという問題がある。
従来の内部降圧回路では半導体装置が待機状態にある場
合でもトランジスタ２７を介して小電流が常時流れるた
め、なお無駄な電力を消費するという問題がある。
【０００５】本発明はこのような現状に鑑みてなされた
ものであり、その目的とするところは、待機時に於ける
消費電力の少ない半導体装置用内部降圧回路を提供する
ことにある。
ものであり、その目的とするところは、待機時に於ける
消費電力の少ない半導体装置用内部降圧回路を提供する
ことにある。
【０００６】
【課題を解決するための手段】本発明の半導体装置の内
部降圧回路は、所定デューティ比のパルス信号を発生す
るパルス信号発生手段、及び該パルス信号を受け、該半
導体装置の待機時に、該パルス信号に応じて該内部降圧
回路を周期的に活性化させるスイッチ手段を備えてお
り、そのことにより上記目的が達成される。
部降圧回路は、所定デューティ比のパルス信号を発生す
るパルス信号発生手段、及び該パルス信号を受け、該半
導体装置の待機時に、該パルス信号に応じて該内部降圧
回路を周期的に活性化させるスイッチ手段を備えてお
り、そのことにより上記目的が達成される。
【０００７】
【作用】半導体装置が待機状態にある間、パルス信号発
生手段はスイッチ手段にパルス状の制御信号を与え、そ
れに従いスイッチ手段は内部降圧回路に流れる電流を所
定のデューティ比でオン及びオフする。従って、内部降
圧回路の消費電力は常時電流を流す場合に比べ、デュー
ティ比に応じて減少する。
生手段はスイッチ手段にパルス状の制御信号を与え、そ
れに従いスイッチ手段は内部降圧回路に流れる電流を所
定のデューティ比でオン及びオフする。従って、内部降
圧回路の消費電力は常時電流を流す場合に比べ、デュー
ティ比に応じて減少する。
【０００８】
【実施例】本発明を実施例について以下に説明する。
【０００９】図１に本発明の半導体装置の内部降圧回路
の一実施例の概略ブロック構成を示す。本実施例の内部
降圧回路は、一定時間毎に一定の長さのパルス信号３１
を出力するパルス信号発生部１０と、パルス信号３１が
入力する間のみ降圧動作を行う降圧部２１とを備えてい
る。端子２４及び端子２５は、基準電位端子及び出力端
子である。
の一実施例の概略ブロック構成を示す。本実施例の内部
降圧回路は、一定時間毎に一定の長さのパルス信号３１
を出力するパルス信号発生部１０と、パルス信号３１が
入力する間のみ降圧動作を行う降圧部２１とを備えてい
る。端子２４及び端子２５は、基準電位端子及び出力端
子である。
【００１０】図２に本実施例の内部降圧回路のより詳細
なブロック構成を示す。パルス信号発生部１０はリング
オッシレータ１１とカウンタ１２とを備えている。カウ
ンタ１２は、直列に接続された４個のトグル型フリップ
フロップ１３と、各段のフリップフロップ１３の出力
（ノード１６〜１９）を入力とする４入力ＮＡＮＤ回路
１４とで構成される。フリップフロップ１３の構成を図
３に示す。初段のフリップフロップ１３にはリングオッ
シレータ１１の出力（ノード１５）が入力されている。
なブロック構成を示す。パルス信号発生部１０はリング
オッシレータ１１とカウンタ１２とを備えている。カウ
ンタ１２は、直列に接続された４個のトグル型フリップ
フロップ１３と、各段のフリップフロップ１３の出力
（ノード１６〜１９）を入力とする４入力ＮＡＮＤ回路
１４とで構成される。フリップフロップ１３の構成を図
３に示す。初段のフリップフロップ１３にはリングオッ
シレータ１１の出力（ノード１５）が入力されている。
【００１１】降圧部２１は、前述の図５のものと同様の
構造を有するカレントミラー型差動増幅器２２を備えて
いる。カレントミラー型差動増幅器２２の低電圧電源
（接地）側の小電流用トランジスタ（Ｎ型ＭＯＳＦＥ
Ｔ）２７のゲートにはＮＡＮＤ回路１４の出力（ノード
３１）がインバータ２０を介して反転して入力される
（ノード３２）。また、出力トランジスタ２６のゲート
には更にＰ型ＭＯＳＦＥＴ３６を介して高電圧側電源が
接続されている。前述の従来例と同様に、トランジスタ
２８のゲートには動作／待機スイッチ信号４１が加えら
れている。本実施例では、ＮＯＲ回路２９とインバータ
３０の直列回路が設けられており、ＮＯＲ回路２９には
ノード３２の信号と動作／待機スイッチ信号４１とが入
力されている。インバータ３０の出力は、Ｐ型ＭＯＳＦ
ＥＴ３６のゲートに入力されている。
構造を有するカレントミラー型差動増幅器２２を備えて
いる。カレントミラー型差動増幅器２２の低電圧電源
（接地）側の小電流用トランジスタ（Ｎ型ＭＯＳＦＥ
Ｔ）２７のゲートにはＮＡＮＤ回路１４の出力（ノード
３１）がインバータ２０を介して反転して入力される
（ノード３２）。また、出力トランジスタ２６のゲート
には更にＰ型ＭＯＳＦＥＴ３６を介して高電圧側電源が
接続されている。前述の従来例と同様に、トランジスタ
２８のゲートには動作／待機スイッチ信号４１が加えら
れている。本実施例では、ＮＯＲ回路２９とインバータ
３０の直列回路が設けられており、ＮＯＲ回路２９には
ノード３２の信号と動作／待機スイッチ信号４１とが入
力されている。インバータ３０の出力は、Ｐ型ＭＯＳＦ
ＥＴ３６のゲートに入力されている。
【００１２】次に、図４を参照してパルス発生部１０の
動作を説明する。リングオッシレータ１１により生成さ
れる周期ｔ0の原パルス信号（図４（ａ））は、各トグ
ル型フリップフロップ１３を通過する毎にその周波数が
１／２に、即ち周期が２倍となる（図４（ｂ）〜
（ｅ））。各段のフリップフロップ１３出力のＮＡＮＤ
であるノード３１の信号は図４（ｆ）のように、原パル
ス信号の周期ｔ0の１６倍の周期を持ち、その中で期間
ｔ0のみロー、他の期間１５ｔ0でハイとなるパルス信号
となる。従って、これをインバータ２０で反転したノー
ド３２の信号（即ち、トランジスタ２７のゲート信号）
は、図４（ｇ）に示すように周期１６ｔ0のうち期間ｔ0
のみハイとなるパルス信号となる。
動作を説明する。リングオッシレータ１１により生成さ
れる周期ｔ0の原パルス信号（図４（ａ））は、各トグ
ル型フリップフロップ１３を通過する毎にその周波数が
１／２に、即ち周期が２倍となる（図４（ｂ）〜
（ｅ））。各段のフリップフロップ１３出力のＮＡＮＤ
であるノード３１の信号は図４（ｆ）のように、原パル
ス信号の周期ｔ0の１６倍の周期を持ち、その中で期間
ｔ0のみロー、他の期間１５ｔ0でハイとなるパルス信号
となる。従って、これをインバータ２０で反転したノー
ド３２の信号（即ち、トランジスタ２７のゲート信号）
は、図４（ｇ）に示すように周期１６ｔ0のうち期間ｔ0
のみハイとなるパルス信号となる。
【００１３】本実施例の内部降圧回路が設けられている
半導体装置が待機状態にある時には、前述の従来例と同
様に、動作／待機スイッチ信号４１のレベルはローとさ
れ、動作状態にある時にはハイとされる。先ず、待機状
態における動作から説明する。動作／待機スイッチ信号
４１がローになると、トランジスタ２８はオフとなり、
差動増幅器２２の低電圧側電源へのパスはトランジスタ
２７を介したパスのみとなる。このトランジスタ２７の
ゲートには前述の図４（ｇ）に示すノード３２のパルス
信号が入力されているので、ノード３２の信号がハイの
間だけトランジスタ２７はオンとなり、このトランジス
タ２７のオン時のみ差動増幅器２２は動作する。従っ
て、パルス発生部１０で適当なデューティ比のパルス信
号を生成することにより、トランジスタ２７を一定時間
毎にオン及びオフとすることができ、差動増幅器２２を
流れる電流を制御することができる。なお、ノード３２
の信号がローとなりトランジスタ２７がオフとなった時
は、動作／待機スイッチ信号４１もローであるため、ト
ランジスタ３６がオンとなる。従って、出力トランジス
タ２６がオフし、内部降圧回路の動作が停止する。
半導体装置が待機状態にある時には、前述の従来例と同
様に、動作／待機スイッチ信号４１のレベルはローとさ
れ、動作状態にある時にはハイとされる。先ず、待機状
態における動作から説明する。動作／待機スイッチ信号
４１がローになると、トランジスタ２８はオフとなり、
差動増幅器２２の低電圧側電源へのパスはトランジスタ
２７を介したパスのみとなる。このトランジスタ２７の
ゲートには前述の図４（ｇ）に示すノード３２のパルス
信号が入力されているので、ノード３２の信号がハイの
間だけトランジスタ２７はオンとなり、このトランジス
タ２７のオン時のみ差動増幅器２２は動作する。従っ
て、パルス発生部１０で適当なデューティ比のパルス信
号を生成することにより、トランジスタ２７を一定時間
毎にオン及びオフとすることができ、差動増幅器２２を
流れる電流を制御することができる。なお、ノード３２
の信号がローとなりトランジスタ２７がオフとなった時
は、動作／待機スイッチ信号４１もローであるため、ト
ランジスタ３６がオンとなる。従って、出力トランジス
タ２６がオフし、内部降圧回路の動作が停止する。
【００１４】このように、本実施例の内部降圧回路で
は、待機時にはその消費電力が従来の１／１６に低減さ
れる。
は、待機時にはその消費電力が従来の１／１６に低減さ
れる。
【００１５】半導体装置の動作時には動作／待機スイッ
チ信号４１がハイとなり、大電流トランジスタ２８がオ
ンとなるため、差動増幅器２２は高速動作を行う。
チ信号４１がハイとなり、大電流トランジスタ２８がオ
ンとなるため、差動増幅器２２は高速動作を行う。
【００１６】本実施例ではパルス発生部１０の原パルス
発生器としてリングオッシレータ１１を使用している
が、これは他の構成のものであっても構わない。また、
トグル型フリップフロップ１３は図３に示す回路に代え
て他の回路により構成することが可能である。
発生器としてリングオッシレータ１１を使用している
が、これは他の構成のものであっても構わない。また、
トグル型フリップフロップ１３は図３に示す回路に代え
て他の回路により構成することが可能である。
【００１７】
【発明の効果】本発明によれば、半導体装置の待機時に
は内部降圧回路は所定のデューティ比で間欠的にしか動
作しないため、消費電力がそのデューティ比に応じて低
減される。
は内部降圧回路は所定のデューティ比で間欠的にしか動
作しないため、消費電力がそのデューティ比に応じて低
減される。
【図１】本発明の実施例である半導体装置の内部降圧回
路の概略の構成を示すブロック図である。
路の概略の構成を示すブロック図である。
【図２】その実施例の内部降圧回路の詳細な構成を示す
ブロック図である。
ブロック図である。
【図３】その実施例で用いられるトグル型フリップフロ
ップの具体的構成例を示すブロック図。
ップの具体的構成例を示すブロック図。
【図４】その実施例の内部降圧回路の各ノードにおける
パルスの波形図である。
パルスの波形図である。
【図５】従来の内部降圧回路の構成を示すブロック図で
ある。
ある。
１０ パルス発生部 １１ リングオッシレータ １２ カウンタ １３ トグル型フリップフロップ ２１ 内部降圧回路 ２２ カレントミラー型差動増幅器 ４１ 動作／待機スイッチ信号
Claims (1)
- 【特許請求の範囲】 【請求項１】半導体装置の内部降圧回路であって、 所定デューティ比のパルス信号を発生するパルス信号発
生手段、及び 該パルス信号を受け、該半導体装置の待機時に、該パル
ス信号に応じて該内部降圧回路を周期的に活性化させる
スイッチ手段を備えている、半導体装置の内部降圧回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3177030A JPH0519914A (ja) | 1991-07-17 | 1991-07-17 | 半導体装置の内部降圧回路 |
| US07/912,997 US5300823A (en) | 1991-07-17 | 1992-07-14 | Internal voltage dropping circuit for semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3177030A JPH0519914A (ja) | 1991-07-17 | 1991-07-17 | 半導体装置の内部降圧回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0519914A true JPH0519914A (ja) | 1993-01-29 |
Family
ID=16023922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3177030A Withdrawn JPH0519914A (ja) | 1991-07-17 | 1991-07-17 | 半導体装置の内部降圧回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5300823A (ja) |
| JP (1) | JPH0519914A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0647946A2 (en) * | 1993-10-06 | 1995-04-12 | Nec Corporation | Dynamic memory device having a plurality of internal power sources |
| KR20010088360A (ko) * | 2000-03-09 | 2001-09-26 | 구자홍 | 전기기기의 대기전력을 저감하는 장치 |
| WO2003038832A1 (fr) * | 2001-10-16 | 2003-05-08 | Nec Electronics Corporation | Dispositif de stockage a semi-conducteur |
| KR100432973B1 (ko) * | 1997-05-24 | 2004-07-16 | 삼성전자주식회사 | 반도체 메모리 장치의 내부 전원 전압 발생 회로 |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0562481A (ja) * | 1991-08-30 | 1993-03-12 | Nec Corp | 半導体記憶装置 |
| KR0172371B1 (ko) * | 1995-04-26 | 1999-03-30 | 윤종용 | 반도체 메모리장치의 전원전압 발생회로 |
| JP3625918B2 (ja) * | 1995-10-16 | 2005-03-02 | 株式会社ルネサステクノロジ | 電圧発生回路 |
| WO2000023955A1 (en) * | 1998-10-21 | 2000-04-27 | The Government Of The United States Of America, Represented By The Secretary, Department Of Health And Human Services | Virus-like particles for the induction of autoantibodies |
| FR2820904B1 (fr) * | 2001-02-09 | 2003-06-13 | Atmel Nantes Sa | Dispositif generateur d'une tension de reference precise |
| WO2003083595A1 (de) * | 2002-04-03 | 2003-10-09 | Infineon Technologies Ag | Spannungsregleranordnung |
| KR100452319B1 (ko) * | 2002-05-10 | 2004-10-12 | 삼성전자주식회사 | 반도체 메모리 장치의 내부전원전압 발생회로 및내부전원전압 제어방법 |
| US20040124909A1 (en) * | 2002-12-31 | 2004-07-01 | Haider Nazar Syed | Arrangements providing safe component biasing |
| KR100558477B1 (ko) * | 2003-04-28 | 2006-03-07 | 삼성전자주식회사 | 반도체 장치의 내부 전압 발생회로 |
| JP3768202B2 (ja) * | 2003-05-13 | 2006-04-19 | 松下電器産業株式会社 | 半導体集積回路 |
| KR100616194B1 (ko) * | 2004-04-20 | 2006-08-25 | 주식회사 하이닉스반도체 | 지연 고정 루프 회로용 내부 전원 전압 발생기 |
| KR100670700B1 (ko) * | 2004-10-30 | 2007-01-17 | 주식회사 하이닉스반도체 | 지연고정루프의 전원공급회로 |
| KR100812936B1 (ko) * | 2005-05-03 | 2008-03-11 | 주식회사 하이닉스반도체 | 스탠바이 모드에서 누설전류가 감소된 내부전원전압발생회로 |
| US7737720B2 (en) * | 2007-05-03 | 2010-06-15 | Arm Limited | Virtual power rail modulation within an integrated circuit |
| CN103703681B (zh) | 2010-12-10 | 2017-05-24 | 马维尔国际贸易有限公司 | 快速上电的比较器 |
| EP2498161B1 (en) * | 2011-03-07 | 2020-02-19 | Dialog Semiconductor GmbH | Power efficient generation of band gap referenced supply rail, voltage and current references, and method for dynamic control. |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3805167A (en) * | 1972-06-27 | 1974-04-16 | Telex Corp | Digital pulse generator with automatic duty cycle control |
| US3980960A (en) * | 1975-10-09 | 1976-09-14 | Computer Identics Corporation | Signal width and width ratio determining apparatus |
| US4028609A (en) * | 1975-12-22 | 1977-06-07 | Westinghouse Electric Corporation | Digital firing pulse generator with pulse suppression |
| CA1126354A (en) * | 1977-05-16 | 1982-06-22 | Martin R. Richmond | Amplitude modulator |
| JPS55105891A (en) * | 1979-01-30 | 1980-08-13 | Sharp Corp | Refresh system for dynamic memory |
| IT1233416B (it) * | 1987-12-03 | 1992-03-30 | Sgs Microelettronica Spa | Circuito di pilotaggio di dispositivi elettronici alimentati a bassa tensione |
| JP2743401B2 (ja) * | 1988-10-06 | 1998-04-22 | 日本電気株式会社 | Ｅｃｌ回路 |
| JP2704459B2 (ja) * | 1989-10-21 | 1998-01-26 | 松下電子工業株式会社 | 半導体集積回路装置 |
| US5136260A (en) * | 1991-03-08 | 1992-08-04 | Western Digital Corporation | PLL clock synthesizer using current controlled ring oscillator |
-
1991
- 1991-07-17 JP JP3177030A patent/JPH0519914A/ja not_active Withdrawn
-
1992
- 1992-07-14 US US07/912,997 patent/US5300823A/en not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0647946A2 (en) * | 1993-10-06 | 1995-04-12 | Nec Corporation | Dynamic memory device having a plurality of internal power sources |
| EP0647946A3 (en) * | 1993-10-06 | 1995-09-27 | Nec Corp | Dynamic memory arrangement with several internal supply voltages. |
| KR100432973B1 (ko) * | 1997-05-24 | 2004-07-16 | 삼성전자주식회사 | 반도체 메모리 장치의 내부 전원 전압 발생 회로 |
| KR20010088360A (ko) * | 2000-03-09 | 2001-09-26 | 구자홍 | 전기기기의 대기전력을 저감하는 장치 |
| WO2003038832A1 (fr) * | 2001-10-16 | 2003-05-08 | Nec Electronics Corporation | Dispositif de stockage a semi-conducteur |
Also Published As
| Publication number | Publication date |
|---|---|
| US5300823A (en) | 1994-04-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0519914A (ja) | 半導体装置の内部降圧回路 | |
| JPH05175793A (ja) | リングオシレータ | |
| KR960030231A (ko) | 반도체 메모리장치의 전압 구동회로 | |
| KR970031341A (ko) | 클록신호에 의하여 제어되는 레벨변환회로(level conversion circuit controlled by colck signal) | |
| JPH04274084A (ja) | 基板電位調整装置 | |
| KR880005750A (ko) | 제어펄스 발생회로 | |
| US3963946A (en) | Driver circuit for step motor | |
| US5329169A (en) | Voltage dropping circuit for semiconductor device | |
| KR960025706A (ko) | 전력소모를 절감하기 위한 직류전압 발생회로 | |
| KR20010062155A (ko) | 제어 발진 시스템 및 방법 | |
| JPH04347535A (ja) | 電源システム | |
| JPH07193484A (ja) | ソース終了送信線ドライバ | |
| JPS63305755A (ja) | スイッチング電源制御回路 | |
| JP3540872B2 (ja) | 起動回路 | |
| KR100221658B1 (ko) | 다이나믹 바이어스 회로 | |
| SU930594A1 (ru) | Генератор пр моугольных импульсов | |
| JPH05205468A (ja) | ダイナミックｒａｍの基板電圧発生回路 | |
| KR910001048B1 (ko) | 전압 제어 발진기 | |
| SU1187244A1 (ru) | Мостовой триггер | |
| KR970017591A (ko) | 반도체 메모리장치의 백바이어스전압 제어방법 | |
| JPH0553667A (ja) | 半導体装置の電圧レベル判定回路 | |
| JPH07334256A (ja) | 電源回路 | |
| JPH0519891A (ja) | 半導体装置 | |
| JPH02122724A (ja) | レベル変換回路 | |
| JPH04122123A (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981008 |