DE69418302T2

DE69418302T2 - Verfahren zur Herstellung einer Halbleitervorrichtung mit ebener Oberfläche

Info

Publication number: DE69418302T2
Application number: DE69418302T
Authority: DE
Inventors: Yoshio Hayashide
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1994-02-23
Filing date: 1994-09-23
Publication date: 1999-09-30
Anticipated expiration: 2014-09-24
Also published as: KR0159351B1; EP0669645B1; KR950025894A; JPH07235537A; US5840619A; TW332319B; EP0669645A1; US5500558A; DE69418302D1

Description

Die Erfindung bezieht sich auf ein Verfahren zur Herstellung einer Halbleitervorrichtung.
Fig. 22 ist eine Schnittansicht, die eine herkömmliche Halbleitervorrichtung zeigt. An einer Oberfläche eines Siliziumsubstrates 1 ist eine Trennoxidschicht 2 zur Trennung eines aktiven Bereiches von einem anderen ausgebildet. In dem aktiven Bereich ist ein Feldeffekttransistor (MOSFET) ausgebildet, der aus einer Gateoxidschicht 3, einem Gate 4 aus zum Beispiel Wolframsilizid und Dotierstoffdiffusionsschichten 6 besteht. Eine erste Zwischenschicht-Isolierschicht 17 ist durch eine Siliziumoxidschicht 8, eine Siliziumnitridschicht 9, eine BPSG(Borophosphorsilikatglas)-Schicht 10 und eine Siliziumoxidschicht 12 gebildet. Eine Oberfläche der BPSG-Schicht 10 ist durch Wärmebehandlung in einer Sauerstoff- oder Dampfatmosphäre plan gemacht. Die Siliziumnitridschicht 9 ist vorgesehen, um eine Oxidation des darunterliegenden Siliziumsubstrates 1 und des darunterliegenden Gates 4 während der Wärmebehandlung zu verhindern. Die Siliziumoxidschicht 12 ist aus dem folgenden Grund vorgesehen. Der ist, daß die BPSG-Schicht 10 Feuchtigkeit während des Herstellungsprozesses absorbiert, wodurch Phosphorsäure an der Oberfläche der BPSG-Schicht 10 gebildet wird. Die Siliziumoxidschicht 12 verhindert eine Korrosion einer ersten Verbindungsschicht 15 durch die Phosphorsäure.
Ein Kontaktloch ist in der ersten Zwischenschicht-Isolierschicht 17 vorgesehen. Ein erster Stöpsel 14 ist durch Füllen des Kontaktloches mit Wolfram oder ähnlichem ausgebildet. Der erste Stöpsel 14 verbindet die Dotierstoffdiffusionsschicht 6 oder das Gate 4 und die erste Verbindungsschicht 15, was später beschrieben wird.
Die erste Verbindungsschicht 15 ist auf der ersten Zwischenschicht-Isolierschicht 17 ausgebildet. Eine zweite Zwischenschicht-Isolierschicht 27 ist zum Bedecken der ersten Verbindungsschicht 15 vorgesehen. Die zweite Zwischenschicht- Isolierschicht 27 besteht aus einer Siliziumoxidschicht 18, die durch ein solches Verfahren wie eine plasmaangeregte chemische Dampfphasenabscheidung (Plasma-CVD) oder Schleuderbeschichtung auf Glas (SOG) ausgebildet worden ist. Ein Durchgangsloch ist in der zweiten Zwischenschicht-Isolierschicht 27 ausgebildet. Ein zweiter Stöpsel 24 ist in das Durchgangsloch gefüllt. Der zweite Stöpsel 24 verbindet die erste Verbindungsschicht 15 mit einer zweiten Verbindungsschicht 25.
Durch Verwendung eines ähnlichen Verfahrens sind die zweite Verbindungsschicht, eine dritte Zwischenschicht-Isolierschicht 37, ein dritter Stöpsel 34, eine dritte Verbindungsschicht 35, eine vierte Zwischenschicht-Isolierschicht 47, ein vierter Stöpsel 44 und eine vierte Verbindungsschicht 45 ausgebildet. Eine Schutzschicht 46, die aus einer Siliziumnitridschicht oder ähnlichem besteht, die durch Plasma-CVD ausgebildet ist, ist als eine oberste Schicht ausgebildet.
Die oben beschriebene Halbleitervorrichtung enthält einen MOSFET und vier Schichten aus Verbindungen. Falls eine Zwischenschicht- Isolierschicht durch ein herkömmliches Verfahren (wie SOG) ausgebildet wird, kann ein gestufter Abschnitt lokal plan gemacht werden. Jedoch kann in einem Bereich, in dem die Niveaudifferenz 10 um überschreitet, die Differenz nicht reduziert werden. Darum wird ein gestufter Abschnitt zwischen einem Bereich, der viele Schichten aus Verbindungen hat, und einem Bereich, der keine Verbindung hat, erzeugt. Obere Schichten haben größere Niveauunterschiede.
Der größere Niveauunterschied gibt Anlaß zu dem folgenden Problem. Ein kleines Muster muß durch Photolithographie ausgebildet werden, um den Integrationsgrad einer Halbleitervorrichtung zu erhöhen. Ein kleines Muster kann zum Beispiel unter Verwendung eines optischen Systems, das eine große numerische Apertur (NA) aufweist, oder durch Ausführen einer Belichtung mit Licht, das eine kurze Wellenlänge aufweist, ausgebildet werden. Jedoch gibt es in jedwedem der Verfahren einen Nachteil dahingehend, daß die Fokustiefe kürzer werden wird. Darum ist es unmöglich, ein kleines Muster in einer Ebene herzustellen, in der ein großer Niveauunterschied existiert. Als Folge muß der Abstand zwischen Verdrahtungen in oberen Verbindungsschichten größer gemacht werden, was es schließlich schwierig macht, den Integrationsgrad zu erhöhen.
Um das oben beschriebene Problem zu lösen, ist ein Verfahren zum Planmachen einer Oberfläche einer Halbleitervorrichtung (in der Japanischen Patentoffenlegung Nr. 5-30052) vorgeschlagen, bei dem ein konvexer Abschnitt einer Zwischenschicht-Isolierschicht selektiv durch Chemisch-Mechanisches Polieren (CMP) entfernt wird.
Fig. 23 zeigt das Konzept eines CMP-Verfahrens. Ein Polierstoff 62 ist auf einem Polierbrett 61 vorgesehen. Der Polierstoff 62 ist aus Polyurethan gemacht. Das Poliermittel 64 wird dem Polierstoff 62 von einer Röhre 65 zugeführt. Das Poliermittel 64 ist vorbereitet durch Suspendieren von Partikeln aus Silika (SiO&sub2;) mit einem Durchmesser von ungefähr 0,01 um in alkalischer Flüssigkeit. Ein Halbleiterwafer 63 wird durch eine Haltestange 168 in Richtung des Polierbrettes 61 so gedrückt, daß eine Oberfläche den Polierstoff 62 kontaktiert. Durch Drehen des Polierbrettes 61 und der Haltestange 168, während Poliermittel 64 dem Polierstoff 62 zugeführt wird, wird die Oberfläche des Halbleiterwafers 63 chemisch und mechanisch poliert.
Fig. 24 ist eine Querschnittsansicht einer Halbleitervorrichtung, die eine Zwischenschicht-Isolierschicht aufweist, die durch das CMP-Verfahren plan gemacht ist. Auch durch dieses Ver fahren wird ein gestufter Abschnitt zwischen einem Bereich 16, der breit ist und eine hohe Dichte Von Verbindungen aufweist, und einem Bereich 26, der eine niedrige Dichte von Verbindungen aufweist, erzeugt.
Der Grund für die Erzeugung eines solchen gestuften Abschnittes wird unten unter Bezugnahme auf Fig. 24 beschrieben. In dem Bereich 16, der eine hohe Verbindungsdichte aufweist, wird, wenn die Zwischenschicht-Isolierschicht 27 auf den Verbindungen ausgebildet wird, ein Zwischenraum zwischen Verbindungen 15 mit der Zwischenschicht-Isolierschicht 27 gefüllt, wodurch ein konvexes Muster 83 gebildet wird, das sich horizontal in großem Maßstab ausbreitet. Andererseits wird in dem Bereich 26, der eine niedrige Verbindungsdichte aufweist, ein Zwischenraum zwischen den Verbindungen 15 nicht vollständig gefüllt. Darum ist, selbst nach der Ausbildung der Zwischenschicht-Isolierschicht 27, ein konkaver Abschnitt 84, der die Gestalt des Verbindungsmusters 15 wiedergibt, an einer Oberfläche der Zwischenschicht- Isolierschicht 27 gebildet.
Eine Studie ist bezüglich der Abhängigkeit des Ausmaßes des Planierens in dem CMP-Verfahren durchgeführt worden. Das Ergebnis ist wie folgt.
Fig. 25 ist eine Draufsicht auf einen Halbleiterwafer. Ungefähr einhundert Chips 87 sind auf dem Halbleiterwafer 63 ausgebildet. Fig. 26 ist eine vergrößerte Ansicht eines Chips 67. Ein konvexer Abschnitt 90 ist auf dem Chip 67 ausgebildet. Die zweidimensionale Gestalt des konvexen Abschnittes 90 ist im wesentlichen ein Viereck, das längere und kürzere Seiten 69 und 70 aufweist. Als ein Ergebnis der Studie ist herausgefunden worden, daß das Ausmaß des Planierens, das bei dem CMP-Verfahren erhalten wird, von der Länge der kürzeren Seite 70 des konvexen Abschnittes 90 abhängt. Ein konvexer Abschnitt 90, dessen kürzere Seite 70 eher lang ist, ist allgemein schwieriger plan zu machen. Dieses wird später im Detail erläutert.
Unter Bezugnahme auf Fig. 27A, das Verhältnis (H/H&sub0;) zwischen der Höhe (H&sub0;) eines anfänglich konvexen Abschnittes 90 und der Höhe (H) eines polierten konvexen Abschnittes 71 wird hier als eine relative Niveaudifferenz definiert. Fig. 27B ist eine Draufsicht auf Fig. 27A. Unter Bezugnahme auf Fig. 27B, die zweidimensionale Gestalt des unpolierten konvexen Abschnittes 90 ist im wesentlichen ein Viereck, das längere und kürzere Seiten 69 und 70 enthält.
Fig. 28 zeigt die Beziehung zwischen der relativen Niveaudifferenz (H/H&sub0;) und dem Polierbetrag des plan gemachten Abschnittes, wenn konvexe Abschnitte 90 verschiedener Größen betrachtet werden.
Unter Bezugnahme auf Fig. 27B und Fig. 28, gerade Linien 71 bis 75 zeigen die Daten, die erhalten wurden, wenn die Länge der kürzeren Seite 70 des konvexen Abschnittes 90 gleich 20 um, 150 um, 300 um, 500 um bzw. 1,2 mm war.
Unter Bezugnahme auf Fig. 28, die relativen Niveauunterschiede nehmen exponentiell als eine Funktion des Polierbetrages des plan gemachten Abschnittes ab. Wenn man den konvexen Abschnitt betrachtet, dessen kürzere Seite eher lang ist, ist jedoch die gerade Linie weniger geneigt (siehe gerade Linie 75). Es ist empirisch erkannt worden, daß die Beziehung zwischen dem Polierbetrag R bei dem plan gemachten Abschnitt und der relativen Niveaudifferenz (H/H&sub0;) durch die folgende empirische Formel ausgedrückt werden kann.
H/H&sub0; = exp (-R/R&sub0;)
wobei R&sub0; eine Konstante ist. Es ist herausgefunden worden, daß es eine Korrelation, wie sie in Fig. 29A gezeigt ist, zwischen der Länge der kürzeren Seite 70 des konvexen Abschnittes 90 und dem Polierbetrag R gibt, die zum Bringen der relativen Niveau differenz (H/H&sub0;) auf 1/e benötigt wird. Fig. 29B zeigt die Beziehung zwischen der Länge der kürzeren Seite 69 des konvexen Abschnittes 90 und dem Polierbetrag R, die zum Bringen der relativen Niveaudifferenz (H/H&sub0;) auf 1/e benötigt wird. Es ist gelernt worden, daß es keine Korrelation zwischen diesen beiden gibt. Fig. 29C zeigt die Beziehung zwischen der ebenen Fläche (längere Seite 69 · kürzere Seite 70) des konvexen Abschnittes 90 und des Polierbetrages R, die zum Bringen der relativen Niveaudifferenz auf 1/e benötigt wird. Es ist keine Korrelation zwischen den beiden gefunden worden.
Bei einer tatsächlichen Halbleitervorrichtung wird ein Abschnitt, der einer Speichervorrichtung oder ähnlichem entspricht, durch ein Muster ausgebildet, das eine hohe Dichte von Verbindungen aufweist, und dieser Abschnitt, der ein konvexes Muster 83 liefert, breitet sich horizontal in großem Maßstab aus (siehe Fig. 24). Die Länge der kürzeren Seite 70 eines solchen konvexen Musters 83 überschreitet manchmal 1 mm, und es ist wahrscheinlich, daß er in der Zukunft länger ist. Falls ein solches konvexes Muster 83, das sich horizontal in großem Maßstab ausbreitet, nur durch CMP plan gemacht wird, wird der Polierbetrag von 1 um oder mehr bei dem plan gemachten Abschnitt benötigt, wie es in Fig. 29A gezeigt ist. Jedoch nimmt die Gleichförmigkeit der Dicke einer Schicht, die auf dem Wafer ausgebildet wird, merklich ab so wie sich der Polierbetrag erhöht. Um die Gleichförmigkeit der Dicke der Schicht zu erhalten, ist der maximale Polierbetrag auf dem plan gemachten Abschnitt ungefähr gleich 0,5 um.
Avanzino et al. schlägt ein Verfahren zum Vermeiden des oben erwähnten Problems (in dem United States Patent Nr. 4 954 459) vor.
Die Fig. 30 bis 33 sind Teilschnittansichten, die in der Reihenfolge entsprechend der Schritte in einem Verfahren, das in dem United States Patent Nr. 4 954 459 offenbart ist, zum vollständigen Planmachen eines konvexen Musters durch CMP zeigen.
Unter Bezugnahme auf Fig. 30, ein erhöhter Abschnitt 81 ist auf einem Substrat 1 ausgebildet. Eine Isolierschicht 82 ist auf dem Substrat 1, den erhöhten Abschnitt 81 bedeckend ausgebildet. Eine Oberfläche der Isolierschicht 82 steht auf dem erhöhten Abschnitt 81 vor und senkt sich zwischen den erhöhten Abschnitten 81. Ein Resistmuster 86, das einen Öffnungsabschnitt 85 auf dem vorstehenden Abschnitt der Isolierschicht 82 (im folgenden als ein konvexer Abschnitt 91 bezeichnet) aufweist, ist auf der Isolierschicht 82 ausgebildet.
Unter Bezugnahme auf die Fig. 30 und 31, der konvexe Abschnitt 91 der Isolierschicht 82 wird unter Verwendung des Resistmusters 86 als Maske geätzt.
Unter Bezugnahme auf die Fig. 31 und 32, das Resistmuster 86 wird entfernt. Unter Bezugnahme auf Fig. 33, die Oberfläche der Isolierschicht 82 wird durch CMP plan gemacht.
Ein erstes Problem des oben beschriebenen Verfahrens, das in dem United States Patent Nr. 4 954 459 offenbart ist, ist, daß das Resistmuster 86 nicht zufriedenstellend ausgebildet werden kann. Falls ein Resistmuster auf der Isolierschicht 82, die den erhöhten Abschnitt 81 bedeckt, auszubilden ist, wie es in Fig. 34A gezeigt ist, hat das Resistmuster 86, das auszubilden ist, dann eine Gestalt, wie sie in Fig. 34B gezeigt ist.
Als Folge ist das erste Problem dasjenige, daß das Resistmuster 86 während des Entwickelns oder eines Ätzprozesses herunterfällt oder verschwindet, falls eine Breite W des Resistmusters 85 zum Beispiel 0,4 um oder weniger ist.
Die Fig. 35 illustriert ein zweites Problem. Dieselben oder entsprechende Elemente in Fig. 35 sind durch dieselben Bezugszei chen wie in Fig. 34 bezeichnet, und die Beschreibung derselben wird nicht wiederholt. Das zweite Problem ist, daß der Öffnungsabschnitt 85, wenn er ausgebildet wird, aufgrund einer Fehlausrichtung einer Maske zur Ausbildung des Resistmusters 86 versetzt sein kann, wie es in Fig. 35A illustriert ist. Es gibt ein anderes Problem dahingehend, daß ein Durchmesser des Öffnungsabschnittes 85 in der Größe variiert.
Falls in einer solchen Situation ein Ätzen ausgeführt wird, wird eine Ausnehmung 87 erzeugt.
Das Resistmuster 86 wird dann entfernt und die Oberfläche der Isolierschicht 82 wird durch CMP plan gemacht. Als ein Ergebnis bleibt die Ausnehmung 87 an der Oberfläche der Isolierschicht 82 selbst nach dem Planierungsprozeß.
Darum kann eine Oberfläche einer Halbleitervorrichtung auch durch das in dem oben erwähnten United States Patent Nr. 4 954 459 nicht vollständig plan gemacht werden. Dementsprechend kann der Niveauunterschied durch keines der herkömmlichen Verfahren reduziert werden, was es schwierig macht, eine Halbleitervorrichtung mit einer Struktur aus mehrfach geschichteten Verbindungen zu miniaturisieren.
Selbst falls die Niveaudifferenz bei dem konvexen Muster, das sich horizontal in großem Maßstab ausbreitet, durch ein herkömmliches CMP-Verfahren reduziert werden könnte, ist der benötigte Polierbetrag größer. Als ein Ergebnis wird die Dicke der Schicht uneben, nachdem sie poliert ist, was zu einem Abfall in der Ausbeute führt. Das Verfahren gibt Anlaß zu einem anderen Problem in einer Verminderung der Produktivität, da es eine lange Zeit zum Polieren benötigt.
Die JP 6-21244 A offenbart ein Verfahren zum Herstellen einer Halbleitervorrichtung, das einen ersten Schritt des Vorbereitens eines Halbleitersubstrates, das eine erste Oberfläche aufweist und einen ersten Abschnitt mit einer hohen Dichte von Verbindungen und einen zweiten Abschnitt mit einer niedrigen Dichte von Verbindungen, die auf der ersten Oberfläche des Halbleitersubstrates ausgebildet sind, enthält, einen zweiten Schritt des Ausbildens einer ersten Isolierschicht auf dem Halbleitersubstrat, die den ersten und den zweiten Abschnitt bedeckt, des Ausbildens einer Resistschicht mit einer flach gemachten Oberfläche auf der ersten Isolierschicht und des Rückätzens der Resistschicht und der ersten Isolierschicht derart, daß eine Oberfläche der ersten Isolierschicht nahezu flach gemacht ist und eventuell leicht ausgenommene Teile in der Oberfläche, die den ersten Abschnitt bedeckt, enthält, einen dritten Schritt des Ausbildens einer zweiten Isolierschicht auf der ersten Isolierschicht und des Rückätzens der zweiten Isolierschicht derart, daß leicht ausgenommene Teile mit der zweiten Isolierschicht begraben werden, aufweist.
Es ist eine Aufgabe der vorliegenden Erfindung ein Verfahren zum Herstellen einer Halbleitervorrichtung mit Abschnitten mit unterschiedlicher Dichte von Verbindungen anzugeben.
Diese Aufgabe wird gelöst durch ein Verfahren nach Anspruch 1.
Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Die vorliegende Erfindung liefert ein Verfahren zum Herstellen einer Halbleitervorrichtung, die eine Zwischenschicht- Isolierschicht, die einen Abschnitt mit einer hohen Dichte von Verbindungen und einen Abschnitt mit einer niedrigen Dichte von Verbindungen bedeckt, mit einer flachen Oberfläche, nachdem sie poliert worden ist, aufweist, liefert ein verbessertes Verfahren, das eine Reduzierung der Zeit zum Polieren und eine Verbesserung der Produktivität erlaubt, und liefert ein verbessertes Verfahren, das einen Spielraum der Maskenausrichtung erhöht.
Die vorliegende Erfindung liefert eine Halbleitervorrichtung mit einer mehrschichtigen Verbindungsstruktur, die in Übereinstimmung mit dem oben erwähnten Verfahren erhalten wird.
Die Halbleitervorrichtung weist ein plan gemachte Oberfläche auf, da die Variation in der Höhe von der ersten Oberfläche des Halbleitersubstrates zu der Oberfläche der zweiten Isolierschicht innerhalb von ± 0,3 um gebracht ist.
Bei einem Verfahren zur Herstellung einer Halbleitervorrichtung entsprechend einer Ausführungsform der vorliegenden Erfindung wird ein konvexer Abschnitt einer Isolierschicht in eine rahmenförmige Isolierschicht, die eine Breite von 1-500 um aufweist, transformiert, und dann wird die Isolierschicht durch CMP poliert, wodurch der konvexe Abschnitt vollständig entfernt wird.
Es folgt eine detaillierte Beschreibung von Ausführungsformen der vorliegenden Erfindung in Verbindung mit den begleitenden Zeichnungen, von denen:
Fig. 1 eine Querschnittsansicht einer Halbleitervorrichtung ist, die entsprechend einer ersten Ausführungsform der vorliegenden Erfindung hergestellt ist.
Fig. 2 und 3 Schnittansichten einer Halbleitervorrichtung sind, die einen ersten bzw. zweiten Schritt in einem Verfahren zur Herstellung einer Halbleitervorrichtung entsprechend einer ersten Ausführungsform zeigen.
Fig. 4A eine Teilschnittansicht einer Halbleitervorrichtung ist, die einen dritten Schritt nach dem Verfahren zur Herstellung einer Halbleitervorrichtung entsprechend einer ersten Ausführungsform zeigt. Fig. 4B eine perspektivische Ansicht eines konvexen Abschnittes, der sich horizontal in großem Maßstab erstreckt, der in Fig. 4a gezeigten Halbleitervorrichtung ist.
Fig. 5 eine Querschnittsansicht, die entlang der Linie A-A in Fig. 6 genommen ist, einer Halbleitervorrichtung ist, die einen vierten Schritt in einem Verfahren zur Herstellung einer Halb leitervorrichtung entsprechend einer ersten Ausführungsform zeigt.
Fig. 6 eine Draufsicht der in Fig. 5 illustrierten Halbleitervorrichtung ist.
Fig. 7 eine Querschnittsansicht einer Halbleitervorrichtung ist, die einen fünften Schritt in einem Verfahren zur Herstellung einer Halbleitervorrichtung entsprechend einer ersten Ausführungsform zeigt.
Fig. 8 eine perspektivische Ansicht einer rahmenförmigen PSG- Schicht ist, die aus einem konvexen Abschnitt erhalten wird, der sich horizontal in großem Maßstab erstreckt.
Fig. 9A eine Querschnittsansicht ist, die entlang der Linie IX- IX in Fig. 4B genommen ist, und Fig. 9B eine Querschnittsansicht ist, die entlang der Linie IX-IX in Fig. 8 genommen ist.
Fig. 10 eine Querschnittsansicht einer Halbleitervorrichtung ist, die einen sechsten Schritt in einem Verfahren zur Herstellung einer Halbleitervorrichtung entsprechend einer ersten Ausführungsform zeigt.
Fig. 11 eine Beziehung zwischen einer Änderung der Gestalt eines konvexen Abschnittes und der Polierzeit durch das CMP-Verfahren zeigt, wenn eine kürzere Seite des konvexen Abschnittes lang (a) und kurz (b) ist.
Fig. 12 eine Querschnittsansicht einer Halbleitervorrichtung ist, die einen siebten Schritt in einem Verfahren zur Herstellung einer Halbleitervorrichtung entsprechend einer ersten Ausführungsform zeigt.
Fig. 13 bis 17 Querschnittsansichten einer Halbleitervorrichtung sind, die entsprechend einen ersten bis fünften Schritt in einem Herstellungsverfahren entsprechend einer zweiten Ausführungsform der vorliegenden Erfindung zeigen.
Fig. 18 bis 21 Querschnittsansichten einer Halbleitervorrichtung sind, die entsprechend einen ersten bis vierten Schritt in einem Herstellungsverfahren entsprechend einer dritten Ausführungsform der vorliegenden Erfindung zeigen.
Fig. 22 eine Querschnittsansicht einer herkömmlichen Halbleitervorrichtung ist.
Fig. 23 ein Konzept eines chemisch-mechanischen Polierverfahrens zeigt.
Fig. 24 eine Querschnittsansicht einer herkömmlichen Halbleitervorrichtung ist, die eine Zwischenschicht-Isolierschicht aufweist, die durch das chemisch-chemische Polierverfahren plan gemacht ist.
Fig. 25 eine Draufsicht auf einen Siliziumwafer ist.
Fig. 26 eine vergrößerte Ansicht eines Chips ist, der an der Oberfläche des Siliziumwafers ausgebildet ist.
Fig. 27 eine Illustration ist, die eine relative Niveaudifferenz (H/H&sub0;), ein Verhältnis zwischen einer Höhe eines anfänglichen konvexen Abschnittes und einer Höhe eines polierten konvexen Abschnittes zeigt. Fig. 27B ist eine Draufsicht auf Fig. 27A.
Fig. 28 zeigt eine Beziehung zwischen einer relativen Niveaudifferenz und einem Polierbetrag bei einem plan gemachten Abschnitt.
Fig. 29A ein Graph ist, der eine Beziehung zwischen einer Länge einer kürzeren Seite eines konvexen Abschnittes und einem zum Bringen einer relativen Niveaudifferenz auf 1/e benötigten Polierbetrag R zeigt. Fig. 29B ein Graph ist, der eine Beziehung zwischen einer Länge einer längeren Seite eines konvexen Abschnittes und einem zum Bringen einer relativen Niveaudifferenz auf 1/e benötigten Polierbetrag R zeigt. Fig. 29C ein Graph ist, der eine Beziehung zwischen einer planen Fläche eines konvexen Abschnittes und einem zum Bringen einer relativen Niveaudifferenz auf 1/e benötigten Polierbetrages R zeigt.
Fig. 30 bis 33 Querschnittsansichten einer Halbleitervorrichtung sind, die entsprechend einen ersten bis vierten Schritt in einem herkömmlichen CMP-Verfahren zeigen.
Fig. 34A und 34B ein erstes Problem eines herkömmlichen CMP- Verfahrens zeigen.
Fig. 35A, 35B und 35C ein zweites Problem eines herkömmlichen CMP-Verfahrens zeigen.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Es werden nun Ausführungsformen der vorliegenden Erfindung unten und unter Bezugnahme auf die Zeichnungen beschrieben.

Erste Ausführungsform

Fig. 1 ist eine Querschnittsansicht einer Halbleitervorrichtung, die ein plan gemachte Oberfläche aufweist, die entsprechend einer Ausführungsform der vorliegenden Erfindung hergestellt ist. Da die in Fig. 1 gezeigte Ausführungsform dieselbe wie ein herkömmliche Halbleitervorrichtung ist, die in Fig. 22 gezeigt ist, ausgenommen den folgenden Punkt, werden dieselben Elemente durch dieselben Bezugszeichen bezeichnet und nicht erneut beschrieben. Die in Fig. 1 gezeigte Ausführungsform unterscheidet sich von einem herkömmlichen Beispiel, das in Fig. 22 gezeigt ist, dadurch, daß die Variation in der Höhe von einer Oberfläche eines Siliziumsubstrates 1 zu einer Oberfläche von entsprechenden ersten bis vierten Zwischenschicht-Isolierschichten 17, 27, 37 bzw. 47 innerhalb von ± 0,3 um gebracht ist. Von der zweiten Zwischenschicht-Isolierschicht 27 ist ein Bereich 16, der eine hohe Dichte von Verbindungen aufweist, aus einer Siliziumoxidschicht 18, einer Siliziumnitridschicht 19 und einer Siliziumoxidschicht 21, die in dieser Reihenfolge von dem Boden weg gestapelt sind, ausgebildet, während ein Bereich 26, der eine niedrige Dichte von Verbindungen aufweist, aus einer Siliziumoxidschicht 18, einer Siliziumnitridschicht 19, einer PSG(Phosphorsilikatglas)- Schicht 20 und einer Siliziumoxidschicht 21, die in dieser Reihenfolge von dem Boden beginnend gestapelt sind, ausgebildet. Die dritte und die vierte Zwischenschicht-Isolierschicht 37 bzw. 47 haben eine ähnliche Struktur.
Von der ersten Zwischenschicht-Isolierschicht 17 wird ein Bereich, in dem ein Gate 4 über einer Isolieroxidschicht 2 liegt, durch Siliziumoxidschichten 5, 8 und 12 und eine Siliziumnitridschicht 9 gebildet, während der Rest der Schicht durch Siliziumoxidschichten 8 und 12, eine BPSG-Schicht 10 und eine Siliziumnitridschicht 9 gebildet wird.
Die erste bis vierte Zwischenschicht-Isolierschicht 17, 27, 37 bzw. 47 werden in Übereinstimmung mit einem Verfahren der vorliegenden Erfindung ausgebildet. Bei der vorliegenden Ausführungsform ist ein Unterschied zwischen dem Niveau eines konvexen Musters 83, das sich horizontal in großem Maßstab ausdehnt, und dem Niveau eines konkaven Abschnittes 84 vollständig reduziert, wodurch die Oberfläche der Halbleitervorrichtung plan gemacht ist.
Ein Verfahren entsprechend der vorliegenden Erfindung wird nun unten beschrieben, wobei ein Verfahren zur Ausbildung einer zweiten Zwischenschicht-Isolierschicht 27 als ein Beispiel genommen wird.
Unter Bezugnahme auf Fig. 2, die Siliziumoxidschicht 18, die eine Dicke von ungefähr 0,3 um aufweist, wird auf der ersten Zwischenschicht-Isolierschicht 17 durch ein Plasma-CVD- oder SOG- Verfahren ausgebildet, um eine erste Verbindungsschicht 15 zu bedecken. Zu dieser Zeit füllt die Siliziumoxidschicht 18 einen Zwischenraum zwischen Verbindungen in dem Bereich 16 mit hoher Verbindungsdichte, wodurch das konvexe Muster 83, das sich horizontal in großem Maßstab ausdehnt, ausgebildet wird, während ein konkaver Abschnitt 84 in dem Bereich 26 mit niedriger Verbindungsdichte ausgebildet wird.
Unter Bezugnahme auf Fig. 3, die Siliziumnitridschicht 19, die eine Dicke von ungefähr 0,02 um aufweist, wird auf der Siliziumoxidschicht 18 durch Plasma-CVD ausgebildet.
Unter Bezugnahme auf Fig. 4A, die PSG-Schicht 20, die eine Phosphorkonzentration von ungefähr 7 Gewichts-% aufweist, wird auf der Siliziumnitridschicht 19 durch Plasma-CVD ausgebildet. Die Dicke der PSG-Schicht 20 ist so eingestellt, daß sie um ungefähr 0,2 bis 0,5 um größer als diejenige der ersten Verbindungsschicht 15 ist.
Zu dieser Zeit ist in dem Bereich 16 mit hoher Verbindungsdichte die PSG-Schicht 20 auf dem konvexen Muster 83 ausgebildet, wodurch ein konvexer Abschnitt 68 ausgebildet ist, der sich horizontal in großem Maßstab erstreckt, und ein konkaver Abschnitt 84 ist mit der PSG-Schicht 20 gefüllt. Fig. 4B ist eine perspektivische Ansicht eines sich horizontal in großem Maßstab erstreckenden konvexen Abschnittes 68 der Halbleitervorrichtung, die in Fig. 4A gezeigt ist. Der konvexe Abschnitt 68 weist eine rechteckige Ebene mit einer kürzeren Seite 70 von 1 mm und einer längeren Seite 69 von 2,5-3 mm auf, wie es in Fig. 4B illustriert ist.
Unter Bezugnahme auf die Fig. 5 und 6 (eine Draufsicht der Fig. 5), ein Bereich, der den konvexen Abschnitt 68, der sich horizontal in großem Maßstab erstreckt, ausschließt, wird mit einem Photoresist 50 bedeckt. Der Photoresist 50 wird dann so gemustert, daß ein Endabschnitt 60e seiner Öffnung 60 ungefähr 50 um innerhalb eines Endabschnittes 83e des konvexen Musters 83 liegt. Falls der konvexe Abschnitt 68 eine kürzere Seite von 100 um oder weniger aufweist, ist es nicht notwendig, ein Resistmuster, das eine Öffnung wie sie beschrieben ist aufweist, auszubilden. Dieses ist so, da eine Niveaudifferenz auf weniger als die Hälfte mit einem Polierbetrag von 0,2 bis 0,4 um während des Ätzens durch CMP reduziert werden kann, falls eine kürzere Seite des konvexen Abschnittes gleich 100 um oder weniger ist.
Unter Bezugnahme auf die Fig. 5 und 7, die PSG-Schicht 20 wird mit einer wäßrigen Lösung von Fluorwasserstoffsäure unter Verwendung des Photoresists 50 als Maske geätzt, und dann wird der Photoresist 50 entfernt. Fig. 8 zeigt einen rahmenförmigen Abschnitt der PSG-Schicht 88 in Fig. 7, der auf dem äußeren Umfang des konvexen Musters 83 gebildet ist und eine Breite von ungefähr 50 um aufweist. Fig. 9A ist eine Querschnittsansicht, die entlang der Linie IX-IX in Fig. 4B genommen ist. Fig. 9B ist eine Querschnittsansicht, die entlang der Linie IX-IX in Fig. 8 genommen ist. Unter Bezugnahme auf diese Figuren, der konvexe Abschnitt 68, der sich horizontal in großem Maßstab erstreckt, wird durch das oben erwähnte Ätzen in einen rahmenförmigen konvexen Abschnitt 88 mit einer Breite von 50 um transformiert. Unter Bezugnahme auf Fig. 8, die rahmenförmige PSG-Schicht 88 kann als vier Rechtecke, die miteinander verbunden sind, von denen jedes eine kürzere Seite von 50 um aufweist, betrachtet werden. Das heißt, in Übereinstimmung mit diesem Verfahren wird ein konvexer Abschnitt, der eine kürzere Seite von 100 mm oder mehr aufweist und sich horizontal in großem Maßstab erstreckt, in einen konvexen Abschnitt, der eine kürzere Seite von 50 um aufweist, transformiert.
Unter Bezugnahme auf Fig. 7, der Betrag des Ätzens der PSG- Schicht 20 muß nur größer als die Dicke der ersten Verbindungsschicht 15 sein. Da die Siliziumnitridschicht 19 als ein Ätzstopper wirkt, werden weder die Siliziumschicht 18 noch die erste Verbindungsschicht 15 geätzt, selbst falls die Ätzzeit oder die Ätzrate variieren.
Unter Bezugnahme auf die Fig. 7 und 10, der konvexe Abschnitt 88 kann vollständig durch CMP mit einem so kleinen Polierbetrag wie ungefähr 0,2 bis 0,5 um auf einem plan gemachten Abschnitt entfernt werden. Da die Siliziumnitridschicht 19 mit einem Zehntel der Rate der PSG-Schicht 20 poliert wird, werden weder die Siliziumoxidschicht 18 noch die erste Verbindungsschicht 15 poliert, selbst falls die Polierrate variiert.
Fig. 11 zeigt, wie sich die konvexen Abschnitte mit einer kürzeren Seite von 150 um (a) und 30 um (b) mit der Zeit ändern, wenn sie durch CMP geätzt werden. Wie man aus der Figur sehen kann braucht es sechs Minuten, um den konvexen Abschnitt mit einer kürzeren Seite von 150 um weg zu polieren, ((a) in Fig. 11), während es nur zwei bis vier Minuten benötigt, falls der konvexe Abschnitt eine kürzere Seite von 30 um aufweist. Die Zahlen in den runden Klammern in Fig. 11 stellen den Polierbetrag (um) dar.
Unter Bezugnahme auf Fig. 12, die Siliziumoxidschicht 21 wird auf der gesamten Oberfläche des Siliziumsubstrates 1 so ausgebildet, daß die als nächstes auszubildende zweite Verbindungsschicht daran gehindert wird, in Kontakt mit der PSG-Schicht 20 zu kommen. Die PSG-Schicht 20 reagiert mit Feuchtigkeit, was die Erzeugung von Phosphorsäure an der Oberfläche derselben verursacht. Die Siliziumoxidschicht 21 ist vorgesehen, um einen direkten Kontakt der zweiten Verbindungsschicht mit der PSG- Schicht 20 zu verhindern, so daß die Phosphorsäure die zweite Verbindungsschicht, die als nächstes auszubilden ist, nicht korrodieren wird. Dieser Prozeß vervollständigt die zweite Zwischenschicht-Isolierschicht 27.
Weitere Vorteile der vorliegenden Erfindung werden unten beschrieben.
Unter Bezugnahme auf Fig. 5, der Endabschnitt 60e der Öffnung 60 des Photoresists 50 ist 50 um innerhalb des Endabschnittes 83e des konvexen Musters 83, das sich horizontal in großem Maßstab erstreckt, ausgebildet. Dementsprechend gibt es einen großen Spielraum für eine Fehlausrichtung oder eine Variation in den Abmessungen, wodurch ein Abfall in der Ausbeute bei diesem Prozeß minimiert wird. Desweiteren wird eine Mikrolithographie nicht zum Mustern oder Ätzen des Photoresistes 50 benötigt, da die Abmessungen der Öffnung 60 von denjenigen des konvexen Musters 83 abhängen. Darum können ein relativ billiger Projektionsausrichter und ein relativ billiges Ätzmittel verwendet werden.
Beim Polieren durch CMP können, da eine PSG-Schicht, die eine große Ätzrate beim Verwenden von wäßriger Lösung Von Fluorwasserstoffsäure aufweist, als eine zu polierende Schicht verwendet wird, sowohl die Polierzeit als auch die Ätzzeit reduziert werden, wodurch die Produktivität verbessert wird.
Zusätzlich wird eine Siliziumnitridschicht als ein Stopper gegen das Ätzen mit der wäßrigen Lösung der Fluorwasserstoffsäure und gegen das Polieren durch CMP verwendet, wodurch ein Spielraum in den entsprechenden Prozessen erhöht wird.
Eine billige wäßrige Lösung von Fluorwasserstoffsäure wird bei dem Ätzverfahren bei dieser Ausführungsform verwendet, wodurch die Kosten für den Prozeß reduziert werden können.

Zweite Ausführungsform

Obwohl die Zwischenschicht-Isolierschicht, die als ein Beispiel in der obigen Ausführungsform gezeigt sind, aus drei Schichten inklusive einer Siliziumoxidschicht, einer Siliziumnitridschicht und einer PSG-Schicht ausgebildet sind, ist die vorliegende Erfindung nicht darauf begrenzt. Eine Zwischenschicht- Isolierschicht kann nur durch eine Siliziumoxidschicht oder durch eine zweischichtige Struktur aus einer PSG-Schicht und einer Siliziumoxidschicht ausgebildet sein.
Die Fig. 13 bis 17 sind Teilquerschnittsansichten einer Halbleitervorrichtung, die in der Reihenfolge entsprechende Schritte in einem Herstellungsverfahren zeigen, bei dem eine Zwischenschicht-Isolierschicht, die durch CMP poliert wird, nur aus einer Siliziumoxidschicht ausgebildet ist.
In diesen Figuren sind dieselben oder entsprechende Elemente mit denselben Bezugszeichen wie in Fig. 1 bezeichnet und die Beschreibung derselben wird nicht wiederholt.
Unter Bezugnahme auf Fig. 13, eine Siliziumoxidschicht 18 mit einer Dicke von ungefähr 1,7 um wird zum Bedecken einer ersten Verbindungsschicht 15 ausgebildet.
Unter Bezugnahme auf Fig. 14, ein Photoresistmuster 50, das eine Öffnung auf einem konvexen Abschnitt 68, der sich horizontal im großen Maßstab ausbreitet, aufweist, ist auf der Siliziumoxidschicht 18 wie bei der ersten Ausführungsform ausgebildet. Die Siliziumoxidschicht 18 wird um 0,6 um durch ein RIE-Verfahren unter Verwendung des Photoresistmusters 50 als Maske geätzt. Der Ätzbetrag ist gleich der Dicke der ersten Verbindungsschicht 15 gemacht. Das Photoresistmuster 50 wird dann entfernt. Wie bei der ersten Ausführungsform ist ein Endabschnitt 60e einer Öffnung 60 des Photoresistmusters 50 ungefähr 50 um innerhalb eines Endabschnittes 68e eines konvexen Abschnittes 68 positioniert. Unter Bezugnahme auf Fig. 15, die Siliziumoxidschicht 18 wird unter Verwendung des Photoresistmusters 50 als Maske geätzt, wobei auf einem äußeren Umfangsabschnitt 83a des konvexen Musters 83 eine rahmenförmige Siliziumoxidschicht 88 mit einer Breite von 100 um oder weniger verbleibt.
Unter Bezugnahme auf die Fig. 15 und 16, die Siliziumoxidschichten 88 und 18 werden durch das CMP-Verfahren um ungefähr 0,2 um in einem plan gemachten Abschnitt poliert. Als ein Ergebnis wird die rahmenförmige Siliziumoxidschicht 88 entfernt und eine Oberfläche der Siliziumoxidschicht 18 wird plan gemacht, wie es illustriert ist. Die Dicke der Siliziumoxidschicht 18 ungefähr 0,9 um von der Oberfläche der ersten Verbindungsschicht 15.
Eine zweite Verbindungsschicht kann direkt auf der Siliziumoxidschicht 18 in dem Zustand, der in Fig. 16 gezeigt ist, ausgebildet werden. Zum Zwecke des Entfernens von Rissen und Sprüngen, die auf der Siliziumoxidschicht 18 verblieben sind, kann die Oberfläche der Siliziumoxidschicht 18 zum Beispiel durch wäßrige Fluourwasserstoffsäure geätzt werden, und dann kann die zweite Zwischenschicht-Isolierschicht direkt darauf ausgebildet werden.
Zum Zwecke des Entfernens von Rissen und Sprüngen, die auf der Siliziumoxidschicht 18 verblieben sind, kann eine Siliziumoxid schicht 21 auf die Siliziumoxidschicht 18, wie es in Fig. 17 gezeigt ist, nach dem Ätzen durch CMP gestapelt werden.
Bei der vorliegenden Ausführungsform sind, obwohl die Dicke der ersten Verbindungsschicht 15 und der Betrag des Ätzens der Siliziumoxidschicht 18 gleich sein müssen, andere Werte nicht auf die oben erwähnten Werte begrenzt. Obwohl das RIE-Verfahren als ein beispielhaftes Ätzverfahren bei der vorliegenden Ausführungsform verwendet wird, können Ätzverfahren unter Verwendung einer wäßrigen Lösung von Fluorwasserstoffsäure oder ähnliches verwendet werden.
Die vorliegende Ausführungsform hat Nachteile dahingehend, daß ein Prozeßspielraum gegenüber dem Ätzen oder Polieren kleiner als bei der ersten Ausführungsform ist und daß die zum Ätzen benötigte Zeit länger ist, da die vorliegende Ausführungsform eine Siliziumoxidschicht verwendet, die keinen Phosphor enthält, und da die Polierrate niedrig ist. Die zweite Ausführungsform hat jedoch einen Vorteil gegenüber der ersten Ausführungsform dahingehend, daß sie eine kleinere Anzahl Ton Schritten aufweist.

Dritte Ausführungsform

Bei der vorliegenden Ausführungsform werden eine Siliziumoxidschicht und eine PSG-Schicht als eine Zwischenschicht- Isolierschicht verwendet, die durch das CMP-Verfahren geätzt wird. Die Fig. 18 bis 21 sind Teilquerschnittsansichten einer Halbleitervorrichtung, die in der Reihenfolge entsprechende Schritte in einem Herstellungsverfahren der dritten Ausführungsform zeigen.
Eine Siliziumoxidschicht 18 mit einer Dicke von ungefähr 0,3 um wird auf einem Siliziumsubstrat 1 zum Bedecken einer ersten Verbindungsschicht 15 ausgebildet. Zu dieser Zeit werden ein konvexes Muster 83, das sich horizontal im großen Maßstab erstreckt, und ein konkaver Abschnitt 84 auf dem Siliziumsubstrat 1 ausge bildet. Eine PSG-Schicht 20 mit einer Dicke von ungefähr 0,7 um wird auf dem Siliziumsubstrat 1 ausgebildet, die das konvexe Muster 83, das sich horizontal in großem Maßstab erstreckt, bedeckt und den konkaven Abschnitt 84 auffüllt, wodurch ein konvexer Abschnitt 68, der sich horizontal in großem Maßstab erstreckt, und ein konkaver Abschnitt 89 ausgebildet werden.
Wie bei der ersten Ausführungsform wird ein Photoresistmuster (nicht gezeigt) auf der PSG-Schicht 20 ausgebildet. Durch Ätzen der PSG-Schicht 20 unter Verwendung des Photoresistmusters als Maske wird eine Halbleitervorrichtung, die in Fig. 19 gezeigt ist, erhalten. Unter Bezugnahme auf die Fig. 18 und 19, der konvexe Abschnitt 68, der sich horizontal in großem Maßstab erstreckt, wird durch dieses Ätzen in eine rahmenförmige PSG- Schicht 88, die eine Breite von 100 um oder weniger aufweist, transformiert. Der Betrag des Ätzens der PSG-Schicht 20 ist so eingestellt, daß er gleich der Dicke der ersten Verbindungsschicht 15 ist.
Unter Bezugnahme auf die Fig. 19 und 20, die PSG-Schicht 20 wird durch CMP derart poliert, daß der Polierbetrag in einem plan gemachten Abschnitt ungefähr 0,2 bis 0,5 um ist, wodurch die Oberfläche der Halbleitervorrichtung plan gemacht wird, wie es illustriert ist.
Unter Bezugnahme auf Fig. 21, eine Siliziumoxidschicht 21 mit einer Dicke von ungefähr 0,6 um wird auf dem Siliziumsubstrat 1 ausgebildet, wodurch eine zweite Zwischenschicht-Isolierschicht 27 vervollständigt wird.
Bei der vorliegenden Ausführungsform ist die zweite Zwischenschicht-Isolierschicht 27 aus den Siliziumoxidschichten 18 und 21 und der PSG-Schicht 20 ausgebildet. Obwohl die vorliegende Ausführungsform mehr Schritte als die zweite Ausführungsform benötigt, in der die zweite Zwischenschicht-Isolierschicht lediglich durch eine Siliziumoxidschicht gebildet wird, ist die Pro duktivität verbessert, da eine PSG-Schicht eine größere Ätzrate und Polierrate aufweist.
Ein Verfahren zum Ausbilden einer zweiten Zwischenschicht- Isolierschicht 27 ist in den drei oben beschriebenen Ausführungsformen erläutert worden. Die vorliegende Erfindung ist jedoch nicht darauf begrenzt und kann auf alle Zwischenschicht- Isolierschichten 17, 27, 37 und 47, die in Fig. 1 gezeigt sind, angewandt werden.
Obwohl eine PSG-Schicht als ein Beispiel einer Zwischenschicht- Isolierschicht, die durch CMP geätzt wird, verwendet wird, ist die vorliegende Erfindung nicht darauf begrenzt und eine BPSG- Schicht kann ebenso verwendet werden.
Falls angesichts von Mikrolithographie ein vollständiges Planmachen nicht benötigt wird, kann die vorliegende Erfindung nur auf einige der ersten bis vierten Zwischenschicht-Isolierschichten angewandt werden.
Obwohl eine rahmenförmige Isolierschicht, die auf dem äußeren Umfangsabschnitt eines konvexen Abschnittes, der sich horizontal in großem Maßstab erstreckt, ausgebildet ist, eine Breite von 100 um oder weniger in den oben beschriebenen Ausführungsformen aufweist, ist die vorliegende Erfindung nicht darauf begrenzt und eine ähnliche Wirkung kann erhalten werden, falls die Breite innerhalb des Bereiches von 1-500 um ist.
Da die Dicke der in den obigen Ausführungsformen erwähnten Schichten von einer Dicke einer Verbindungsschicht und einer letztendlichen Dicke einer Zwischenschicht-Isolierschicht abhängt, ist sie nicht auf die oben erwähnten Werte begrenzt.
Wie oben beschrieben worden ist, eine Halbleitervorrichtung, die entsprechend eines ersten Aspektes der vorliegenden Erfindung hergestellt worden ist, weist eine plan gemachte Oberfläche auf, da die Höhenvariation von einer Oberfläche eines Halbleitersubstrates zu einer Oberfläche einer Isolierschicht innerhalb von ± 0,3 um gebracht ist.
Bei einem Verfahren zum Herstellen einer Halbleitervorrichtung entsprechend eines zweiten Aspektes der vorliegenden Erfindung wird ein konvexer Abschnitt, der sich horizontal erstreckt, in eine rahmenförmige Isolierschicht mit einer Breite von 1-500 um transformiert. Da die Isolierschicht dann durch CMP normal weitergeätzt wird, wird der sich horizontal erstreckende konvexe Abschnitt vollständig entfernt. Als ein Ergebnis kann eine Halbleitervorrichtung, die eine plan gemachte Oberfläche aufweist, erhalten werden. Entsprechend der vorliegende Erfindung ist es außerdem möglich, eine Verminderung in der Ausbeute zu minimieren, da ein Spielraum für eine Fehlausrichtung und eine Variation in den Abmessungen erhöht wird. Desweiteren können ein relativ billiger Projektionsausrichter und ein relativ billiges Ätzmittel verwendet werden, da das Mustern und das Ätzen eines Resistes keine Mikrolithographie benötigen.
Obwohl die vorliegende Erfindung im Detail beschrieben und illustriert worden ist, ist klar zu verstehen, daß dasselbe nur im Wege der Illustration und des Beispiels und nicht im Wege der Begrenzung zu nehmen ist, der Umfang der vorliegenden Erfindung wird nur durch die Begriffe der anhängenden Ansprüche begrenzt.

Claims

1. Verfahren zur Herstellung einer Halbleitervorrichtung, das aufweist:

einen ersten Schritt des Vorbereitens eines Halbleitersubstrates (1), das eine erste Oberfläche aufweist und einen ersten Abschnitt (16), der eine hohe Dichte von Verbindungen aufweist, und einen zweiten Abschnitt (26), der eine niedrige Dichte von Verbindungen aufweist, die auf der ersten Oberfläche vorgesehen sind, enthält;

einen zweiten Schritt des Ausbildens einer Isolierschicht (18; 18, 20; 18, 19, 20) auf dem Halbleitersubstrat (1), die den ersten und den zweiten Abschnitt (16, 26) bedeckt und die Zwischenräume zwischen den Verbindungen in dem ersten und dem zweiten Abschnitt inklusive eines konkaven Abschnittes (84) zwischen den Verbindungen in dem zweiten Abschnitt (26) vollständig füllt;

einen dritten Schritt des selektiven Wegätzens eines im wesentlichen viereckigen Abschnittes der Isolierschicht (18; 18, 20; 18, 19, 20), der auf dem ersten Abschnitt (16) befindlich ist, derart, daß die Isolierschicht mindestens auf dem äußeren Umfangsabschnitt des ersten Abschnittes (16) als eine rahmenförmige Isolierschicht (88) mit einer Breite in einem Bereich von 1-500 um und auf dem zweiten Abschnitt (26) verbleibt;

einen vierten Schritt des Polierens der Isolierschicht (18, 88; 20, 88), die auf dem Halbleitersubstrat (1) verblieben ist, durch ein chemisch-mechanisches Polierverfahren, wodurch die Oberfläche der Isolierschicht in dem ersten und in dem zweiten Abschnitt auf im wesentlichen dasselbe Niveau plan gemacht wird.

2. Verfahren nach Anspruch 1, bei dem das Ätzen in dem dritten Schritt derart ausgeführt wird, daß die Breite der rahmenförmigen Isolierschicht (88) in einem Bereich von 1-100 um ist.

3. Verfahren nach Anspruch 1 oder 2, bei dem die zweidimensionale Gestalt des ersten Abschnittes (16) im wesentlichen ein Viereck ist, und die Länge einer kürzesten Seite des Viereckes mindestens 100 um ist.

4. Verfahren nach einem der Ansprüche 1 bis 3, bei dem die Isolierschicht eine Siliziumoxidschicht (18) ist.

5. Verfahren nach Anspruch 1 bis 3, bei dem in dem zweiten Schritt die Isolierschicht aus einer erster Isolierschicht (18) aus Siliziumoxid, die den ersten und den zweiten Abschnitt (16, 26) bedeckt, und einer zweiten Isolierschicht (20) über der ersten Isolierschicht ausgebildet ist.

6. Verfahren nach Anspruch 5, bei dem in dem zweiten Schritt eine Siliziumnitridschicht (19) zwischen der ersten (18) und der zweiten Isolierschicht (20) ausgebildet ist.

7. Verfahren nach Anspruch 5 oder 6, bei dem die zweite Isolierschicht (20) eine mit Phosphor dotierte Siliziumoxidschicht ist.