DE19509198C2 - Verfahren zur Herstellung einer Halbleitervorrichtung mit einer Mehrschichtverbindungsstruktur - Google Patents

Verfahren zur Herstellung einer Halbleitervorrichtung mit einer Mehrschichtverbindungsstruktur

Info

Publication number
DE19509198C2
DE19509198C2 DE19509198A DE19509198A DE19509198C2 DE 19509198 C2 DE19509198 C2 DE 19509198C2 DE 19509198 A DE19509198 A DE 19509198A DE 19509198 A DE19509198 A DE 19509198A DE 19509198 C2 DE19509198 C2 DE 19509198C2
Authority
DE
Germany
Prior art keywords
contact hole
insulation film
film
layer
intermediate insulation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE19509198A
Other languages
English (en)
Other versions
DE19509198A1 (de
Inventor
Toshifumi Suganaga
Eiichi Ishikawa
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to DE19549554A priority Critical patent/DE19549554C2/de
Publication of DE19509198A1 publication Critical patent/DE19509198A1/de
Application granted granted Critical
Publication of DE19509198C2 publication Critical patent/DE19509198C2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53271—Conductive materials containing semiconductor material, e.g. polysilicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung einer Halbleitervorrichtung mit einer Mehrschichtverbindungsstruktur.
In einer Halbleitervorrichtung mit einer Mehrschichtverbindungs­ struktur sind die Verbindungsschichten auf unterschiedlichen Isolationsschichten gebildet. Diese Verbindungen sind mit Leitungsschichten, die auf dem Halbleitersubstrat gebildet sind, durch Kontaktlöcher, die in den Isolationsschichten geschaffen sind, verbunden.
Fig. 15 ist eine Draufsicht, die ein Beispiel einer solchen Halbleitervorrichtung mit einer Mehrschichtverbindungsstruktur zeigt. Fig. 15 basiert auf der US 5 012 309. Fig. 16 ist eine Querschnittsansicht des bekannten dynamischen Direktzugriffs­ speichers entlang der Linie A-A in Fig. 15.
Wie in diesen Figuren gezeigt, beinhaltet der dynamische wahl­ freie Zugriffspeicher (DRAM) ein Halbleitersubstrat 13. Ein Feldoxidfilm 12 zur elektrischen Isolierung eines aktiven Bereiches 11 von den anderen aktiven Bereichen ist in einer Hauptoberfläche von einem Halbleitersubstrat 13 geschaffen. Eine Gateelektrode 1 ist auf einem Halbleitersubstrat 13 mit einem Gateisolationsfilm 14 dazwischen geschaffen. Ein Paar von Source-/Drainschichten 15a, 15b sind in der Hauptoberfläche von dem Halbleitersubstrat 13 auf beiden Seiten von der Gateelektrode 1 geschaffen. Ein erster Zwischenisolationsfilm 2, der die Gateelektrode 1 bedeckt, ist auf dem Halbleitersubstrat 13 geschaffen. Ein erstes Kontaktloch 10 zum Freilegen einer Oberfläche von einer Source-/Drainschicht 15a ist in dem ersten Zwischenisolationsfilm 2 geschaffen. Eine vergrabene Bit-Verbindungsschicht 4 ist so auf dem ersten Zwischenisolationsfilm 2 bzw. Zwischenschichtisolationsfilm 2 geschaffen, daß sie elektrisch mit einer Source-/Drainschicht 15a durch das erste Kontaktloch 10 verbunden ist. Der obere Teil der vergrabenen Bit-Verbindungsschicht 4 erstreckt sich horizontal auf der Oberfläche von dem ersten Zwischenisolationsfilm 2. Ein zweiter Zwischenisolationsfilm 51, der die vergrabene Bit-Verbindungsschicht 4 bedeckt, ist auf dem ersten Zwischenisolationsfilm 2 geschaffen. Ein zweites Kontakt­ loch 9 zum Freilegen einer Oberfläche von der anderen Source- /Drainschicht 15b, das den ersten Zwischenisolationsfilm 2 und den zweiten Zwischenisolationsfilm 51 durchdringt, ist geschaf­ fen. Eine Speicherknotenverbindung 6 ist auf dem zweiten Zwischenisolationsfilm 51 so geschaffen, daß sie mit der anderen Source-/Drainschicht 15b durch das zweite Kontaktloch 9 verbunden ist. Ein Kondensatorisolationsfilm 16 bedeckt eine Oberfläche von der Speicherknotenverbindung 6. Eine Zellplatten­ elektrode 17 bedeckt die Oberfläche der Speicherknotenverbindung 6 mit einem Kondensatorisolationsfilm 16 dazwischen.
Ein Verfahren zur Herstellung des DRAM, der in Fig. 16 gezeigt ist, wird nun beschrieben.
Wie in Fig. 17 gezeigt, wird der Feldoxidfilm 12 zur Isolierung eines aktiven Bereiches 11 von den anderen aktiven Bereichen in der Hauptoberfläche von einem Halbleitersubstrat 13 gebildet. Eine Gateelektrode 1 wird auf einem Halbleitersubstrat 13 mit einem Gateisolationsfilm 14 dazwischen gebildet. Ein Paar von Source-/Drainschichten 15a, 15b werden in der Hauptoberfläche von dem Halbleitersubstrat 13 auf beiden Seiten von der Gate­ elektrode 1 durch die Mittel der Implantierung einer Dotierung gebildet. Ein erster Zwischenisolationsfilm 2 wird auf dem Halb­ leitersubstrat 13 so gebildet, daß er die Gateelektrode 1 be­ deckt.
Wie in Fig. 18 gezeigt, wird ein Photoresist 3 auf dem ersten Zwischenisolationsfilm 2 gebildet. Der Photoresist 3 ist so strukturiert, daß eine Öffnung 3a über einer Source- /Drainschicht 15a gebildet werden kann.
Wie in Fig. 18 und 19 gezeigt, wird der erste Zwischenisola­ tionsfilm 2 unter Verwendung des Photoresists 3 als Maske ge­ ätzt, und ein erstes Kontaktloch 10 zur Freilegung einer Ober­ fläche von einer Source-/Drainschicht 15a ist in einem ersten Zwischenisolationsfilm 2. Der Photoresist 3 wird entfernt.
Wie in Fig. 20 gezeigt, wird eine Leitungsschicht 18 zur Bildung einer vergrabenen Bit-Verbindung, die elektrisch mit einer Source-/Drainschicht 15a durch ein erstes Kontaktloch 10 verbun­ den wird, gebildet. Ein Photoresist 19 mit einer Form entspre­ chend zu der Form von der vergrabenen Bit-Verbindung wird auf der Leitungsschicht 18 gebildet.
Wie in Fig. 20 und 21 gezeigt, wird eine Leitungsschicht 18 un­ ter Verwendung des Photoresists 19 als Maske strukturiert, und eine vergrabene Bit-Verbindungsschicht 4 wird gebildet. Der Pho­ toresist 19 wird entfernt. Wie in Fig. 22 gezeigt, wird ein zweiter Zwischenisolationsfilm 51, der die vergrabene Bit-Ver­ bindungsschicht 4 bedeckt, auf einem ersten Zwischenisolations­ film 2 gebildet. Ein positiver Photoresist 20 wird auf einem zweiten Zwischenisolationsfilm 51 gebildet. Eine Photomaske 21 wird auf einen Photoresist 20 plaziert. Die Photomaske 21 hat einen Bereich 21a zum Durchlassen von Licht in Richtung der an­ deren Source-/Drainschicht 15b. Unter Verwendung der Photomaske 21 wird das Licht 22 selektiv auf den Photoresist 20 gerichtet. Wie in Fig. 23 gezeigt, wird der Teil des Resist 20, der mit Licht belichtet wurde, durch die Mittel der Entwicklung ent­ fernt.
Wie in Fig. 23 und 24 gezeigt, wird unter der Verwendung des Photoresists 20 als Maske ein zweiter Zwischenisolationsfilm 51 und ein erster Zwischenisolationsfilm 2 geätzt, und ein zweites Kontaktloch 9 zum Freilegen einer Oberfläche von der anderen Source-/Drainschicht 15b wird gebildet. Der Photoresist 20 wird dann entfernt.
Wie in Fig. 25 gezeigt, wird die Speicherknotenverbindung 6 auf dem zweiten Zwischenisolationsfilm 51 so gebildet, daß sie mit der anderen Source-/Drainschicht 15b durch das zweite Kontakt­ loch 9 verbunden ist. Eine Oberfläche von der Speicherknotenver­ bindung 6 wird mit dem Kondensatorisolationsfilm 16 bedeckt. Das Bedecken der Speicherknotenverbindung 6 mit einer Zellplatten­ elektrode 17 mit einem Kondensatorisolationsfilm 16 dazwischen vervollständigt das der Anwenderin bekannte DRAM.
Die so hergestellten, der Anmelderin bekannten Halbleitervor­ richtungen mit Mehrschichtverbindungsstruktur sind mit den fol­ genden Nachteilen verbunden.
Genauer, wie im Vergleich von Fig. 22 und 26 gezeigt, wird es ein Problem geben, wenn eine fehlerhafte Überdeckung der Photo­ maske 21 während der Bildung eines zweiten Kontaktloches auf­ tritt.
Fehlerhafte Überdeckung bzw. Fehlausrichtung der Photomaske 21 bildet eine im Photoresist 20 verschobene Öffnung. Ätzen eines ersten Zwischenisolationsfilms 2 und eines zweiten Zwischenisolationsfilms 51 zur Bildung eines zweiten Kontaktlo­ ches 9 in diesem Zustand, legt einen Teil von der Oberfläche von einer Gateelektrode 1 und einen Teil von der Oberfläche von ei­ ner vergrabenen Bit-Verbindungsschicht 4 frei, und entfernt teilweise einen Feldoxidfilm 12. Wie in Fig. 27 und 28 gezeigt, kann, wenn das zweite Kontaktloch 9 verschoben von der geplanten Stelle gebildet ist, und die Speicherknotenverbindung 6 mit der anderen Source-/Drainschicht 15b verbunden ist, die Speicherknotenverbindung 6 elektrisch mit der Gateelektrode 1 und auch der vergrabenen Bit-Verbindungsschicht 4 verbunden sein, oder der Feldoxidfilm 12 ist teilweise entfernt, was zu einem Leckstrom führt. Die Zuverlässigkeit von dem DRAM nimmt somit ab. Deshalb verlangt das beschriebene Verfahren streng eine hohe Überdeckungsgenauigkeit.
Wie in Fig. 16 gezeigt, sind, da sich die vergrabene Bit-Verbin­ dungsschicht 4 auf dem ersten Zwischenisolationsfilm 2 er­ streckt, gestufte Bereiche gebildet, die die nachfolgenden Strukturierungen der Verbindungen schwierig machen.
Es ist Aufgabe der vorliegenden Erfindung ein Verfahren zur Herstellung einer Halbleitervorrichtung, das ein genaues Positionieren von Kontaktlöchern erlaubt, zur Verfügung zu stellen.
Die Aufgabe wird durch das Verfahren zur Herstellung einer Halbleitervorrichtung des Anspruches 1 gelöst.
Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Bei dem Verfahren zur Herstellung der Halbleitervorrichtung des Anspruches 1 werden das erste Kontaktloch zum Freilegen der Oberfläche von der ersten Leitungsschicht und das zweite Kontaktloch zum Freilegen der Oberfläche von der zweiten Leitungsschicht in dem Zwischenisolationsfilm gleichzeitig gebildet und daher werden die Positionen von dem ersten Kontaktloch und dem zweiten Kontaktloch nicht von ihren ursprünglich geplanten Positionen verschoben sein.
Es folgt die Beschreibung von Ausführungsformen anhand der Figuren.
Von den Figuren zeigen:
Fig. 1 eine Querschnittsansicht eines DRAM entsprechend der ersten Ausführungsform;
Fig. 2 bis 13 Querschnittsansichten von dem ersten bis zwölften Schritt in der Reihenfolge von einem Verfahren zur Herstellung des DRAM entsprechend der ersten Ausführungsform;
Fig. 14 eine Querschnittsansicht einer Halbleitervorrich­ tung entsprechend zu der zweiten Ausführungsform;
Fig. 15 eine Draufsicht eines der Anwenderin bekannten DRAMs;
Fig. 16 eine Querschnittsansicht entlang der Linie A-A in Fig. 15;
Fig. 17 bis 24 Querschnittansichten des ersten bis achten Schrit­ tes in der Reihenfolge von einem Verfahren zur Herstellung eines der Anmelderin bekannten DRAMs;
Fig. 25 eine erste Ansicht, um ein Problem, das mit einem Verfahren zur Herstellung eines der Anmelderin bekannten DRAMs verbunden ist, zu illustrieren;
Fig. 26 eine zweite Ansicht, um ein Problem, das mit einem Verfahren zur Herstellung des der Anwenderin be­ kannten DRAMs verbunden ist, zu illustrieren;
Fig. 27 eine dritte Ansicht, um ein Problem, das mit dem Verfahren zur Herstellung des der Anmelderin be­ kannten DRAMs verbunden ist, zu illustrieren; und
Fig. 28 eine Ansicht mit der Struktur in Fig. 27 mit den Zwischenschichten.
Ausführungsform 1
Fig. 1 ist eine Querschnittsansicht, die einen DRAM entsprechend zu der ersten Ausführungsform zeigt. Wie in Fig. 1 gezeigt, be­ inhaltet der DRAM entsprechend zu der ersten Ausführungsform ein Halbleitersubstrat 13. Ein Feldoxidfilm 12 zur Isolierung eines aktiven Bereiches 11 von den anderen aktiven Bereichen ist in einer Oberfläche von einem Halbleitersubstrat 13 geschaffen.
Eine Gateelektrode 1 ist auf dem Halbleitersubstrat 13 mit einem Gateisolationsfilm 14 dazwischen gebildet. Leitungsschichten, ein Paar von Source-/Drainschichten 15a, 15b sind in der Ober­ fläche von dem Halbleitersubstrat 13 auf beiden Seiten von der Gateelektrode 1 geschaffen. Ein Zwischenisolationsfilm 23, der die Gateelektrode 1 bedeckt, ist auf dem Halbleitersubstrat 13 geschaffen. Ein Kontaktloch 10 zum Freilegen einer Oberfläche von einer source-/Drainschicht 15a ist in einem Zwischenisola­ tionsfilm 23 geschaffen. Eine vergrabene Bit-Verbindungs­ schicht 4 ist in ein erstes Kontaktloch 10 eingebettet, um in Kontakt mit einer Source-/Drainschicht 15a zu sein. Die Position von der Oberfläche von der vergrabenen Bit-Verbindungsschicht 4 ist dieselbe wie die Oberfläche von dem Zwischenisolations­ film 23. Die Position von der Oberfläche von der vergrabenen Bit-Verbindungsschicht 4 kann niedriger sein als die Oberfläche des Zwischenisolationsfilms 23.
Die vergrabene Bit-Verbindungsschicht 4 ist aus einem TiN-Film 8, der geschaffen ist, um die Seitenwandoberfläche und die Bodenoberfläche von dem ersten Kontaktloch 10 zu bedecken, und aus einem Polysiliziumfilm oder Wolframsilizidfilm 38, der auf dem TiN-Film 8 geschaffen ist, gebildet.
Die vergrabene Bit-Verbindungsschicht 4 weist eine Oberfläche, die mit einem Isolationsfilm 5 bedeckt ist, auf. Die Dicke des Isolationsfilms 5 ist mindestens 0,05 µm. Bei einer Dicke von 0,05 µm oder kleiner kann eine ausreichende elektrische Isolie­ rung nicht erreicht werden. Ein zweites Kontaktloch 9 zum Frei­ legen einer Oberfläche von der anderen Source-/Drainschicht 15b ist in dem Zwischenisolationsfilm 23 geschaffen. Eine Speicher­ knoten-Verbindung 6 ist auf dem Zwischenisolationsfilm 23 so ge­ schaffen, daß sie mit der anderen Source-/Drainschicht 15b durch das zweite Kontaktloch 9 verbunden ist. Ein Kondensatorisolati­ onsfilm 16 bedeckt eine Oberfläche von der Speicherknotenver­ bindung 6. Eine Zellplattenelektrode 17 ist auf dem Halbleiter­ substrat 13 geschaffen, um die Speicherknotenverbindung 6 mit dem Kondensatorisolationsfilm 16 dazwischen zu bedecken.
In dem DRAM entsprechend zu der ersten Ausführungsform sind die gestuften Bereiche, da die Position von der Oberfläche von der vergrabenen Bit-Verbindungsschicht 4 dieselbe ist oder niedriger als die Position von der Oberfläche des Zwischenisolationsfilms 23, in der Vorrichtung verringert.
Ein Verfahren zur Herstellung des DRAMs, wie in Fig. 1 gezeigt, wird nun beschrieben.
Wie in Fig. 2 gezeigt, wird ein Feldoxidfilm 12 zur Isolierung des aktiven Bereiches 11 von den anderen aktiven Bereichen auf der Oberfläche von dem Halbleitersubstrat 13 gebildet. Eine Ga­ teelektrode 1 wird auf dem Halbleitersubstrat 13 mit einem Gate­ isolationsfilm 14 dazwischen gebildet. Ein Paar von Source- /Drainschichten 15a, 15b werden in der Oberfläche von dem Halb­ leitersubstrat 13 auf beiden Seiten von der Gateelektrode 1 ge­ bildet. Ein Zwischenisolationsfilm 23, der die Gateelektrode 1 bedeckt, wird auf dem Halbleitersubstrat 13 gebildet.
Wie in Fig. 3 gezeigt, wird ein Photoresist 24 auf dem Zwischen­ isolationsfilm 23 gebildet. Öffnungen 9a, 10a werden in dem Pho­ toresist 24 über einer Source-/Drainschicht 15a und über der an­ deren Source-/Drainschicht 15b gebildet.
Wie in Fig. 3 und 4 gezeigt, wird unter Verwendung des Photore­ sists 24 als Maske ein Zwischenisolationsfilm 23 geätzt, um gleichzeitig ein erstes Kontaktloch 10 zum Freilegen einer Ober­ fläche von einer Source-/Drainschicht 15a und ein zweites Kon­ taktloch 9 zum Freilegen einer Oberfläche von der anderen source-/Drainschicht 15b zu bilden. Der Resist 24 wird dann ent­ fernt.
Wie in Fig. 5 gezeigt, wird ein Isolationsfilm mit einer höheren Ätzrate als der Zwischenisolationsfilm 23, wie z. B. ein schleu­ derbeschichtbarer Beschichtungsoxidfilm (Spin-on-Glas) 7, auf dem Halbleitersubstrat 13 gebildet, um das erste Kontaktloch 10 und das zweite Kontaktloch 9 zu füllen. Dann wird der Isola­ tionsfilm 7 zurückgeätzt bis die Position von der Oberfläche von dem Isolationsfilm 7 niedriger ist, als die Position von der Oberfläche des Zwischenisolationsfilms 23.
Wie in Fig. 6 gezeigt, wird ein Photoresist 25 auf dem Zwischen­ isolationsfilm 23 gebildet. Der Bereich des Photoresists 25 über dem ersten Kontaktloch 10 wird strukturiert, um eine Öffnung 25a zu bilden.
Wie in Fig. 6 und 7 gezeigt, wird unter Verwendung des Photore­ sists 25 als Maske ein Isolationsfilm 7 mittels anisotropen oder isotropen Ätzens oder beidem weggeätzt.
Wie in Fig. 8 gezeigt, wird TiN mittels Kollimationssputtern ge­ sputtert, um einen TiN-Film 8 auf dem Zwischenisolationsfilm 23 so zu bilden, daß er die Seitenwandoberfläche und die Bodenober­ fläche von dem ersten Kontaktloch 10 bedeckt. Dann wird ein Po­ lysiliziumfilm oder Wolframsilizidfilm 48 auf dem TiN-Film 8 mittels chemischen Abscheidens aus der Gasphase so gebildet, daß er das erste Kontaktloch 10 füllt.
Wie in Fig. 8 und 9 gezeigt, werden der Polysiliziumfilm oder der Wolframsilizidfilm 48 und der TiN-Film 8 zurückgeätzt oder geschliffen durch chemische/mechanische Schleifverfahren, und eine vergrabene Bit-Verbindungsschicht 4, die in das erste Kon­ taktloch 10 eingebettet ist, wird gebildet. Das Zurückätzen oder Schleifen durch chemische/mechanische Schleifverfahren oder ähn­ lichem wird unter solchen Bedingungen durchgeführt, daß die Po­ sition von der Oberfläche der vergrabenen Bit-Verbindungsschicht 4 dieselbe ist, wie die Oberfläche von dem Zwischenisolations­ film 23 oder niedriger.
Wie in Fig. 10 gezeigt, wird ein zweiter Isolationsfilm 27 auf dem Halbleitersubstrat so gebildet, daß er in Kontakt mit der Oberfläche von der vergrabenen Verbindungsschicht 4 ist.
Wie in Fig. 11 gezeigt, wird ein Resist 28 auf einem zweiten Isolationsfilm 27 nur über der vergrabenen Bit-Verbindungs­ schicht 4 gebildet. Wie in Fig. 11 und 12 gezeigt, wird ein zweiter Isolationsfilm 27 unter Verwendung des Resists 28 als Maske strukturiert, und der Isolationsfilm 7 wird entfernt. Die Ätzrate des Isolationsfilms 7 ist höher als die von dem Isola­ tionsfilm 23, und daher wird der Zwischenisolationsfilm 23 nicht gleichzeitig geätzt. Die Entfernung des Isolationsfilms 7 legt eine Oberfläche von dem anderen Source-/Drainbereich 15b frei.
Wie in Fig. 13 gezeigt, wird ein Polysiliziumfilm auf einem Halbleitersubstrat so gebildet, daß er das zweite Kontaktloch 9 füllt, und der Polysiliziumfilm wird strukturiert, um eine Spei­ cherknotenverbindung 6 zu bilden. Dann wird die Oberfläche von der Speicherknotenverbindung 6 mit einem Kondensatorisolations­ film 16 bedeckt. Bilden der Zellplattenelektrode 17 über der Speicherknotenverbindung 6 mit dem Kondensatorisolationsfilm 16 dazwischen stellt den DRAM fertig.
In dieser Ausführungsform, wie in Fig. 3 und 4 gezeigt, werden die Öffnung 10a zur Bildung des ersten Kontaktloches 10 und die Öffnung 9a zur Bildung des zweiten Kontaktloches in dem Resist­ film 24 gleichzeitig gebildet, und daher werden das erste Kon­ taktloch und das zweite Kontaktloch nicht von ihren ursprünglich geplanten Positionen verschoben sein. Ein Schritt der Überdec­ kung einer Photomaske auf einem Resist ist reduziert, und die gesamte Überdeckungsgenauigkeit ist verbessert, im Vergleich zu dem der Anmelderin bekannten Verfahren. Als ein Ergebnis ist der Spielraum in der Mikrolithographie erhöht. Wie in Fig. 4 ge­ zeigt, muß nur ein einzelner Zwischenisolationsfilm gebildet werden, da das erste Kontaktloch 10 und das zweite Kontaktloch 9 gleichzeitig gebildet werden. Entsprechend kann die Dicke der gesamten Zwischenisolationsfilme im Vergleich zu den der Anmel­ derin bekannten Fällen reduziert werden, und damit können die gestuften Bereiche in der Vorrichtung reduziert werden.
Ausführungsform 2
In der Ausführungsform 1 ist der DRAM als Beispiel beschrieben, aber die Erfindung ist nicht auf solche Vorrichtungen be­ schränkt, und ist anwendbar auf einen Bipolartransistor, wie in Fig. 14 gezeigt.
Wie in Fig. 1 und 14 im Vergleich gezeigt, entspricht eine Spei­ cherknotenverbindung 6 einer Kollektorelektrode, entspricht eine vergrabene Bit-Verbindungsschicht 4 einer Basiselektrode 30, und die andere Speicherverbindung 6 entspricht einer Emitterelek­ trode 31. Anwendung von der vorliegenden Erfindung auf einen solchen Bipolartransistor kann die Dicke von dem Zwischenisola­ tionsfilm und daher die gestuften Bereiche in der Vorrichtung reduzieren.
Der Bipolartransistor, wie in Fig. 14 gezeigt, kann entsprechend zu dem Verfahren, das in Fig. 2 bis 13 gezeigt ist, gebildet werden. Als ein Ergebnis kann die gesamte Überdeckungsgenauig­ keit im Vergleich zu dem der Anmelderin bekannten Verfahren ver­ bessert werden, da ein Kontaktloch 29a zur Bildung einer Kollek­ torelektrode 29, ein Kontaktloch 30a zur Bildung einer Basis­ elektrode 30 und ein Kontaktloch 31a zur Bildung einer Emitter­ elektrode 31 gleichzeitig gebildet sind.
Wie in dem Vorhergehenden ist in der Halbleitervorrichtung ent­ sprechend zu dem ersten Aspekt von der Erfindung die Position von der Oberfläche von der ersten Verbindungsschicht dieselbe oder niedriger, wie die Oberfläche von dem Zwischenisolations­ film, und daher können die gestuften Bereiche in der Vorrichtung reduziert werden.
In der Halbleitervorrichtung entsprechend zu dem zweiten Aspekt von der Erfindung ist die Position von der Oberfläche von der vergrabenen Bit-Verbindungsschicht dieselbe oder niedriger, wie die Oberfläche von dem Zwischenisolationsfilm, und daher wird ein DRAM mit reduzierten gestuften Bereichen erhalten.
Durch das Verfahren zur Herstellung der Halbleitervorrichtung entsprechend zu dem dritten Aspekt von der Erfindung sind das erste Kontaktloch zum Freilegen der Oberfläche von der ersten Leitungsschicht und das zweite Kontaktloch zum Freilegen der Oberfläche von der zweiten Leitungsschicht gleichzeitig gebil­ det, und daher werden die Positionen von dem ersten Kontaktloch und dem zweiten Kontaktloch nicht verschoben sein. Zusätzlich ist ein Schritt der Überdeckung einer Photomaske auf einem Re­ sist reduziert, und daher kann die gesamte Überdeckungsgenauig­ keit verbessert werden, im Vergleich zu den der Anmelderin be­ kannten Methoden. Als ein Ergebnis kann der Spielraum in einer Mikrolithographie erhöht werden.

Claims (6)

1. Verfahren zur Herstellung einer Halbleitervorrichtung, das die Schritte umfaßt:
Bilden einer ersten Leitungsschicht (15a) und einer zweiten Lei­ tungsschicht (15b) voneinander entfernt in einer Oberfläche von einem Halbleitersubstrat (13),
Bilden eines Zwischenisolationsfilmes (23) auf dem Halbleiter­ substrat (13),
gleichzeitiges Bilden eines ersten Kontaktloches (10) in dem Zwischenisolationsfilm (23) zum Freilegen einer Oberfläche der ersten Leitungsschicht (15a) und eines zweiten Kontaktloches (9) zum Freilegen einer Oberfläche der zweiten Leitungsschicht (15b),
Füllen des ersten und zweiten Kontaktloches (15a, 15b) mit einem Isolator (7) mit einer höheren Ätzrate als der Zwischenisola­ tionsfilm (23),
Wegätzen des Isolators (7), der das erste Kontaktloch (10) füllt, während das zweite Kontaktloch (9) mit einem Resist (25) bedeckt ist,
Entfernen des Resists (25),
Bilden einer ersten Verbindungsschicht (8, 48) auf dem Halblei­ tersubstrat (13), die mit der ersten Leitungsschicht (15a) durch das erste Kontaktloch (10) verbunden ist,
Entfernen der ersten Verbindungsschicht (8, 48) bis die Position von ihrer Oberfläche dieselbe ist oder niedriger als die Ober­ fläche von dem Zwischenisolationsfilm (23), dabei Bilden einer vergrabenen ersten Verbindungsschicht (4), die in das erste Kon­ taktloch (10) eingebettet ist,
Bedecken der Oberfläche der vergrabenen ersten Verbindungs­ schicht (4) mit einem Isolationsfilm (5),
Entfernen des Isolators (7), der das zweite Kontaktloch (15b) füllt, und
Bilden einer zweiten Verbindungsschicht (6) auf dem Zwischeniso­ lationsfilm (23), die mit der zweiten Leitungsschicht (15b) durch das zweite Kontaktloch (9) verbunden ist.
2. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß
der Schritt des Bildens der ersten Verbindungsschicht (48) die Schritte beinhaltet:
Bilden eines TiN-Films (8) so auf dem Halbleitersubstrat (13), daß er eine Seitenwand und eine Bodenoberfläche von dem ersten Kontaktloch (10) bedeckt, und
Bilden eines Polysiliziumfilms oder eines WSi-Films (48) auf dem TiN-Film (8).
3. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der TiN-Film (8) durch Sputtern von TiN mittels eines Kollimati­ onssputterverfahrens gebildet wird.
4. Verfahren zur Herstellung einer Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die erste Verbindungsschicht (8, 48) durch Zurückätzen oder durch chemisches/mechanisches Schleifen entfernt wird.
5. Verfahren zur Herstellung einer Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß der Isolator (7), der eine höhere Ätzrate als der Zwischenisola­ tionsfilm (23) aufweist, aus einem schleuderbeschichtbaren Be­ schichtungsoxidfilm gebildet wird.
6. Verfahren zur Herstellung einer Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß der Isolator (7) einen Spin-on-Glas-Film enthält.
DE19509198A 1994-07-11 1995-03-14 Verfahren zur Herstellung einer Halbleitervorrichtung mit einer Mehrschichtverbindungsstruktur Expired - Fee Related DE19509198C2 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE19549554A DE19549554C2 (de) 1994-07-11 1995-03-14 Halbleitervorrichtung mit einer Doppelschicht-Verbindungsschicht

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP15877994A JP3520114B2 (ja) 1994-07-11 1994-07-11 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
DE19509198A1 DE19509198A1 (de) 1996-01-18
DE19509198C2 true DE19509198C2 (de) 1998-07-09

Family

ID=15679154

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19509198A Expired - Fee Related DE19509198C2 (de) 1994-07-11 1995-03-14 Verfahren zur Herstellung einer Halbleitervorrichtung mit einer Mehrschichtverbindungsstruktur

Country Status (4)

Country Link
US (2) US5539231A (de)
JP (1) JP3520114B2 (de)
KR (1) KR100188822B1 (de)
DE (1) DE19509198C2 (de)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6087693A (en) * 1994-07-11 2000-07-11 Mitsubishi Denki Kabushiki Kaisha Semiconductor device with reduced stepped portions
JPH0936325A (ja) * 1995-07-25 1997-02-07 Hitachi Ltd 半導体集積回路装置
JP3520144B2 (ja) * 1995-10-26 2004-04-19 株式会社ルネサステクノロジ 半導体記憶装置およびその製造方法
KR0179806B1 (ko) * 1995-12-30 1999-03-20 문정환 반도체 메모리셀 제조방법
US5595929A (en) * 1996-01-16 1997-01-21 Vanguard International Semiconductor Corporation Method for fabricating a dram cell with a cup shaped storage node
US5780337A (en) * 1996-09-23 1998-07-14 United Microelectronics Corporation Method of fabricating a bit line of a dynamic random access memory
US5668038A (en) * 1996-10-09 1997-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. One step smooth cylinder surface formation process in stacked cylindrical DRAM products
JPH10125865A (ja) * 1996-10-15 1998-05-15 Fujitsu Ltd 半導体装置、半導体記憶装置、およびその製造方法
US6255685B1 (en) * 1996-11-22 2001-07-03 Sony Corporation Semiconductor device and method of manufacturing the same
US5766969A (en) * 1996-12-06 1998-06-16 Advanced Micro Devices, Inc. Multiple spacer formation/removal technique for forming a graded junction
US5869866A (en) 1996-12-06 1999-02-09 Advanced Micro Devices, Inc. Integrated circuit having sacrificial spacers for producing graded NMOS source/drain junctions possibly dissimilar from PMOS source/drain junctions
US5869879A (en) * 1996-12-06 1999-02-09 Advanced Micro Devices, Inc. CMOS integrated circuit having a sacrificial metal spacer for producing graded NMOS source/drain junctions dissimilar from PMOS source/drain junctions
TW402809B (en) * 1997-10-18 2000-08-21 United Microelectronics Corp The manufacture method of electrical charge storage structure
US6344413B1 (en) 1997-12-22 2002-02-05 Motorola Inc. Method for forming a semiconductor device
KR100263905B1 (ko) * 1998-05-18 2000-09-01 윤종용 식각 장벽막 패턴을 이용한 콘택홀의 제조방법
TW382144B (en) * 1998-06-17 2000-02-11 United Microeletronics Corp Method for simultaneous forming bit line contact and node contact
US6346454B1 (en) * 1999-01-12 2002-02-12 Agere Systems Guardian Corp. Method of making dual damascene interconnect structure and metal electrode capacitor
US6720604B1 (en) * 1999-01-13 2004-04-13 Agere Systems Inc. Capacitor for an integrated circuit
EP1071130A3 (de) * 1999-07-14 2005-09-07 Matsushita Electric Industrial Co., Ltd. Verbindungsleiterstruktur für Halbleitervorrichtung mit zusätzlichen Kapazitäten
EP2053638A3 (de) * 1999-12-08 2009-07-29 Samsung Electronics Co., Ltd Halbleitervorrichtung mit einer selbstausgerichteten Kontaktstruktur und Verfahren zu Bildung derselben
US8009477B2 (en) * 2008-07-30 2011-08-30 Qimonda Ag Integrated circuit and method of forming an integrated circuit

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5012309A (en) * 1989-08-30 1991-04-30 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device comprising capacitor portions having stacked structures
EP0488283A2 (de) * 1990-11-30 1992-06-03 Nec Corporation Verfahren zur Herstellung einer Speicherzelle für eine integrierte Halbleiterschaltung

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02312269A (ja) * 1989-05-26 1990-12-27 Toshiba Corp 半導体記憶装置およびその製造方法
US5275972A (en) * 1990-02-19 1994-01-04 Matsushita Electric Industrial Co., Ltd. Method for fabricating a semiconductor integrated circuit device including the self-aligned formation of a contact window
JP2519569B2 (ja) * 1990-04-27 1996-07-31 三菱電機株式会社 半導体記憶装置およびその製造方法
KR960008865B1 (en) * 1992-07-15 1996-07-05 Samsung Electronics Co Ltd Method for manufacturing a capacitor in semiconductor memory device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5012309A (en) * 1989-08-30 1991-04-30 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device comprising capacitor portions having stacked structures
EP0488283A2 (de) * 1990-11-30 1992-06-03 Nec Corporation Verfahren zur Herstellung einer Speicherzelle für eine integrierte Halbleiterschaltung

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
IBM Techn.Discl.Bull., Vol. 32, No. 9B, 1990, S. 378-381 *
IEEE J. of Solid-State Circ., Vol. 28, No. 11, 1993, S. 1105-1111 *

Also Published As

Publication number Publication date
KR100188822B1 (ko) 1999-06-01
JP3520114B2 (ja) 2004-04-19
US5539231A (en) 1996-07-23
KR960006036A (ko) 1996-02-23
US5776825A (en) 1998-07-07
DE19509198A1 (de) 1996-01-18
JPH0831950A (ja) 1996-02-02

Similar Documents

Publication Publication Date Title
DE19509198C2 (de) Verfahren zur Herstellung einer Halbleitervorrichtung mit einer Mehrschichtverbindungsstruktur
DE69014486T2 (de) Halbleiterspeicheranordnung mit Stapelkondensator und Verfahren zu ihrer Herstellung.
DE4332074C2 (de) Halbleiterspeichereinrichtung und Verfahren zu ihrer Herstellung
DE69527104T2 (de) Struktur von Kontakt zwischen Leiterschichten in einer halbleiterintegrierte Schaltungsanordnung und Verfahren zur Herstellung des Kontakts
DE102004021636B4 (de) Halbleitervorrichtung mit selbstausgerichtetem vergrabenem Kontaktpaar und Verfahren zum Ausbilden desselben
DE3834241A1 (de) Halbleitereinrichtung
DE4320286A1 (de) Verfahren zum elektrischen Kontaktieren des Aktivbereichs einer Halbleiteranordnung
DE19808168A1 (de) Halbleitereinrichtung und Verfahren zur Herstellung derselben
DE4220497A1 (de) Halbleiterspeicherbauelement und verfahren zu dessen herstellung
DE4316503C2 (de) Verfahren zur Herstellung von Speicherzellen mit verdeckten Bitleitern
DE4445796C2 (de) Verfahren zum Ausbilden einer Halbleiterspeichervorrichtung
DE19718721C2 (de) DRAM-Zellenanordnung und Verfahren zu deren Herstellung
DE3785317T2 (de) Matrix hoher Packungsdichte aus dynamischen VMOS RAM.
DE69214339T2 (de) Struktur und Verfahren für die Bildung selbstjustierender Kontakte
DE19837395A1 (de) Verfahren zur Herstellung einer Halbleiter-Isolationsschicht und eines diese Halbleiter-Isolationsschicht enthaltenden Halbleiterbauelements
DE19750918A1 (de) Halbleitereinrichtung und zugehöriges Herstellungsverfahren
DE19704149A1 (de) Metallverdrahtung an einem Halbleiterbauteil und Verfahren zum Herstellen derselben
DE4421633C2 (de) Halbleitereinrichtung, mit inselförmigen Halbleiterschichten in Matrixform, Verwendung derselben und Verfahren zur Herstellung derselben
DE3686490T2 (de) Halbleiterstruktur.
DE4444686A1 (de) Halbleiterbauelement und Verfahren zu seiner Herstellung
DE19709961A1 (de) Halbleiterspeichereinrichtung und Verfahren für deren Herstellung
DE10223748A1 (de) Integrierte Schaltungsvorrichtung, die selbstjustierte Kontakte mit einer erhöhten Ausrichtungsgrenze aufweisen, und Verfahren zur Herstellung derselben
EP0596975B1 (de) Kompakte halbleiterspeicheranordnung und verfahren zu deren herstellung
DE69623440T2 (de) Verfahren zur herstellung von transistoren in einem peripheren schaltkreis
DE10062237A1 (de) Herstellungsverfahren einer Halbleitervorrichtung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8172 Supplementary division/partition in:

Ref country code: DE

Ref document number: 19549554

Format of ref document f/p: P

Q171 Divided out to:

Ref country code: DE

Ref document number: 19549554

AH Division in

Ref country code: DE

Ref document number: 19549554

Format of ref document f/p: P

D2 Grant after examination
8364 No opposition during term of opposition
AH Division in

Ref country code: DE

Ref document number: 19549554

Format of ref document f/p: P

8339 Ceased/non-payment of the annual fee