JPH0334569A - スタティック型半導体記憶装置 - Google Patents
スタティック型半導体記憶装置Info
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- JPH0334569A JPH0334569A JP1169598A JP16959889A JPH0334569A JP H0334569 A JPH0334569 A JP H0334569A JP 1169598 A JP1169598 A JP 1169598A JP 16959889 A JP16959889 A JP 16959889A JP H0334569 A JPH0334569 A JP H0334569A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、スタティック型半導体記憶装置のメモリセル
に係り、特に高抵抗負荷素子用のＰチャネル絶縁ゲート
型電界効果トランジスタ（ＰチャネルＭＯＳトランジス
タ）として薄膜トランジスタ（Ｔｈｉｎ ＦｉｌｍＴ
ｒａｎｓｉｓｔｏｒ：以下、ＴＰＴと記す）を用いたメ
モリセルの構造に関する。
に係り、特に高抵抗負荷素子用のＰチャネル絶縁ゲート
型電界効果トランジスタ（ＰチャネルＭＯＳトランジス
タ）として薄膜トランジスタ（Ｔｈｉｎ ＦｉｌｍＴ
ｒａｎｓｉｓｔｏｒ：以下、ＴＰＴと記す）を用いたメ
モリセルの構造に関する。
（従来の技術）
従来、スタティック型ランダムアクセスメモリ（以下、
ＳＲＡＭと記す）のメモリセルの回路は、第４図に示す
ように構成されている。即ち、高抵抗負荷素子用のポリ
シリコン抵抗Ｒ１および駆動用のＮチャネルＭＯＳ）ラ
ンジメタＮ１とからなる第１のインバータと、ポリシリ
コン抵抗Ｒ２および駆動用のＮチャネルＭＯＳ）ランジ
メタＮ２とからなる第２のインバータとが交差接続され
てフリップフロップが形成され、このフリップフロップ
の相補的な２つのデータ記憶ノード（ＮチャネルＭＯＳ
）ランジメタＮ１、Ｎ２の各ドレイン）Ｄ、Ｄとメモリ
セルアレイの相補的な一対のビット線（ＢＬ、ＢＬ）と
の間にそれぞれ対応して転送ゲート用のＮチャネルＭＯ
ＳトランジスタＴ１およびＴ２が接続され、この転送ゲ
ート用トランジスタＴ１およびＴ２の各ゲートがメモリ
セルアレイのワード線ＷＬに接続されている。
ＳＲＡＭと記す）のメモリセルの回路は、第４図に示す
ように構成されている。即ち、高抵抗負荷素子用のポリ
シリコン抵抗Ｒ１および駆動用のＮチャネルＭＯＳ）ラ
ンジメタＮ１とからなる第１のインバータと、ポリシリ
コン抵抗Ｒ２および駆動用のＮチャネルＭＯＳ）ランジ
メタＮ２とからなる第２のインバータとが交差接続され
てフリップフロップが形成され、このフリップフロップ
の相補的な２つのデータ記憶ノード（ＮチャネルＭＯＳ
）ランジメタＮ１、Ｎ２の各ドレイン）Ｄ、Ｄとメモリ
セルアレイの相補的な一対のビット線（ＢＬ、ＢＬ）と
の間にそれぞれ対応して転送ゲート用のＮチャネルＭＯ
ＳトランジスタＴ１およびＴ２が接続され、この転送ゲ
ート用トランジスタＴ１およびＴ２の各ゲートがメモリ
セルアレイのワード線ＷＬに接続されている。
なお、上記メモリセルは、例えば“Ａ Ｈｌ−ＣＭＯ３
１１に＊８．ｂ ５ｔａｔｉｃ ＲＡＭ、Ｏｓａｍｕ
Ｍｉ、ｎａｔｏ ｅｔ、ａｌ、ｐ２５ＢＤｌｇｅｓｔ
ｏｆ’ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒ ｏ
ｆ’ １９ｇ２ １ＥＥＥＩｎｔｅｒｎａｔｉｏｎａ
ｌ ５ｏｌｉｄ−８ｔａｉｅ Ｃ１ｒｃｕｉｔｓＣ
ｏｎｆ’ｅｒｒｅｎｃｅ に示されている。
１１に＊８．ｂ ５ｔａｔｉｃ ＲＡＭ、Ｏｓａｍｕ
Ｍｉ、ｎａｔｏ ｅｔ、ａｌ、ｐ２５ＢＤｌｇｅｓｔ
ｏｆ’ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒ ｏ
ｆ’ １９ｇ２ １ＥＥＥＩｎｔｅｒｎａｔｉｏｎａ
ｌ ５ｏｌｉｄ−８ｔａｉｅ Ｃ１ｒｃｕｉｔｓＣ
ｏｎｆ’ｅｒｒｅｎｃｅ に示されている。
次に、第４図のメモリセルの動作を簡単に説明する。デ
ータ保−持状態においては、ワード線ＷＬは非選択であ
り、転送ゲート用トランジスタＴ１およびＴ２がオフに
なっている。読出し時にメモリセルが選択されると、即
ち、ワード線ＷＬが選択されて一定時間活性化されると
、転送ゲート用トランジスタＴ１およびＴ２がオンにな
り、データ記憶ノードＤＳＤの保持データはビット線対
ＢＬＳＢＬに出力される。この場合、ビット線対ＢＬＳ
ＢＬのうちの一方がプルダウンされてビット線対ＢＬ、
ＢＬ間に電位差が生じる。そして、このビット線対ＢＬ
、ＢＬが選択され、その電位差がセンスアンプ回路（図
示せず）で検知・増幅されて読出しデータ出力となる。
ータ保−持状態においては、ワード線ＷＬは非選択であ
り、転送ゲート用トランジスタＴ１およびＴ２がオフに
なっている。読出し時にメモリセルが選択されると、即
ち、ワード線ＷＬが選択されて一定時間活性化されると
、転送ゲート用トランジスタＴ１およびＴ２がオンにな
り、データ記憶ノードＤＳＤの保持データはビット線対
ＢＬＳＢＬに出力される。この場合、ビット線対ＢＬＳ
ＢＬのうちの一方がプルダウンされてビット線対ＢＬ、
ＢＬ間に電位差が生じる。そして、このビット線対ＢＬ
、ＢＬが選択され、その電位差がセンスアンプ回路（図
示せず）で検知・増幅されて読出しデータ出力となる。
また、書込み時にメモリセルが選択されると、書込みデ
ータ入力により定まるビット線対ＢＬ、ＢＬから相補的
なデータが書込まれる。
ータ入力により定まるビット線対ＢＬ、ＢＬから相補的
なデータが書込まれる。
ところで、前記データ保持状態において、例えばデータ
“１゛を保持している場合、データ記憶ノードＤは高電
位、データ記憶ノードＤは低電位を保持しなければなら
ないので、負荷抵抗Ｒ２を流れる電流に比べてオフ状態
の駆動用トランジスタＮ２の電流の方が数格小さくなく
てはならない。
“１゛を保持している場合、データ記憶ノードＤは高電
位、データ記憶ノードＤは低電位を保持しなければなら
ないので、負荷抵抗Ｒ２を流れる電流に比べてオフ状態
の駆動用トランジスタＮ２の電流の方が数格小さくなく
てはならない。
また、大容量のＳＲＡＭ（例えば１・ＭビットＳＲＡＭ
）で要求されるスタンドバイ電流の規格から室温での代
表値として２μＡ以下以下型実現する必要がある。一方
では、１個のメモリセルで消費する保持電流は、上記保
持状態の動作から分かるように高抵抗負荷素子Ｒ１また
はＲ２を流れる電流にほぼ等しくなる。
）で要求されるスタンドバイ電流の規格から室温での代
表値として２μＡ以下以下型実現する必要がある。一方
では、１個のメモリセルで消費する保持電流は、上記保
持状態の動作から分かるように高抵抗負荷素子Ｒ１また
はＲ２を流れる電流にほぼ等しくなる。
ここで、上記ＩＭビットＳＲＡＭに要求されるセルの素
子特性を考えると、高抵抗負荷素子Ｒ１、Ｒ２の抵抗値
としては約３ＴΩ（３Ｘ１０１２Ω）、駆動用トランジ
スタＮｌ、Ｎ２のオフ電流としてはマージンを３桁とる
と２ｆＡ （２ｘｌＯ” Ａ）必要になる。さらに、４
ＭビットＳＲＡＭに要求されるセルの素子特性を考える
と、高抵抗負荷素子Ｒ１、Ｒ２の抵抗値としては約１２
ＴΩ、駆動用トランジスタＮ１、Ｎ２のオフ電流として
は０．５ｆＡ必要になる。このように４Ｍビットレベル
では素子特性的にも実現可能な限界に近付き、４Ｍ個の
メモリセルのばらつきまで考えると、製造上のマージン
が非常に厳しくなってきている。
子特性を考えると、高抵抗負荷素子Ｒ１、Ｒ２の抵抗値
としては約３ＴΩ（３Ｘ１０１２Ω）、駆動用トランジ
スタＮｌ、Ｎ２のオフ電流としてはマージンを３桁とる
と２ｆＡ （２ｘｌＯ” Ａ）必要になる。さらに、４
ＭビットＳＲＡＭに要求されるセルの素子特性を考える
と、高抵抗負荷素子Ｒ１、Ｒ２の抵抗値としては約１２
ＴΩ、駆動用トランジスタＮ１、Ｎ２のオフ電流として
は０．５ｆＡ必要になる。このように４Ｍビットレベル
では素子特性的にも実現可能な限界に近付き、４Ｍ個の
メモリセルのばらつきまで考えると、製造上のマージン
が非常に厳しくなってきている。
一方、第５図は従来の別のメモリセルを示しており、第
４図に示したメモリセルと比べて、ポリシリコン抵抗Ｒ
１およびＲ２の代わりに、高抵抗負荷素子としてＰチャ
ネルＭＯＳトランジスタＰ１およびＰ２が用いられ、こ
の２個のＰチャネルＭＯＳトランジスタＰ１およびＰ２
の各ゲートが対応して駆動用の２個のＮチャネルＭＯＳ
トランジスタＮ１およびＮ２の各ゲートに接続されてい
る点が異なり、その他は同じであるので、第４図中と同
一符号を付している。
４図に示したメモリセルと比べて、ポリシリコン抵抗Ｒ
１およびＲ２の代わりに、高抵抗負荷素子としてＰチャ
ネルＭＯＳトランジスタＰ１およびＰ２が用いられ、こ
の２個のＰチャネルＭＯＳトランジスタＰ１およびＰ２
の各ゲートが対応して駆動用の２個のＮチャネルＭＯＳ
トランジスタＮ１およびＮ２の各ゲートに接続されてい
る点が異なり、その他は同じであるので、第４図中と同
一符号を付している。
しかし、このメモリセルは、ＣＭＯ８によるフリップフ
ロップヲ構成しているため、上記のような電気的特性上
のマージンは確保できるものの、６つのトランジスタに
よって１つのセルを構成することから、同レベルの製造
技術を用いる限りセル面積が大きくなり、４Ｍビットレ
ベルではチップサイズ的に非常に苦しくなる。
ロップヲ構成しているため、上記のような電気的特性上
のマージンは確保できるものの、６つのトランジスタに
よって１つのセルを構成することから、同レベルの製造
技術を用いる限りセル面積が大きくなり、４Ｍビットレ
ベルではチップサイズ的に非常に苦しくなる。
さらに、高抵抗負荷素子用のＰチャネルＭＯＳトランジ
スタとしてＴＰＴを用いたＳＲＡＭセルカ提案サレテオ
リ、■“Ａ Ｏ，１μＡ ５ＴＡＮＤＢＹＣＵＲＲＥ
ＮＴ、 ＢＯＵＮＣＩＮＧ−ＮＯＩＳＥ−ＩＭＭＵＮＥ
ＯＮ ＩＭｂ ＳＲＡＭ。
スタとしてＴＰＴを用いたＳＲＡＭセルカ提案サレテオ
リ、■“Ａ Ｏ，１μＡ ５ＴＡＮＤＢＹＣＵＲＲＥ
ＮＴ、 ＢＯＵＮＣＩＮＧ−ＮＯＩＳＥ−ＩＭＭＵＮＥ
ＯＮ ＩＭｂ ＳＲＡＭ。
Ｍ、ＡＮＤＯｅｔ、ａｌ、 １９８８ ＳＹＭＰＯ９Ｉ
ＵＭ ＯＮ ＶＬＳＩＣＩＲＣυＩＴＳ Ｐ４９”とか
、■’Ａ ２５ｕ ｍ ２ＮｅｗＰｏｌｙ−８ｉ ＰＭ
Ｏ３Ｌｏａｓ（ＰＰＬ） ＳＲＡＭ Ｃｅ１ｌ Ｈａｖ
ｉｎｇＥｘｃｅｌｌｅｎｔ ５ｏｆｔ Ｅｒｒｏ
ｒ １ｍｍｕｎ１ｔｙ、 Ｔ＋Ｙａｇｇａｎａｋａ
ｅｔ、ａｌ、 １９８８１ＥＤＨ（Ｉｎｔｅｒｎａｔｌ
ｏｎａｌ ＥｌｅｃｔｒｏｎＤｅｖｌｅｅｓ Ｍｅｅｔ
ｉｎｇ） ｐ４ｇ ”等に示されている。これらの提案
例■■のＳＲＡＭセルは、回路構成は第５図と同様であ
るが、その構造は、従来の交差接続された駆動用のＮチ
ャネルＭＯＳトランジスタＮ、１、Ｎ２の上に薄膜ポリ
シリコン層を形成してＰチャネルＭＯＳトランジスタＰ
１、Ｐ２それぞれのソース領域”・ソース領域としてい
る。
ＵＭ ＯＮ ＶＬＳＩＣＩＲＣυＩＴＳ Ｐ４９”とか
、■’Ａ ２５ｕ ｍ ２ＮｅｗＰｏｌｙ−８ｉ ＰＭ
Ｏ３Ｌｏａｓ（ＰＰＬ） ＳＲＡＭ Ｃｅ１ｌ Ｈａｖ
ｉｎｇＥｘｃｅｌｌｅｎｔ ５ｏｆｔ Ｅｒｒｏ
ｒ １ｍｍｕｎ１ｔｙ、 Ｔ＋Ｙａｇｇａｎａｋａ
ｅｔ、ａｌ、 １９８８１ＥＤＨ（Ｉｎｔｅｒｎａｔｌ
ｏｎａｌ ＥｌｅｃｔｒｏｎＤｅｖｌｅｅｓ Ｍｅｅｔ
ｉｎｇ） ｐ４ｇ ”等に示されている。これらの提案
例■■のＳＲＡＭセルは、回路構成は第５図と同様であ
るが、その構造は、従来の交差接続された駆動用のＮチ
ャネルＭＯＳトランジスタＮ、１、Ｎ２の上に薄膜ポリ
シリコン層を形成してＰチャネルＭＯＳトランジスタＰ
１、Ｐ２それぞれのソース領域”・ソース領域としてい
る。
即ち、提案例■のＳＲＡＭセルは第６図に一部を示すよ
うな断面構造を有しており、６０はＰ型シリコン基板、
６１は基板表面に選択的に形成された素子分離領域、Ｄ
ＮＩおよびＳＮＩは素子領域の基板表面に形成されたＮ
十型不純物拡散領域からなる駆動用トランジスタＮ１の
ドレイン領域およびソース領域、６２は基板上の薄いゲ
ート酸化膜、ＧＮＩはゲート酸化膜６２上に形成された
駆動用トランジスタＮ１のゲート電極、６３はドレイン
領域ＤＮＩにコンタクトして基板上に形成されたポリシ
リコン配線であり、これらのポリシリコン配線６３およ
びゲート電極ＧＮＩはＮ◆型の第１層のポリシリコン膜
により形成されている。
うな断面構造を有しており、６０はＰ型シリコン基板、
６１は基板表面に選択的に形成された素子分離領域、Ｄ
ＮＩおよびＳＮＩは素子領域の基板表面に形成されたＮ
十型不純物拡散領域からなる駆動用トランジスタＮ１の
ドレイン領域およびソース領域、６２は基板上の薄いゲ
ート酸化膜、ＧＮＩはゲート酸化膜６２上に形成された
駆動用トランジスタＮ１のゲート電極、６３はドレイン
領域ＤＮＩにコンタクトして基板上に形成されたポリシ
リコン配線であり、これらのポリシリコン配線６３およ
びゲート電極ＧＮＩはＮ◆型の第１層のポリシリコン膜
により形成されている。
６４は層間絶縁膜（Ｓ ｉ ０２膜）、６９はゲート電
極ＧＮＩ上に薄いゲート絶縁膜６５を介して形成された
Ｐ十型の第２層のポリシリコン膜であり、第１のＰチャ
ネルＭＯＳトランジスタＰ１のソース領域（Ｖ ｃｃ電
源配線＞ＳＰＩおよびチャネル領域ＣＰ１およびドレイ
ン領域ＤＰＩが形成されており、このドレイン領域ＤＰ
Ｉはポリシリコン配線６３を介して駆動用トランジスタ
Ｎ１のドレイン領域ＤＮ１にコンタクトしている。６６
は層間絶縁膜（Ｓｉ０２膜）、６７はシリサイドからな
る接地電位配線（Ｖｓｓ配線）、６８は層間絶縁膜（Ｓ
ｉ０２膜）、ＢＬおよびＢＬはアルミニウム配線からな
るビット線対である。
極ＧＮＩ上に薄いゲート絶縁膜６５を介して形成された
Ｐ十型の第２層のポリシリコン膜であり、第１のＰチャ
ネルＭＯＳトランジスタＰ１のソース領域（Ｖ ｃｃ電
源配線＞ＳＰＩおよびチャネル領域ＣＰ１およびドレイ
ン領域ＤＰＩが形成されており、このドレイン領域ＤＰ
Ｉはポリシリコン配線６３を介して駆動用トランジスタ
Ｎ１のドレイン領域ＤＮ１にコンタクトしている。６６
は層間絶縁膜（Ｓｉ０２膜）、６７はシリサイドからな
る接地電位配線（Ｖｓｓ配線）、６８は層間絶縁膜（Ｓ
ｉ０２膜）、ＢＬおよびＢＬはアルミニウム配線からな
るビット線対である。
また、提案例■のＳＲＡＭセルは、第７図に示すような
断面構造を有しており、７０はＰ型シリコン基板、７１
はＮ型ウェル領域、７２はＰ型ウェル領域、７３は基板
表面に選択的に形成された素子分離領域（Ｓｉ０２）、
ＤＴＩおよびＳＴ１は素子領域の基板表面に形成された
ｎ十型不純物拡散領域からなる転送ゲート用トランジス
タＴ１のドレイン領域およびソース領域、７４は基板上
の薄いゲート酸化膜、ＧＴｌはゲート酸化膜７４上に形
成された転送ゲート用トランジスタＴ１のゲート電極、
７５はドレイン領域ＤＴＩにコンタクトして基板上に形
成された第１のポリシリコン配線であり、これらの第１
のポリシリコン配線７５およびゲート電極ＧＴＩは第１
層のポリシリコン膜により形成されている。
断面構造を有しており、７０はＰ型シリコン基板、７１
はＮ型ウェル領域、７２はＰ型ウェル領域、７３は基板
表面に選択的に形成された素子分離領域（Ｓｉ０２）、
ＤＴＩおよびＳＴ１は素子領域の基板表面に形成された
ｎ十型不純物拡散領域からなる転送ゲート用トランジス
タＴ１のドレイン領域およびソース領域、７４は基板上
の薄いゲート酸化膜、ＧＴｌはゲート酸化膜７４上に形
成された転送ゲート用トランジスタＴ１のゲート電極、
７５はドレイン領域ＤＴＩにコンタクトして基板上に形
成された第１のポリシリコン配線であり、これらの第１
のポリシリコン配線７５およびゲート電極ＧＴＩは第１
層のポリシリコン膜により形成されている。
７６は層間絶縁膜、ＧＰＩはゲート電極ＧＮｌ上に絶縁
膜７７を介して形成された第２層のポリシリコン膜から
なる第１のＰチャネルＭＯＳトランジスタＰ１のゲート
電極である。ＳＰＩおよびＣＰＩおよびＤＰＩはこの第
１のＰチャネルＭＯＳトランジスタＰ１のゲート電極Ｇ
ＰＩ上に薄いゲート絶縁膜７８を介して形成された第３
層のポリシリコン膜からなる第１のＰチャネルＭＯＳト
ランジスタＰ１のソース領域（Ｖ ｃｅ配線）およびチ
ャネル領域およびドレイン領域であり、このドレイン領
域ＤＰＩは第２層のポリシリコン膜からなる第２のポリ
シリコン配線７９を介して第１のポリシリコン配線７５
にコンタクトしている。また、８０は第３層のポリシリ
コン膜からなるＶｃｃ配線である。８１は層間絶縁膜、
８２は転送ゲート用トランジスタＴ１のソース領域ＳＴ
１にコンタクトしている接続用配線、８３は層間絶縁膜
、ＢＬはアルミニウム配線からなるビット線である。
膜７７を介して形成された第２層のポリシリコン膜から
なる第１のＰチャネルＭＯＳトランジスタＰ１のゲート
電極である。ＳＰＩおよびＣＰＩおよびＤＰＩはこの第
１のＰチャネルＭＯＳトランジスタＰ１のゲート電極Ｇ
ＰＩ上に薄いゲート絶縁膜７８を介して形成された第３
層のポリシリコン膜からなる第１のＰチャネルＭＯＳト
ランジスタＰ１のソース領域（Ｖ ｃｅ配線）およびチ
ャネル領域およびドレイン領域であり、このドレイン領
域ＤＰＩは第２層のポリシリコン膜からなる第２のポリ
シリコン配線７９を介して第１のポリシリコン配線７５
にコンタクトしている。また、８０は第３層のポリシリ
コン膜からなるＶｃｃ配線である。８１は層間絶縁膜、
８２は転送ゲート用トランジスタＴ１のソース領域ＳＴ
１にコンタクトしている接続用配線、８３は層間絶縁膜
、ＢＬはアルミニウム配線からなるビット線である。
上記したような提案例■■の構造によれば、第４図に示
したように高抵抗負荷素子としてポリシリコン抵抗Ｒ１
、Ｒ２を用いた従来のメモリセルと同程度のセル面積で
実現でき、かつ、第５図に示したように高抵抗負荷素子
としてＰチャネルＭＯＳトランジスタＰ１およびＰ２を
用いた従来のメモリセルと同様に高レベル側のデータ記
憶ノードに対する電流供給がオン状態のＰチャネルＭＯ
Ｓトランジスタにより行われるので、大容量のメモリチ
ップ内に発生する欠陥性のリーク性の不良に対するマー
ジンが著しく向上するという利点があるが、以下に述べ
るような問題点がある。
したように高抵抗負荷素子としてポリシリコン抵抗Ｒ１
、Ｒ２を用いた従来のメモリセルと同程度のセル面積で
実現でき、かつ、第５図に示したように高抵抗負荷素子
としてＰチャネルＭＯＳトランジスタＰ１およびＰ２を
用いた従来のメモリセルと同様に高レベル側のデータ記
憶ノードに対する電流供給がオン状態のＰチャネルＭＯ
Ｓトランジスタにより行われるので、大容量のメモリチ
ップ内に発生する欠陥性のリーク性の不良に対するマー
ジンが著しく向上するという利点があるが、以下に述べ
るような問題点がある。
即ち、前記提案例■のメモリセルの構造は、従来の２個
の駆動用のＮチャネルＭＯＳトランジスタＮｌ、Ｎ２そ
れぞれのゲート電極として使われている１層目のポリシ
リコン膜上に薄いゲート絶縁膜６５を介して２個のＴＰ
Ｔそれぞれのソース領域およびチャネル領域およびドレ
イン領域として使う２層目のポリシリコン膜を形成し、
上記１層目のポリシリコン膜を２個のＴＰＴそれぞれの
ゲート電極としても兼用している。
の駆動用のＮチャネルＭＯＳトランジスタＮｌ、Ｎ２そ
れぞれのゲート電極として使われている１層目のポリシ
リコン膜上に薄いゲート絶縁膜６５を介して２個のＴＰ
Ｔそれぞれのソース領域およびチャネル領域およびドレ
イン領域として使う２層目のポリシリコン膜を形成し、
上記１層目のポリシリコン膜を２個のＴＰＴそれぞれの
ゲート電極としても兼用している。
しかし、このような構造は、（１）ＴＰＴのゲート長／
ゲート幅の比を十分大きくとることができないので、Ｔ
ＦＴのオフ電流を小さくするように実現することが難し
く、（２）１層目のポリシリコン膜上に薄いゲート絶縁
膜６５を介して２層目のポリシリコン膜を形成する必要
があるが、メモリ周辺回路の高速化を追及するために１
層目のポリシリコン膜をポリサイド化すると上記薄いゲ
ート絶縁膜６５を形成することが難しい。
ゲート幅の比を十分大きくとることができないので、Ｔ
ＦＴのオフ電流を小さくするように実現することが難し
く、（２）１層目のポリシリコン膜上に薄いゲート絶縁
膜６５を介して２層目のポリシリコン膜を形成する必要
があるが、メモリ周辺回路の高速化を追及するために１
層目のポリシリコン膜をポリサイド化すると上記薄いゲ
ート絶縁膜６５を形成することが難しい。
また、前記提案例■の３層ポリシリコン構造のメモリセ
ルは、従来のＮチャネルＭＯＳトランジスタのゲート電
極として使われている１層目のポリシリコン膜上に絶縁
膜７７を介して２個のＴＰＴそれぞれの各ゲート電極と
して使う２層目のポリシリコン膜を形成し、さらに、そ
の上に薄いゲート絶縁膜７８を介して２個のＴＰＴそれ
ぞれのソース領域・ドレイン領域として使う３層目のポ
リシリコン膜を形成している。
ルは、従来のＮチャネルＭＯＳトランジスタのゲート電
極として使われている１層目のポリシリコン膜上に絶縁
膜７７を介して２個のＴＰＴそれぞれの各ゲート電極と
して使う２層目のポリシリコン膜を形成し、さらに、そ
の上に薄いゲート絶縁膜７８を介して２個のＴＰＴそれ
ぞれのソース領域・ドレイン領域として使う３層目のポ
リシリコン膜を形成している。
このような構造は、ＴＰＴのゲート長／ゲート幅の比を
十分大きくとることができるのでＴＰＴのオフ電流を小
さくするように実現すること、が容易であり、しかも、
メモリ周辺回路の高速化を追及するために１層目のポリ
シリコン膜をポリサイド化し、その上に絶縁膜７７を介
して２層目のポリシリコン膜を形成することも容易であ
るが、セル内層間のコンタクトホールの個数が増え、コ
ンタクトプロセス上のマージンが減る。
十分大きくとることができるのでＴＰＴのオフ電流を小
さくするように実現すること、が容易であり、しかも、
メモリ周辺回路の高速化を追及するために１層目のポリ
シリコン膜をポリサイド化し、その上に絶縁膜７７を介
して２層目のポリシリコン膜を形成することも容易であ
るが、セル内層間のコンタクトホールの個数が増え、コ
ンタクトプロセス上のマージンが減る。
（発明が解決しようとする課題）
上記したようにスタティック型メモリセルの高抵抗負荷
素子用のＰチャネルＭＯＳトランジスタとしてＴＰＴを
用いる際、駆動用のＮチャネルＭＯＳトランジスタのゲ
ート電極として使われている１層目のポリシリコン膜を
ＴＰＴのゲート電極としても兼用する構造の従来のＳＲ
ＡＭセルは、ＴＰＴのゲート長／ゲート幅の比を十分大
きくとることができないので、ＴＦＴのオフ電流を小さ
くするように実現することが難しく、メモリ周辺回路の
高速化を追及するために１層目のポリシリコン膜をポリ
サイド化すると上記薄いゲート絶縁膜を形成することが
難しいという問題がある。
素子用のＰチャネルＭＯＳトランジスタとしてＴＰＴを
用いる際、駆動用のＮチャネルＭＯＳトランジスタのゲ
ート電極として使われている１層目のポリシリコン膜を
ＴＰＴのゲート電極としても兼用する構造の従来のＳＲ
ＡＭセルは、ＴＰＴのゲート長／ゲート幅の比を十分大
きくとることができないので、ＴＦＴのオフ電流を小さ
くするように実現することが難しく、メモリ周辺回路の
高速化を追及するために１層目のポリシリコン膜をポリ
サイド化すると上記薄いゲート絶縁膜を形成することが
難しいという問題がある。
また、従来の３層ポリシリコン構造のＳ ＲＡＭセルは
、セル内層間のコンタクトホールの個数が増え、コンタ
クトプロセス上のマージンが減るという問題がある。。
、セル内層間のコンタクトホールの個数が増え、コンタ
クトプロセス上のマージンが減るという問題がある。。
本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、スタティック型メモリセルの高抵抗負荷素子
用のＰチャネルＭＯＳトランジスタとしてＴＰＴを用い
る際、ＴＰＴのゲート長／ゲート幅の比を十分大きくと
ることができ、ＴＰＴのオフ電流を小さくするように実
現することが容易であり、メモリ周辺回路の高速化を追
及するために１層目の導電膜をポリサイド化した上にゲ
ート絶縁膜を介して２層目の導電膜を形成することも容
易であり、しかも、セル内層間のコンタクトホールの個
数が減少し、コンタクトプロセス上のマージンが増える
スタティック型半導体記憶装置を提供することにある。
の目的は、スタティック型メモリセルの高抵抗負荷素子
用のＰチャネルＭＯＳトランジスタとしてＴＰＴを用い
る際、ＴＰＴのゲート長／ゲート幅の比を十分大きくと
ることができ、ＴＰＴのオフ電流を小さくするように実
現することが容易であり、メモリ周辺回路の高速化を追
及するために１層目の導電膜をポリサイド化した上にゲ
ート絶縁膜を介して２層目の導電膜を形成することも容
易であり、しかも、セル内層間のコンタクトホールの個
数が減少し、コンタクトプロセス上のマージンが増える
スタティック型半導体記憶装置を提供することにある。
【発明の構成］
（課題を解決するための手段）
本発明は、薄膜トランジスタからなる高抵抗負荷素子用
の第１のＰチャネルＭＯＳトランジスタおよび駆動用の
第１のＮチャネルＭＯＳトランジスタとからなる第１の
インバータと、薄膜トランジスタからなる高抵抗負荷素
子用の第２のＰチャネルＭＯＳトランジスタおよび駆動
用の第２のＮチャネルＭＯＳトランジスタとからなる第
２のインバータとが交差接続されてフリップフロップが
形成され、このフリップフロップの相補的な２つのデー
タ記憶ノードとメモリセルアレイの相補的な一対のビッ
ト線との間にそれぞれ転送ゲート用のＮチャネルＭＯＳ
トランジスタが接続され、この転送ゲート用トランジス
タの各ゲートがメモリセルアレイのワード線に接続され
てなるスタティック型メモリセルのアレイを有するスタ
ティック型半導体記憶装置において、前記ＮチャネルＭ
ＯＳトランジスタそれぞれのゲート電極として使われて
いる１層目の導電膜上に絶縁膜を介して２層目の導電膜
が形成されており、この上に薄いゲート絶縁膜°を介し
て３層目の導電膜が形成されており、上記２層目の導電
膜に前記第１のＰチャネルＭＯ９トランジスタのソース
領域およびチャネル領域およびドレイン領域および第２
のＰチャネルＭＯＳトランジスタのゲート電極が形成さ
れており、上記３層目の導電膜に前記第２のＰチャネル
ＭＯＳトランジスタのソース領域およびチャネル領域お
よびドレイン領域および第１のＰチャネルＭＯＳトラン
ジスタのゲート電極が形成されていることを特徴とする
。
の第１のＰチャネルＭＯＳトランジスタおよび駆動用の
第１のＮチャネルＭＯＳトランジスタとからなる第１の
インバータと、薄膜トランジスタからなる高抵抗負荷素
子用の第２のＰチャネルＭＯＳトランジスタおよび駆動
用の第２のＮチャネルＭＯＳトランジスタとからなる第
２のインバータとが交差接続されてフリップフロップが
形成され、このフリップフロップの相補的な２つのデー
タ記憶ノードとメモリセルアレイの相補的な一対のビッ
ト線との間にそれぞれ転送ゲート用のＮチャネルＭＯＳ
トランジスタが接続され、この転送ゲート用トランジス
タの各ゲートがメモリセルアレイのワード線に接続され
てなるスタティック型メモリセルのアレイを有するスタ
ティック型半導体記憶装置において、前記ＮチャネルＭ
ＯＳトランジスタそれぞれのゲート電極として使われて
いる１層目の導電膜上に絶縁膜を介して２層目の導電膜
が形成されており、この上に薄いゲート絶縁膜°を介し
て３層目の導電膜が形成されており、上記２層目の導電
膜に前記第１のＰチャネルＭＯ９トランジスタのソース
領域およびチャネル領域およびドレイン領域および第２
のＰチャネルＭＯＳトランジスタのゲート電極が形成さ
れており、上記３層目の導電膜に前記第２のＰチャネル
ＭＯＳトランジスタのソース領域およびチャネル領域お
よびドレイン領域および第１のＰチャネルＭＯＳトラン
ジスタのゲート電極が形成されていることを特徴とする
。
（作用）
２層目の導電膜および３層目の導電膜により相補的に一
対のＰチャネルＭＯＳトランジスタが形成されているの
で、パターンレイアウトが楽になるばかケでなく、ＴＰ
Ｔのゲート、長／ゲート幅の比を十分大きくとることが
でき、ＴＰＴのオフ電流を小さくするように実現するこ
とが容易である。また、メモリ周辺回路の高速化を追及
するために１層目の導電膜をポリサイド化する場合でも
、その上に絶縁朧を介して２層目の導電膜を形成するこ
とも容易である。
対のＰチャネルＭＯＳトランジスタが形成されているの
で、パターンレイアウトが楽になるばかケでなく、ＴＰ
Ｔのゲート、長／ゲート幅の比を十分大きくとることが
でき、ＴＰＴのオフ電流を小さくするように実現するこ
とが容易である。また、メモリ周辺回路の高速化を追及
するために１層目の導電膜をポリサイド化する場合でも
、その上に絶縁朧を介して２層目の導電膜を形成するこ
とも容易である。
しかも、コンタクトとしては、２層目の導電膜に形成さ
れている第１のＰチャネルＭＯＳトランジスタのドレイ
ン領域および３層目の導電膜に形成されている第２のＰ
チャネルＭＯＳトランジスタのドレイン領域をそれぞれ
ポリシリコン配線を介して対応する駆動用のＮチャネル
ＭＯＳトランジスタのドレイン領域に接続するのみでよ
く、セル内層間のコンタクトホールの個数が大幅に減少
し、コンタクトプロセス上のマージンが増え、微細加工
とコンタクトホール形成に対する困難度が大幅に減少す
る。
れている第１のＰチャネルＭＯＳトランジスタのドレイ
ン領域および３層目の導電膜に形成されている第２のＰ
チャネルＭＯＳトランジスタのドレイン領域をそれぞれ
ポリシリコン配線を介して対応する駆動用のＮチャネル
ＭＯＳトランジスタのドレイン領域に接続するのみでよ
く、セル内層間のコンタクトホールの個数が大幅に減少
し、コンタクトプロセス上のマージンが増え、微細加工
とコンタクトホール形成に対する困難度が大幅に減少す
る。
（実施例）
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図は、スタティック型メモリセルが二次元の格子状
に配列されたＳＲＡＭのメモリセルアレイにおける１個
分のスタティック型メモリセルの平面パターンの要部を
示している。このメモリセルの平面パターンを分り易く
表示するために、（ａ）第１層°のポリシリコン膜およ
び基板と、（ｂ）第２層のポリシリコン膜と、（Ｃ）第
３層のポリシリコン膜と、（ｄ）第４層のポリシリコン
膜とに分け、それぞれ対応して第２図（ａ）乃至（ｄ）
に示している。この場合、第２図（ａ）では第１層のポ
リシリコン膜を実線で示すと共に基板の拡散領域を点線
で示し、第２図（ｂ）では第２層のポリシリコン膜を実
線で示すと共に第１層のポリシリコン膜、を点線で示し
ており、第２図（Ｃ）では第３層のポリシリコン膜を実
線で示すと共に′！ｓ２層のポリシリコン膜を点線で示
しており、第２図（ｄ）では第４層のポリシリコン膜を
実線で示すと共に第３層のポリシリコン膜を点線で示し
ている。第３図は、第１図中のＡ−Ａ線に沿う断面構造
を示している。
に配列されたＳＲＡＭのメモリセルアレイにおける１個
分のスタティック型メモリセルの平面パターンの要部を
示している。このメモリセルの平面パターンを分り易く
表示するために、（ａ）第１層°のポリシリコン膜およ
び基板と、（ｂ）第２層のポリシリコン膜と、（Ｃ）第
３層のポリシリコン膜と、（ｄ）第４層のポリシリコン
膜とに分け、それぞれ対応して第２図（ａ）乃至（ｄ）
に示している。この場合、第２図（ａ）では第１層のポ
リシリコン膜を実線で示すと共に基板の拡散領域を点線
で示し、第２図（ｂ）では第２層のポリシリコン膜を実
線で示すと共に第１層のポリシリコン膜、を点線で示し
ており、第２図（Ｃ）では第３層のポリシリコン膜を実
線で示すと共に′！ｓ２層のポリシリコン膜を点線で示
しており、第２図（ｄ）では第４層のポリシリコン膜を
実線で示すと共に第３層のポリシリコン膜を点線で示し
ている。第３図は、第１図中のＡ−Ａ線に沿う断面構造
を示している。
即ち、上記メモリセルの回路構成は、第５図に示した回
路構成と同様であり、ＴＰＴからなる高抵抗負荷素子用
の第１のＰチャネルＭＯＳトランジスタＰ１および駆動
用の第１のＮチャネルＭＯＳトランジスタＮ１とからな
る第１のインバータと、ＴＰＴからなる高抵抗負荷素子
用の第２のＰチャネルＭＯＳトランジスタＰ２および駆
動用の第２のＮチャネルＭＯＳトランジスタＮ２とから
なる第２のインバータとが交差接続されてフリップフロ
ップが形成され、このフリップフロップの相補的な２つ
のデータ記憶ノード（ＮチャネルＭＯＳトランジスタＮ
１、Ｎ２の各ドレイン）Ｄ、Ｄとメモリセルアレイの相
補的な一対のビット線（ＢＬＳＢＬ）との間に各対応し
て第１の転送ゲート用のＮチャネルＭＯＳトランジスタ
Ｔ１および第２の転送ゲート用のＮチャネルＭＯＳトラ
ンジスタＴ２が接続され、これらの転送ゲート用トラン
ジスタＴ１およびＴ２の各ゲートがメモリセルアレイの
ワード線ＷＬに接続されている。
路構成と同様であり、ＴＰＴからなる高抵抗負荷素子用
の第１のＰチャネルＭＯＳトランジスタＰ１および駆動
用の第１のＮチャネルＭＯＳトランジスタＮ１とからな
る第１のインバータと、ＴＰＴからなる高抵抗負荷素子
用の第２のＰチャネルＭＯＳトランジスタＰ２および駆
動用の第２のＮチャネルＭＯＳトランジスタＮ２とから
なる第２のインバータとが交差接続されてフリップフロ
ップが形成され、このフリップフロップの相補的な２つ
のデータ記憶ノード（ＮチャネルＭＯＳトランジスタＮ
１、Ｎ２の各ドレイン）Ｄ、Ｄとメモリセルアレイの相
補的な一対のビット線（ＢＬＳＢＬ）との間に各対応し
て第１の転送ゲート用のＮチャネルＭＯＳトランジスタ
Ｔ１および第２の転送ゲート用のＮチャネルＭＯＳトラ
ンジスタＴ２が接続され、これらの転送ゲート用トラン
ジスタＴ１およびＴ２の各ゲートがメモリセルアレイの
ワード線ＷＬに接続されている。
次に、上記メモリセルの構造を説明する。１゜はＰ型シ
リコン基板、１１は基板表面に選択的に形成された素子
分離領域、ＤＮｌおよびＳＮＩは素子領域の基板表面に
形成されたＮ◆型不純物拡散領域からなる第１の駆動用
トランジスタＮ１のドレイン領域およびソース領域、Ｄ
Ｎ２およびＳＮ２は素子領域の基板表面に形成されたＮ
生型不純物拡散領域からなる第２の駆動用トランジスタ
Ｎ２のドレイン領域およびソース領域、ＤＴＩおよびＳ
ＴＩは素子領域の基板表面に形成されたＮ小型不純物拡
散領域からなる第１の転送ゲート用トランジスタＴ１の
ドレイン領域およびソース領域、ＤＴ２およびＳＴ２は
素子領域の基板表面に形成されたＮ◆型不純物拡散領域
からなる第２の転送ゲート用トランジスタＴ２のドレイ
ン領域およびソース領域である。
リコン基板、１１は基板表面に選択的に形成された素子
分離領域、ＤＮｌおよびＳＮＩは素子領域の基板表面に
形成されたＮ◆型不純物拡散領域からなる第１の駆動用
トランジスタＮ１のドレイン領域およびソース領域、Ｄ
Ｎ２およびＳＮ２は素子領域の基板表面に形成されたＮ
生型不純物拡散領域からなる第２の駆動用トランジスタ
Ｎ２のドレイン領域およびソース領域、ＤＴＩおよびＳ
ＴＩは素子領域の基板表面に形成されたＮ小型不純物拡
散領域からなる第１の転送ゲート用トランジスタＴ１の
ドレイン領域およびソース領域、ＤＴ２およびＳＴ２は
素子領域の基板表面に形成されたＮ◆型不純物拡散領域
からなる第２の転送ゲート用トランジスタＴ２のドレイ
ン領域およびソース領域である。
ここで、第１の転送ゲート用トランジスタＴ１のドレイ
ン領域ＤＴ１と第１の駆動用トランジスタＮ１のドレイ
ン領域ＤＮＩとは連なって形成されており、第１の転送
ゲート用トランジスタＴ１のドレイン領域ＤＴ１にコン
タクトして基板上に形成された第１のポリシリコン配線
１２（コンタクト部を１２ａで示している）の一部が第
２の駆動用トランジスタＮ２のゲート電極ＧＮ２となっ
ている。
ン領域ＤＴ１と第１の駆動用トランジスタＮ１のドレイ
ン領域ＤＮＩとは連なって形成されており、第１の転送
ゲート用トランジスタＴ１のドレイン領域ＤＴ１にコン
タクトして基板上に形成された第１のポリシリコン配線
１２（コンタクト部を１２ａで示している）の一部が第
２の駆動用トランジスタＮ２のゲート電極ＧＮ２となっ
ている。
また、第２の転送ゲート用トランジスタＴ２のドレイン
領域ＤＴ２と第２の駆動用トランジスタＮ２のドレイン
領域ＤＮ２とは、基板上に形成された第２のポリシリコ
ン配線１３により接続（コンタクト部を１３ａおよび１
３ｂで示している）されており、この第２のポリシリコ
ン配線１３の一部は第１の駆動用トランジスタＮ１のゲ
ート電極ＧＮＩとなっている。１４は基板上の薄いゲー
ト絶縁膜（例えばＳ ｉＯ２） 、Ｗ Ｌはこのゲート
絶縁膜１４上に形成されたワード線であり、その一部は
第１の転送ゲート用トランジスタＴ１のゲート電極ＧＴ
１および第２の転送ゲート用トランジスタＴ２のゲート
電極ＧＴ２となっている。このワード線ＷＬおよび第１
のポリシリコン配線１２および第２のポリシリコン配線
１３は第１層のポリシリコン膜により形成されている。
領域ＤＴ２と第２の駆動用トランジスタＮ２のドレイン
領域ＤＮ２とは、基板上に形成された第２のポリシリコ
ン配線１３により接続（コンタクト部を１３ａおよび１
３ｂで示している）されており、この第２のポリシリコ
ン配線１３の一部は第１の駆動用トランジスタＮ１のゲ
ート電極ＧＮＩとなっている。１４は基板上の薄いゲー
ト絶縁膜（例えばＳ ｉＯ２） 、Ｗ Ｌはこのゲート
絶縁膜１４上に形成されたワード線であり、その一部は
第１の転送ゲート用トランジスタＴ１のゲート電極ＧＴ
１および第２の転送ゲート用トランジスタＴ２のゲート
電極ＧＴ２となっている。このワード線ＷＬおよび第１
のポリシリコン配線１２および第２のポリシリコン配線
１３は第１層のポリシリコン膜により形成されている。
さらに、前記第１層のポリシリコン膜上に絶縁膜１５を
介して形成された第２層のポリシリコン膜により、第１
のＰチャネルＭＯＳトランジスタＰ１のソース領域（Ｖ
ｃｃ配線）ＳＰＩおよびチャネル領域ＣＰＩおよびド
レイン領域ＤＰＩが形成されると共に、こめドレイン領
域ＤＰＩに連なるように第２のＰチャネルＭＯＳトラン
ジスタＰ２のゲート電極ＧＰ２が形成されている。そし
て、第１のＰチャネルＭＯＳトランジスタＰ１のドレイ
ン領域ＤＰＩは、第１のポリシリコン配線１２にコンタ
クト（コンタクト部を１２ｂで示している）している。
介して形成された第２層のポリシリコン膜により、第１
のＰチャネルＭＯＳトランジスタＰ１のソース領域（Ｖ
ｃｃ配線）ＳＰＩおよびチャネル領域ＣＰＩおよびド
レイン領域ＤＰＩが形成されると共に、こめドレイン領
域ＤＰＩに連なるように第２のＰチャネルＭＯＳトラン
ジスタＰ２のゲート電極ＧＰ２が形成されている。そし
て、第１のＰチャネルＭＯＳトランジスタＰ１のドレイ
ン領域ＤＰＩは、第１のポリシリコン配線１２にコンタ
クト（コンタクト部を１２ｂで示している）している。
上記第２層のポリシリコン膜上に薄いゲート絶縁膜（例
えば５ｉＯ２）１６を介して形成された３層目のポリシ
リコン膜により、第２のＰチャネルＭＯＳトランジスタ
Ｐ２のソース領域（Ｖ ｃｃ配線）ＳＦ３およびチャネ
ル領域ＣＰ２およびドレイン領域ＤＰ２が形成されると
共に、このドレイン領域ＤＰ２に連なるように第１のＰ
チャネルＭＯＳトランジスタＰ１のゲート電極ＧＰＩが
形成されている。そして、第２のＰチャネルＭＯＳトラ
ンジスタＰ２のドレイン領域ＤＰ２は、第２のポリシリ
コン配線１３にコンタクト（コンタクト部を１３ｃで示
している）している。
えば５ｉＯ２）１６を介して形成された３層目のポリシ
リコン膜により、第２のＰチャネルＭＯＳトランジスタ
Ｐ２のソース領域（Ｖ ｃｃ配線）ＳＦ３およびチャネ
ル領域ＣＰ２およびドレイン領域ＤＰ２が形成されると
共に、このドレイン領域ＤＰ２に連なるように第１のＰ
チャネルＭＯＳトランジスタＰ１のゲート電極ＧＰＩが
形成されている。そして、第２のＰチャネルＭＯＳトラ
ンジスタＰ２のドレイン領域ＤＰ２は、第２のポリシリ
コン配線１３にコンタクト（コンタクト部を１３ｃで示
している）している。
前記第３層のポリシリコン膜上に絶縁膜１８を介して形
成された第４層のポリシリコン膜により、駆動用トラン
ジスタＮ１のソース領域ＳＮＩにコンタクト（コンタク
ト部を１９ａで示している）するＶｓｓ配置１１９が形
成されると共に、第１の転送ゲート用トランジスタＴ１
のソース領域ＳＴＩにコンタクトする第３のポリシリコ
ン配線２０（コンタクト部を２０ａで示している）およ
び第２の転送ゲート用トランジスタＴ２のソース領域Ｓ
Ｔ２にコンタクトする第４のポリシリコン配線２１（コ
ンタクト部を２１ａで示している）が形成されている。
成された第４層のポリシリコン膜により、駆動用トラン
ジスタＮ１のソース領域ＳＮＩにコンタクト（コンタク
ト部を１９ａで示している）するＶｓｓ配置１１９が形
成されると共に、第１の転送ゲート用トランジスタＴ１
のソース領域ＳＴＩにコンタクトする第３のポリシリコ
ン配線２０（コンタクト部を２０ａで示している）およ
び第２の転送ゲート用トランジスタＴ２のソース領域Ｓ
Ｔ２にコンタクトする第４のポリシリコン配線２１（コ
ンタクト部を２１ａで示している）が形成されている。
なお、Ｖｓｓ配線１９は、駆動用トランジスタＮ２のソ
ース領域ＳＮ２にもコンタクト（コンタクト部の図示を
省略している）している。ＢＬはＶｓｓ配線１９上に絶
縁膜２２を介して形成された第１層のアルミニウム配線
からなる一方のビット線であり、第４のポリシリコン配
線２１にコンタクト部２１ｂで接続されている。
ース領域ＳＮ２にもコンタクト（コンタクト部の図示を
省略している）している。ＢＬはＶｓｓ配線１９上に絶
縁膜２２を介して形成された第１層のアルミニウム配線
からなる一方のビット線であり、第４のポリシリコン配
線２１にコンタクト部２１ｂで接続されている。
また、２０ｂは第１層のアルミニウム配線からなる他方
のビット線ＢＬと第３のポリシリコン配線２０とのコン
タクト部である。上記第１層のアルミニウム配線上に絶
縁膜２３を介して第２層のアルミニウム配線２４が形成
されている。
のビット線ＢＬと第３のポリシリコン配線２０とのコン
タクト部である。上記第１層のアルミニウム配線上に絶
縁膜２３を介して第２層のアルミニウム配線２４が形成
されている。
上記したようなメモリセルの構造においては、従来の提
案例■■のような一対のＰチャネルＭＯＳトランジスタ
それぞれのゲート電極が形成されるゲート専用層とか、
上記一対のＰチャネルＭＯＳトランジスタそれぞれのソ
ース領域・ドレイン領域が形成されるソース・ドレイン
専用層はなく、２層目のポリシリコン膜および３層目の
ポリシリコン膜により相補的に一対のＰチャネルＭＯＳ
トランジスタＰｉ、Ｐ２が形成されている。
案例■■のような一対のＰチャネルＭＯＳトランジスタ
それぞれのゲート電極が形成されるゲート専用層とか、
上記一対のＰチャネルＭＯＳトランジスタそれぞれのソ
ース領域・ドレイン領域が形成されるソース・ドレイン
専用層はなく、２層目のポリシリコン膜および３層目の
ポリシリコン膜により相補的に一対のＰチャネルＭＯＳ
トランジスタＰｉ、Ｐ２が形成されている。
従って、パターンレイアウトが楽になるばかりでな（、
ＴＰＴのゲート長／ゲート幅の比を十分大きくとること
ができ、ＴＰＴのオフ電流を小さくするように実現する
ことが容易である。また、メモリ周辺回路の高速化を追
及するために１層目のポリシリコン膜をポリサイド化す
る場合でも、その上に絶縁膜１５を介して２層目のポリ
シリコン膜を形成することは容易である。しかも、コン
タクトとしては、２層目のポリシリコン膜に形成されて
いる第１のＰチャネルＭＯＳトランジスタＰ１のドレイ
ン領域ＤＰＩおよび３層目のポリシリコン膜に形成され
ている第２のＰチャネルＭＯＳトランジスタＰ２のドレ
イン領域ＤＰ２を、各対応して第１のポリシリコン配線
１２および第２のポリシリコン配線１３に接続するのみ
でよく、従来の提案例■で必要とした第１のＰチャネル
ＭＯＳトランジスタＰ１のドレイン領域ＤＰＩと第２の
ＰチャネルＭＯＳトランジスタＰ２のゲート電極ＧＰ２
とのコンタクトおよび第２のＰチャネルＭＯＳトランジ
スタＰ２のドレイン領域ＤＰ２と第１のＰチャネルＭＯ
ＳトランジスタＰ１のゲート電極ＧＰＩとのコンタクト
（１メモリセル当り２個のコンタクト）を省略できる。
ＴＰＴのゲート長／ゲート幅の比を十分大きくとること
ができ、ＴＰＴのオフ電流を小さくするように実現する
ことが容易である。また、メモリ周辺回路の高速化を追
及するために１層目のポリシリコン膜をポリサイド化す
る場合でも、その上に絶縁膜１５を介して２層目のポリ
シリコン膜を形成することは容易である。しかも、コン
タクトとしては、２層目のポリシリコン膜に形成されて
いる第１のＰチャネルＭＯＳトランジスタＰ１のドレイ
ン領域ＤＰＩおよび３層目のポリシリコン膜に形成され
ている第２のＰチャネルＭＯＳトランジスタＰ２のドレ
イン領域ＤＰ２を、各対応して第１のポリシリコン配線
１２および第２のポリシリコン配線１３に接続するのみ
でよく、従来の提案例■で必要とした第１のＰチャネル
ＭＯＳトランジスタＰ１のドレイン領域ＤＰＩと第２の
ＰチャネルＭＯＳトランジスタＰ２のゲート電極ＧＰ２
とのコンタクトおよび第２のＰチャネルＭＯＳトランジ
スタＰ２のドレイン領域ＤＰ２と第１のＰチャネルＭＯ
ＳトランジスタＰ１のゲート電極ＧＰＩとのコンタクト
（１メモリセル当り２個のコンタクト）を省略できる。
これにより、従来例■の３層ポリシリコン構造と比べて
、セル内層間のコンタクトホールの個数が大幅に減少し
、コンタクトプロセス上のマージンが増え、微細加工と
コンタクトホール形成に対する困難度が大幅に減少する
。
、セル内層間のコンタクトホールの個数が大幅に減少し
、コンタクトプロセス上のマージンが増え、微細加工と
コンタクトホール形成に対する困難度が大幅に減少する
。
なお、上記実施例の構造は、第１のＰチャネルＭＯＳト
ランジスタのソース領域・チャネル領域・ドレイン領域
が形成される導電膜と第２のＰチャネルＭＯＳトランジ
スタのゲート電極が形成される導電膜とが同じ層として
形成され、上記第２のＰチャネルＭＯＳトランジスタの
ソース領域・チャネル領域・ドレイン領域が形成される
導電膜と上記第１のＰチャネルＭＯＳトランジスタのゲ
ート電極が形成される導電膜とが同じ層として形成され
ているが、本発明は上記実施例に限られるン領域が形成
される導電膜と前記第２のＰチャネルＭＯＳトランジス
タのソース領域・チャネル領域・ドレイン領域が形成さ
れる導電膜とが別の層として形成されている構造、ある
いは、前記第１のＰチャネルＭＯＳトランジスタのゲー
ト電極が形成される導電膜と前記第２のＰチャネルＭＯ
Ｓトランジスタのゲート電極が形成される導電膜とが別
の層として形成されている構造であっても、基本的には
上記実施例の効果の少なくとも一部が得られる。
ランジスタのソース領域・チャネル領域・ドレイン領域
が形成される導電膜と第２のＰチャネルＭＯＳトランジ
スタのゲート電極が形成される導電膜とが同じ層として
形成され、上記第２のＰチャネルＭＯＳトランジスタの
ソース領域・チャネル領域・ドレイン領域が形成される
導電膜と上記第１のＰチャネルＭＯＳトランジスタのゲ
ート電極が形成される導電膜とが同じ層として形成され
ているが、本発明は上記実施例に限られるン領域が形成
される導電膜と前記第２のＰチャネルＭＯＳトランジス
タのソース領域・チャネル領域・ドレイン領域が形成さ
れる導電膜とが別の層として形成されている構造、ある
いは、前記第１のＰチャネルＭＯＳトランジスタのゲー
ト電極が形成される導電膜と前記第２のＰチャネルＭＯ
Ｓトランジスタのゲート電極が形成される導電膜とが別
の層として形成されている構造であっても、基本的には
上記実施例の効果の少なくとも一部が得られる。
［発明の効果］
上述したように本発明によれば、スタティック型メモリ
セルの高抵抗負荷素子用のＰチャネルＭＯＳトランジス
タとしてＴＰＴを用いる際、ＴＰＴのゲート長／ゲート
幅の比を十分大きくとることができ、ＴＰＴのオフ電流
を小さくするように実現することが容易であり、メモリ
周辺回路の高速化を追及するために１層目の導電膜をポ
リサイド化した上にゲート絶縁膜を介して２層目の導電
膜を形成することも容易であり、しかも、セル内層間の
コンタクトホールの個数が減少し、コンタクトプロセス
上のマージンが増えるスタティック型半導体記憶装置を
実現することができる。
セルの高抵抗負荷素子用のＰチャネルＭＯＳトランジス
タとしてＴＰＴを用いる際、ＴＰＴのゲート長／ゲート
幅の比を十分大きくとることができ、ＴＰＴのオフ電流
を小さくするように実現することが容易であり、メモリ
周辺回路の高速化を追及するために１層目の導電膜をポ
リサイド化した上にゲート絶縁膜を介して２層目の導電
膜を形成することも容易であり、しかも、セル内層間の
コンタクトホールの個数が減少し、コンタクトプロセス
上のマージンが増えるスタティック型半導体記憶装置を
実現することができる。
第１図は本発明の一実施例に係るＳＲＡＭセルの平面パ
ターンの要部を示す図、第２図（ａ）乃至（ｄ）は第１
図のメモリセルの平面パターンを分り易く表示するため
に４層に分けてそれぞれの平面パターンを示す図、第３
図は第１図中のＡ−Ａ線に沿う断面図、第４図および第
５図はそれぞれ従来のＳＲＡＭセルを示す回路図、第６
図および第７図はそれぞれ従来のＴＰＴを高抵抗素子用
のＰチャネルＭＯＳトランジスタとして用いたＳＲＡＭ
セルを示す断面図である。 Ｐｌ・・・第１のＰＭＯＳトランジスタ、Ｐ２・・・第
２のＰＭＯＳトランジスタ、Ｎ１・・・第１の駆動用ト
ランジスタ、Ｎ２・・・第２の駆動用トランジスタ、Ｔ
１・・・第１の転送ゲート用トランジスタ、Ｔ２・・・
第２の転送ゲート用トランジスタ、ＤＮＩ、ＳＮＩ・・
・第１の駆動用トランジスタのドレイン領域およびソー
ス領域、ＤＮ２、ＳＮ２・・・第２の駆動用トランジス
タのドレイン領域およびソース領域、ＧＮｌ・・・第１
の駆動用トランジスタのゲート電極（第２のポリシリコ
ン配線の一部）、ＤＴｌ、ＳＴ１・・・第１の転送ゲー
ト用トランジスタのドレイン領域およびソース領域、Ｄ
Ｔ２、ＳＴ２・・・第２の転送ゲート用トランジスタの
ドレイン領域およびソース領域、ＧＮ２・・・第２の駆
動用トランジスタのゲート電極（第１のポリシリコン配
線の一部） 、ＷＬ・・・ワード線（第１の転送ゲート
用トランジスタのゲート電極および第２の転送ゲート用
トランジスタのゲート電極）、ＳＰｌ・・・第１のＰチ
ャネルＭＯＳトランジスタのソース領域（Ｖ ｃｃ配線
）、ＤＰＩ・・・第１のＰチャネルＭＯＳトランジスタ
のドレイン領域、ＣＰｌ・・・第１のＰチャネルＭＯＳ
トランジスタのチャネル領域、ＣＦ２・・・第２のＰチ
ャネルＭＯＳトランジスタのゲート電極、ＳＦ３・・・
第２のＰチャネルＭＯＳトランジスタのソース領域（Ｖ
ｃｃ配線） ＤＰ２・・・第２のＰチャネルＭＯＳ
トランジスタのドレイン領域、ＣＦ２・・・第２のＰチ
ャネルＭＯＳトランジスタのチャネル領域、ＧＰＩ・・
・第１のＰチャネルＭＯＳトランジスタのゲート電極、
ＢＬ、ＢＬ・・・ビット線対、１０・・・Ｐ型シリコン
基板、１１・・・素子分離領域、１２・・・第１のポリ
シリコン配線、１２ａ・・・第１のポリシリコン配線の
コンタクト部、１２ｂ・・・第１のＰチャネルＭＯＳト
ランジスタのドレイン領域のコンタクト部、１３・・・
第２のポリシリコン配線、１３ａ、ｉ３ｂ・・・第２の
ポリシリコン配線のコンタクト部、１３ｃ・・・第２の
ＰチャネルＭＯＳトランジスタのドレイン領域のコンタ
クト部、１４・・・ゲート絶縁膜、１５・・・絶縁膜、
１６・・・ゲート絶縁膜、１８・・・絶縁膜、１９・・
・ＶＳＳ配線、１９ａ・・・Ｖｓｓ配線と第１の駆動用
トランジスタのソース領域とのコンタクト部、２ｏ・・
・第３のポリシリコン配線、２０ａ・・・他方のビット
線と第３のポリシリコン配線とのコンタクト部、２１・
・・第４のポリシリコン配線、２１ｇ・・・第４のポリ
シリコン配線と７第２の転送ゲート用トランジスタのソ
ース領域とのコンタクト部、２１ｂ・・・一方のビット
線と第４のポリシリコン配線とのコンタクト部、２２・
・・絶縁膜、２３・・・絶縁膜。
ターンの要部を示す図、第２図（ａ）乃至（ｄ）は第１
図のメモリセルの平面パターンを分り易く表示するため
に４層に分けてそれぞれの平面パターンを示す図、第３
図は第１図中のＡ−Ａ線に沿う断面図、第４図および第
５図はそれぞれ従来のＳＲＡＭセルを示す回路図、第６
図および第７図はそれぞれ従来のＴＰＴを高抵抗素子用
のＰチャネルＭＯＳトランジスタとして用いたＳＲＡＭ
セルを示す断面図である。 Ｐｌ・・・第１のＰＭＯＳトランジスタ、Ｐ２・・・第
２のＰＭＯＳトランジスタ、Ｎ１・・・第１の駆動用ト
ランジスタ、Ｎ２・・・第２の駆動用トランジスタ、Ｔ
１・・・第１の転送ゲート用トランジスタ、Ｔ２・・・
第２の転送ゲート用トランジスタ、ＤＮＩ、ＳＮＩ・・
・第１の駆動用トランジスタのドレイン領域およびソー
ス領域、ＤＮ２、ＳＮ２・・・第２の駆動用トランジス
タのドレイン領域およびソース領域、ＧＮｌ・・・第１
の駆動用トランジスタのゲート電極（第２のポリシリコ
ン配線の一部）、ＤＴｌ、ＳＴ１・・・第１の転送ゲー
ト用トランジスタのドレイン領域およびソース領域、Ｄ
Ｔ２、ＳＴ２・・・第２の転送ゲート用トランジスタの
ドレイン領域およびソース領域、ＧＮ２・・・第２の駆
動用トランジスタのゲート電極（第１のポリシリコン配
線の一部） 、ＷＬ・・・ワード線（第１の転送ゲート
用トランジスタのゲート電極および第２の転送ゲート用
トランジスタのゲート電極）、ＳＰｌ・・・第１のＰチ
ャネルＭＯＳトランジスタのソース領域（Ｖ ｃｃ配線
）、ＤＰＩ・・・第１のＰチャネルＭＯＳトランジスタ
のドレイン領域、ＣＰｌ・・・第１のＰチャネルＭＯＳ
トランジスタのチャネル領域、ＣＦ２・・・第２のＰチ
ャネルＭＯＳトランジスタのゲート電極、ＳＦ３・・・
第２のＰチャネルＭＯＳトランジスタのソース領域（Ｖ
ｃｃ配線） ＤＰ２・・・第２のＰチャネルＭＯＳ
トランジスタのドレイン領域、ＣＦ２・・・第２のＰチ
ャネルＭＯＳトランジスタのチャネル領域、ＧＰＩ・・
・第１のＰチャネルＭＯＳトランジスタのゲート電極、
ＢＬ、ＢＬ・・・ビット線対、１０・・・Ｐ型シリコン
基板、１１・・・素子分離領域、１２・・・第１のポリ
シリコン配線、１２ａ・・・第１のポリシリコン配線の
コンタクト部、１２ｂ・・・第１のＰチャネルＭＯＳト
ランジスタのドレイン領域のコンタクト部、１３・・・
第２のポリシリコン配線、１３ａ、ｉ３ｂ・・・第２の
ポリシリコン配線のコンタクト部、１３ｃ・・・第２の
ＰチャネルＭＯＳトランジスタのドレイン領域のコンタ
クト部、１４・・・ゲート絶縁膜、１５・・・絶縁膜、
１６・・・ゲート絶縁膜、１８・・・絶縁膜、１９・・
・ＶＳＳ配線、１９ａ・・・Ｖｓｓ配線と第１の駆動用
トランジスタのソース領域とのコンタクト部、２ｏ・・
・第３のポリシリコン配線、２０ａ・・・他方のビット
線と第３のポリシリコン配線とのコンタクト部、２１・
・・第４のポリシリコン配線、２１ｇ・・・第４のポリ
シリコン配線と７第２の転送ゲート用トランジスタのソ
ース領域とのコンタクト部、２１ｂ・・・一方のビット
線と第４のポリシリコン配線とのコンタクト部、２２・
・・絶縁膜、２３・・・絶縁膜。
Claims (4)
- （１）薄膜トランジスタからなる高抵抗負荷素子用の第
１のＰチャネルＭＯＳトランジスタおよび駆動用の第１
のＮチャネルＭＯＳトランジスタとからなる第１のイン
バータと、薄膜トランジスタからなる高抵抗負荷素子用
の第２のＰチャネルＭＯＳトランジスタおよび駆動用の
第２のＮチャネルＭＯＳトランジスタとからなる第２の
インバータとが交差接続されてフリップフロップが形成
され、このフリップフロップの相補的な２つのデータ記
憶ノードとメモリセルアレイの相補的な一対のビット線
との間にそれぞれ転送ゲート用のＮチャネルＭＯＳトラ
ンジスタが接続され、この転送ゲート用トランジスタの
各ゲートがメモリセルアレイのワード線に接続されてな
るスタティック型メモリセルのアレイを有するスタティ
ック型半導体記憶装置において、 前記第１のＰチャネルＭＯＳトランジスタのソース領域
・ドレイン領域が形成される導電膜と前記第２のＰチャ
ネルＭＯＳトランジスタのゲート電極が形成される導電
膜とが同じ層として形成され、前記第２のＰチャネルＭ
ＯＳトランジスタのソース領域・ドレイン領域が形成さ
れる導電膜と前記第１のＰチャネルＭＯＳトランジスタ
のゲート電極が形成される導電膜とが同じ層として形成
されていることを特徴とするスタティック型半導体記憶
装置。 - （２）前記前記ＮチャネルＭＯＳトランジスタそれぞれ
のゲート電極として使われている１層目のポリシリコン
膜上に絶縁膜を介して２層目のポリシリコン膜が形成さ
れており、この上に薄いゲート絶縁膜を介して３層目の
ポリシリコン膜が形成されており、前記２層目のポリシ
リコン膜に前記第１のＰチャネルＭＯＳトランジスタの
ソース領域およびチャネル領域およびドレイン領域およ
び第２のＰチャネルＭＯＳトランジスタのゲート電極が
形成されており、前記３層目のポリシリコン膜に前記第
２のＰチャネルＭＯＳトランジスタのソース領域および
チャネル領域およびドレイン領域および第１のＰチャネ
ルＭＯＳトランジスタのゲート電極が形成されているこ
とを特徴とする請求項１記載のスタティック型半導体記
憶装置。 - （３）薄膜トランジスタからなる高抵抗負荷素子用の第
１のＰチャネルＭＯＳトランジスタおよび駆動用の第１
のＮチャネルＭＯＳトランジスタとからなる第１のイン
バータと、薄膜トランジスタからなる高抵抗負荷素子用
の第２のＰチャネルＭＯＳトランジスタおよび駆動用の
第２のＮチャネルＭＯＳトランジスタとからなる第２の
インバータとが交差接続されてフリップフロップが形成
され、このフリップフロップの相補的な２つのデータ記
憶ノードとメモリセルアレイの相補的な一対のビット線
との間にそれぞれ転送ゲート用のＮチャネルＭＯＳトラ
ンジスタが接続され、この転送ゲート用トランジスタの
各ゲートがメモリセルアレイのワード線に接続されてな
るスタティック型メモリセルのアレイを有する半導体記
憶装置において、 前記第１のＰチャネルＭＯＳトランジスタのソース領域
・チャネル領域・ドレイン領域が形成される導電膜と前
記第２のＰチャネルＭＯＳトランジスタのソース領域・
チャネル領域・ドレイン領域が形成される導電膜とが別
の層として形成されていることを特徴とするスタティッ
ク型半導体記憶装置。 - （４）薄膜トランジスタからなる高抵抗負荷素子用の第
１のＰチャネルＭＯＳトランジスタおよび駆動用の第１
のＮチャネルＭＯＳトランジスタとからなる第１のイン
バータと、薄膜トランジスタからなる高抵抗負荷素子用
の第２のＰチャネルＭＯＳトランジスタおよび駆動用の
第２のＮチャネルＭＯＳトランジスタとからなる第２の
インバータとが交差接続されてフリップフロップが形成
され、このフリップフロップの相補的な２つのデータ記
憶ノードとメモリセルアレイの相補的な一対のビット線
との間にそれぞれ転送ゲート用のＮチャネルＭＯＳトラ
ンジスタが接続され、この転送ゲート用トランジスタの
各ゲートがメモリセルアレイのワード線に接続されてな
るスタティック型メモリセルのアレイを有する半導体記
憶装置において、 前記第１のＰチャネルＭＯＳトランジスタのゲート電極
が形成される導電膜と前記第２のＰチャネルＭＯＳトラ
ンジスタのゲート電極が形成される導電膜とが別の層と
して形成されていることを特徴とするスタティック型半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1169598A JPH0334569A (ja) | 1989-06-30 | 1989-06-30 | スタティック型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1169598A JPH0334569A (ja) | 1989-06-30 | 1989-06-30 | スタティック型半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0334569A true JPH0334569A (ja) | 1991-02-14 |
Family
ID=15889460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1169598A Pending JPH0334569A (ja) | 1989-06-30 | 1989-06-30 | スタティック型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0334569A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0610927A2 (en) * | 1993-02-10 | 1994-08-17 | Mitsubishi Denki Kabushiki Kaisha | SRAM memory structure and manufacturing method thereof |
| US5517038A (en) * | 1992-08-11 | 1996-05-14 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including three-dimensionally disposed logic elements for improving degree of integration |
| US5596212A (en) * | 1992-09-04 | 1997-01-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device and a manufacturing method of the same |
-
1989
- 1989-06-30 JP JP1169598A patent/JPH0334569A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5517038A (en) * | 1992-08-11 | 1996-05-14 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including three-dimensionally disposed logic elements for improving degree of integration |
| US5596212A (en) * | 1992-09-04 | 1997-01-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device and a manufacturing method of the same |
| EP0610927A2 (en) * | 1993-02-10 | 1994-08-17 | Mitsubishi Denki Kabushiki Kaisha | SRAM memory structure and manufacturing method thereof |
| EP0610927A3 (en) * | 1993-02-10 | 1997-01-22 | Mitsubishi Electric Corp | SRAM memory structure and an associated manufacturing process. |
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