JPH043976A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH043976A JPH043976A JP2104792A JP10479290A JPH043976A JP H043976 A JPH043976 A JP H043976A JP 2104792 A JP2104792 A JP 2104792A JP 10479290 A JP10479290 A JP 10479290A JP H043976 A JPH043976 A JP H043976A
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Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ＭＩＳトランジスタによって構成されたスタ
ティック型メモリセルの負荷用ＭＩＳトランジスタに関
する。
ティック型メモリセルの負荷用ＭＩＳトランジスタに関
する。
［発明の概要］
本発明は半導体集積回路装置に用いられるスタティック
型メモリセルに於いて、単結晶シリコン基板表面上に絶
縁膜を介して形成された負荷用ＭＩＳトランジスタの一
部として、駆動用ＭＩＳトランジスタのソースをゲート
としたＭＩＳトランジスタを用いることにより、製造工
程を増やすことなく負荷用ＭＩＳトランジスタのソース
及びドレインの形成を容易にするとともにスタティック
型メモリセルのセルサイズの低減を計ったものである６ ［従来の技術］ 従来技術で実現したスタティックＲＡＭに用いられてい
るスタティック型メモリセルの平面図及び断面図を第４
図及び第５図に示し、その回路を第６図に示す。
型メモリセルに於いて、単結晶シリコン基板表面上に絶
縁膜を介して形成された負荷用ＭＩＳトランジスタの一
部として、駆動用ＭＩＳトランジスタのソースをゲート
としたＭＩＳトランジスタを用いることにより、製造工
程を増やすことなく負荷用ＭＩＳトランジスタのソース
及びドレインの形成を容易にするとともにスタティック
型メモリセルのセルサイズの低減を計ったものである６ ［従来の技術］ 従来技術で実現したスタティックＲＡＭに用いられてい
るスタティック型メモリセルの平面図及び断面図を第４
図及び第５図に示し、その回路を第６図に示す。
２００はＰ−型単結晶シリコン基板であり、２０１・２
０２・２０３・２０４・２０５・２０６はＮ４型領域で
あり、２０７・２０８・２０９は一層目の多結晶シリコ
ン薄膜層であり、２１０は層目の多結晶シリコン薄膜層
であり、２１１２１４・２１５は三層目の多結晶シリコ
ン薄膜層のＰ４型領域であり、２１２・２１３は三層目
の多結晶シリコン薄膜層のＮ−型領域であり、２１６は
第４図の平面図では国権していないがアルミニュウム配
線層である。
０２・２０３・２０４・２０５・２０６はＮ４型領域で
あり、２０７・２０８・２０９は一層目の多結晶シリコ
ン薄膜層であり、２１０は層目の多結晶シリコン薄膜層
であり、２１１２１４・２１５は三層目の多結晶シリコ
ン薄膜層のＰ４型領域であり、２１２・２１３は三層目
の多結晶シリコン薄膜層のＮ−型領域であり、２１６は
第４図の平面図では国権していないがアルミニュウム配
線層である。
２２０・２２１はＮ９型領域２０１・２０２と一層目の
多結晶シリコン薄膜層２０７とをそれぞれ電気的に接続
するための埋め込みコンタクト部であり、２２２はＮ０
型領域２０３と一層目の多結晶シリコン薄膜層２０８と
を電気的に接続するための埋め込みコンタクト部であり
、２２３はＮ゛型領領域２０４二層目の多結晶シリコン
薄膜層２１０とを電気的に接続するための埋め込みコン
タクト部であり、２３０は一層目の多結晶シリコン薄膜
層２０８と三層目の多結晶シリコン薄膜層のＰ′″型領
域２１４とを電気的に接続するためのコンタクトホール
であり、２３１は二層目の多結晶シリコン薄膜層２１０
と三層目の多結晶シリコン薄膜層のＰ′″型領域２１５
とを電気的に接続するためのコンタクトホールであり、
２４０・２４１はＮ４型領域２０５・２０６とアルミニ
ュウム配線層とをそれぞれ電気的に接続するためのコン
タクトホールである。
多結晶シリコン薄膜層２０７とをそれぞれ電気的に接続
するための埋め込みコンタクト部であり、２２２はＮ０
型領域２０３と一層目の多結晶シリコン薄膜層２０８と
を電気的に接続するための埋め込みコンタクト部であり
、２２３はＮ゛型領領域２０４二層目の多結晶シリコン
薄膜層２１０とを電気的に接続するための埋め込みコン
タクト部であり、２３０は一層目の多結晶シリコン薄膜
層２０８と三層目の多結晶シリコン薄膜層のＰ′″型領
域２１４とを電気的に接続するためのコンタクトホール
であり、２３１は二層目の多結晶シリコン薄膜層２１０
と三層目の多結晶シリコン薄膜層のＰ′″型領域２１５
とを電気的に接続するためのコンタクトホールであり、
２４０・２４１はＮ４型領域２０５・２０６とアルミニ
ュウム配線層とをそれぞれ電気的に接続するためのコン
タクトホールである。
第５図の断面図に於いて、２５０はチャネルがＰ−型単
結晶シリコン基板２００の表面に形成される伝送用Ｎチ
ャネルＭＩＳトランジスタＱ３のゲート絶縁膜であり、
２５１はチャネルがＰ−型単結晶シリコン基板２００の
表面に形成される駆動用ＮチャネルＭＩＳトランジスタ
Ｑ１のゲート絶縁膜であり、２５２はチャネルが三層目
の多結晶シリコン薄膜層のＮ−型領域２１２に形成され
る負荷用ＰチャネルＭＩＳトランジスタＲ１のゲト絶縁
膜であり、２５３は三層目の多結晶シリコン薄膜層のＰ
９及びＮ−型領域２１１・２１４及び２１２とアルミニ
ュウム配線層２１６との層間絶縁膜である。
結晶シリコン基板２００の表面に形成される伝送用Ｎチ
ャネルＭＩＳトランジスタＱ３のゲート絶縁膜であり、
２５１はチャネルがＰ−型単結晶シリコン基板２００の
表面に形成される駆動用ＮチャネルＭＩＳトランジスタ
Ｑ１のゲート絶縁膜であり、２５２はチャネルが三層目
の多結晶シリコン薄膜層のＮ−型領域２１２に形成され
る負荷用ＰチャネルＭＩＳトランジスタＲ１のゲト絶縁
膜であり、２５３は三層目の多結晶シリコン薄膜層のＰ
９及びＮ−型領域２１１・２１４及び２１２とアルミニ
ュウム配線層２１６との層間絶縁膜である。
チャネルがＰ−型単結晶シリコン基ｌ２ｉｉ２００の表
面に形成される駆動用ＮチャネルＭＩＳトランジスタＱ
ｌのソース・トレイン・ゲートは２０１・２０３・２１
０であり、駆動用ＮチャネルＭＩＳトランジスタＱ２の
ソース・トレイン・ゲートは２０２・２０４・２０８で
あり、伝送用ＮチャネルＭＩＳトランジスタＱ３のソー
スまたはドレイン・ドレインまたはソース・ゲートは２
０３・２０５・２０９であり、伝送用ＮチャネルＭＩＳ
トランジスタＱ４のソースまたはドレイン・ドレインま
たはソース・ゲートは２０４・２０６・２０９である。
面に形成される駆動用ＮチャネルＭＩＳトランジスタＱ
ｌのソース・トレイン・ゲートは２０１・２０３・２１
０であり、駆動用ＮチャネルＭＩＳトランジスタＱ２の
ソース・トレイン・ゲートは２０２・２０４・２０８で
あり、伝送用ＮチャネルＭＩＳトランジスタＱ３のソー
スまたはドレイン・ドレインまたはソース・ゲートは２
０３・２０５・２０９であり、伝送用ＮチャネルＭＩＳ
トランジスタＱ４のソースまたはドレイン・ドレインま
たはソース・ゲートは２０４・２０６・２０９である。
チャネルが三層目の多結晶シリコン薄膜層のＮ−型領域
２１２に形成される負荷用ＰチャネルＭＩＳトランジス
タＲ１のソース・ドレイン・ゲトは２１１・２１４・２
１０であり、三層目の多結晶シリコン薄膜層のＮ−型領
域２１３に形成される負荷用ＰチャネルＭＩＳトランジ
スタＲ２のソース・ドレイン・ゲートは２１１・２１５
・２０８である。
２１２に形成される負荷用ＰチャネルＭＩＳトランジス
タＲ１のソース・ドレイン・ゲトは２１１・２１４・２
１０であり、三層目の多結晶シリコン薄膜層のＮ−型領
域２１３に形成される負荷用ＰチャネルＭＩＳトランジ
スタＲ２のソース・ドレイン・ゲートは２１１・２１５
・２０８である。
第６図の回路図に於いて、ストアノードＳ１は、駆動用
ＮチャネルＭＩＳトランジスタＱ１のドレイン及び伝送
用ＮチャネルＭＩＳトランジスタＱＢのソースまたはド
レイン２０３もしくは負荷用ＰチャネルＭＩＳトランジ
スタＲ１のドレイン２１４である。久ドアノードＳ２は
、駆動用ＮチャネルＭＩＳトランジスタＱ２のドレイン
及び伝送用ＮチャネルＭＩＳトランジスタＱ４のソース
またはドレイン２０４もしくは負荷用ＰチャネルＭＩＳ
トランジスタＲ２のドレイン２１５である。ワード線Ｗ
Ｌは、−層目の多結晶シリコン薄膜層の２０９である。
ＮチャネルＭＩＳトランジスタＱ１のドレイン及び伝送
用ＮチャネルＭＩＳトランジスタＱＢのソースまたはド
レイン２０３もしくは負荷用ＰチャネルＭＩＳトランジ
スタＲ１のドレイン２１４である。久ドアノードＳ２は
、駆動用ＮチャネルＭＩＳトランジスタＱ２のドレイン
及び伝送用ＮチャネルＭＩＳトランジスタＱ４のソース
またはドレイン２０４もしくは負荷用ＰチャネルＭＩＳ
トランジスタＲ２のドレイン２１５である。ワード線Ｗ
Ｌは、−層目の多結晶シリコン薄膜層の２０９である。
ＶＳＳは、ワード線ＷＬ２０９と平行に設けられた一層
目の多結晶シリコン薄膜層の２０７である。ＶＤＤは、
ワード線ＷＬ２０９と平行であり、ＶＳＳの一層目の多
結晶ジノコン薄膜層２０７上に設けられると共に、負荷
用ＰチャネルＭ工ＳトランジスタＲ１及びＲ２のソース
と一体形成された三層目の多結晶シリコン薄膜層のＰ゛
型領領域２１１ある。ビット線対ＢＬ・／ＢＬは、ワー
ド線ＷＬ２０９に直交して設けられたアルミニュウム配
線層であるが第４図の平面図では省略し、第５図の断面
図ではビット線ＢＬのアルミニュウム配線層２１６のみ
を国権している。
目の多結晶シリコン薄膜層の２０７である。ＶＤＤは、
ワード線ＷＬ２０９と平行であり、ＶＳＳの一層目の多
結晶ジノコン薄膜層２０７上に設けられると共に、負荷
用ＰチャネルＭ工ＳトランジスタＲ１及びＲ２のソース
と一体形成された三層目の多結晶シリコン薄膜層のＰ゛
型領領域２１１ある。ビット線対ＢＬ・／ＢＬは、ワー
ド線ＷＬ２０９に直交して設けられたアルミニュウム配
線層であるが第４図の平面図では省略し、第５図の断面
図ではビット線ＢＬのアルミニュウム配線層２１６のみ
を国権している。
［発明が解決しようとする課題］
ところで、チャネルが絶縁膜上に設けられたスタティッ
ク型メモリセルの設計をする上で、負荷用ＭＩＳトラン
ジスタのチャネル長しは、ゲート絶縁膜を介して不純物
の拡散係数が大きい多結晶シリコン薄膜層にソースとド
レインが形成されるので、チャネルが半導体基板表面に
設けられたＭ工Ｓトランジスタのチャネル長しよりも長
く設定しなければならない。
ク型メモリセルの設計をする上で、負荷用ＭＩＳトラン
ジスタのチャネル長しは、ゲート絶縁膜を介して不純物
の拡散係数が大きい多結晶シリコン薄膜層にソースとド
レインが形成されるので、チャネルが半導体基板表面に
設けられたＭ工Ｓトランジスタのチャネル長しよりも長
く設定しなければならない。
しかし、前述の従来技術では、スタティック型メモリセ
ルの駆動用ＮチャネルＭＩＳトランジスタＱ１及びＱ２
のゲートと負荷用ＰチャネルＭＩＳトランジスタＲ１及
びＲ２のゲートが共用したジヨイントゲート構造を用い
ているとともに負荷用ＰチャネルＭＩＳトランジスタＲ
１及びＲ２のソースとドレインをゲートが形成された後
で形成しているので、駆動用ＮチャネルＭ工Ｓトランジ
スタＱ１及びＱ２のチャネル長りをジョイントゲ−ａ−
構造を用いないＮチャネルＭＩＳトランジスタと同し寸
法にしようとすると負荷用ＰチャネルＭ工Ｓトランジス
タＲ１及びＲ２のゲートとソース及びゲートとドレイン
の余裕がなくなってしまうために、駆動用ＮチャネルＭ
ＩＳトランジスタＱｌ及びＱ２のチャネル長りをジヨイ
ントゲート構造を用いないＮチャネルＭＩＳトランジス
タと同じ寸法にすることができず駆動用ＮチャネルＭＩ
ＳトランジスタＱ１及びＱ２の形成面積を最小限にでき
ないという問題点を有する。
ルの駆動用ＮチャネルＭＩＳトランジスタＱ１及びＱ２
のゲートと負荷用ＰチャネルＭＩＳトランジスタＲ１及
びＲ２のゲートが共用したジヨイントゲート構造を用い
ているとともに負荷用ＰチャネルＭＩＳトランジスタＲ
１及びＲ２のソースとドレインをゲートが形成された後
で形成しているので、駆動用ＮチャネルＭ工Ｓトランジ
スタＱ１及びＱ２のチャネル長りをジョイントゲ−ａ−
構造を用いないＮチャネルＭＩＳトランジスタと同し寸
法にしようとすると負荷用ＰチャネルＭ工Ｓトランジス
タＲ１及びＲ２のゲートとソース及びゲートとドレイン
の余裕がなくなってしまうために、駆動用ＮチャネルＭ
ＩＳトランジスタＱｌ及びＱ２のチャネル長りをジヨイ
ントゲート構造を用いないＮチャネルＭＩＳトランジス
タと同じ寸法にすることができず駆動用ＮチャネルＭＩ
ＳトランジスタＱ１及びＱ２の形成面積を最小限にでき
ないという問題点を有する。
そこで本発明はこのような問題点を解決するもので、そ
の目的とするところは駆動用ＮチャネルＭＩＳトランジ
スタＱｌ及びＱ２のチャネル長りを製造工程を増やさず
にジヨイントゲート構造を用いないＮチャネルＭ工Ｓト
ランジスタと同し寸法にすることができる負荷用Ｐチャ
ネルＭＩＳｈランジスタＲ１及びＲ２の構造を提供する
ところにある。
の目的とするところは駆動用ＮチャネルＭＩＳトランジ
スタＱｌ及びＱ２のチャネル長りを製造工程を増やさず
にジヨイントゲート構造を用いないＮチャネルＭ工Ｓト
ランジスタと同し寸法にすることができる負荷用Ｐチャ
ネルＭＩＳｈランジスタＲ１及びＲ２の構造を提供する
ところにある。
［課題を解決するための手段］
本発明の半導体集積回路装置は、
チャネルが半導体基板表面に形成された駆動用ＭＩＳト
ランジスタＱ１及びＱ２と伝送用ＭＩＳトランジスタＱ
３及びＱ４とチャネルが絶縁膜上の半導体薄膜層に形成
された負荷用Ｍ工ＳトランジスタＲ１及びＲ２とによっ
てスタティック型メモリセルが構成され、負荷用ＭＩＳ
トランジスタＲ１及びＲ２の一部がゲートを駆動用ＭＩ
ＳトランジスタＱ１またはＱ２のソースとしたＭＩＳト
ランジスタであることを特徴とする。
ランジスタＱ１及びＱ２と伝送用ＭＩＳトランジスタＱ
３及びＱ４とチャネルが絶縁膜上の半導体薄膜層に形成
された負荷用Ｍ工ＳトランジスタＲ１及びＲ２とによっ
てスタティック型メモリセルが構成され、負荷用ＭＩＳ
トランジスタＲ１及びＲ２の一部がゲートを駆動用ＭＩ
ＳトランジスタＱ１またはＱ２のソースとしたＭＩＳト
ランジスタであることを特徴とする。
チャネルが半導体基板表面に形成された駆動用Ｍ工Ｓト
ランジスタＱ１及びＱ２とチャネルが絶縁膜上の半導体
薄膜層に形成された伝送用ＭＩＳトランジスタＱ３及び
Ｑ４と負荷用ＭＩＳトランジスタＲ１及びＲ２とによっ
てスタティック型メモリセルが構成され、負荷用Ｍ工Ｓ
トランジスタＲ１及び−Ｒ２の一部がゲートを駆動用Ｍ
ＩＳトランジスタＱ１またはＱ２のソースとしたＭＩＳ
トランジスタであることを特徴とする。
ランジスタＱ１及びＱ２とチャネルが絶縁膜上の半導体
薄膜層に形成された伝送用ＭＩＳトランジスタＱ３及び
Ｑ４と負荷用ＭＩＳトランジスタＲ１及びＲ２とによっ
てスタティック型メモリセルが構成され、負荷用Ｍ工Ｓ
トランジスタＲ１及び−Ｒ２の一部がゲートを駆動用Ｍ
ＩＳトランジスタＱ１またはＱ２のソースとしたＭＩＳ
トランジスタであることを特徴とする。
［実 施 例］
本発明の実施例として、ＣＭＩＳスタティック型メモツ
メモリセル図及び断面図を第１図及び第２図に示し、第
１図に示したＣＭＩＳスタティック型メモツメモリセル
図を第２図に示す。
メモリセル図及び断面図を第１図及び第２図に示し、第
１図に示したＣＭＩＳスタティック型メモツメモリセル
図を第２図に示す。
１００はＰ−型単結晶シリコン基板であり、１０１・１
０２・１０３・１０４・１０５・１０６はＮ 型領域で
あり、１０７・１０８・１０９は一層目の多結晶シリコ
ン薄膜層であり、１１０は二層目の多結晶シリコン薄膜
層であり、１１１・１１４・１１５は三層目の多結晶シ
リコン薄膜層のＰ゛型領領域あり、１１２・１１３は三
層目の多結晶シリコン薄膜層のＮ−型領域であり、１１
６は第１図の平面図では国権していないがアルミニュウ
ム配線層である。
０２・１０３・１０４・１０５・１０６はＮ 型領域で
あり、１０７・１０８・１０９は一層目の多結晶シリコ
ン薄膜層であり、１１０は二層目の多結晶シリコン薄膜
層であり、１１１・１１４・１１５は三層目の多結晶シ
リコン薄膜層のＰ゛型領領域あり、１１２・１１３は三
層目の多結晶シリコン薄膜層のＮ−型領域であり、１１
６は第１図の平面図では国権していないがアルミニュウ
ム配線層である。
１３Ｃ１１３１はＮ′″型領域１０１・１０２と−層目
の多結晶シリコン薄膜層１０７とをそれぞれ電気的に接
続するための埋め込みコンタクト部であり、１３２はＮ
４型領域１０３と一層目の多結晶シリコン薄膜層１０８
とを電気的に接続するための埋め込みコンタクト部であ
り、１３３はＮ゛型領領域１０４二層目の多結晶シリコ
ン薄膜層１１０とを電気的に接続するための埋め込みコ
ンタクト部であり、１４０は一層目の多結晶シリコン薄
膜層１０８と三層目の多結晶シリコン薄膜層のＰ′″型
領域１１４とを電気的に接続するためのコンタクトホー
ルであり、１４１は二層目の多結晶シリコン薄膜層１１
０と三層目の多結晶シリコン薄膜層のＰ゛型領領域１１
５を電気的に接続するためのコンタクトホールであり、
１５０・１５１はＮ”型領域１０５・１０６とアルミニ
ュウム配線層とをそれぞれ電気的に接続するためのコン
タクトホールである。
の多結晶シリコン薄膜層１０７とをそれぞれ電気的に接
続するための埋め込みコンタクト部であり、１３２はＮ
４型領域１０３と一層目の多結晶シリコン薄膜層１０８
とを電気的に接続するための埋め込みコンタクト部であ
り、１３３はＮ゛型領領域１０４二層目の多結晶シリコ
ン薄膜層１１０とを電気的に接続するための埋め込みコ
ンタクト部であり、１４０は一層目の多結晶シリコン薄
膜層１０８と三層目の多結晶シリコン薄膜層のＰ′″型
領域１１４とを電気的に接続するためのコンタクトホー
ルであり、１４１は二層目の多結晶シリコン薄膜層１１
０と三層目の多結晶シリコン薄膜層のＰ゛型領領域１１
５を電気的に接続するためのコンタクトホールであり、
１５０・１５１はＮ”型領域１０５・１０６とアルミニ
ュウム配線層とをそれぞれ電気的に接続するためのコン
タクトホールである。
第２図の断面図に於いて、１６０はチャネルがＰ−型単
結晶シリコン基板１００の表面に形成される伝送用Ｎチ
ャネルＭＩＳトランジスタＱ３のゲート絶縁膜であり、
１６１はチャネルがＰ−型単結晶シリコン基板１００の
表面に形成される駆動用ＮチャネルＭＩＳｈランジスタ
Ｑｌのゲート絶縁膜であり、１６２はチャネルが三層目
の多結晶シリコン薄膜層のＮ−型領域１１２に形成され
る負荷用ＰチャネルＭＩＳトランジスタのＰチャネルＭ
ＩＳ）ランジスタＲ１１のゲート絶縁膜であり、１６３
はチャネルが三層目の多結晶シリコン薄膜層のＮ−型領
域１１２に形成される負荷用ＰチャネルＭＩ Ｓ）ラン
ジスタのＰチャネルＭＩＳトランジスタＲ１２のゲート
絶縁膜であり、１６４は三層目の多結晶シリコン薄膜層
のＰ゛及びＮ−型領域１１１・１１４及び１１２とアル
ミニュウム配線層１１６との層間絶縁膜である。
結晶シリコン基板１００の表面に形成される伝送用Ｎチ
ャネルＭＩＳトランジスタＱ３のゲート絶縁膜であり、
１６１はチャネルがＰ−型単結晶シリコン基板１００の
表面に形成される駆動用ＮチャネルＭＩＳｈランジスタ
Ｑｌのゲート絶縁膜であり、１６２はチャネルが三層目
の多結晶シリコン薄膜層のＮ−型領域１１２に形成され
る負荷用ＰチャネルＭＩＳトランジスタのＰチャネルＭ
ＩＳ）ランジスタＲ１１のゲート絶縁膜であり、１６３
はチャネルが三層目の多結晶シリコン薄膜層のＮ−型領
域１１２に形成される負荷用ＰチャネルＭＩ Ｓ）ラン
ジスタのＰチャネルＭＩＳトランジスタＲ１２のゲート
絶縁膜であり、１６４は三層目の多結晶シリコン薄膜層
のＰ゛及びＮ−型領域１１１・１１４及び１１２とアル
ミニュウム配線層１１６との層間絶縁膜である。
チャネルがＰ−型単結晶シリコン基板１００の表面に形
成される駆動用ＮチャネルＭＩＳトランジスタＱ１のソ
ース・ドレイン・ゲートはＮ゛型卸域１０１−Ｎ”型領
域１０３・二層目の多結晶シリコン膜１１０であり、駆
動用ＮチャネルＭＩＳトランジスタＱ２のソース・ドレ
イン・ゲートはＮ゛型領＠１０２・Ｎ゛型領＠１０４・
−層目の多結晶シリコン層１０８であり、伝送用Ｎチャ
ネルＭＩＳｈランジスタＱ３のソースまたはドレイン・
ドレインまたはソース・ゲートはＮ゛型領領域１０３Ｎ
°型領領域１０５−層目の多結晶ジノコン層１０９であ
り、伝送用ＮチャネルＭＩＳトランジスタＱ４のソース
またはドレイン・トレインまたはソース・ゲートはＮ゛
型領領域１０４Ｎ゛型領領域１０６−層目の多結晶シリ
コン層１０９である。
成される駆動用ＮチャネルＭＩＳトランジスタＱ１のソ
ース・ドレイン・ゲートはＮ゛型卸域１０１−Ｎ”型領
域１０３・二層目の多結晶シリコン膜１１０であり、駆
動用ＮチャネルＭＩＳトランジスタＱ２のソース・ドレ
イン・ゲートはＮ゛型領＠１０２・Ｎ゛型領＠１０４・
−層目の多結晶シリコン層１０８であり、伝送用Ｎチャ
ネルＭＩＳｈランジスタＱ３のソースまたはドレイン・
ドレインまたはソース・ゲートはＮ゛型領領域１０３Ｎ
°型領領域１０５−層目の多結晶ジノコン層１０９であ
り、伝送用ＮチャネルＭＩＳトランジスタＱ４のソース
またはドレイン・トレインまたはソース・ゲートはＮ゛
型領領域１０４Ｎ゛型領領域１０６−層目の多結晶シリ
コン層１０９である。
チャネルが三層目の多結晶シリコン薄膜層のＮ−型頭＠
１１２に形成され中間にＰ゛型領領域形成しないＰチャ
ネルＭ工ＳトランジスタＲ１１及びＲ１２の直列接続に
よって構成された負荷用ＰチャネルＭ工Ｓトランジスタ
のソース・ドレイン・ゲートは、ＰチャネルＭ工Ｓトラ
ンジスタＲ１２のソースである三層目のＰ゛型多結晶シ
リコン層１１１・ＰチャネルＭＩＳトランジスタＲ１１
のドレインである三層目のＰ゛゛多結晶シリコン層１１
４・ＰチャネルＭＩＳトランジスタＲ１１のゲートであ
るところの二層目の多結晶シリコン層１１０である。三
層目の多結晶シリコン薄膜層のＮ−型領域１１３に形成
され中間にＰ゛型領領域形成しないＰチャネルＭＩＳト
ランジスタＲ２１及びＲ２２の直列接続によって構成さ
れた負荷用ＰチャネルＭＩＳトランジスタのソース・ド
レイン・ゲートは、ＰチャネルＭＩＳトランジスタＲ２
２のソースである三層目のＰ０型多結晶シリコン層１１
１−ＰチャネルＭＩＳトランジスタＲ２１のトレインで
ある三層目のＰ゛型多結晶ジノコン層１１５・Ｐチャネ
ルＭＩＳトランジスタＲ２１のゲートであるところの一
層目の多結晶ジノコン層１０８である。
１１２に形成され中間にＰ゛型領領域形成しないＰチャ
ネルＭ工ＳトランジスタＲ１１及びＲ１２の直列接続に
よって構成された負荷用ＰチャネルＭ工Ｓトランジスタ
のソース・ドレイン・ゲートは、ＰチャネルＭ工Ｓトラ
ンジスタＲ１２のソースである三層目のＰ゛型多結晶シ
リコン層１１１・ＰチャネルＭＩＳトランジスタＲ１１
のドレインである三層目のＰ゛゛多結晶シリコン層１１
４・ＰチャネルＭＩＳトランジスタＲ１１のゲートであ
るところの二層目の多結晶シリコン層１１０である。三
層目の多結晶シリコン薄膜層のＮ−型領域１１３に形成
され中間にＰ゛型領領域形成しないＰチャネルＭＩＳト
ランジスタＲ２１及びＲ２２の直列接続によって構成さ
れた負荷用ＰチャネルＭＩＳトランジスタのソース・ド
レイン・ゲートは、ＰチャネルＭＩＳトランジスタＲ２
２のソースである三層目のＰ０型多結晶シリコン層１１
１−ＰチャネルＭＩＳトランジスタＲ２１のトレインで
ある三層目のＰ゛型多結晶ジノコン層１１５・Ｐチャネ
ルＭＩＳトランジスタＲ２１のゲートであるところの一
層目の多結晶ジノコン層１０８である。
第３図の回路図に於いて、ワード線ＷＬは、層目の多結
晶シリコン薄膜層の１０９である。ＶＳＳは、ワード線
ＷＬ１０９と平行に設けられた一層目の多結晶シリコン
薄膜層の１０７であり、駆動用ＮチャネルＭＩＳトラン
ジスタＱｌ及びＱ２のソースに接続されている。ＶＤＤ
は、ワード線ＷＬ１０９と平行であり、ｖＳＳに接続さ
れた一層目の多結晶シリコン薄膜層１０７上に設けられ
ると共に、負荷用ＰチャネルＭＩＳトランジスタのＰチ
ャネルＭＩＳトランジスタＲ１２及びＲ２２のソースと
一体に形成された三層目の多結晶シリコン薄膜層のＰ゛
型型頭１１１である。ストアノードＳｌは、駆動用Ｎチ
ャネルＭＩＳトランジスタＱ１のドレイン及び伝送用Ｎ
チャネルＭＩＳトランジスタＱ３のソースまたはドレイ
ン１０３もしくは負荷用ＰチャネルＭＩＳトランジスタ
のＰチャネルＭＩＳトランジスタＲ１１のドレイン１１
４である。ストアノードＳ２は、駆動用ＮチャネルＭＩ
ＳトランジスタＱ２のドレイン及び伝送用ＮチャネルＭ
工ＳトランジスタＱ４のソースまたはドレイン１０４も
しくは負荷用ＰチャネルＭＩＳトランジスタのＰチャネ
ルＭＩＳＩ−ランジスクＲ２１のドレイン１１５である
。駆動用ＮチャネルＭＩＳトランジスタＱｌ及びＱ２と
負荷用ＰチャネルＭＩＳトランジスタのＰチャネルＭＩ
ＳトランジスタＲ１１及びＲ２１のゲートは、それぞれ
ストアノードＳｌ及びＳ２に接続されている。負荷用Ｐ
チャネルＭ工ＳトランジスタのＰチャネルＭＩＳトラン
ジスタＲ１１及びＲ２１のソースは、ゲートがＶＳＳに
接続されたＮ′″型領域１０１及び１０２であるところ
の負荷用ＰチャネルＭ工ＳトランジスタのＰチャネルＭ
ＩＳトランジスタＲ１２及びＲ２２のチャネルである。
晶シリコン薄膜層の１０９である。ＶＳＳは、ワード線
ＷＬ１０９と平行に設けられた一層目の多結晶シリコン
薄膜層の１０７であり、駆動用ＮチャネルＭＩＳトラン
ジスタＱｌ及びＱ２のソースに接続されている。ＶＤＤ
は、ワード線ＷＬ１０９と平行であり、ｖＳＳに接続さ
れた一層目の多結晶シリコン薄膜層１０７上に設けられ
ると共に、負荷用ＰチャネルＭＩＳトランジスタのＰチ
ャネルＭＩＳトランジスタＲ１２及びＲ２２のソースと
一体に形成された三層目の多結晶シリコン薄膜層のＰ゛
型型頭１１１である。ストアノードＳｌは、駆動用Ｎチ
ャネルＭＩＳトランジスタＱ１のドレイン及び伝送用Ｎ
チャネルＭＩＳトランジスタＱ３のソースまたはドレイ
ン１０３もしくは負荷用ＰチャネルＭＩＳトランジスタ
のＰチャネルＭＩＳトランジスタＲ１１のドレイン１１
４である。ストアノードＳ２は、駆動用ＮチャネルＭＩ
ＳトランジスタＱ２のドレイン及び伝送用ＮチャネルＭ
工ＳトランジスタＱ４のソースまたはドレイン１０４も
しくは負荷用ＰチャネルＭＩＳトランジスタのＰチャネ
ルＭＩＳＩ−ランジスクＲ２１のドレイン１１５である
。駆動用ＮチャネルＭＩＳトランジスタＱｌ及びＱ２と
負荷用ＰチャネルＭＩＳトランジスタのＰチャネルＭＩ
ＳトランジスタＲ１１及びＲ２１のゲートは、それぞれ
ストアノードＳｌ及びＳ２に接続されている。負荷用Ｐ
チャネルＭ工ＳトランジスタのＰチャネルＭＩＳトラン
ジスタＲ１１及びＲ２１のソースは、ゲートがＶＳＳに
接続されたＮ′″型領域１０１及び１０２であるところ
の負荷用ＰチャネルＭ工ＳトランジスタのＰチャネルＭ
ＩＳトランジスタＲ１２及びＲ２２のチャネルである。
ワード線ＷＬは、−層目の多結晶シリコン薄膜層の１０
９である。ＶＳＳは、ワード線ＷＬ１０９と平行に設け
られた一層目の多結晶シリコン薄膜層の１０７である。
９である。ＶＳＳは、ワード線ＷＬ１０９と平行に設け
られた一層目の多結晶シリコン薄膜層の１０７である。
ＶＤＤは、ワード線ＷＬ１０９と平行であり、ＶＳＳに
接続された一層目の多結晶シリコン薄膜層１０７上に設
けられると共に、負荷用ＰチャネルＭＩＳトランジスタ
のＰチャネルＭＩＳトランジスタＲ１２及びＲ２２のソ
ースと一体に形成された三層目の多結晶シリコン薄膜層
のＰ°型領領域１１１ある。ビット線対ＢＬ・／ＢＬは
、ワード線ＷＬ１０９に対し直交して設けられコンタク
トホール１５０及び１５１で伝送用ＭＩＳＩ−ランシス
タＱ３及びＱ４のドレインまたはソースであるところの
Ｎ゛型頌傾城０５及び１０６に接続されたアルミニュウ
ム配線層であるが第１図の平面図では省略し、第２図の
断面図ではビット線Ｂしてあるところのアルミニュウム
配線層１１６のみを国権している。
接続された一層目の多結晶シリコン薄膜層１０７上に設
けられると共に、負荷用ＰチャネルＭＩＳトランジスタ
のＰチャネルＭＩＳトランジスタＲ１２及びＲ２２のソ
ースと一体に形成された三層目の多結晶シリコン薄膜層
のＰ°型領領域１１１ある。ビット線対ＢＬ・／ＢＬは
、ワード線ＷＬ１０９に対し直交して設けられコンタク
トホール１５０及び１５１で伝送用ＭＩＳＩ−ランシス
タＱ３及びＱ４のドレインまたはソースであるところの
Ｎ゛型頌傾城０５及び１０６に接続されたアルミニュウ
ム配線層であるが第１図の平面図では省略し、第２図の
断面図ではビット線Ｂしてあるところのアルミニュウム
配線層１１６のみを国権している。
本発明の負荷用ＰチャネルＭＩＳトランジスタの構成に
よれば、ＣＭＩＳスタティック型メモ型上モリセル用Ｐ
チャネルＭＩＳトランジスタの一部としてゲートがＶＳ
Ｓに接続されたＮ′″型領域としたＰチャネルＭＩＳト
ランジスタＲ１２及びＲ２２を用いたことにより、Ｐチ
ャネルＭＩＳトランジスタＲ１１及びＲ２１のソースを
ＰチャネルＭ工ＳトランジスタＲ１２及びＲ２２のチャ
ネルとすることができ、三層目の多結晶シリコン薄膜層
の高不純物濃度であるＰ゛型領領域間隔または負荷用Ｐ
チャネルＭＩＳＩ−ランジスクのソースとドレインの間
隔１１１と１１４または１１１と１１５とを駆動用Ｎチ
ャネルＭＩＳトランジスタＱ１及びＱ２のチャネル長し
に関係なく拡げることができる。
よれば、ＣＭＩＳスタティック型メモ型上モリセル用Ｐ
チャネルＭＩＳトランジスタの一部としてゲートがＶＳ
Ｓに接続されたＮ′″型領域としたＰチャネルＭＩＳト
ランジスタＲ１２及びＲ２２を用いたことにより、Ｐチ
ャネルＭＩＳトランジスタＲ１１及びＲ２１のソースを
ＰチャネルＭ工ＳトランジスタＲ１２及びＲ２２のチャ
ネルとすることができ、三層目の多結晶シリコン薄膜層
の高不純物濃度であるＰ゛型領領域間隔または負荷用Ｐ
チャネルＭＩＳＩ−ランジスクのソースとドレインの間
隔１１１と１１４または１１１と１１５とを駆動用Ｎチ
ャネルＭＩＳトランジスタＱ１及びＱ２のチャネル長し
に関係なく拡げることができる。
尚、本発明は、−層目・二層目の多結晶シリコン薄膜層
の代りにポリサイド薄膜層、三層目のＰ゛型及びＮ−型
多結晶シリコン薄膜層の代りにＰ゛型及びＮ−型単結晶
シリコン薄膜層もしくはチャネルのみがＮ−型単結晶シ
リコンまたは多結晶シリコン薄膜層等、使用する半導体
材料は限定されない。また、伝送用ＭＩＳトランジスタ
Ｑ３及びＱ４が絶縁膜を介して形成されたＮチャネルＭ
ＩＳトランジスタとしても同様な効果が得られるのは言
うまでもない。
の代りにポリサイド薄膜層、三層目のＰ゛型及びＮ−型
多結晶シリコン薄膜層の代りにＰ゛型及びＮ−型単結晶
シリコン薄膜層もしくはチャネルのみがＮ−型単結晶シ
リコンまたは多結晶シリコン薄膜層等、使用する半導体
材料は限定されない。また、伝送用ＭＩＳトランジスタ
Ｑ３及びＱ４が絶縁膜を介して形成されたＮチャネルＭ
ＩＳトランジスタとしても同様な効果が得られるのは言
うまでもない。
［発明の効果］
以上述べたように、ＣＭＩＳスタティック型メモウメモ
リセル用ＰチャネルＭＩＳトランジスタとして一部のゲ
ートな■ＳＳに接続されたＮ′″型傾城とすることによ
って、駆動用ＮチャネルＭＩＳトランジスタのチャネル
長りを最小寸法にすることができたので、駆動用Ｎチャ
ネルＭＩＳトランジスタの占有面積を小さくしチップサ
イズの大幅な低減及び製造単価の低減が実現できた。
リセル用ＰチャネルＭＩＳトランジスタとして一部のゲ
ートな■ＳＳに接続されたＮ′″型傾城とすることによ
って、駆動用ＮチャネルＭＩＳトランジスタのチャネル
長りを最小寸法にすることができたので、駆動用Ｎチャ
ネルＭＩＳトランジスタの占有面積を小さくしチップサ
イズの大幅な低減及び製造単価の低減が実現できた。
第１図及び第２図は、本発明による平面図及び断面図で
ある。 第３図は、第１図及び第２図に示した本発明によるＣＭ
ＩＳスタティック型メモウメモリセル図である。 第４図及び第５図は、従来技術による平面図及び断面図
である。 第６図は、第４図及び第５図に示した従来技術によるＣ
ＭＩＳスタティック型メモウメモリセル図である。 １０１、１０２、１０３、１０４、１０５．１０６・・
・Ｎ゛型領領 域０７、１０８、１０９ ・・・−層目の多結晶シリコン層 １１０・・・二層目の多結晶シリコン層１１１．１１４
．１１５ ・・・三層目のＰ゛゛多結晶シリコン層１１２．１１３ ・・・三層目のＮ−型多結晶シリコン層以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（他１名）第１図 第２図 第３図 第４図 第５図
ある。 第３図は、第１図及び第２図に示した本発明によるＣＭ
ＩＳスタティック型メモウメモリセル図である。 第４図及び第５図は、従来技術による平面図及び断面図
である。 第６図は、第４図及び第５図に示した従来技術によるＣ
ＭＩＳスタティック型メモウメモリセル図である。 １０１、１０２、１０３、１０４、１０５．１０６・・
・Ｎ゛型領領 域０７、１０８、１０９ ・・・−層目の多結晶シリコン層 １１０・・・二層目の多結晶シリコン層１１１．１１４
．１１５ ・・・三層目のＰ゛゛多結晶シリコン層１１２．１１３ ・・・三層目のＮ−型多結晶シリコン層以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（他１名）第１図 第２図 第３図 第４図 第５図
Claims (1)
- 【特許請求の範囲】 １）チャネルが半導体基板表面に形成された駆動用ＭＩ
ＳトランジスタＱ１及びＱ２と伝送用ＭＩＳトランジス
タＱ３及びＱ４とチャネルが絶縁膜上の半導体薄膜層に
形成された負荷用ＭＩＳトランジスタＲ１及びＲ２とに
よってスタティック型メモリセルが構成され、負荷用Ｍ
ＩＳトランジスタＲ１及びＲ２の一部がゲートを駆動用
ＭＩＳトランジスタＱ１またはＱ２のソースとしたＭＩ
Ｓトランジスタであることを特徴とする半導体集積回路
装置。 ２）チャネルが半導体基板表面に形成された駆動用ＭＩ
ＳトランジスタＱ１及びＱ２とチャネルが絶縁膜上の半
導体薄膜層に形成された伝送用ＭＩＳトランジスタＱ３
及びＱ４と負荷用ＭＩＳトランジスタＲ１及びＲ２とに
よってスタティック型メモリセルが構成され、負荷用Ｍ
ＩＳトランジスタＲ１及びＲ２の一部がゲートを駆動用
ＭＩＳトランジスタＱ１またはＱ２のソースとしたＭＩ
Ｓトランジスタであることを特徴とする半導体集積回路
装置。 ３）請求項１または２記載の駆動用ＭＩＳトランジスタ
Ｑ１またはＱ２と伝送用ＭＩＳトランジスタＱ３または
Ｑ４が第１導電型のＭＩＳトランジスタであり、負荷用
ＭＩＳトランジスタＲ１及びＲ２が前記第１導電型とは
異なる第２導電型のＭＩＳトランジスタであることを特
徴とする半導体集積回路装置。 ４）請求項３記載の第１導電型がＮ型であり、第２導電
型がＰ型であることを特徴とする半導体集積回路装置。 ５）請求項２記載の駆動用ＭＩＳトランジスタＱ１また
はＱ２が第１導電型のＭＩＳトランジスタであり、伝送
用ＭＩＳトランジスタＱ３またはＱ４と負荷用ＭＩＳト
ランジスタＲ１及びＲ２が前記第１導電型とは異なる第
２導電型のＭＩＳトランジスタであることを特徴とする
半導体集積回路装置。 ６）請求項５記載の第１導電型がＮ型であり、第２導電
型がＰ型であることを特徴とする半導体集積回路装置。 ７）請求項１または２記載の半導体基板が単結晶シリコ
ン基板であり、半導体薄膜層が多結晶シリコン薄膜層で
あることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2104792A JPH043976A (ja) | 1990-04-20 | 1990-04-20 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2104792A JPH043976A (ja) | 1990-04-20 | 1990-04-20 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH043976A true JPH043976A (ja) | 1992-01-08 |
Family
ID=14390308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2104792A Pending JPH043976A (ja) | 1990-04-20 | 1990-04-20 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH043976A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5596212A (en) * | 1992-09-04 | 1997-01-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device and a manufacturing method of the same |
| WO2006010973A1 (en) * | 2004-06-25 | 2006-02-02 | Bassem Mohamed Fouli | Hybrid static ram |
-
1990
- 1990-04-20 JP JP2104792A patent/JPH043976A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5596212A (en) * | 1992-09-04 | 1997-01-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device and a manufacturing method of the same |
| WO2006010973A1 (en) * | 2004-06-25 | 2006-02-02 | Bassem Mohamed Fouli | Hybrid static ram |
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