DE69128060T2

DE69128060T2 - Bilddatenverarbeitung

Info

Publication number: DE69128060T2
Application number: DE69128060T
Authority: DE
Inventors: Yuji Ishikawa
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1990-08-27
Filing date: 1991-08-23
Publication date: 1998-03-19
Anticipated expiration: 2011-08-24
Also published as: JP3066908B2; US5216522A; DE69128060D1; ES2108035T3; EP0473374A3; JPH04107070A; EP0473374B1; EP0473374A2

Description

Die vorliegende Erfindung betrifft eine Speicherung von Bilddaten.
Eine Komprimierungscodierung von Bilddaten wird bereits bei einem Facsimilegerät, einer elektronischen Datei oder dgl. zur Verbesserung der Übertragungs- oder Speicheref fizienz verwendet.
Fig. 10 und 11 zeigen Beispiele einer Codier/Decodiervorrichtung.
Gemäß Fig. 10 werden Bilddaten aus einer Bildleseeinrichtung 21 in einem Bild-Schreib-Lese-Speicher (Bild-RAM) 22 über einen Bildbus unter der Steuerung einer Bildsteuereinrichtung 24 gespeichert. Danach werden die Bilddaten aus dem Bild-RAM 22 über den Bildbus unter einer DMA-Steuerung einer Codier/Decodiereinrichtung 25 zugeführt und darin codiert. Die durch die Codierung erhältenen Codedaten werden einer Übertragungseinrichtung oder einer Speichereinrichtung über einen Systembus unter der Steuerung einer Systemsteuereinrichtung 26 zugeführt.
Andererseits werden Codedaten aus einer Empfangseinrichtung oder der Speichereinrichtung der Codier/Decodiereinrichtung 25 über den Systembus zugeführt und darin decodiert, und die decodierten Bilddaten werden über den Bildbus und unter der DMA-Steuerung in dem Bild-RAM 22 gespeicchert. Danach werden die Bilddaten in dem Bild-RAM 22 über den Bildbus einer Druckereinrichtung 23 zugeführt und auf einem Aufzeichnungsmaterial wie Papier wiedergegeben.
In dem in Fig. 11 gezeigten Aufbau werden Bilddaten aus einer Leseeinrichtung 31 über einen Systembus unter der Steuerung einer Bildsteuereinrichtung 24 in einem Bild-RAM 35 gespeichert. Danach werden die Bilddaten aus dem Bild-RAM 35 einer Codier/Decodiereinrichtung 32 über einen Systembus zugeführt und darin codiert. Die durch diese Codierung erhaltenen Codedaten werden einer Übertragungseinrichtung oder einer Speichereinrichtung über einen Systembus unter der Steuerung einer Sysytemsteuereinrichtung 34 zugeführt.
Andererseits werden Codedaten aus einer Empfangseinrichtung oder der Speichereinrichtung der Codier/Decodiereinrichtung 32 über den Systembus zugeführt und darin decodiert, und die decodierten Bilddaten werden über den Systembus in dem Bild-RAM 35 gespeichert. Danach werden die Bilddaten in dem Bild-RAM 35 über den Systembus einer Druckereinrichtung 33 zugeführt und auf einem Aufzeichnungsmaterial wie Papier wiedergegeben.
Jedoch ist der in Fig. 10 gezeigte Aufbau mit einem Nachteil dahingehend verbunden, daß eine umfangreiche Schaltung erforderlich ist, da zwei Datenbusse, d.h. der Systembus und der Bildbus sowie eine Steuereinrichtung 26 für den Systembus und eine Steuereinrichtung 24 für den Bildbus erforderlich sind.
Auch kann die Codier/Decodiereinrichtung 26 die Codierung und die Decodierung nicht gleichzeitig ausführen. Demzufolge ist in einem Facsimilegerät zur Übertragung codierter Daten, die zuvor in einem Speicher großer Kapazität gespeichert werden, der an den Systembus angeschlossen ist, eine lange Verarbeitungszeit zum Erhalten von Daten zur Übertragung erforderlich, da die Codedaten in dem Speicher zur Wiedergabe des Vorlagenbildes in dem Speicher des Bildbusses decodiert und wiederum einem zur Übertragung geeigneten Codiervorgang unterzogen werden.
Desweiteren ist auch eine lange Zugriffszeit erforderlich, da der Bild-RAM 22 zum Austausch der Bilddaten mit der Codier/Decodiereinrichtung 25 aus einem externen Speicher besteht.
Andererseits erfordert der in Fig. 11 gezeigte Auf bau keinen getrennten Systembus und Bildbus.
Jedoch sind die Verarbeitungsfähigkeiten der Systemsteuereinrichtung 34 merklich verschlechtert, da die Eingabe und Ausgabe der Bilddaten und der Codedaten in und aus der Codier/Decodiereinrichtung 32, die Übertragung von Daten von der Leseeinrichtung 31 zu dem Bild-RAM 35 und der von dem Bild-RAM 35 zu der Druckereinrichtung 33 alle über den Sysrembus ausgeführt werden.
In der US-A-4 297 727 ist ein Facsimilegerät beschrieben, das eine Speichereinrichtung zur Speicherung einer Vielzahl von Zeilen von Bilddaten, eine Abtasteinrichtung, eine Aufzeichnungseinrichtung, ein Modem, eine Netzwerksteuereinrichtung und eine Bedienungsanzeige aufweist. Daten werden durch einen Systembus zu und von einer Systemsteuereinrichtung übertragen, während Bilddaten zwischen der Speichereinrichtung und der Abtasteinrichtung oder der Aufzeichnungseinrichtung oder dem Modem oder der Netzwerksteuereinrichtung oder der Bedienungsanzeige über dem Systembus während der Codierung und Decodierung übertragen werden.
In der EP-A-0 060 388 ist ein Datenverarbeitungssystern beschrieben, das eine Steuerungsverarbeitungseinrichtung zusammen mit vielen Funktionseinrichtungen in der Form einer Abtasteinrichtung, eines Druckers, einer Komprimierungseinrichtung, einer Dekomprimierungseinrichtung, und einer Übertragungseinrichtung enthält, die über einen gemeinsam genutzten Speicher kommunizieren, wobei die Kommunikation zwar von der Steuerungsverarbeitungseinrichtung unabhängig ist jedoch durch diese initialisiert wird und durch die Kombination einer Zeigertabelle in einer gemeinsam genutzten Speicherzugriffseinrichtung, einer Tabelleneintrag-Identifikationsinitialisierung in den Einrichtungen durch die Steuerungsverarbeitungseinrichtung, eines zwischen kommunizierenden Einrichtungen ausgetauschten Steuercodes und eines wahlweisen Zugriffs auf den gemeinsam genutzten Speicher über die durch die Zeigertabelle bereitgestellten Zeiger ausgeübt wird. Die gemeinsam genutzte Speicherzugriffseinrichtung steuert Anforderungen zum Zugriff auf den Speicher. Zugriffsanforderungen von den Funktionseinrichtungen haben Priorität, die durch die Verkettungsverbindung einer Anforderungserteilungsleitung mit den Funktionseinrichtungen vorbestimmt wird.
Erfindungsgemäß ist eine Bildverarbeitungsvorrichtung nach Patentanspruch 1 ausgestaltet.
Bevorzugte Merkmale der Erfindung werden in den beigefügten Patentansprüchen dargelegt.
Die Bilddatenverarbeitungsvorrichtung kann derart ausgebildet sein, daß sie eine einfache Schaltungsstruktur und eine verbesserte Leistungsfähigkeit bei der Bilddatenverarbeitung aufweist.
Bei der Bilddatenverarbeitungsvorrichtung kännen die Codiereinrichtung und die Decodiereinrichtung aus vollständig unabhängigen Schaltungen bestehen, wodurch die Codierung und Decodierung gleichzeitig ausgeführt werden können.
Die Vorrichtung kann zur Verarbeitung der Bilddaten in serieller Form in einer Codiereinrichtung, einer Decodiereinrichtung, einer Bildleseeinrichtung und einer Drukkereinrichtung und zur Verarbeitung der Bilddaten in paralleler Form nur bei der Eingabe oder Ausgabe aus einer Speichereinrichtung ausgebildet sein, wodurch eine Verschlechterung der Verarbeitungsfähigkeiten selbst bei gleichzeitigen Vorgängen verschiedener Einrichtungen verhindert werden kann.
Die Vorrichtung kann zur Ermöglichung eines effizienten Zugriffs auf eine einzelne Speichereinrichtung durch die Eingabeeinrichtung (beispielsweise eine Bildleseeinrichtung), eine Ausgabeeinrichtung (beispielsweise eine Drukkereinrichtung), eine Codiereinrichtung und eine Decodiereinrichtung ausgebildet sein.
Nachstehend wird ein spezifisches Ausführungsbeispiel der Erfindung unter Bezugnahme auf die beiliegende Zeichnung beschrieben. Es zeigen:
Fig. 1 ein Blockschaltbild einer integrierten Codier/Decodiervorrichtung gemäß dem Ausführungsbeispiel der Erfindung,
Fig. 2 ein Blockschaltbild eines Beispiels des Aufbaus einer Codiereinrichtung,
Fig. 3 ein Blockschaltbild eines Beispiels des Aufbaus einer Decodiereinrichtung,
Fig. 4 ein Blockschaltbild eines Beispiels des Aufbaus einer Dateneingabeeinrichtung,
Fig. 5 ein Blockschaltbild eines Beispiels des Aufbaus einer Datenausgabeeinrichtung,
Fig. 6 ein Blockschaltbild eines Beispiels des Aufbaus einer Zufallszugriffseinrichtung,
Fig. 7 ein Blockschaltbild eines Beispiels des Aufbaus einer RAM-Steuereinrichtung,
Fig. 8 ein Zeitablaufdiagramm eines RAM-Zugriffes,
Fig. 9 ein Zeitablaufdiagramm der Funktion der RAM- Steuereinrichtung und
Fig. 10 und 11 Blockschaltbilder herkömmlicher Beispiele einer Codier/Decodiervorrichtung.
Fig. 1 zeigt ein Blockschaltbild einer integrierten Schaltung, die ein Ausführungsbeispiel der Erfindung bildet, wobei ein Schreib-Lese-Speicher (RAM) 1 mit einer Kapazität zur Speicherung von Bilddaten einer Vielzahl von Zeilen, ein Eingabe/Ausgabepuffer 2, der eine Schnittstelle mit einem Systemdatenbus bildet, ein Eingabe/Ausgabepuffer 3 für einen Codedatenbus zur Eingabe und Ausgabe von Codedaten CD, eine Codiereinrichtung 4 zum Empfang von Bilddaten einer Codierzeile und einer Bezugszeile von dem RAM 1, wobei eine bereits bekannte zweidimensionale MR-Codierung durchgeführt und die erhaltenen Codes von einem Ausgangsanschluß CO ausgegeben werden, eine Decodiereinrichtung 5 zur Decodierung eingegebener MR-Codes Ci durch den Empfang von Bilddaten einer Bezugszeile von dem RAM1 und durch Ausgeben decodierter Bilddaten WD5, eine Lesedateneingabeeinrichtung 6 zur Umwandlung eingegebener serieller Bilddaten, die von außen (beispielsweise von einer Bildleseeinrichtung )empfangen werden, in eine parallele Form und zur Ausgabe somit erhaltener paralleler Daten WD6, eine Druckdatenausgabeeinrichtung 7 zur Umwandlung von von dem RAM1 empfangenen Bilddaten in eine serielle Form und zum Senden der somit erhaltenen seriellen Daten WSO nach außen (beispielsweise zu einem Drucker) und eine Zufallszugriffseinrichtung 8 zum Empfang einer willkürlichen Adresse
SAi und Signalen WR, RD vorgesehen sind, die die Art des Zugriffs auf den RAM1 von dem Systembus anzeigen, wobei die eingegebene Adresse ADD und ein Signal DiR, das die Art des Zugriffs (Lesen oder Schreiben) anzeigt, zu einer RAM-:, Steuereinricltung 9 gesendet und irn Fah des Lesens Daten Do von dem RAM1 über einen Eingangsanschluß RD empfangen und die Daten als Daten SDO zu dem Eingabe/Ausgabepuffer 2 ausgegeben werden.
Die RAM-Steuereinrichtung 9 steuert die Anforderungen für einen Zugriff auf den RAM1 von der Codiereinrichtung 4, der Decodiereinrichtung 5, der Eingabeeinrichtung 6, der Ausgabeeinrichtung 7 und der Zufallszugriffseinrichtung 8, sendet eine für jede Anforderungsquelle vorbestimmte Adresse ADR auf eine Zugriffserlaubnis hin zu dem RAM1 und wählt im Fall des Schreibens von Daten in den RAM1 die Schreibdaten DATA zur Zufuhr zu dem RAM1 aus.
Fig. 2 zeigt ein Beispiel des Aufbaus der in Fig. 1 gezeigten Codiereinrichtung, wobei eine Steuereinrichtung 41 zur Steuerung einer Eingabeanforderung für Bezugsdaten und codierte Daten in Kooperation mit der RAM-Steuereinrichtung 9, ein Eingabepuffer 42 zur vorübergehenden Speicherung von dem RAM1 eingegebener codierter Daten, eine parallel-zuseriell-Umwandlungseinrichtung 43 zum Empfang von Daten von dem Eingabepuffer 42 und Ausgeben serieller Daten 4f, ein Eingabepuffer 44 zur vorübergehenden Speicherung von dem RAM1 eingegebener Bezugsdaten, eine parallel-zu-seriell- Umwandlungseinrichtung 45 zum Empfang von Daten von dem Eingabepuffer 44 und zum Ausgeben serieller Daten 4g, eine Codebestimmungseinrichtung 46 zur Bestimmung des Codiermodus aus den Codierdaten 4f und Bezugsdaten 49 und eine Codeerzeugungseinrichtung 47 zur Erzeugung eines Codes CO vorgesehen sind, der dem in der Codebestimmungseinrichtung 46 bestimmten Codiermodus entspricht.
Es sind auch ein Signal 4a (RQ4A) zur Anforderung der Eingabe von Codierdaten bei der RAM-Steuereinrichtung 9, ein Signal 4b (RW4B) zur Anforderung der Eingabe von Bezugsdaten bei der RAM-Steuereinrichtung 9, ein Antwortsignal 4c (AK4A) von der RAM-Steuereinrichtung 9 im Ansprechen auf das Anforderungssignal 4a, ein Antwortsignal 4d (AK4B) von der RAM-Steuereinrichtung 9 im Ansprechen auf das Anforderungssignal 4b und ein Signal 4e zur Anweisung der Eingabe von Daten von den Ekngabepuffern 42, 44 in die parailei-zu-serieiiumwandiungseinrichtungen 43, 45 gezeigt.
Fig. 3 zeigt ein Blockschaltbild eines Beispiels des Aufbaus der Decodiereinrichtung 5 in Fig. 1, wobei eine Bezugssteuereinrichtung 51 zur Steuerung der Eingabe von Bilddaten einer Bezugszeile zusammen mit der RAM- Steuereinrichtung 9, ein Eingabepuffer 52 für die aus dem RAM1 gelesenen Bezugsdaten, eine parallel-zu-seriell- Umwandlungseinrichtung 53 zur Umwandlung von Daten aus dem Eingabepuffer 52 in ein serielles Signal 5d, eine Wiederher stellungssteuereinrichtung 54 zur Steuerung der Ausgabe von Bilddaten einer Wiederherstellungszeile, eine seriell-zuparallel-Umwandlungseinrichtung 55 zur Umwandlung serieller wiederhergestellter Daten 5e in ein paralleles Signal, ein Ausgabepuffer 56 zum Senden der Ausgangsdaten der seriell-zuparallel-Umwandlungseinrichtung 55 zu der RAM- Steuereinrichtung 9, eine Codeanalyseeinrichtung 57 zur Ananlyse des Codes der Codedaten Ci, die von außen (beispielsweise von einer Empfangsschaltung) empfangen werden, und eine Entwicklungseinrichtung 58 zur Wiederherstellung von Vorlagenbilddaten entsprechend dem Ergebnis der Analyse durch die Analyseeinrichtung 57 und der Bezugsdaten 5d vorgesehen sind.
Desweiteren sind ein Signal 5a (RQ5A) zur Anforderung der Eingabe von Bezugsdaten bei der RAM- Steuereinrichtung 9, ein Antwortsignal 5b (AKSA) von der RAM- Steuereinrichtung 9 im Ansprechen auf das Anforderungssignal RQ5A hin, ein Signal 5c zum Laden der Daten des Eingabepuffers 52 in die parallel-zu-seriell-Umwandlungseinrichtung 53, ein Signal 59 (RQ5B) zur Anforderung der Ausgabe wiederherge stellter Daten bei der RAM-Steuereinrichtung 9 und ein Antwortsignal 5h (AKSB) von der RAM-Steuereinrichtung 9 im Ansprechen auf das Anforderungssignal RQ5B hin gezeigt.
Fig. 4 zeigt ein Blockschaltbild eines Beispiels des Aufbaus der in Fig. 1 gezeigten Eingabeeinrichtung 6, wobei eine Ausgabesteuereinrichtung 61 zur Steuerung der Ausgabe von Lesedaten RSI zu dem RAM1, eine seriell-zu-parallel- Umwandlungseinrichtung 62 zur Urriwandlung seneiler Lesedaren RSI in ein paralleles Signal und ein Ausgabepuffer 63 für die parallelen Lesedaten vorgesehen sind.
Es sind auch ein Signal 6a (RQ6) zur Anforderung der Ausgabe von Daten des Ausgabepuffers 63 bei der RAM- Steuereinrichtung 9, ein Antwortsignal 6b (AK6) von der RAM- Steuereinrichtung 9 im Ansprechen auf das Ausgabeanforderungssignal RQ6, und ein Signal 6c zum Laden der parallelen Daten in den Ausgabepuffer 63 gezeigt.
Fig. 5 zeigt ein Blockschaltbild eines Beispiels des Aufbaus der in Fig. 1 gezeigten Ausgabeeinrichtung 7, wobei eine Steuereinrichtung 71 zur Steuerung der Eingabe von Druckdaten von dem RAM1, ein Eingabepuffer 72 für die Eingabedaten von dem RAM1, und eine parallel-zu-seriell- Umwandlungseinrichtung 73 zur Umwandlung der Daten des Eingabepuffers 72 in ein serielles Signal 7d vorgesehen sind.
Es sind auch Signale 7a (RQ7) zur Anforderung der Eingabe von Druckdaten bei der RAM- Steuereinrichtung 9, ein Antwortsignal 7b (AK7) von der RAM-Steuereinrichtung 9 im Ansprechen auf das Anforderungssignal RQ7 und ein Signal 7c zum Laden der Daten des Eingabepuffers 72 in die parallel-zuseriell-Umwandlungseinrichtung 73 gezeigt.
Fig. 6 zeigt ein Blockschaltbild eines Beispiels des Aufbaus der in Fig. 1 gezeigten Zufallszugriffseinrichtung 8, wobei eine Steuereinrichtung 81 zur Steuerung der Zugriffsanforderung auf den RAM1 im Ansprechen auf die Eingabe einer Adresse SAi von der externen Systemsteuereinrichtung und eine Latch-Einrichtung 82 zum Halten der aus dem RAM1 gelesenen Daten vorgesehen sind.
Es sind auch ein Signal 8a (RQ8) zur Anforderung des Zugriffs auf den RAM1 bei der RAM-Steuereinrichtung 9, ein Antwortsignal 8b (AK8) von der RAM-Steuereinrichtung 9 als Antwort auf das Zugriffsanforderungssignal RQ8, ein Eingangssignal 8c, das einen Schreibzugriff auf den RAM1 anzeigt, ein Signal 8d, das einen Lesezugriff auf den RAM1 anzeigt, ein Ausgangssignal 8a,das zusammen mit dem Zugriffsanforderungssignal 8b zu der RAM-Steuereinrichtung 9 zur Anzeige gesendet wird, ob der Zugriff zum Lesen oder zum Schreiben erfoigr, und ein Signal 8f gezeigt, das als Antwort auf die Zugriffsanforderung von der externen Systemsteuereinrichtung ausgegeben wird, um vorübergehend die Funktion der externen Systemsteuereinrichtung auszusetzen, bis das Antwortsignal AKB von der RAM-Steuereinrichtung 9 zurückgegeben wird.
Fig. 7 zeigt ein Blockschaltbild eines Beispiels des Aufbaus der in Fig. 1 gezeigten RAM-Steuereinrichtung 9, wobei eine Steuereinrichtung 91 zur Bestimmung des Zugriffsrechts im Ansprechen auf die Anforderungen zum Zugriff auf den RAM von den vorstehend angeführten Einrichtungen und zur Erzeugung einer vorbestimmten Adressausgabe und eines Antwortsignals, Adressregister 92a bis 92f zur Speicherung willkürlich vorbestimmter RAM-Adressen für die zugriffsanfordernden Einrichtungen abgesehen von der Zufallszugriffseinrich tung 8, eine Auswahleinrichtung 93 zur wahlweisen Ausgabe einer der Einrichtung entsprechenden Andresse, die das Zugriffsrecht angefordert hat, unter den Adressen in den Adressregistern 92a bis 92f und von der Zufallszugriffseinrichtung 8 als Antwort auf einen Befehl bzw. eine Anweisung von der Steuereinrichtung 91, einen Zähler 94 zum Empfang des Ausgangssignals der Adressauswahleinrichtung 93 und zur Addition von "1" und eine Datenauswahleinrichtung 95 zur wahlweisen Ausgabe von Schreibdaten beim Schreiben von Daten in den RAM1.
Es sind auch ein Signal 9a, das kollektiv die Zugriffsanforderungssignale RQ4A, RQ4B, RQ5A, RQ5B, RQ6, RQ7 und RQ8 von verschiedenen Einrichtungen darstellt, ein Signal 9b, das kollektiv die Antwortsignale AK4A, AK4B, AK5A, AK5B, AK6, AK7 und AKB darstellt, ein Auswahisignal 9c zum Schrei ben von Daten, wenn den Zugriffsanforderungssignalen RQ5A, RQ6 oder RQ8 das Zugriffsrecht gegeben wurde, ein Auswahlsignal 9b zum Auswählen entweder eines der Adressregister 92a bis 92f oder des Adressignals ADD 1:1 mit der anfordernden Einrichtung, der das Zugriffsrecht durch die Steuereinrichtung 91 gegeben wurde, ein Schreibsignal 9e für den RAM1 und ein Ausgangssignal 99 von dem Zähler 94 gezeigt.
Nachstehend wird zuerst die Funktion der RAM- Steuereinrichtung 9 in Fig. 7 beschrieben.
Zuerst werden in den Adressregistern 92a bis 92f über den Systembus und den Eingabe/Ausgabepuffer 2 Anfangswerte eingestellt, die Zugriffsstartadressen in dem RAM1 anzeigen.
Dann werden die Zugriffsanforderungssignale RQ4A, RQ4B aus der Codiereinrichtung 4, jene Signale RQ5A, RQ5B aus der Decodiereinrichtung 5, das Signal RQ6 aus der Eingabeeinrichtung 6, das Signal RQ7 aus der Ausgabeeinrichtung 7 und das Signal RQ8 aus der Zufallszugriffseinrichtung 8 in die Steuereinrichtung 91 eingegeben, die das Zugriffsrecht auf den RAM1 einer Anforderung höchster Priorität gemäß einer vorbestimmten Prioritätsordnung gibt.
Fig. 8 zeigt ein Zeitablaufdiagramm der Funktion der Steuereinrichtung 91, wobe£ die Taktimpulse die steuernden Taktimpulse dieser integrierten Schaltung darstellen. Die Anforderungssignale RQ werden an der Vorderflanke ("upshift end") des Taktimpulses abgetastet.
Dann wählt die Auswahleinrichtung 93 ein-Adressregister 92 entsprechend der Anforderungseinrichtung aus, der das Zugriffsrecht gegeben wurde, und gibt den Inhalt des Registers als Adresse ADRS zu dem RAM1 aus. Auch wird als Antwortsignal AK auf die anfordernde Einrichtung das entsprechende Signal AK in den Zustand mit niedrigem Pegel für einen Zyklus von der nächsten Hinterflanke ("downshift end") des Taktimpulses an versetzt. Als Antwort auf das Antwortsignal AK beendet die anfordernde Einrichtung das Anforderungssignal RQ.
Im Fall, daß der gegenwärtige Zugriff ein Zugriff zum Schreiben von Daten in den RAM1 gleichzeitig mit der Adressausgabe zu dem RAM1 ist, wählt die Auswahleinrichtung 95 die entsprechenden Schreibdaten aus und sendet diese Daten WDATA zu dem RAM1, und ein Schreibimpuls WE wird ausgegeben.
Im Fall eines Lesens von Daten werden andererseits die Lesedaten RD in den Eingabepuffer der anfordernden Einrichtung an der Vorderflanke des vorstehend angeführten Antwortsignals AK abgerufen.
Parallel zu den vorstehend beschriebenen Zugriffsvorgängen wird die dem RAM1 zugeführte Adresse in den Zähler 94 geladen und dann um "1" addiert und zu dem ausgewählten Adresszähler zurückgegeben. Demzufolge wird der nächste Zugriff bei einer Adresse einen Schritt weiter durchgeführt.
Für die Zugriffsanforderung von der Zufallszugriffseinrichtung 8 ist kein Adressregister wie bei den Anforderungen von anderen Einrichtungen vorgesehen, und eine Systemadresse wird direkt in die Auswahleinrichtung 93 eingegeben.
Nachstehend wird die Funktion der Codiereinrichtung 4 in Fig. 2 beschrieben. Da die Eingabepuffer 42, 44 zu Beginn keine effektiven Daten enthalten, werden Anforderungssignale RQ4A, RQ4B zur Anforderung von Dateneingaben von dem RAM1 zu der RAM-Steuereinrichtung 9 gesendet. Im Ansprechen darauf werden effektive Daten in die Eingabepuffer 42, 44 durch die Antwortsignale AK4A, AK4B von der RAM- Steuereinrichtung 9 eingegeben. Dann werden durchd das Signal 4e die effektiven Daten in den Eingabepuffern in die parallel-zu-seriell-Umwandlungseinrichtungen 43, 44 geladen und der Codebestimmungseinrichtung 46 in der seriellen Form zugeführt.
Wenn die Daten in den Eingabepuffern 42, 44 zu den nächsten parallel-zu-seriell-Umwandlungseinrichtungen 43, 44 übertragen wurden, werden wieder die Dateneingabeanforderungssignale RQ4A, RQ4B ausgegeben, um die effektiven Daten wieder in den Eingabepuffern 42, 44 zu halten.
Bei den vorstehend beschriebenen Vorgängen erfordert im normalen Zustand die Erzeugung der Dateneingabeanforderungssignale RQ4A, RQ4B zumindest die Zeit für die parallelzu-seriell-Umwandlungseinrichtungen 43, 44, um die Datenver schiebung der Anzahl von Bits der Daten der Eingabepuffer 42, 44 zu bewirken.
Nachstehend wird die Funktion der in Fig. 3 gezeigten Decodiereinrichtung beschrieben.
Von (außen über den Eingabe/Ausgabepuffer 3 eingegebene Codedaten Ci werden zuerst in der Codeanalyseeinrichtung 57 analysiert und zu der Entwicklungseinrichtung 58 übertragen.
Beim Entwicklungsprozeß in der Entwicklungseinrich tung 58 sendet die Bezugssteuereinrichtung 51 zur Decodierung einer Daten einer Bezugszeile erfordernden zweidimensionalen codierten Zeile das Signal RQSA zur Anforderung der Eingabe von Bilddaten der Bezugszeile zu der RAM-Steuereinrichtung 90 Als Antwort führt die RAM-Steuereinrichtung 9 vorbestimmte Verarbeitungsvorgänge aus und gibt das Antwortsignal AKSA aus, wodurch die Daten der Bezugszeile in den Eingabepuffer 52 eingegeben werden. Aufgrund des Vorhandenseins eines effektiven Signais in dem Eingabepuffer 52 wird das Signal 5c ausgegeben, wodurch die Daten in die parallel-zu-seriell- Umwandlungseinrichtung 53 geladen und in der Form serieller Daten 5e in die Entwicklungseinrichtung 58 eingegeben werden.
Andererseits wird das Datenanfärderungssignal RQ5A wiederum ausgegeben, wodurch nächste effektive Daten dem Eingabepuffer 52 zugeführt werden.
Serielle durch den vorstehend beschriebenen Entwicklungsvorgang erhaltene wiederhergestellte Daten 5e werden der seriell-zu-parallel-Umwandlungseinrichtung 55 zugeführt und um die Einheit einer vorbestimmten Anzahl von Bits zu dem Ausgabepuffer 56 übertragen.
Bei jeder Eingabe effektiver Daten in den Ausgabepuffer 56 sendet die Wiederherstellungssteuereinrichtung 54 das das Schreiben von Daten in den RAM1 anfordernde Signal RQ5B zu der RAM-Steuereinrichtung 9 und im Ansprechen darauf führt die RAM-Steuereinrichtung 9 vorbestimmte Verarbeitungs vorgänge zur Speicherung der Daten an einer vorbestimmten Adresse des RAM1 durch.
Wie es vorstehend beschrieben ist, ist das Intervall der Zugriffsanforderungssignale RQ5A, RQ5B der Decodiereinrichtung 5 wie bei der Codiereinrichtung 4 zumindest gleich der Anzahl von Bits des Eingabepuffers 52 und des Ausgabepuffers 56.
Die Funktion der Eingabeeinrichtung 6 in Fig. 4 ist ähnlich der Funktion der seriell-zu-parallelumwandlungseinrichtung 55 und des Ausgabepuffers 56 der Decodiereinrichtung 5, und die Funktion der Ausgabeeinrichtung 7 in Fig. 5 ist ähnlich der Funktion des Eingabepuffers 52 und der parallel-zu-seriell-Umwandlungseinrichtung 53 in der Decodiereinrichtung 5.
Nachstehend wird die Funktion der in Fig. 6 gezeigten Zufallszugriffseinrichtung 8 beschrieben.
Wenn die Steuereinrichtung 81 von außen eine willkürliche RAM-Adresse SAi und Signale , empfängt, die einen Schreibzugriff oder einen Lesezugriff auf den RAM1 darstellen, sendet sie das Adressignal ADD, das Signal DiR, das die Richtung des Zugriffs anzeigt, und das Zugriffsanforderungssignal RQ8 zu der RAM-Steuereinrichtung 9.
Im Fall eines Lesezugriffs werden im Ansprechen auf das Antwortsignal AKB vön der RAM-Steuereinrichtung 9 die Daten des RAM1 an der Adresse in die Latch-Einrichtung 82 abgerufen und zu dem Ausgangsanschluß SDO ausgegeben. - Im Fall eines Schreibzugriffs werden die Schreibdaten durch die Datenauswahleinrichtung 95 in der RAM- Steuereinrichtung 9 direkt aus den extern eingegebenen Daten ausgewählt und zum Schreiben in den RAM1 ausgeben. Bei diesem Vorgang werden die Lesedaten in die Latch-Einrichtung 82 abgerufen, jedoch nicht zu dem externen Bus ausgegeben
Fig. 9 zeigt den Vorgang, wenn alle vorstehend beschriebenen Zugriffsanforderungssignale gleichzeitig in dem in Fig. 1 gezeigten Ausführungsbeispiel erzeugt werden.
In diesem Zeitablaufdiagramm gelten folgende Bedingungen:
1) Ordnung der Zugriffspriorität: RQ6 > RQ7 > RQB > RQ4A > RQ4B > RQ5A > RQ5B,
2)Ein Zyklus eines RAM-Zugriffs besteht aus zwei steuemden Taktimpulsen, und
3)Die Datenbreite des RAMs1 beträgt 16 Bits.
Unter diesen Bedingungen wird das Zugriffsrecht auf den RAM1 gemäß der vorstehend angeführten Prioritätsordnung vergeben. Somit wird eine lange Wartezeit bei der ersten Zugriffsanforderung bis zur Antwort auf das Anforderungssignal RQ5B der niedrigsten Priorität erzeugt, jedoch tritt die Wartezeit danach kaum auf, selbst wenn der vorstehend angeführte Verschiebungsprozeß mit einer Taktrate der vorstehend angeführten steuernden Taktimpulse ausgeführt wird, da die Zugriffsanforderungen von verschiedenen Einrichtungen, abgesehen von der Zufallszugriffseinrichtung 8, bei einem Intervall der Verschiebung von 16 Bits durchgeführt werden.
Auch haben die Zugriffsanforderungen von der Zufallszugriffseinrichtung 8 keinen merklichen Einfluß, da derartige Anforderungen nicht zu häufig auftreten, wenn sie beispielsweise von einem externen Mikrocomputer gemacht werden.

[Andere Ausführungsbeispiele]

Gleichzeitige parallele Funktionen aller Einrichtungen können erreicht werden, ohne die Verarbeitungsfähigkeiten dabei zu opfern, indem die Bitbreite des RAMs1 und die Anzahl von Zugriffsanforderungseinrichtungen derart ausgewählt werden, daß gilt:
W x TSF ≥ N x TAC
wobei W die Bitbreite der Eingangs/Ausgangsdaten des RAMs1, TAC die Anzahl von für einen Zugriff auf den RAM erforderlichen Basistaktimpulsen( N die Anzahl der Zugriffsanforderungseinrichtungen, die die Eingangs/Ausgangsdaten des RAMS intern in der Form serieller Daten verarbeiten, und TSF die Anzahl von Basistaktimpulsen darstellt, die für ein Bit eines seriellen Signals der schnellsten Datenrate erforderlich ist, das die Eingangs/Ausgangsdaten für den RAM1 bildet.
Bei dem vorstehend beschriebenen Beispiel der Codiereinrichtung 4 können auch die Codierzeilendaten 4f und die Bezugszeilendaten 4e in der seriellen Form der Codebestimmungseinrichtung 46 mit einer Löschung bei jeder vorbe stimmter Periode zugeführt werden. Ene Hauptabtast- Reduzierungsschaltung zum Bewirken eines derartigen Verarbeitungsvorgangs kann bei einem Facsimiliegeräts angewendet werden, das mit einem Speicher ausgestattet ist, wodurch im Fall einer Reduzierung bereits codierter Bilddaten in dem Speicher entsprechend dem Übertragungszielort es möglich gemacht wird, die wiederhergestellten Daten in dem RAM1 durch die Decodiereinrichtung zu speichern und gleichzeitig die wiederhergestellte Zeile in dem RAM1 mit der Reduzierung der Hauptabtastung in der Codiereinrichtung 4 neu zu codieren. Es kann auch die Prioritätsordnung, die bei dem vorstehend beschriebenen Ausführungsbeispiel fest eingestellt wurde, flexibel gemacht werden. Beispielsweise kann der Einrichtung, die das Zugriffsrecht gerade erhalten hat, beim nächsten Zugriff die niedrigste Priorität gegeben werden.
Wie es vorstehend beschrieben ist, erlaubt eine integrierte Schaltung, die nicht nur die Codier- und Decodiereinrichtung sondern auch den Speicher, Eingabe/ und Ausgabeeinrichtungen enthält, eine Vereinfachung der externen Schaltungen. Es werden auch die Verarbeitungsfähigkeiten verbessert, da der Systembus nicht zur Bilddatenübertragung verwendet wird.
Da auch die Eingabe-, Ausgabe-, Codier- und Decodiereinrichtungen die Bilddaten in der Form serieller Daten verarbeiten, verschlechtern sich die Verarbeitungsfähigkeiten durch die gleichzeitigen parallelen Funktionen dieser Einrichtungen nicht.
Auch erhöht das Einfügen des Speichers in die integrierte Schaltung die Zugriffsgeschwindigkeit verglichen mit dem Zugriff auf einen externen RAM.
Desweiteren kann ein teilweises Neuschreiben von Bilddaten durch das Ausbilden des Speichers zur Speicherung von Zeilendaten mit einem Zufallszugriffsspeicher leicht erreicht werden.

Claims

1. Bildverarbeitungsvorrichtung mit

einer Speichereinrichtung (1) mit einer Kapazität zur Speicherung von Bilddaten einer Vielzahl von Zeilen, die zur Eingabe und Ausgabe von Bilddaten eingerichtet ist,

einer Eingabeeinrichtung (6) zum Empfang von Bilddaten (Rsi) und zum Schreiben der Bilddaten (WD6) in die Speichereinrichtung,

einer Ausgabeeinrichtung (7) zum Lesen von Bilddaten (Do) aus der Speichereinrichtung und zum Freigeben der Bilddaten (Wso),

einer Kodiereinrichtung (4) zum Lesen von Bilddaten (Do) aus der Speichereinrichtung, zum Kodieren der Bilddaten und zur Ausgabe von Codedaten (Co),

einer Dekodiereinrichtung (5) zum Empfang von Codedaten (Ci), zum Dekodieren der Codedaten in Bilddaten und zum Schreiben der Bilddaten (WD5) in die Speichereinrichtung,

einem Systembus zur Übertragung von Daten (SDi, SDo) von/zu einer Systemsteuereinrichtung und

einer Speichersteuereinrichtung (9) zur Steuerung von Anforderungen (RQ4A, RQ4B, RQ5A, RQ5B, RQ6, RQ7) eines Zugriffs auf die Speichereinrichtung, die durch die Eingabeeinrichtung, die Ausgabeeinrichtung, die Kodiereinrichtung und die Dekodiereinrichtung erzeugt werden,

dadurch gekennzeichnet, daß

die Kodiereinrichtung, die Dekodiereinrichtung und die Ausgabeeinrichtung (4,. 5 und 7) jeweils direkt mit der Speichereinrichtung (1) durch eine von dem Systembus verschiedene Datenleseverbindung verbunden sind, wodurch zu lesende Daten jeweils von der Kodiereinrichtung, der Dekodiereinrichtung und der Ausgabeeinrichtung (4, 5 und 7) direkt aus der Speichereinrichtung (1) gelesen werden können, und die Kodiereinrichtung, die Dekodiereinrichtung und die Eingabeeinrichtung (4, 5 und 6) jeweils über die Speichersteuereinrichtung (9) mit der Speichereinrichtung (1) durch eine von dem Systembus verschiedene Schreibdatenverbindung verbunden sind, um ein Schreiben von Daten in die Speichereinrichtung (1) durch die Eingabeeinrichtung, die Kodiereinrichtung und die Deko diereinrichtung über die von dem Systembus verschiedene Schreibdatenverbindung und unter der Steuerung der Speichersteuereinrichtung (9) zu ermöglichen.

2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Speichereinrichtung zur Eingabe und Ausgabe von Bilddaten in paralleler Form betreibbar ist, die Eingabeeinrichtung zum Empfang der Bilddaten in serieller Form und zur Anwendung einer Seriell-zu-Parallel-Wandlung betreibbar ist, die Ausgabeeinrichtung zum Empfang der parallelen Bilddaten von der Speichereinrichtung, zur Anwendung einer Parallel-zu-Seriell- Wandlung und zur Ausgabe serieller Bilddaten betreibbar ist, die Kodiereinrichtung zum Empfang der parallelen Bilddaten von der Speichereinrichtung und zur Anwendung einer Parallelzu-Seriell-Wandlung und einer Kodierung betreibbar-ist, und die Dekodiereinrichtung zur Erzeugung der dekodierten Daten in serieller Form und zur Anwendung einer Seriell-zu- Parallel-Wandlung betreibbar ist.

3. Vorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Eingabeeinrichtung, die Ausgabeeinrichtung, die Kodiereinrichtung und die Dekodiereinrichtung jeweils zur Erzeugung einer derartigen Anforderung eines Zugriffs jedesmal dann eingerichtet sind, wenn die jeweilige Einrichtung eine vorbestimmten Anzahl von Bits paralleler Daten schreiben oder lesen muß.

4. Vorrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Eingabeeinrichtung, die Ausgabeeinrichtung, die Kodiereinrichtung und die Dekodiereinrichtunq zum Bewirken simuitaner pardileler Funktion auf eine gegenseitig unabhängige Art und Weise eingerichtet sind.

5. Vorrichtung nach einem der vorhergehenden Ansprüche, gekennzeichnet durch eine Zufallszugriffseinrichtung (8) zum Empfang einer beliebigen Adresse (SAi) der Speichereinrichtung und eines Signals (WR, RD), das anzeigt, ob der Zugriff auf die Speichereinrichtung zum Datenlesen oder zum Datenschreiben erfolgt, und zur Anforderung (RQ8) eines Zugriffs auf die Adresse der Speichereinrichtung, wobei die Speichersteuereinrichtung zur Steuerung der Anforderung des Zugriffs von der Zufallszugriffseinrichtung zusätzlich zu den Anforderungen des Zugriffs von der Eingabeeinrichtung, der Ausgabeeinrichtung, der Kodiereinrichtung und der Dekodiereinrichtung eingerich tet ist.

6. Faksimilegerät mit einer Vorrichtung nach einem der vorhergehenden Ansprüche.