DE68916945T2

DE68916945T2 - Synchronisierschaltung für Datenüberträge zwischen zwei mit unterschiedlicher Geschwindigkeit arbeitenden Geräten.

Info

Publication number: DE68916945T2
Application number: DE68916945T
Authority: DE
Inventors: Rene Glaise; Pierre Huon
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1989-04-28
Filing date: 1989-04-28
Publication date: 1995-03-16
Anticipated expiration: 2009-04-29
Also published as: DE68916945D1; JPH03206543A; JPH0622008B2; EP0394599A1; EP0394599B1; US5761735A

Description

Gebiet der Erfindung

Diese Erfindung bezieht sich auf eine Synchronisationsschaltung, die ermöglicht, Daten zwischen zwei bei unterschiedlicher Geschwindigkeit arbeitenden Einrichtungen zu übertragen.

Hintergrund der Erfindung

In den Datenverarbeitungssystemen ist im allgemeinen eine Synchronisation von Datenübertragungen zwischen ,Einrichtungen, die bei verschiedenen Geschwindigkeiten arbeiten, wie ein Speicher und ein Prozessor, erforderlich. In solchen Systemen weist die erste Einrichtung, d. h. der Speicher, eine durchschnittliche Datenrate auf, die relativ langsam ist, während sie in der Lage ist, bei einer höheren Datenrate Daten in schnellen Impulsfolgen für eine kurze Zeitdauer zu liefern.
Tatsächlich wird der erste Zugriff auf einen dynamischen Speicher bei einer niedrigen Rate durchgeführt, und die nachfolgenden, die in Seitenmodus oder in statischem Spaltenmodus ausgeführt werden, können mit einer höheren Rate, die sogar den Prozessor übertreffen kann, ausgeführt werden.
Beispielsweise verwendet die zweite Einrichtung, d. h. der Prozessor, den Speicher, um einen Cache-Speicher so schnell wie möglich zu aktualisieren, nachdem eine "Speicherung" aufgetreten ist. Um die verschwendete Zeit, während welcher der Prozessor auf die Information aus dem Hintergrundspeicher wartet, zu minimieren, muß der Speicher bei seiner schnellsten Rate betrieben werden. Das Betreiben des Speichers bei seiner schnellstmöglichen Rate ermöglicht außerdem, ihn schneller frei zu machen, so daß er länger verwendet werden kann, um andere Benutzer über einen Anschluß für direkten Speicherzugriff zu bedienen.
Da der Speicher und der Prozessor im Hinblick auf Aufbau und Technologie völlig verschieden sind, besitzen sie ihren eigenen optimalen Zyklus. Um nicht eine der Einrichtungen zur Anpassung an den Zyklus der anderen zu verlangsamen, ist eine Synchronisationslogik erforderlich.
Solche Synchronisationsschaltungen sind im IBM Technical Disclosure Bulletin, Band 9, Nr. 10, 03/67, Seiten 1334 bis 1335 und Band 15, Nr. 1, 06/72, Seiten 111 bis 113 offenbart.
Die Synchronisation ist recht einfach, wenn die Speichereinrichtung wesentlich langsamer als der Prozessorzyklus ist. Wenn das Verhältnis der Prozessorrate zur maximalen Datenrate des Speichers (in Impulsfolgen) gleich oder größer als 2 ist, dann ist die Synchronisation einfach, da zwei Zyklen zum Synchronisieren und Übertragen der Daten möglich sind.
Wenn das Verhältnis zwischen 1 und 2 liegt, muß die Synchronisation und Übertragung der Daten im gleichen Zyklus ausgeführt werden, was viel schwieriger zu erreichen ist.
Wenn das Verhältnis unter 1 liegt, wird die Synchronisationseinrichtung einer Art von temporärer Pufferung erfordern. Offensichtlich wird der durchschnittliche Durchsatz des Speichers unterhalb des Durchsatzes des Prozessors bleiben. Die Aufgabe der temporären Pufferung besteht darin, die vom Speicher gelieferten Datenimpulsfolgen zu bewältigen, die zeitweilig den Prozessor übertreffen können.
Eine Aufgabe der vorliegenden Erfindung besteht in einer Schaltung, welche die Datenübertragungen zwischen einer ersten und einer zweiten Einrichtung synchronisiert, wenn die Einrichtungen bei verschiedener Geschwindigkeit arbeiten.
Eine andere Aufgabe der vorliegenden Erfindung besteht in einer solchen Schaltung, welche die Datenübertragungen zwischen einer ersten und einer zweiten Einrichtung synchronisiert und die mit jeglichen Verhältnis zwischen den Datenraten der ersten und der zweiten Einrichtung betreibbar ist.

Zusammenfassung der Erfindung

Die vorliegende Erfindung bezieht sich auf eine Schaltung zum Synchronisieren der Datenübertragungen zwischen einer ersten Einrichtung und einer zweiten Einrichtung, die bei verschiedenen Datenraten arbeiten, wobei die erste Einrichtung an einem Ausgangsbus Daten mit einer ersten Rate gemeinsam mit einem Strobe- Signal (STROBE EIN 4), das anzeigt, daß Daten zum Übertragen verfügbar sind, liefert und die zweite Einrichtung in der Lage ist, Daten mit einer zweiten Rate unter Steuerung eines Taktsignals zu empfangen, und die Synchronisationsschaltung dadurch gekennzeichnet ist, daß sie umfaßt
wenigstens R Pufferregister, wobei R eine ganze Zahl gleich T + (T - 1) · (B - 1) ist, wobei T die maximale Anzahl von Daten ist, die von der ersten Einrichtung in einer Periode des Taktsignals geliefert werden kann, und B die Anzahl von aufeinanderfolgenden Perioden ist, während der die erste Einrichtung die maximale Anzahl von Daten liefern kann,
- ein Zählmittel zum Erzeugen von R · (R + 1) verschiedenen Werten in Antwort auf das dorthin zugeführte Strobe-Signal,
- ein Decodierungsmittel zum Erzeugen von Signalen, die für die vom Zählmittel übernommenen Werte repräsentativ sind, und zum Erzeugen von aktiven Ladesignalen, die verwendet werden, um zu veranlassen, daß die Daten von der ersten Einrichtung, die bei jedem Impuls des Strobe-Signals verfügbar sind, in ein Register geladen werden, das in einer festen Folge aus den Pufferregistern (R1 bis Rr) ausgewählt wird,
- ein Verknüpfungsmittel zum wahlweisen Führen der Daten von der ersten Einrichtung in die Pufferregister in Antwort auf die aktiven Ladesignale,
- ein Speichermittel, das auf das Strobe-Signal, das Taktsignal und die Signale, die für die vom Zählmittel genommenen Werte repräsentativ sind, reagiert, um diejenigen Pufferregister, die Daten aus der ersten Einrichtung enthalten, und die Folge, in der sie geladen werden, zu verfolgen,
- ein Auswahlmittel, das auf das Speichermittel und auf die Signale, die für die von dem Zählmittel genommenen Werte repräsentativ sind, reagiert, um die Daten wahlweise von den Pufferregistern zu der zweiten Einrichtung derart zu führen, daß die Daten an die zweite Einrichtung in der gleichen Reihenfolge geliefert werden, wie sie von der ersten Einrichtung geliefert wurden.
In einer bevorzugten Ausführungsform der Erfindung umfaßt das Zählmittel einen Zähler, der durch die Strobe-Impulse von einem Anfangswert 1 bis zu einem Endwert R · L mit L = (R + 1) inkrementiert wird, was zyklisch L Sätze von R Werten, 1 bis R, R + 1 bis 2 · R, . . . (L - 1) · R + 1 bis R · L definiert. Das Decodierungsmittel reagiert auf die Werte, die vom Zähler genommen werden, und erzeugt R Ladesignale, die in Antwort auf den ersten, zweiten, dritten, . . . und letzten Wert der L Sätze von Werten aufeinanderfolgend aktiv sind, um zu veranlassen, daß die am Ausgangsbus empfangenen Daten in das erste, zweite, dritte, . . . bzw. letzte Pufferregister (R1, R2, . . . Rr) geladen werden.
Das Speichermittel umfaßt eine Anordnung von L Zwischenspeichern, die aufeinanderfolgend gesetzt werden, wenn Daten in ein Pufferregister geladen werden, derart, daß, außer wenn eine Überlaufbedingung auftritt, nicht mehr als L - 1 Zwischenspeicher gleichzeitig gesetzt sind, wobei die Zwischenspeicher, jedesmal wenn Daten von einem Pufferregister zur zweiten Einrichtung übertragen werden, aufeinanderfolgend zurückgesetzt werden, so daß die Signale, die für die Werte, die vom Zähler genommen werden, repräsentativ sind, zusammen mit der Anzahl der gesetzten Zwischenspeicher unter den L Zwischenspeichern dafür repräsentativ sind, welche Pufferregister Daten aus der ersten Einrichtung enthalten, und für die Folge, in der sie geladen wurden.

Kurze Beschreibung der Figuren

Fig. 1 stellt das Blockdiagramm des die vorliegende Erfindung enthaltenden Systems zusammen mit einem Impulsdiagramm dar.
Fig. 2 stellt das Blockdiagramm der Synchronisationsschaltung für ein spezielles Verhältnis der Datenraten der ersten und zweiten Einrichtung dar.
Fig. 3 stellt das Blockdiagramm der Schaltung des Strobe-Zwischenspeichers 44 gemäß Fig. 2 dar.
Fig. 4 stellt ein Zeitdiagramm dar, das den Betrieb der Schaltung 44 zeigt.
Fig. 5 stellt das Blockdiagramm einer Synchronisationsschaltung dar, die im Hinblick auf das Datenratenverhältnis angepaßt werden kann.

Detaillierte Beschreibung der Erfindung

Fig. 1 stellt schematisch eine erste Einrichtung 1, die über einen Datenbus 3 Daten an eine zweite Einrichtung 2 überträgt, dar. In einer bevorzugten Ausführungsform der Erfindung ist die erste Einrichtung ein Speicher zusammen mit dessen Speichersteuerung und die zweite Einrichtung ein Prozessor. Die aus dem Speicher gelesenen Daten können eine Zeitlang bei einer Rate, die den Prozessor übertrifft, geliefert werden.
Die Speichersteuerungsschaltung in der Einrichtung 1 liefert gemeinsam mit einem STROBE EIN-Signal an Leitung 4, die einen aktiven Impuls jeweils dann enthält, wenn ein zu übertragendes Datum zur Verfügung steht, die aus dem Speicher gelesenen Daten am Bus 3, wie dies in Fig. 1 gezeigt ist.
Gemäß der vorliegenden Erfindung werden der Datenbus 3 und die STROBE EIN-Leitung 4 einer Synchronisationsschaltung 5 zugeführt, welche die an den Prozessor zu übertragenden Daten an ihrem Ausgangsbus 6 zusammen mit einem DATEN GÜLTIG-Signal an Leitung 7, das durch die Schaltung 5 aktiviert wird, um dem Prozessor 2 anzuzeigen, daß die Daten am Datenausgangsbus 6 vom Prozessor empfangen werden können, erzeugt.
Die Synchronisationsschaltung 5 wird unter Bezugnahme auf die Fig. 2 und 3 beschrieben werden, wobei angenommen wird, daß bis zu drei Übertragungen vom Speicher 1 bei einer Rate, die leicht unterhalb des Zweifachen der Rate des Prozessors liegt, ausgeführt werden. Dies ist in Fig. 2 gezeigt. Wie in dieser Figur gezeigt ist, kann eine maximale Anzahl von zwei Dateneinheiten in einem Prozessorzyklus durch den Speicher geliefert werden, wobei weniger als zwei Dateneinheiten in den benachbarten Zyklen geliefert werden.
In dieser Umgebung sind zwei temporäre Pufferregister R1 und R2, die mit 10 bzw. 12 bezeichnet sind, vorgesehen, um die Daten aus dem Speicher zu empfangen. Die Daten werden vom Bus 3 in das Pufferregister R1 10 unter Steuerung eines aktiven Führungssignals, das an der Ausgangsleitung 14 eines UND-Gatters 16 erzeugt wird, geladen. Die Daten werden vom Bus 3 in das Pufferregister R2 12 unter Steuerung eines aktiven Führungssignals, das an der Ausgangsleitung 18 eines UND-Gatters 20 erzeugt wird, geladen.
Das UND-Gatter 16 wird durch die aktiven STROBE EIN-Impulse an Leitung 4 und durch ein aktives LADE Register R1-Signal an Leitung 24 bestimmt. Das UND-Gatter 20 wird durch die aktiven STROBE EIN-Impulse an Leitung 4 und durch ein aktives LADE-Register R2-Signal an Leitung 26 bestimmt. Eine Auswertelogikschaltung 22 aktiviert die Leitungen 24 und 26, was weiter unten beschrieben werden wird.
Die Auswertelogikschaltung 22 umfaßt einen Zähler 28, der durch die STROBE EIN-Impulse an Leitung 4 inkrementiert wird, und eine Decodierschaltung 30, die auf die Zählerwerte reagiert, um die Leitungen 24 und 26 zu aktivieren.
Die Daten werden durch eine Verknüpfungsanordnung 34, die durch ein aktives Signal an Leitung 36 oder 38 gesteuert wird, vom Register 10 oder 12 in ein Datenausgangsregister 32 übertragen. Das Signal an Leitung 36 ist ein WÄHLE R1 ZUM ÜBERTRAGEN-Signal, das veranlaßt, daß der Inhalt von Register 10 an das Datenausgangsregister 32 übertragen wird, und das Signal an Leitung 38 ist ein WÄHLE R2 ZUM ÜBERTRAGEN-Signal, das veranlaßt, daß der Inhalt von Register 12 an das Datenausgangsregister 32 übertragen wird. Diese Signale werden durch eine AUSWAHL-Logikschaltung 40 in Abhängigkeit von den Werten des Zählers 28 nach Decodierung durch die Decodierschaltung 30 und Zuführung zur AUSWAHL-Logik 40 über Bus 42 aktiviert.
Die STROBE-Zwischenspeicher-Logikschaltung 44, die weiter unten unter Bezugnahme auf Fig. 3 beschrieben werden wird, reagiert auf das STROBE EIN-Signal an Leitung 4 und WÄHLE ZWISCHENSPEI- CHER ZUM SETZEN-Signale, die durch die Decodierschaltung 30 an Leitungen 46, 48 und 50 erzeugt werden.
Die STROBE-Zwischenspeicher-Logikschaltung 44 liefert Auswahlsteuersignale an Leitungen 52 und 54 und aktiviert die Datengültigkeitsleitung 7.
In Antwort auf die Signale auf Leitungen 42, 52 und 54 aktiviert die AUSWAHL-Logik 40 die Leitung 36 oder 38, wie dies später beschrieben werden wird.
Ein Taktsignal vom Prozessor 2 wird der Logikschaltung 44 zum Abtasten der Zwischenspeicher und dem Register 32 an Leitung 60 zugeführt.
Bevor der Betriebsablauf der Synchronisationsschaltung 5 beschrieben werden wird, wird die in Fig. 3 gezeigte Logikschaltung 44 zum Abtasten der Zwischenspeicher beschrieben werden. Die Zustände der Signale an den Ausgängen der Komponenten der Schaltung 44 sind in Fig. 4 gezeigt.
In der speziellen Implementierung der Erfindung, bei der wie in Fig. 1 gezeigt zwei Strobe-Dateneingangsimpulse in einem Prozessorzyklus auftreten können, enthält die Logikschaltung 44 zum Abtasten der Zwischenspeicher drei Strobe-Zwischenspeicher L1, L2 und L3, die mit 70, 72 und 74 bezeichnet sind.
In der bevorzugten Ausführungsform der Erfindung zählt der Zähler 28 von einem Anfangswert 1 an und wird bei jedem Strobe-Eingangsimpuls inkrementiert.
Wenn der Zähler 28 einen Wert erreicht, der gleich der mit der Anzahl der Strobe-Zwischenspeicher multiplizierten Anzahl der Pufferregister ist, d. h. "6" in der speziellen in den Fig. 2 und 3 gezeigten Ausführungsform der Erfindung, wird er auf seinen Anfangswert, d. h. 1, zurückgesetzt. Dieser Zähler 28 nimmt 6 verschiedene Werte an.
Folglich umfaßt die Decodierschaltung 30 eine Decodierungsschaltung 76, die eine ihrer Ausgangsleitungen 77 bis 82 aktiviert, wenn der Zählerwert "1", "2", . . . , "5", bzw. "6" beträgt.
Die Leitungen 77 und 80, die aktiviert werden, wenn der Zählerwert "1" bzw. "4" beträgt, werden einem ODER-Gatter 86 zugeführt, welches das WÄHLE ZWISCHENSPEICHER L1 ZUM SETZEN-Signal auf seiner Ausgangsleitung 46 erzeugt.
Die Leitungen 78 und 81, die aktiviert werden, wenn der Zählerwert "2" bzw. "5" beträgt, werden einem ODER-Gatter 88 zugeführt, welches das WÄHLE ZWISCHENSPEICHER L2 ZUM SETZEN-Signal auf seiner Ausgangsleitung 48 erzeugt.
Die Leitungen 79 und 82, die aktiviert werden, wenn der Zählerwert "2" bzw. "5" beträgt, werden einem ODER-Gatter 90 zugeführt, welches das WÄHLE ZWISCHENSPEICHER L3 ZUM SETZEN-Signal auf seiner Ausgangsleitung 50 erzeugt.
Einer der Eingänge der UND-Gatter 92, 94 und 96 sind mit der STROBE EIN-Leitung 4 und die anderen Eingänge sind mit den Leitungen 46, 48 bzw. 50 verbunden. Die aktiven Signale an den Ausgangsleitungen 98, 100, 102 der UND-Gatter 92, 94 und 96 setzen die Zwischenspeicher 70, 72 bzw. 74.
Folglich wird der Zwischenspeicher L1 70 beim ersten Strobe-Eingangsimpuls gesetzt, wenn das Datum D1 an Bus 3 bereitgestellt wird, der Zwischenspeicher L2 72 beim zweiten Strobe-Eingangsimpuls gesetzt, wenn das Datum D2 an Bus 3 bereitgestellt wird, der Zwischenspeicher L3 74 beim dritten Strobe-Eingangsimpuls gesetzt, wenn das Datum D3 an Bus 3 bereitgestellt wird. In der folgenden Datenfolge, die in Fig. 4 nicht gezeigt ist, werden die Strobe-Eingangsimpulse weiterhin den Zähler inkrementieren, und die drei Daten D4, D5 und D6, die empfangen werden, werden, wie weiter unten gezeigt werden wird, in die Register R2, R1 bzw. R2 geladen werden.
Die Rücksetzsignale der Zwischenspeicher 70, 72 und 74 werden durch UND-Gatter 104, 106 und 108 erzeugt. Einer der Eingänge des UND-Gatters 104 ist mit der Ausgangsleitung des Inverters 47 verbunden, einer der Eingänge des UND-Gatters 106 ist mit der Ausgangsleitung des Inverters 49 verbunden und einer der Eingänge des UND-Gatters 108 ist mit der Ausgangsleitung des Inverters 51 verbunden.
Die Inverter 47, 49, 51 invertieren die Signalen an den Leitungen 46, 48 und 50. Dies verhindert, daß Steuerungssignale zum Setzen und Rücksetzen gleichzeitig an den Setz- und Rücksetzeingängen der Zwischenspeicher eingespeist werden.
Der andere Eingang des UND-Gatters 104 ist mit der nicht invertierten Ausgangsleitung 110 eines Zwischenspeichers 112 vom D-Typ verbunden. Der andere Eingang des UND-Gatters 106 ist mit der nicht invertierten Ausgangsleitung 114 eines Zwischenspeichers 116 vom D-Typ verbunden. Der andere Eingang des UND-Gatters 108 ist mit der nicht invertierten Ausgangsleitung 118 eines Zwischenspeichers 120 vom D-Typ verbunden.
Die Ausgangsleitungen 122, 124 und 126 der UND-Gatter 104, 106 und 108 sind mit den Rücksetzeingängen der Strobe-Zwischenspeicher 70, 72 und 74 verbunden.
Die D-Eingänge der Zwischenspeicher 112, 116 und 120 sind mit den Ausgangsleitungen 130, 132 und 134 der UND-Gatter 136, 138 und 140 verbunden. Der Takteingang der Zwischenspeicher 112, 116 und 120 ist mit der Prozessortaktleitung 60 verbunden.
Die Eingangsleitungen 142 und 152 des UND-Gatters 136 sind die nicht invertierte Ausgangsleitung des Zwischenspeichers 70 und die komplementäre Ausgangsleitung des Zwischenspeichers 74. Die Eingangsleitungen 146 und 144 des UND-Gatters 138 sind die nicht invertierte Ausgangsleitung des Zwischenspeichers 72 und die komplementäre Ausgangsleitung des Zwischenspeichers 70, und die Eingangsleitungen 150 und 146 des UND-Gatters 140 sind die nicht invertierte Ausgangsleitung des Zwischenspeichers 74 und die komplementäre Ausgangsleitung des Zwischenspeichers 72.
Die komplementären Ausgangsleitungen 154, 156 und 158 der Zwischenspeicher 112, 116 und 120 sind mit den Eingängen eines N- NAND-Gatters 160 verbunden, welches das Datengültigkeitssignal an Leitung 7 erzeugt.
Die nicht invertierenden Ausgangsleitungen 142, 146 und 150 der Zwischenspeicher 70, 72 und 74 sind mit einem UND-Gatter 162 verbunden, das ein ÜBERLAUF-Signal an Leitung 164 erzeugt, wenn die drei Strobe-Zwischenspeicher gesetzt sind.
Die Leitungen 142, 146 und 150 sind auch mit einer Logikschaltung 170 verbunden, welche die Leitung 54 aktiviert, wenn ein Zwischenspeicher unter den drei Zwischenspeichern 70, 72 und 74 gesetzt ist und die Leitung 52 aktiviert, wenn zwei Zwischenspeicher unter den drei Zwischenspeichern 70, 72 und 74 gesetzt sind, um die Anzeige auf diejenigen Register zu geben, in denen Daten zur Übertragung verfügbar sind.
Die Ausgangsleitungen 77, 79 und 81 der Decodierungsschaltung 76 werden einem ODER-Gatter 166 zugeführt, dessen Ausgangsleitung die LADE R1-Leitung 24 ist, und die Ausgangsleitungen 78, 80 und 82 der Decodierungsschaltung 76 werden einem ODER-Gatter 168 zugeführt, dessen Ausgangsleitung die LADE R2-Leitung 26 ist. Die Signale an den Ausgangsleitungen 24 und 26, die in Fig. 4 gezeigt sind, veranlassen das Laden der Daten in die Register R1 und R2. Auf diese Weise wird, wenn der Wert des Zählers 28 beim ersten Strobe-Eingangsimpuls 2 erreicht, das Datum D1 in das Register R1 geladen, wenn er beim zweiten Strobe-Eingangsimpuls 3 erreicht, das Datum D2 in das Register R2 geladen und, wenn er beim dritten Impuls 4 erreicht, das Datum D3 in das Register R1 geladen.
Die in der Fig. 3 gezeigte Logikschaltung zum Abtasten der Zwischenspeicher ermöglicht, daß die Strobe-Zwischenspeicher 70, 72 und 74 aufeinanderfolgend gesetzt werden und in der richtigen Reihenfolge zurückgesetzt werden, um eine ordnungsgemäße Übertragung der Daten an den Prozessor zu gewährleisten. Es braucht keine Umkehrung der Datenpufferregister zu erfolgen, wenn zwei Strobe-Zwischenspeicher während desselben Prozessorzyklusses gesetzt werdend. Der erste rückzusetzende Strobe-Zwischenspeicher ist derjenige, der zuerst gesetzt wurde, wobei die entsprechenden Daten während des nächsten Prozessorzyklusses übertragen werden. Darüber hinaus sollten keine zwei Strobe- Zwischenspeicher gleichzeitig zurückgesetzt werden.
Dies wird durch die in Fig. 3 gezeigte Schaltung ausgeführt, deren Betrieb in der folgenden Tabelle zusammengefaßt ist. TABELLE 1 Von Zähler erreichter Wert Register R1 oder R2 10 oder 12 laden Strobe-Zwischenspeicher zu setzen zurückzusetzen
Die in der Tabelle 1 veranschaulichten Betriebsabläufe werden mittels der ODER-Gatter 166 und 168, die das LADE R1-Signal an Leitung 24 oder das LADE R2-Signal an Leitung 26 erzeugen, und durch die ODER-Gatter 86, 88 und 90 und die UND-Gatter 92, 94, 104, 106 und 108 erzeugt.
Die UND-Gatter 136, 138 und 140 und die Zwischenspeicher 112, 116 und 120 gewährleisten das ordnungsgemäße Zurücksetzen der Strobe-Zwischenspeicher 70, 72 und 74 gemäß der nachfolgenden Tabelle. TABELLE 2 Nicht invertierende Ausgänge der Zwischenspeicher setzen Zwischenspeicher nächster Zwischenspeicher zum Zurücksetzen Überlauf
Die Auswahlschaltung 40 reagiert auf die durch den Zähler 28 erreichten und durch die Decodierschaltung 30 am Bus 42 gelieferten Werte und auf die Signale an den Leitungen 52 und 54, um Auswahlsignale an der WÄHLE R1 ZUM ÜBERTRAGEN-Leitung 36 oder an der WÄHLE R2 ZUM ÜBERTRAGEN-Leitung 38 zu erzeugen.
Die Wirkungsweise der Schaltung 40 besteht darin, zu garantieren, daß die Daten D1, D2, D3, die gemäß der in der Tabelle 1 gezeigten Reihenfolge temporär in den Registern R1 oder R2 gepuffert werden, in der richtigen Reihenfolge D1, D2, D3 in das Ausgangsregister 32 übertragen werden.
Die Übertragungsvorschrift, die vom Zählerwert und von der Anzahl der gesetzten Zwischenspeicher abhängt, ist in der Tabelle 3 gezeigt. TABELLE 3 Nächstes zu ladendes Register von Zähler erreichter Wert Anzahl der gesetzten Zwischenspeicher Auswahl von Register R1 oder R2
Wie in Fig. 4 gezeigt ist, werden die Auswahlleitungen der Verknüpfungsanordnung 34 zugeführt, um die im ausgewählten Register R1 oder R2 enthaltenen Daten unter der Steuerung des Prozessortaktsignals an Leitung 60 in das Ausgangsregister 32 zu übertragen.
Das Impulsdiagramm der Fig. 4 zeigt die Zustände der Leitungen 24 und 26, 34 und 36 und der Leitung 7, welche die drei Datenübertragungen an das Ausgangsregister 32 ausführen.
Es wird nun beschrieben werden, wie die Erfindung ausgeführt werden kann, um verschiedene Verhältnisse zwischen der vom Speicher gelieferten Datenrate und der Rate, bei welcher der Prozessor die Daten empfangen kann, einander anzupassen.
In allen Fällen wird die Anzahl der Pufferregister, wie R1 und R2, von T und B abhängen, wobei T die maximale Anzahl von Übertragungen in einer Periode des Prozessortaktes ist und B die Anzahl der aufeinanderfolgenden Perioden, in denen eine maximale Anzahl von Übertragungen auftreten kann, was von dem Verhältnis der Datenraten der ersten und der zweiten Einrichtung abhängt. In der speziellen in Bezug auf die Fig. 1 bis 4 beschriebenen Realisierung der Erfindung ist T gleich 2 und B gleich 1.
Die Anzahl R der Pufferregister R1, R2 bis Rr ist gleich:
R = T (T - 1) · (B - 1)
Die Anzahl L der Strobe-Zwischenspeicher L1 bis Ll ist gleich:
L=R+1
In bevorzugten Implementierungen der Erfindung ist der Zähler ein Modulo-R · L-Zähler, der durch die Strobe-Eingangsimpulse von 1 bis R · L inkrementiert wird, um somit R · L verschiedene Werte anzunehmen.
Fig. 5 zeigt eine Synchronisationsschaltung 5, die abhängig von den Datenratenverhältnissen angepaßt werden kann. Diese Schaltung umfaßt die gleichen Komponenten wie die in Fig. 2 gezeigte Schaltung 5. Die Entsprechung zwischen den Komponenten in Figuren 2 und 5 ist die folgende.
Die Verknüpfungsanordnung 216 hat die gleiche Funktion wie die UND-Gatter 16 und 20. R Register R1 bis Rr bilden die Pufferregisteranordnung 210, welche die Funktion der Register R1 und R2 10 und 12 hat. Die Auswertelogik 222 hat die gleiche Funktion wie die Logik 22 mit der Ausnahme, daß sie bis R · L zählt. Sie erzeugt LADE REGISTER-Signale am Bus 224.
Eine Strobe-Zwischenspeicher-Logik 244, die R + 1 Zwischenspeicher umfaßt, die durch von der Auswertelogik 222 erzeugte Signale an einem WÄHLE ZWISCHENSPEICHER ZUM SETZEN-Bus 250 gesetzt und rückgesetzt werden, liefert die DATEN GÜLTIG-Signale auf Leitung 7 in der gleichen Weise, wie die Strobe-Zwischenspeicher-Logik 44 der Fig. 2.
In Abhängigkeit von den Signalen auf Bus 224 und von der Anzahl der Zwischenspeicher, die, wie durch Signale auf Bus 252 angezeigt, in der Abtastlogikschaltung 244 gesetzt sind, aktiviert eine Auswahllogik 240 ähnlich der Logik 40 der Fig. 2 WÄHLE Register-Signale auf Bus 236, die einer Verknüpfungsanordnung 234 zugeführt werden, um den Inhalt eines unter den Registern R1 bis Rr ausgewählten Registers in ein Ausgangsregister 232 (ähnlich dem Register 32 der Fig. 2) zu übertragen, um die Daten am Ausgangsbus 6 unter Steuerung des Prozessortaktsignals auf Leitung 260 zu übertragen.
Die Daten auf Bus 3 werden wechselweise in ein unter den Registern R1 bis Rr ausgewähltes Register geladen, wobei die Auswahl vom Wert des Zählers in der Abtastlogik 222 abhängt. Da der Zähler von 1 bis R · L zählt, liegen L Sätze von R aufeinanderfolgenden Werten und R Sätze von L aufeinanderfolgenden Werten vor.
Die L Sätze von R Werten sind die folgenden:
1 bis R, R+1 bis 2R, 2R+1 bis 3R, . . . , (L-1) · R+1 bis R · L
Der Bus 224 umfaßt R Leitungen, von denen jede aktiviert wird, um ein ausgewähltes Register unter den Registern R1 bis Rr zu laden.
Die LADE REGISTER R1-Leitung wird aktiviert, wenn der Zähler die folgenden Werte aufweist:
1 ODER 1+R ODER (1+2R) ODER . . . ODER 1+(L-1) · R
Die LADE REGISTER R2-Leitung wird aktiviert, wenn der Zähler die folgenden Werte aufweist:
2 ODER (2+R) ODER (2+2R) ODER . . . ODER 2+(L-1) · R
Die LADE REGISTER Rr-Leitung wird aktiviert, wenn der Zähler die folgenden Werte aufweist:
R ODER (R+R) ODER (R+2R) ODER . . . ODER R+(L-1) · R
Die R Sätze von L aufeinanderfolgenden Werten des Zählers sind
1 bis L, L+1 bis 2L, . . . (R-1) · L bis R · L
Der Bus 250 umfaßt L Leitungen, die aktiviert werden, um einen ausgewählten Zwischenspeicher unter den Zwischenspeichern L1 bis Ll zu setzen und das Zurücksetzen der Zwischenspeicher L2 bis Ll bzw. L1 vorzubereiten.
Die WÄHLE ZWISCHENSPEICHER L1 ZUM SETZEN-Leitung wird aktiviert, wenn der Zähler die folgenden Werte aufweist:
1 ODER (1+L) ODER (1+2L) ODER . . . ODER 1+(R-1) · L
Die WÄHLE ZWISCHENSPEICHER L2 ZUM SETZEN-Leitung wird aktiviert, wenn der Zähler die folgenden Werte aufweist:
2 ODER (2+L) ODER (2+2L) ODER . . . ODER 2+(R-1) · L
Die WÄHLE ZWISCHENSPEICHER L3 ZUM SETZEN-Leitung wird aktiviert, wenn der Zähler die folgenden Werte aufweist:
L ODER (L+L) ODER (L+2L) ODER . . . ODER L+(R-1) · L
Ausgenommen des Falls von Überläufen ist die Anzahl von Strobe-Zwischenspeichern, die bei jedem Strobe-Eingangsimpuls gleichzeitig gesetzt werden, gleich oder niedriger als L - 1.
Der Bus 252 umfaßt L - 1 Leitungen, die aktiviert werden, um anzuzeigen, wie viele Strobe-Zwischenspeicher gesetzt sind. In Abhängigkeit von dieser Anzahl und davon, welche Leitung im Bus 242 (der ähnlich dem Bus 42 der Fig. 2 ist) aktiviert ist, aktiviert die Auswahllogik 240 eine der R-Leitungen von Bus 236, um den Inhalt eines ausgewählten Registers in das Datenausgangsregister 232 zu übertragen.
Die folgende Tabelle gibt an, welche WÄHLE REGISTER (R1 bis Rr) ZUM ÜBERTRAGEN-Leitung abhängig von den am Bus 142 gelieferten Zählerwerten von der Anzahl der Zwischenspeicher, die wie in Tabelle 4 gezeigt gesetzt sind, aktiviert wird. TABELLE 4 Zählerwert nächstes zu ladendes Register Anzahl der gesetzten Strobe-Zwischenspeicher Auswahl zum Übertragen
Ausgehend von der obigen Beschreibung wird es für den Fachmann einfach sein; die Synchronisationsschaltung 5 zum Synchronisieren der Datenübertragungen zwischen zwei Einrichtungen zu entwerfen.
Offensichtlich ist eine Anzahl von Taktperioden erforderlich, um alle in den Registern R1, R2 oder R1 bis Rr gepufferten Daten zu übertragen, nachdem eine Datenfolge von der ersten Einrichtung 1 geliefert wurde. Während dieser Zeit ist der Speicher verfügbar und kann für andere Zwecke verwendet werden. Im Falle des Feststellens eines Überlaufs, was am Ausgang 164 des UND-Gatters 162 (Fig. 3) oder an Leitung 264 (Fig. 5) festgestellt wird, wenn alle Strobe-Zwischenspeicher gesetzt sind, wird ein Fehler angezeigt. Diese Bedingung sollte jedoch niemals auftreten, wenn die Synchronisationsschaltung korrekt dimensioniert ist.

Claims

1. Eine Synchronisationsschaltung zum Synchronisieren der Datenübertragungen zwischen einer ersten Einrichtung (1) und einer zweiten Einrichtung (2), die bei verschiedenen Datenraten arbeiten, wobei die erste Einrichtung an einem Ausgangsbus Daten mit einer ersten Rate gemeinsam mit einem Strobe-Signal (STROBE EIN 4), das anzeigt, daß Daten zum Übertragen verfügbar sind, liefert und die zweite Einrichtung in der Lage ist, Daten mit einer zweiten Rate unter Steuerung eines Taktsignals (60; 260) zu empfangen, und die Synchronisationsschaltung dadurch gekennzeichnet ist, daß sie umfaßt:

wenigstens R Pufferregister (10, 12; 210), wobei R eine ganze Zahl gleich T + (T - 1) · (B - 1) ist, wobei T die maximale Anzahl von Daten ist, die von der ersten Einrichtung in einer Periode des Taktsignals geliefert werden kann, und B die Anzahl von aufeinanderfolgenden Perioden ist, während der die erste Einrichtung die maximale Anzahl von Daten liefern kann,

- Zählmittel (28; 222) zum Erzeugen von R · (R + 1) verschiedenen Werten in Antwort auf das dorthin zugeführte Strobe-Signal,

- Decodierungsmittel (30, 166, 168) zum Erzeugen von Signalen, die für die vom Zählmittel genommenen Werte repräsentativ sind, und zum Erzeugen von aktiven Ladesignalen, die verwendet werden, um zu veranlassen, daß die Daten von der ersten Einrichtung, die bei jedem Impuls des Strobe-Signals verfügbar sind, in ein Register geladen werden, das in einer festen Folge aus den Pufferregistern (R1 bis Rr) ausgewählt wird,

- Verknüpfungsmittel (16, 20, 216) zum wahlweisen Führen der Daten von der ersten Einrichtung in die Pufferregister in Antwort auf die aktiven Ladesignale,

- Speichermittel (44), die auf das Strobe-Signal, das Taktsignal und die Signale, die für die vom Zählmittel genommenen Werte repräsentativ sind, reagiert, um diejenigen Pufferregister, die Daten aus der ersten Einrichtung enthalten, und die Folge, in der sie geladen werden, zu verfolgen,

- Auswahlmittel (40, 34; 240, 234), die auf das Speichermittel und auf die Signale, die für die von dem Zählmittel genommenen Werte repräsentativ sind, reagiert, um die Daten wahlweise von den Pufferregistern zu der zweiten Einrichtung derart zu führen, daß die Daten an die zweite Einrichtung in der gleichen Reihenfolge geliefert werden, wie sie von der ersten Einrichtung geliefert wurden.

2. Synchronisationsschaltung nach Anspruch 1, dadurch gekennzeichnet, daß das Zählmittel umfaßt:

einen Modulo-R · L-Zähler (22), der durch das Strobe-Signal von einem ersten Wert (1) zu einem letzten Wert R · L mit L = (R + 1) inkrementiert wird, was L Sätze von R Werten, 1 bis R, R + 1 bis 2 · R, . . . (L - 1) · (R + 1) bis R · L festlegt, und

wobei die Decodierungsmittel (30, 76, 166, 168) auf die Werte, die von dem Zähler genommen werden, reagiert und R Ladesignale erzeugt, die in Antwort auf den ersten, zweiten, dritten, . . . und letzten Wert der L Sätze von Werten aufeinanderfolgend aktiv sind, um zu veranlassen, daß am Ausgangsbus empfangenen Daten durch das Verknüpfungsmittel in das erste, zweite, dritte, . . . bzw. letzte Pufferregister (R1, R2, . . . Rr) geführt werden.

3. Synchronisationsschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß:

das Speichermittel einer Anordnung von L Zwischenspeichern, die einen gesetzten und einem zurückgesetzten Zustand haben, wobei die Zwischenspeicher aufeinanderfolgend gesetzt werden, wenn Daten in ein Pufferregister geladen werden, derart, daß, außer wenn eine Überlaufbedingung auftritt, nicht mehr als L - 1 Zwischenspeicher gleichzeitig gesetzt sind, wobei die Zwischenspeicher aufeinanderfolgend jeweils dann zurückgesetzt werden, wenn Daten von einem ausgewählten Pufferregister an die zweite Einrichtung übertragen werden, so daß Signale, die für die Werte des Zählers repräsentativ sind, zusammen mit der Anzahl der gesetzten Zwischenspeicher unter den L Zwischenspeichern dafür repräsentativ sind, welche Pufferregister Daten von der ersten Einrichtung enthalten, und für die Folge, in der sie geladen wurden.

4. Synchronisationsschaltung nach Anspruch 3, dadurch gekennzeichnet, daß das Speichermittel ein Steuerungsmittel zum Setzen der Zwischenspeicher (86, 92; 88, 94; 90, 96) umfaßt, das auf das Strobe-Signal und die Signale, die für die vom Zähler genommenen Werte repräsentativ sind, reagiert, um Steuerungssignale zum Setzen (WÄHLE ZWISCHENSPEI- CHER ZUM SETZEN) zu erzeugen, um die Zwischenspeicher gemäß der festen Ladefolge der Pufferregister aufeinanderfolgend zu setzen.

5. Synchronisationsschaltung nach Anspruch 4, dadurch gekennzeichnet, daß das Speichermittel Steuerungsschaltungen zum Zurücksetzen der Zwischenspeicher (104, 136, 112; 106, 138, 116; 108, 140, 120) umfaßt, die auf den Zustand der Zwischenspeicher und die Taktsignale reagieren, um einen ausgewählten Zwischenspeicher bei jedem Taktsignal aufeinanderfolgend zurückzusetzen, was vom zuvor zurückgesetzten Zwischenspeicher abhängt.

6. Synchronisationsschaltung nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß sie ein Überlauf-Erkennungsmittel (162) umfaßt, das auf den Zustand der Zwischenspeicher reagiert, um eine Überlaufanzeige zu erzeugen, wenn die L Zwischenspeicher gesetzt sind.

7. Synchronisationsschaltung nach Anspruch 3 oder 6, dadurch gekennzeichnet, daß sie ein Mittel zum Feststellen der Gültigkeit umfaßt, das auf den Zustand der Speicherelemente reagiert, um ein Signal für gültige Daten an die zweite Einrichtung zu liefern, wenn Daten an die zweite Einrichtung übertragen werden können.