JP3066908B2 - 符号，復号装置 - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、フアクシミリ装置、電子フアイル装置にお
ける画像データの符号、復号装置に関するものである。
ける画像データの符号、復号装置に関するものである。
フアクシミリ装置や電子フアイル装置等において、伝
送効率、蓄積効果の向上のために、画像データを圧縮符
号化することを行なわれている。
送効率、蓄積効果の向上のために、画像データを圧縮符
号化することを行なわれている。
第10図、第11図に符号、復号装置の構成例を示す。
第10図において、読取部21からの画像データは画像制
御部24の制御に従って画像バスを介して画像RAM22に蓄
積され、その後、画像RAM22からの画像データはDMA制御
により画像バスを介して符号化復号化部25に送られて符
号化処理される。符号化処理によって得られた符号デー
タはシステム制御部26の制御に従ってシステムバスを介
して送信部や蓄積部等へ送られる。
御部24の制御に従って画像バスを介して画像RAM22に蓄
積され、その後、画像RAM22からの画像データはDMA制御
により画像バスを介して符号化復号化部25に送られて符
号化処理される。符号化処理によって得られた符号デー
タはシステム制御部26の制御に従ってシステムバスを介
して送信部や蓄積部等へ送られる。
一方、受信部や蓄積部等からの符号データはシステム
バスを介して符号化復号化部25に送られて復号化処理さ
れ、復号された画像データはDMA制御に従って画像バス
を介して画像RAM22へ蓄積される。そして、画像RAM22の
画像データは画像バスを介して印字部23に送られて、紙
等の記録材上に画像再生される。
バスを介して符号化復号化部25に送られて復号化処理さ
れ、復号された画像データはDMA制御に従って画像バス
を介して画像RAM22へ蓄積される。そして、画像RAM22の
画像データは画像バスを介して印字部23に送られて、紙
等の記録材上に画像再生される。
また、第11図において、読取部31からの画像データは
画像制御部34の制御に従ってシステムバスを介して画像
RAM35に蓄積され、その後、画像RAM35からの画像データ
はシステムバスを介して符号化復号化部32に送られて符
号化処理される。符号化処理によって得られた符号デー
タはシステム制御部34の制御に従ってシステムバスを介
して送信部や蓄積部等へ送られる。
画像制御部34の制御に従ってシステムバスを介して画像
RAM35に蓄積され、その後、画像RAM35からの画像データ
はシステムバスを介して符号化復号化部32に送られて符
号化処理される。符号化処理によって得られた符号デー
タはシステム制御部34の制御に従ってシステムバスを介
して送信部や蓄積部等へ送られる。
一方、受信部や蓄積部等からの符号データはシステム
バスを介して符号化復号化部32に送られて復号化処理さ
れ、復号された画像データはシステムバスを介して画像
RAM35へ蓄積される。そして、画像RAM35の画像データは
画像バスを介して印字部33に送られて、紙等の記録材上
に画像再生される。
バスを介して符号化復号化部32に送られて復号化処理さ
れ、復号された画像データはシステムバスを介して画像
RAM35へ蓄積される。そして、画像RAM35の画像データは
画像バスを介して印字部33に送られて、紙等の記録材上
に画像再生される。
しかしながら、第10図の例では、システムバスと画像
バスの２つのデータバスが必要になり、システムバス側
の制御部26と、画像バス側の制御部24の２つを必要とす
るので回路規模が大きくなる欠点がある。
バスの２つのデータバスが必要になり、システムバス側
の制御部26と、画像バス側の制御部24の２つを必要とす
るので回路規模が大きくなる欠点がある。
又、符号化復号化部25は符号化処理と復号化処理を同
時に実行できない。従って、システムバス側に設けられ
た大容量の蓄積メモリに予め記憶されている符号化デー
タを送信する構成のフアクシミリ装置の場合、一担、蓄
積メモリ内の符号データを復号し、画像バス側のメモリ
に原画像を再生したのち、再度送信に適した符号化処理
を行なう為、送信データを得られるまでに長い処理時間
を必要とする欠点がある。
時に実行できない。従って、システムバス側に設けられ
た大容量の蓄積メモリに予め記憶されている符号化デー
タを送信する構成のフアクシミリ装置の場合、一担、蓄
積メモリ内の符号データを復号し、画像バス側のメモリ
に原画像を再生したのち、再度送信に適した符号化処理
を行なう為、送信データを得られるまでに長い処理時間
を必要とする欠点がある。
又、符号化復号化部25に画像データを入出力する画像
RAM22が外部メモリである為、アクセス時間が長くなる
欠点がある。
RAM22が外部メモリである為、アクセス時間が長くなる
欠点がある。
一方、第11図の構成では、システムバスと画像バスと
を別々に設ける必要がない。
を別々に設ける必要がない。
しかしながら、符号化復号化処理部32への画像デー
タ、符号化データの入出力、読取部31から画像RAM35へ
のデータ転送、画像RAM35から印字部33へのデータ転送
の全てが、システムバスを用いて行なわれる為、システ
ム制御部34の処理能力が大幅に低下する欠点がある。
タ、符号化データの入出力、読取部31から画像RAM35へ
のデータ転送、画像RAM35から印字部33へのデータ転送
の全てが、システムバスを用いて行なわれる為、システ
ム制御部34の処理能力が大幅に低下する欠点がある。
本発明は以上の点に鑑みてなされたもので、複数ライ
ンの画像データを記憶する容量をもち、パラレルデータ
の入出力を行うメモリ部と、シリアルデータを入力と
し、これをシリアルパラレル変換して前記メモリ部に書
き込む入力部と、前記メモリ部よりパラレルデータを読
み出し、パラレルシリアル変換してシリアルデータを出
力する出力部と、前記メモリ部より符号化ラインの画像
データを読み出し、パラレルシリアル変換したのち符号
化処理して符号データを出力する符号化部と、符号デー
タを入力し、前記符号データを解析し、シリアルな画像
データとして展開し、前記シルアルな画像データを、パ
ラレル変換して前記メモリ部に記憶する復号化部と、前
記入力部、出力部、符号化部、復号化部のそれぞれが生
成する前記メモリ部へのアクセス要求を調停するメモリ
制御部とを有し、前記入力部、出力部、符号化部、復号
化部が互いに独立して並列同時動作する符号，復号装置
を提供するものである。
ンの画像データを記憶する容量をもち、パラレルデータ
の入出力を行うメモリ部と、シリアルデータを入力と
し、これをシリアルパラレル変換して前記メモリ部に書
き込む入力部と、前記メモリ部よりパラレルデータを読
み出し、パラレルシリアル変換してシリアルデータを出
力する出力部と、前記メモリ部より符号化ラインの画像
データを読み出し、パラレルシリアル変換したのち符号
化処理して符号データを出力する符号化部と、符号デー
タを入力し、前記符号データを解析し、シリアルな画像
データとして展開し、前記シルアルな画像データを、パ
ラレル変換して前記メモリ部に記憶する復号化部と、前
記入力部、出力部、符号化部、復号化部のそれぞれが生
成する前記メモリ部へのアクセス要求を調停するメモリ
制御部とを有し、前記入力部、出力部、符号化部、復号
化部が互いに独立して並列同時動作する符号，復号装置
を提供するものである。
また、本発明は、複数ライン画像データを記憶する容
量をもち、パラレルデータの入出力を行うメモリ部と、
シリアルデータを入力とし、これをシリアルパラレル変
換して前記メモリ部に書き込む入力部と、前記メモリ部
よりパラレルデータを読み出し、パラレルシリアル変換
してシリアルデータを出力する出力部と、前記メモリ部
より符号化ラインの画像データを読み出し、パラレルシ
リアル変換したのち符号化処理して符号データを出力す
る符号化部と、符号データを入力し、前記符号データを
解析し、シリアルな画像データとして展開し、前記シリ
アルな画像データを、パラレル変換して前記メモリ部に
記憶する復号化部と、前記入力部、出力部、符号化部、
復号化部のそれぞれが生成する前記メモリ部へのアクセ
ス要求を調停するメモリ制御部と、前記メモリ部の任意
のアドレスと、前記メモリ部へのアクセスが読み出し
か、書き込みかを指示する信号とを入力とし、前記メモ
リ部の当該アドレスへのアクセスを行なうランダムアク
セス部とを有し、前記メモリ制御部は、前記入力部、出
力部、符号化部、復号化部に加え、前記ランダムアクセ
ス部からのアクセス要求をも調停する符号，復号装置を
提供するものである。
量をもち、パラレルデータの入出力を行うメモリ部と、
シリアルデータを入力とし、これをシリアルパラレル変
換して前記メモリ部に書き込む入力部と、前記メモリ部
よりパラレルデータを読み出し、パラレルシリアル変換
してシリアルデータを出力する出力部と、前記メモリ部
より符号化ラインの画像データを読み出し、パラレルシ
リアル変換したのち符号化処理して符号データを出力す
る符号化部と、符号データを入力し、前記符号データを
解析し、シリアルな画像データとして展開し、前記シリ
アルな画像データを、パラレル変換して前記メモリ部に
記憶する復号化部と、前記入力部、出力部、符号化部、
復号化部のそれぞれが生成する前記メモリ部へのアクセ
ス要求を調停するメモリ制御部と、前記メモリ部の任意
のアドレスと、前記メモリ部へのアクセスが読み出し
か、書き込みかを指示する信号とを入力とし、前記メモ
リ部の当該アドレスへのアクセスを行なうランダムアク
セス部とを有し、前記メモリ制御部は、前記入力部、出
力部、符号化部、復号化部に加え、前記ランダムアクセ
ス部からのアクセス要求をも調停する符号，復号装置を
提供するものである。
第１図は本発明による集積回路の実施例の構成図であ
り、１は複数ラインの画像データを記憶する容量をもつ
RAM、２はシステムデータバスとのインターフエースを
構成する入出力バツフア、３は符号データの入出力を行
なう符号データバスとの入出力バツフア、４はRAM1より
符号化ライン、参照ラインの画像データを入力し、周知
の２次元符号化であるMR符号化を行ない、符号化結果を
出力COに出力する符号化部、５はMR符号化されている符
号入力Ciを復号し、参照ラインの画像データをRAM1から
入力し、復号結果の画像データWD5を出力する復号部、
６は外部からのシリアル画像データ入力RSiをパラレル
変換してWD6として出力する読取入力部、７はRAM1より
画像データを入力し、シリアル変換してシリアルデータ
WSOとして出力する印字出力部、８はシステムバスよ
り、任意のアドレスSAiとRAM1に対するアクセスの種別
を示す信号WR、RDを入力し、入力されたアドレスをADD
に出力し、アクセスの種別（ReadかWriteか）を、信号D
iRに出力し、読出しならば、RAM1からのデータをRDより
入力し、SDOに出力するランダムアクセス部である。
り、１は複数ラインの画像データを記憶する容量をもつ
RAM、２はシステムデータバスとのインターフエースを
構成する入出力バツフア、３は符号データの入出力を行
なう符号データバスとの入出力バツフア、４はRAM1より
符号化ライン、参照ラインの画像データを入力し、周知
の２次元符号化であるMR符号化を行ない、符号化結果を
出力COに出力する符号化部、５はMR符号化されている符
号入力Ciを復号し、参照ラインの画像データをRAM1から
入力し、復号結果の画像データWD5を出力する復号部、
６は外部からのシリアル画像データ入力RSiをパラレル
変換してWD6として出力する読取入力部、７はRAM1より
画像データを入力し、シリアル変換してシリアルデータ
WSOとして出力する印字出力部、８はシステムバスよ
り、任意のアドレスSAiとRAM1に対するアクセスの種別
を示す信号WR、RDを入力し、入力されたアドレスをADD
に出力し、アクセスの種別（ReadかWriteか）を、信号D
iRに出力し、読出しならば、RAM1からのデータをRDより
入力し、SDOに出力するランダムアクセス部である。
また、９は前記符号化部４、復号部５、読取入力部
６、印字出力部７、ランダムアクセス部８からのRAM1へ
のアクセス要求を調停し、アクセスを許可するとそのア
クセス要求元ごとにあらかじめ設定されたアドレス値を
RAM1に対し出力し、又、それがRAM1に対する書き込むで
あるなら、書き込みデータを選択して出力するRAM制御
部である。
６、印字出力部７、ランダムアクセス部８からのRAM1へ
のアクセス要求を調停し、アクセスを許可するとそのア
クセス要求元ごとにあらかじめ設定されたアドレス値を
RAM1に対し出力し、又、それがRAM1に対する書き込むで
あるなら、書き込みデータを選択して出力するRAM制御
部である。
第２図は前記第１図中の符号化部４の構成例であり、
41はRAM制御部９との間で、参照データ、符号化データ
の入力要求を制御する制御部、42はRAM1から入力される
符号化データを一時記憶する入力バツフア、43は前記入
力バツフア42よりデータを入力し、シリアルデータ4fを
出力するパラレルシリアル変換部、44はRAM1から入力さ
れる参照データを一時記憶する入力バツフア、45は前記
入力バツフア44よりデータを入力し、シリアルデータ4g
を出力するパラレルシリアル変換部、46は符号化データ
4f、参照データ4gとから符号化モードを決定する符号決
定部、47は前記符号決定部46で決定した符号モードに対
する符号を生成し出力する符号作成部である。
41はRAM制御部９との間で、参照データ、符号化データ
の入力要求を制御する制御部、42はRAM1から入力される
符号化データを一時記憶する入力バツフア、43は前記入
力バツフア42よりデータを入力し、シリアルデータ4fを
出力するパラレルシリアル変換部、44はRAM1から入力さ
れる参照データを一時記憶する入力バツフア、45は前記
入力バツフア44よりデータを入力し、シリアルデータ4g
を出力するパラレルシリアル変換部、46は符号化データ
4f、参照データ4gとから符号化モードを決定する符号決
定部、47は前記符号決定部46で決定した符号モードに対
する符号を生成し出力する符号作成部である。
また、4aは符号化データの入力を要求する信号RQ4A、
4bは参照データの入力を要求する信号RQ4B、4cは前記要
求信号4aに対する応答信号AK4A、4dは前記要求信号4bに
対する応答信号AK4B、4eは入力バフツア42、44のデータ
をパラレルシリアル変換部43、45に入力する信号であ
る。
4bは参照データの入力を要求する信号RQ4B、4cは前記要
求信号4aに対する応答信号AK4A、4dは前記要求信号4bに
対する応答信号AK4B、4eは入力バフツア42、44のデータ
をパラレルシリアル変換部43、45に入力する信号であ
る。
第３図は前記第１図中の復号化部５の構成例であり、
51は参照ラインの画データの入力を制御する参照制御
部、52は参照データの入力バツフア、53は前記入力バツ
フア52のデータを入力し、シリアル信号5dに変換するパ
ラレルシリアル変換部、54は復元ラインの画データの出
力を制御する復元制御部、55はシリアルな復元データ5e
をパラレル信号に変換するシリアルパラレル変換部、56
は前記55の出力データの出力バツフア、57は外部より入
力される符号データCiの符号を解析する符号解析部、58
は前記解析部57の解析結果と、参照データ5dに従って原
画像に復元する展開部である。
51は参照ラインの画データの入力を制御する参照制御
部、52は参照データの入力バツフア、53は前記入力バツ
フア52のデータを入力し、シリアル信号5dに変換するパ
ラレルシリアル変換部、54は復元ラインの画データの出
力を制御する復元制御部、55はシリアルな復元データ5e
をパラレル信号に変換するシリアルパラレル変換部、56
は前記55の出力データの出力バツフア、57は外部より入
力される符号データCiの符号を解析する符号解析部、58
は前記解析部57の解析結果と、参照データ5dに従って原
画像に復元する展開部である。
また、5aは参照データの入力要求信号RQ5A、5bは前記
要求信号RQ5Aに対する応答信号AK5A、5cは入力バツフア
52のデータをパラレルシリアル変換部にロードする信
号、5gは復元データの出力要求信号RQ5B,5hは前記出力
要求信号RQ5Bに対する応答信号AK5Bである。
要求信号RQ5Aに対する応答信号AK5A、5cは入力バツフア
52のデータをパラレルシリアル変換部にロードする信
号、5gは復元データの出力要求信号RQ5B,5hは前記出力
要求信号RQ5Bに対する応答信号AK5Bである。
第４図は、前記第１図中の読取入力部６の構成例であ
り、61は読取データのRAM部１への出力制御部、62はシ
リアルな読取入力6dをパラレル信号に変換するシリアル
パラレル変換部、63は読取パラレルデータの出力バツフ
アである。
り、61は読取データのRAM部１への出力制御部、62はシ
リアルな読取入力6dをパラレル信号に変換するシリアル
パラレル変換部、63は読取パラレルデータの出力バツフ
アである。
また、6aは出力バツフア63のデータ出力要求信号RQ
6、6bは前記出力要求信号RQ6に対する応答信号AK6、6c
はパラレルデータを出力バツフア63にロードする信号で
ある。
6、6bは前記出力要求信号RQ6に対する応答信号AK6、6c
はパラレルデータを出力バツフア63にロードする信号で
ある。
第５図は前記第１図中の印字出力部７の構成例であ
り、71は印字データのRAM部１からの入力制御部、72はR
AM1からの入力データの入力バツフア、73は前記入力バ
ツフア72のデータをシリアル信号7dに変換するパラレル
シリアル変換部である。
り、71は印字データのRAM部１からの入力制御部、72はR
AM1からの入力データの入力バツフア、73は前記入力バ
ツフア72のデータをシリアル信号7dに変換するパラレル
シリアル変換部である。
また、7aは印字データの入力要求信号RQ7、7bは前記
要求信号RQ7に対する応答信号AK7、7cは入力バツフア72
のデータをパラレルシリアル変換部73にロードする信号
である。
要求信号RQ7に対する応答信号AK7、7cは入力バツフア72
のデータをパラレルシリアル変換部73にロードする信号
である。
第６図は前記第１図中のランダムアクセス部８の構成
例であり、81は外部システム制御部からのアドレス入力
に対し、RAMへのアクセス要求を制御する制御部、82はR
AM1からの読み出しデータを保持するラツチである。
例であり、81は外部システム制御部からのアドレス入力
に対し、RAMへのアクセス要求を制御する制御部、82はR
AM1からの読み出しデータを保持するラツチである。
また、8aはRAM1へのアクセス要求出力RQ8、8bは上記
アクセス要求RQ8に対する応答信号AK8、8cはアクセスが
RAMへの書き込みであることを示す信号入力、8dはアク
セスがRAMからの読み出しであることを示す信号入力、8
eは上記アクセス要求出力8bと共に、このアクセスがRea
dかWriteかを示す出力信号、8fは外部システム制御部か
らのアクセス要求に対しRAM制御部９からの応答信号AK8
が返ってくるまで外部システム制御部の動作を一時停止
させる信号である。
アクセス要求RQ8に対する応答信号AK8、8cはアクセスが
RAMへの書き込みであることを示す信号入力、8dはアク
セスがRAMからの読み出しであることを示す信号入力、8
eは上記アクセス要求出力8bと共に、このアクセスがRea
dかWriteかを示す出力信号、8fは外部システム制御部か
らのアクセス要求に対しRAM制御部９からの応答信号AK8
が返ってくるまで外部システム制御部の動作を一時停止
させる信号である。
第７図は第１図中のRAM制御部９の構成例であり、91
は前記各部からのRAMアクセス要求に対し、アクセス権
を調停し、所定のアドレス出力、応答信号の生成を行な
う制御部、92a〜92fはランダムアクセス部８をのぞく他
のアクセス要求元ごとに、あらかじめ設定される任意の
RAMアドレスを記憶するアドレスレジスタ、93は制御部9
1からの指示により、前記アドレスレジスタ92a〜92f
と、ランダムアクセス部８からのアドレス値のうちか
ら、RAMアクセス権を得たものに対応するアドレス値を
選択的に出力するセレクタ、94は前記アドレスセレクタ
93の出力をロードし、１加算するカウンタ、95はRAM1へ
の書き込みの際、書き込みデータを選択的に出力するデ
ータセレクタである。
は前記各部からのRAMアクセス要求に対し、アクセス権
を調停し、所定のアドレス出力、応答信号の生成を行な
う制御部、92a〜92fはランダムアクセス部８をのぞく他
のアクセス要求元ごとに、あらかじめ設定される任意の
RAMアドレスを記憶するアドレスレジスタ、93は制御部9
1からの指示により、前記アドレスレジスタ92a〜92f
と、ランダムアクセス部８からのアドレス値のうちか
ら、RAMアクセス権を得たものに対応するアドレス値を
選択的に出力するセレクタ、94は前記アドレスセレクタ
93の出力をロードし、１加算するカウンタ、95はRAM1へ
の書き込みの際、書き込みデータを選択的に出力するデ
ータセレクタである。
また9aは前記各部の出力するアクセス要求RQ4A、RQ4
B、RQ5A、RQ5B、RQ6、RQ7、RQ8をまとめて図示したも
の、9bは前記9aと同様にAK4A、AK4B、AK5A、AK5B、AK
6、AK7、AK8をまとめて図示したものであり、9cはアク
セス要求RQ5A、RQ6、RQ8にアクセス権を付与した時の書
き込みデータの選択信号、9dは制御部91がアクセス権を
付与した要求元と１対１に対応するアドレスレジスタ92
a〜92f又はアドレス信号ADDのいずれか１つを選択する
為の選択信号、9eはRAM1に対するWrite信号、9gはカウ
ンタ94の出力値である。
B、RQ5A、RQ5B、RQ6、RQ7、RQ8をまとめて図示したも
の、9bは前記9aと同様にAK4A、AK4B、AK5A、AK5B、AK
6、AK7、AK8をまとめて図示したものであり、9cはアク
セス要求RQ5A、RQ6、RQ8にアクセス権を付与した時の書
き込みデータの選択信号、9dは制御部91がアクセス権を
付与した要求元と１対１に対応するアドレスレジスタ92
a〜92f又はアドレス信号ADDのいずれか１つを選択する
為の選択信号、9eはRAM1に対するWrite信号、9gはカウ
ンタ94の出力値である。
以下、まず第７図示のRAM制御部９の動作について説
明する。
明する。
まず初めに、アドレスレジスタ92a〜92fに、それぞれ
RAM1内のどのアドレスからのアクセスを開始するかを指
示する初期値をシステムバスより設定する。
RAM1内のどのアドレスからのアクセスを開始するかを指
示する初期値をシステムバスより設定する。
次に、符号化部４からのアクセス要求RQ4A、RQ4B、同
様に復号化部５からのRQ5A、RQ5B、読取入力部６からの
RQ6、印字出力部７からのRQ7、ランダムアクセス部８か
らのRQ8は、制御部91に入力され、この制御部91内にお
いて、所定の優先順位に従って最も高位のものに対し、
RAM1へのアクセス権を付与する。
様に復号化部５からのRQ5A、RQ5B、読取入力部６からの
RQ6、印字出力部７からのRQ7、ランダムアクセス部８か
らのRQ8は、制御部91に入力され、この制御部91内にお
いて、所定の優先順位に従って最も高位のものに対し、
RAM1へのアクセス権を付与する。
第８図はこの制御部91の動作タイミングチヤートであ
る。クロツクは本集積回路の駆動クロツクであり、クロ
ツクの立上りエツジで要求信号RQをサンプリングする。
る。クロツクは本集積回路の駆動クロツクであり、クロ
ツクの立上りエツジで要求信号RQをサンプリングする。
ここで、アクセス権を付与した要求元に対応するアド
レスレジスタの内容が、セレクタ93により選択され、RA
M1へのアドレスADRSとして出力される。又、要求元への
応答信号AKとしてクロツクの次の立下りエツジから１サ
イクルの期間φとする。要求元は、この応答信号AKによ
り要求信号RQの出力をとり下げる。
レスレジスタの内容が、セレクタ93により選択され、RA
M1へのアドレスADRSとして出力される。又、要求元への
応答信号AKとしてクロツクの次の立下りエツジから１サ
イクルの期間φとする。要求元は、この応答信号AKによ
り要求信号RQの出力をとり下げる。
今、アクセス中の動作がRAM1への書き込みであったな
ら、前記RAM1へのアドレス出力と共に、セレクタ95によ
り対応する書込みデータが選択され、RAM1に出力（WDAT
A）され、つづいて書込みパルスWEが出力される。
ら、前記RAM1へのアドレス出力と共に、セレクタ95によ
り対応する書込みデータが選択され、RAM1に出力（WDAT
A）され、つづいて書込みパルスWEが出力される。
一方、読み出しの場合には、前記応答信号AKの立上り
エツジにより、要求発生元の入力バツフアに読み出しデ
ータRDがとり込まれる。
エツジにより、要求発生元の入力バツフアに読み出しデ
ータRDがとり込まれる。
以上のアクセス動作と並行し、RAM1に対し出力したア
ドレスはカウンタ94にロードし、１加算後、再び選択さ
れていたアドレスレジスタに戻す。従って、次回のアク
セス時には１加算したアドレスにアクセスすることにな
る。
ドレスはカウンタ94にロードし、１加算後、再び選択さ
れていたアドレスレジスタに戻す。従って、次回のアク
セス時には１加算したアドレスにアクセスすることにな
る。
ランダムアクセス部からのアクセス要求に対しては、
他のアクセス要求のようなアドレスレジスタはもたず、
セレクタ93には直接、システムアドレスが入力される。
他のアクセス要求のようなアドレスレジスタはもたず、
セレクタ93には直接、システムアドレスが入力される。
第２図示の符号化部４の動作を説明する。まずは初め
に、入力バツフア42、44内に有効データがないので、RA
M1からのデータ入力を要求するRQ4A、RQ4Bを出力する。
この要求に対し、前記RAM制御部９からの応答信号AK4
A、AK4Bにより入力バツフア42、44共に有効データが入
力されると、信号4eにより、前記入力バツフア内の有効
データはパラレルシリアル変換部43、45にロードされ、
シリアル信号として符号決定部46に送られる。
に、入力バツフア42、44内に有効データがないので、RA
M1からのデータ入力を要求するRQ4A、RQ4Bを出力する。
この要求に対し、前記RAM制御部９からの応答信号AK4
A、AK4Bにより入力バツフア42、44共に有効データが入
力されると、信号4eにより、前記入力バツフア内の有効
データはパラレルシリアル変換部43、45にロードされ、
シリアル信号として符号決定部46に送られる。
一方、入力バツフア42、44内のデータは、すでに次段
のパラレルシリアル変換部43、45に渡されたので、再び
データ入力要求RQ4A、RQ4Bを出力する。こうして再び入
力バツフア42、44に有効データが保持される。
のパラレルシリアル変換部43、45に渡されたので、再び
データ入力要求RQ4A、RQ4Bを出力する。こうして再び入
力バツフア42、44に有効データが保持される。
以上の動作から定常状態では最も速くとも、データ入
力要求が発生するのはパラレルシリアル変換部43、45が
入力バツフア42、44のデータビツト数分のシフトを実行
し終えるまでの時間がかかることになる。
力要求が発生するのはパラレルシリアル変換部43、45が
入力バツフア42、44のデータビツト数分のシフトを実行
し終えるまでの時間がかかることになる。
第３図の復号化部の動作を説明する。
外部より入力される符号データは、まず符号解析部57
において解読され、展開部58に渡される。
において解読され、展開部58に渡される。
前記展開部58での展開処理において、参照ラインのデ
ータを必要とする二次元符号化ラインの復号処理時に
は、まず参照制御部51より、参照ラインの画データ入力
要求RQ5Aが出力される。この要求に対し、RAM制御部９
が所定の動作を行ない応答信号AK5Aを出力することによ
り、入力バツフア52に参照ラインのデータが入力され
る。入力バツフア52に有効信号があるので信号5cによ
り、パラレルシリアル変換部53にデータがロードされ、
シリアルデータ5dとして、展開部58に入力される。
ータを必要とする二次元符号化ラインの復号処理時に
は、まず参照制御部51より、参照ラインの画データ入力
要求RQ5Aが出力される。この要求に対し、RAM制御部９
が所定の動作を行ない応答信号AK5Aを出力することによ
り、入力バツフア52に参照ラインのデータが入力され
る。入力バツフア52に有効信号があるので信号5cによ
り、パラレルシリアル変換部53にデータがロードされ、
シリアルデータ5dとして、展開部58に入力される。
一方、入力バツフア52に再び次の有効データを入力す
る為、再びデータ要求信号RQ5Aが出力され、次のデータ
が入力バツフア52に入力される。
る為、再びデータ要求信号RQ5Aが出力され、次のデータ
が入力バツフア52に入力される。
こうして展開処理の結果出力されるシリアルな復元デ
ータ5eは、シリアルパラレル変換部55に入力され、所定
ビツト数分のデータがそろうごとに出力バツフア56に移
される。
ータ5eは、シリアルパラレル変換部55に入力され、所定
ビツト数分のデータがそろうごとに出力バツフア56に移
される。
出力バツフア56に有効データが入力されるごとに、復
元制御部54は、RAM1へのデータ書込み要求RQ5Bを出力
し、これを受けてRAM制御部９の所定の動作により、RAM
1内の所定のアドレスに格納される。
元制御部54は、RAM1へのデータ書込み要求RQ5Bを出力
し、これを受けてRAM制御部９の所定の動作により、RAM
1内の所定のアドレスに格納される。
以上のように、この復号化部５のそれぞれのアクセス
要求RQ5A、RQ5Bも、符号化部４の場合と同様に、その要
求発生間かくは、少なくとも、入力ハツフア52、出力バ
ツフア56のビツト数分となる。
要求RQ5A、RQ5Bも、符号化部４の場合と同様に、その要
求発生間かくは、少なくとも、入力ハツフア52、出力バ
ツフア56のビツト数分となる。
第４図の読取入力部６の動作は、前記復号化部５との
シリアルパラレル変換部55、出力バツフア56と同様の動
作であり、また、第５図の印字出力部７の動作は、前記
復号化部５の入力バツフア52、パラレルシリアル変換部
53と同様の動作である。
シリアルパラレル変換部55、出力バツフア56と同様の動
作であり、また、第５図の印字出力部７の動作は、前記
復号化部５の入力バツフア52、パラレルシリアル変換部
53と同様の動作である。
第６図のランダムアクセス部８の動作を説明する。
制御部81に対し、外部より、任意のRAMアドレスSAi及
びアクセスがRAM1への書き込みか、読出しかを示す信号
▲▼、▲▼が、与えられると、アドレス値は信
号ADD、アクセスの方向は信号DiRとして出力されると共
に、アクセス要求RQ8が出力される。
びアクセスがRAM1への書き込みか、読出しかを示す信号
▲▼、▲▼が、与えられると、アドレス値は信
号ADD、アクセスの方向は信号DiRとして出力されると共
に、アクセス要求RQ8が出力される。
今、アクセスが、読み出しであったとすると、RAM制
御部９からの応答信号AK8によりRAM1の当該アドレス内
のデータがラツチ82に保持され、出力SDOに出力され
る。
御部９からの応答信号AK8によりRAM1の当該アドレス内
のデータがラツチ82に保持され、出力SDOに出力され
る。
一方、書き込みである場合、書き込むデータは、外部
データ入力から直接、RAM制御部９内のデータセレクタ9
5により選択されRAM1の書き込みデータとして出力され
る。このとき、ラツチ82にも読み出しデータがラツチさ
れるが、外部バスには出力されるので問題はない。
データ入力から直接、RAM制御部９内のデータセレクタ9
5により選択されRAM1の書き込みデータとして出力され
る。このとき、ラツチ82にも読み出しデータがラツチさ
れるが、外部バスには出力されるので問題はない。
第９図は、第１図の実施例において、以上説明した全
てのアクセス要求信号が同時に発生した場合の動作を示
すものである。
てのアクセス要求信号が同時に発生した場合の動作を示
すものである。
このタイミングチヤートにおいては次のような前提条
件のもとに示したものである。
件のもとに示したものである。
１）アクセスの優先順位はRQ6＞RQ7＞RQ8＞RQ4A＞RQ4B
＞RQ5A＞RQ5B＞ ２）RAMアクセスの１サイクルは、駆動クロツクの２ク
ロツクよりなる。
＞RQ5A＞RQ5B＞ ２）RAMアクセスの１サイクルは、駆動クロツクの２ク
ロツクよりなる。
３）RAM1のデータ幅は16ビツト このような条件において、最初のアクセス要求時に
は、最低優先のRQ5Bへの応答まで長い待ち合せが発生す
るが、それ以後は、ランダムアクセス部以外は、全て16
ビツトのシフト処理ごとのアクセス要求となるので、前
記シフト処理のクロツクが前記駆動クロツクと同じ速さ
としても、待ち合せはほとんど発生しない。
は、最低優先のRQ5Bへの応答まで長い待ち合せが発生す
るが、それ以後は、ランダムアクセス部以外は、全て16
ビツトのシフト処理ごとのアクセス要求となるので、前
記シフト処理のクロツクが前記駆動クロツクと同じ速さ
としても、待ち合せはほとんど発生しない。
又ランダムアクセス部については、外部のマイクロコ
ンピユータ等からのアクセスであれば、アクセス発生の
間かくは、それほど短くないので、さしたる影響はな
い。
ンピユータ等からのアクセスであれば、アクセス発生の
間かくは、それほど短くないので、さしたる影響はな
い。
尚、RAMの入出力データのビツト幅をＷ、RAMへの１ア
クセスに要する基本クロツク数をTAC、RAMとの入出力デ
ータを、内部的にはシリアルデータとして扱うアクセス
要求元の数をＮ、前記アクセス要求元のうち、RAMとの
入出力データとなるシリアル信号の速度の最も速いもの
における１ビツトのデータ当りに要する基本クロツク数
をTSFとすると、 Ｗ×TSF≧Ｎ×TAC の関係をみたすように、RAMのビツト幅、アクセス要求
元の数を設定することにより、処理能力を低下させず
に、これら全ての並列同時動作が可能となる。
クセスに要する基本クロツク数をTAC、RAMとの入出力デ
ータを、内部的にはシリアルデータとして扱うアクセス
要求元の数をＮ、前記アクセス要求元のうち、RAMとの
入出力データとなるシリアル信号の速度の最も速いもの
における１ビツトのデータ当りに要する基本クロツク数
をTSFとすると、 Ｗ×TSF≧Ｎ×TAC の関係をみたすように、RAMのビツト幅、アクセス要求
元の数を設定することにより、処理能力を低下させず
に、これら全ての並列同時動作が可能となる。
また、前記符号化部４の構成例において、シリアルデ
ータの符号化ラインデータ4f及び参照ラインデータ4g
を、所定周期ごとに削除して、符号決定部46に出力す
る。主走査縮小回路をもうけることにより、蓄積メモリ
を持つフアクシミリにおいて、蓄積メモリ内のすでに符
号化済の画像データを送信相手に応じた縮小処理をする
場合、復号化部で復号データをRAM1に復元しつつ、同時
に符号化部４は、すでに復元済のRAM1内のラインに対
し、主走査縮小しつつ再符号化の処理を行なうことが可
能となる。また、前記実施例では固定の優先順位とした
が、今アクセス権を付与したものは、次回は最低優先と
するような可変の優先順位付けでもよい。
ータの符号化ラインデータ4f及び参照ラインデータ4g
を、所定周期ごとに削除して、符号決定部46に出力す
る。主走査縮小回路をもうけることにより、蓄積メモリ
を持つフアクシミリにおいて、蓄積メモリ内のすでに符
号化済の画像データを送信相手に応じた縮小処理をする
場合、復号化部で復号データをRAM1に復元しつつ、同時
に符号化部４は、すでに復元済のRAM1内のラインに対
し、主走査縮小しつつ再符号化の処理を行なうことが可
能となる。また、前記実施例では固定の優先順位とした
が、今アクセス権を付与したものは、次回は最低優先と
するような可変の優先順位付けでもよい。
以上説明したように、符号化部、復号化部の他にメモ
リ部、入力部、出力部をも１つの集積回路におさめるこ
とにより、外部回路が簡略化できるのと同時に、システ
ムバスを画像データの転送用に用いていないのでシステ
ムの処理能力も向上する。
リ部、入力部、出力部をも１つの集積回路におさめるこ
とにより、外部回路が簡略化できるのと同時に、システ
ムバスを画像データの転送用に用いていないのでシステ
ムの処理能力も向上する。
また、入力部、出力部、符号化部、復号化部の全て
が、画像データをシリアルデータとして扱うので、これ
らを並列同時動作させても、処理能力が低下しない効果
がある。
が、画像データをシリアルデータとして扱うので、これ
らを並列同時動作させても、処理能力が低下しない効果
がある。
また、メモリ部を同一集積回路内に入れることで、外
部RAMをアクセスするのにくらべアクセススピードを高
速化できる効果がある。
部RAMをアクセスするのにくらべアクセススピードを高
速化できる効果がある。
また、ラインデータを記憶するメモリを、ランダムア
クセスメモリで構成することにより、画像データの一部
書き換えを容易に実現できる。
クセスメモリで構成することにより、画像データの一部
書き換えを容易に実現できる。
以上説明したように、本発明によると、シリアルデー
タを入力とし、これをシリアルパラレル変換してメモリ
部に書き込む入力部と、メモリ部よりパラレルデータを
読み出し、パラレルシリアル変換してシリアルデータを
出力する出力部と、メモリ部より符号化ラインの画像デ
ータを読み出し、パラレルシリアル変換したのち符号化
処理して符号データを出力する符号化部と、符号データ
を入力し、符号データを解析し、シリアルな画像データ
として展開し、シリアルな画像データを、パラレル変換
してメモリ部に記憶する復号化部とが、互いに独立して
並列同時動作することが可能となり、また、メモリ部の
任意のアドレスと、メモリ部へのアクセスが読み出し
か、書き込みかを指示する信号とを入力とし、メモリ部
の当該アドレスへのアクセスを行なうランダムアクセス
部からのアクセス要求をも調停することが可能となる。
タを入力とし、これをシリアルパラレル変換してメモリ
部に書き込む入力部と、メモリ部よりパラレルデータを
読み出し、パラレルシリアル変換してシリアルデータを
出力する出力部と、メモリ部より符号化ラインの画像デ
ータを読み出し、パラレルシリアル変換したのち符号化
処理して符号データを出力する符号化部と、符号データ
を入力し、符号データを解析し、シリアルな画像データ
として展開し、シリアルな画像データを、パラレル変換
してメモリ部に記憶する復号化部とが、互いに独立して
並列同時動作することが可能となり、また、メモリ部の
任意のアドレスと、メモリ部へのアクセスが読み出し
か、書き込みかを指示する信号とを入力とし、メモリ部
の当該アドレスへのアクセスを行なうランダムアクセス
部からのアクセス要求をも調停することが可能となる。
第１図は本発明による符号化復号化集積回路の実施例の
構成図、 第２図は符号化部の構成例を示す図、 第３図は復号化部の構成例を示す図、 第４図は読取入力部の構成例を示す図、 第５図は印字出力部の構成例を示す図、 第６図はランダムアクセス部の構成例を示す図、 第７図はRAM制御部の構成例を示す図、 第８図はRAMアクセスのタイミングチヤート図、 第９図はRAM制御部の動作タイミングチヤート図、 第10図及び第11図は符号、復号装置の構成例を示す図で
ある。 １……RAM部 ４……符号化部 ５……復号化部 ６……読取入力部 ７……印字出力部 ８……ランダムアクセス部 ９……RAM制御部
構成図、 第２図は符号化部の構成例を示す図、 第３図は復号化部の構成例を示す図、 第４図は読取入力部の構成例を示す図、 第５図は印字出力部の構成例を示す図、 第６図はランダムアクセス部の構成例を示す図、 第７図はRAM制御部の構成例を示す図、 第８図はRAMアクセスのタイミングチヤート図、 第９図はRAM制御部の動作タイミングチヤート図、 第10図及び第11図は符号、復号装置の構成例を示す図で
ある。 １……RAM部 ４……符号化部 ５……復号化部 ６……読取入力部 ７……印字出力部 ８……ランダムアクセス部 ９……RAM制御部
Claims (2)
- 【請求項１】複数ラインの画像データを記憶する容量を
もち、パラレルデータの入出力を行うメモリ部と、 シリアルデータを入力とし、これをシリアルパラレル変
換して前記メモリ部に書き込む入力部と、 前記メモリ部よりパラレルデータを読み出し、パラレル
シリアル変換してシリアルデータを出力する出力部と、 前記メモリ部より符号化ラインの画像データを読み出
し、パラレルシリアル変換したのち符号化処理して符号
データを出力する符号化部と、 符号データを入力し、前記符号データを解析し、シリア
ルな画像データとして展開し、前記シリアルな画像デー
タを、パラレル変換して前記メモリ部に記憶する復号化
部と、 前記入力部、出力部、符号化部、復号化部のそれぞれが
生成する前記メモリ部へのアクセス要求を調停するメモ
リ制御部とを有し、 前記入力部、出力部、符号化部、復号化部が互いに独立
して並列同時動作することを特徴とする符号，復号装
置。 - 【請求項２】複数ラインの画像データを記憶する容量を
もち、パラレルデータの入出力を行うメモリ部と、 シリアルデータを入力とし、これをシリアルパラレル変
換して前記メモリ部に書き込む入力部と、 前記メモリ部よりパラレルデータを読み出し、パラレル
シリアル変換してシリアルデータを出力する出力部と、 前記メモリ部より符号化ラインの画像データを読み出
し、パラレルシリアル変換したのち符号化処理して符号
データを出力する符号化部と、 符号データを入力し、前記符号データを解析し、シリア
ルな画像データとして展開し、前記シリアルなう画像デ
ータを、パラレル変換して前記メモリ部に記憶する復号
化部と、 前記入力部、出力部、符号化部、復号化部のそれぞれが
生成する前記メモリ部へのアクセス要求を調停するメモ
リ制御部と、 前記メモリ部の任意のアドレスと、前記メモリ部へのア
クセスが読み出しか、書き込みかを指示する信号とを入
力とし、前記メモリ部の当該アドレスへのアクセスを行
なうランダムアクセス部とを有し、 前記メモリ制御部は、前記入力部、出力部、符号化部、
復号化部に加え、前記ランダムアクセス部からのアクセ
ス要求をも調停することを特徴とする符号，復号装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2226029A JP3066908B2 (ja) | 1990-08-27 | 1990-08-27 | 符号，復号装置 |
| EP91307767A EP0473374B1 (en) | 1990-08-27 | 1991-08-23 | Image data processing |
| US07/748,861 US5216522A (en) | 1990-08-27 | 1991-08-23 | Image data processing apparatus with independent encoding and decoding units |
| DE69128060T DE69128060T2 (de) | 1990-08-27 | 1991-08-23 | Bilddatenverarbeitung |
| ES91307767T ES2108035T3 (es) | 1990-08-27 | 1991-08-23 | Proceso de datos de imagenes. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2226029A JP3066908B2 (ja) | 1990-08-27 | 1990-08-27 | 符号，復号装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04107070A JPH04107070A (ja) | 1992-04-08 |
| JP3066908B2 true JP3066908B2 (ja) | 2000-07-17 |
Family
ID=16838663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2226029A Expired - Fee Related JP3066908B2 (ja) | 1990-08-27 | 1990-08-27 | 符号，復号装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5216522A (ja) |
| EP (1) | EP0473374B1 (ja) |
| JP (1) | JP3066908B2 (ja) |
| DE (1) | DE69128060T2 (ja) |
| ES (1) | ES2108035T3 (ja) |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5528361A (en) * | 1992-03-19 | 1996-06-18 | Ricoh Company, Ltd. | Image forming apparatus with interleaved printing from plural sources |
| US5655131A (en) * | 1992-12-18 | 1997-08-05 | Xerox Corporation | SIMD architecture for connection to host processor's bus |
| JPH06301844A (ja) * | 1993-03-31 | 1994-10-28 | At & T Global Inf Solutions Internatl Inc | 現金自動取引装置 |
| JPH0844875A (ja) * | 1994-08-03 | 1996-02-16 | Canon Inc | 符号化処理装置 |
| JP3082585B2 (ja) * | 1994-09-09 | 2000-08-28 | 富士ゼロックス株式会社 | 画像情報符号化処理装置、画像情報復号化処理装置及び画像情報符号化復号化処理装置 |
| JP3716645B2 (ja) * | 1998-10-28 | 2005-11-16 | コニカミノルタホールディングス株式会社 | 画像形成装置 |
| JP2006215292A (ja) * | 2005-02-04 | 2006-08-17 | Renesas Technology Corp | オーディオデータ処理装置 |
| US10607527B1 (en) | 2018-10-25 | 2020-03-31 | Baylor University | System and method for a six-primary wide gamut color system |
| US11488510B2 (en) | 2018-10-25 | 2022-11-01 | Baylor University | System and method for a multi-primary wide gamut color system |
| US11030934B2 (en) | 2018-10-25 | 2021-06-08 | Baylor University | System and method for a multi-primary wide gamut color system |
| US10997896B2 (en) | 2018-10-25 | 2021-05-04 | Baylor University | System and method for a six-primary wide gamut color system |
| US11289003B2 (en) | 2018-10-25 | 2022-03-29 | Baylor University | System and method for a multi-primary wide gamut color system |
| US11062638B2 (en) | 2018-10-25 | 2021-07-13 | Baylor University | System and method for a multi-primary wide gamut color system |
| US11475819B2 (en) | 2018-10-25 | 2022-10-18 | Baylor University | System and method for a multi-primary wide gamut color system |
| US11037481B1 (en) | 2018-10-25 | 2021-06-15 | Baylor University | System and method for a multi-primary wide gamut color system |
| US11189210B2 (en) | 2018-10-25 | 2021-11-30 | Baylor University | System and method for a multi-primary wide gamut color system |
| US11403987B2 (en) | 2018-10-25 | 2022-08-02 | Baylor University | System and method for a multi-primary wide gamut color system |
| US11315467B1 (en) | 2018-10-25 | 2022-04-26 | Baylor University | System and method for a multi-primary wide gamut color system |
| US11043157B2 (en) | 2018-10-25 | 2021-06-22 | Baylor University | System and method for a six-primary wide gamut color system |
| US11410593B2 (en) | 2018-10-25 | 2022-08-09 | Baylor University | System and method for a multi-primary wide gamut color system |
| US11289000B2 (en) * | 2018-10-25 | 2022-03-29 | Baylor University | System and method for a multi-primary wide gamut color system |
| US11587491B1 (en) | 2018-10-25 | 2023-02-21 | Baylor University | System and method for a multi-primary wide gamut color system |
| US11069280B2 (en) | 2018-10-25 | 2021-07-20 | Baylor University | System and method for a multi-primary wide gamut color system |
| US11069279B2 (en) | 2018-10-25 | 2021-07-20 | Baylor University | System and method for a multi-primary wide gamut color system |
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| US4706126A (en) * | 1984-11-02 | 1987-11-10 | Ricoh Company. Ltd. | Facsimile apparatus |
| JPS6247786A (ja) * | 1985-08-27 | 1987-03-02 | Hamamatsu Photonics Kk | 近傍画像処理専用メモリ |
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