DE10252318A1

DE10252318A1 - STI-Leckstromverminderung

Info

Publication number: DE10252318A1
Application number: DE10252318A
Authority: DE
Inventors: Robert Petter; Joerg Vollrath
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2001-11-13
Filing date: 2002-11-11
Publication date: 2003-05-22
Also published as: US20030089961A1; US6696349B2

Abstract

Es wird eine Halbleitervorrichtung bereitgestellt, mit mindestens zwei benachbarten Transistoren und einem dazwischen befindlichen STI-Bereich. Der STI-Bereich wird mit einer Bias-Spannung versehen, um den unterschwellwertigen Leckstrom zwischen den benachbarten Transistoren zu minimieren. Ein Verfahren zur Herstellung einer solchen Halbleitervorrichtung wird ebenfalls bereitgestellt.

Description

Halbleitervorrichtungen werden in vielen Vorrichtungstypen eingesetzt, wo sie eine große Vielfalt an Anwendungen erfüllen. Ein wichtiger Typ einer Halbleitervorrichtung zur Verwendung im Speichergebiet ist als dynamischer Direktzugriffspeicher (DRAM, Engl.: Dynamic Random Access Memory) bekannt, welcher extensiv als Speicherkomponente in Computern verwendet wird. Eine einfache DRAM-Zelle kann einen Kondensator und einen Transistor aufweisen. Der Kondensator speichert eine Ladung, welche Daten repräsentiert. Der Transistor ermöglicht, dass die Daten auf den Kondensator geschrieben oder davon gelesen werden. Durch Verminderung der Größe des Transistors und des Kondensators können Halbleiterhersteller mehr DRAM auf einen Chip einpassen. Die Zunahme der DRAM-Menge führt zu einer größeren Speicherkapazität des Chips.

Ein häufig verwendeter Transistor ist der Metalloxid- Halbleiter(MOS)-Feldeffekttransistor, bekannt als MOSFET. Der MOSFET weist drei Bereiche auf, welches der Source-, Gate- und Drainbereich sind. Die Ladung tritt in den MOSFET an dem Source-Bereich ein, fließt durch einen Kanal und tritt an dem Drain-Bereich aus. Der Gate-Bereich steuert die Betriebsweise des Transistors.

Mit der Herunterskalierung von DRAM-Chips sind die Transistoren näher aneinander angeordnet. Dies erschwert es, zu verhindern, dass eine Ladung von einem Transistor in einen benachbarten Transistor entweicht. Dieser unerwünschte Verlust kann bspw. zwischen dem Drain-Bereich eines Transistors und der Source-Bereich eines benachbarten Transistors auftreten. Die Oxidisolation zwischen den Transistoren erzeugt eine parasitäre MOS-Vorrichtung. Der Strom im abgeschalteten Zustand der parasitären MOS- Vorrichtung, bekannt als Unterschwellwert-Leckstrom bzw. Verluststrom, kann ein Problem sein. Ein unterschwellwertiger Leckstrom kann zu einer Entladung der DRAM-Speicherzelle führen, wodurch die Daten, die auf dieser Zelle gespeichert werden sollen, effektiv ausgelöscht werden.

Verschiedene Verfahren wurden entwickelt, um zu versuchen, benachbarte Transistoren voneinander zu isolieren, um den unterschwellwertigen Leckstrom zu minimieren. Bei einem viel eingesetzten Isolationsverfahren wird eine lokale Oxidation von Silizium (LOCOS) eingesetzt. Bei LOCOS wird allgemein ein dickes Oxid auf dem Siliziumsubstrat zwischen zwei aktiven Vorrichtungen gezüchtet bzw. aufgewachsen. Bei dem Versuch, den unterschwellwertigen Leckstrom zu vermindern, wird das LOCOS-Oxid zwischen benachbarten Transistoren aufgewachsen. Zunächst wird eine Schutzmaske über Bereiche angeordnet, die unverändert bleiben sollen. Anschließend wird der Chip erhitzt. Siliziumbereiche, die nicht durch die Maske geschützt sind, werden oxidiert, wenn der Chip erhitzt wird. Das Oxid wirkt dahingehend, dass die benachbarten Transistoren elektrisch isoliert werden, wodurch der Unterschwellwert-Leckstrom vermindert wird. Das LOCOS-Oxid ist normalerweise sehr dick, in der Größenordnung von 500 nm.

Ein Nachteil der LOCOS-Isolation ist die Dicke bzw. Breite des Oxids. LOCOS bildet einen "schnabelförmigen Streifen" (Engl.: "bird's beak") auf jeder Seite des Hauptoxids. Der schnabelförmige Streifen greift auf den Raum über, wo die Transistoren gebildet werden. Um das Problem aufgrund des Übergreifens des schnabelförmige Streifen zu vermeiden, müssen Transistoren weiter voneinander beabstandet sein, was für einen DRAM-Chip hoher Dichte unerwünscht ist.

Ein Verfahren, das als Ersatz für die LOCOS-Isolierung in DRAM-Chips hoher Dichte verwendet werden kann, ist als Shallow-Trench-Isolation (STI) bekannt. STI leidet nicht unter dem Skalierungsproblem von LOCOS, welches von dem Problem des Übergreifens des schnabelförmigen Streifens stammt.

Bei der Erzeugung eines STI-Bereichs wird zunächst ein flacher Graben (Engl.: shallow trench) in das Siliziumsubstrat zwischen den Transistoren geätzt. Ein Liner bzw. eine Beschichtung kann in dem Graben gebildet werden. Die Beschichtung ist typischerweise ein Oxid oder Nitrid. Die Beschichtung gewährleistet eine geeignete Grenzfläche zwischen dem Substrat und dem Material, das zur Füllung des Grabens zugegeben wird. Anschließend wird der Graben mit einem Oxid aufgefüllt. Es ist möglich, andere Materialien anstelle eines Oxids einzusetzen, um den Graben zu füllen. Schließlich wird die Oxidoberfläche poliert, so dass der befüllte Graben in der gleichen Ebene liegt, wie die Oberfläche des Rests des Chips an diesem Punkt des Herstellungsverfahrens.

Die vorliegende Erfindung verbessert die durch frühere STI- Verfahren vermittelte Isolation, indem eine verbesserte Verminderung des unterschwellwertigen Leckstroms gewährleistet wird. Geringe Ladungsmengen können von einem Transistor zu einem anderen durch einen Bereich, der als parasitärer Bereich einer MOS-Vorrichtung bekannt ist, entweichen. Diese geringe Menge an Leckstrom kann ausreichen, um die Speicherzelle zu entladen. Der parasitäre Bereich weist eine Grenzspannung auf. Ein unterschwellwertiger Leckstrom tritt auf, wenn die Spannung in dem parasitären Bereich über die Grenzspannung ansteigt.

Normalerweise wird die Grenzspannung des parasitären Bereichs weit oberhalb der Betriebsspannung der Transistoren gehalten. Beispielsweise beträgt die zugeführte Betriebsspannung eines dicht gepackten DRAM-Chips typischerweise 3,3 Volt. Die Grenzspannung des parasitären Bereichs kann mehr als 15 Volt betragen. Diese Grenzspannung erlaubt immer noch einen Leckstrom in der Größenverordnung von 1 fA. In einem dichtgepackten DRAM-Chip reicht 1 fA aus, um die Speicherzelle zu entladen. Daher besteht ein Bedürfnis nach einer verbesserten Isolationsvorrichtung, welche den unterschwellwertigen Leckstrom zwischen Transistoren minimiert, so dass eine Speicherzelle nicht entladen wird.

Ein Aspekt der vorliegenden Erfindung liegt darin, herkömmliche STI-Vorrichtungen zu verbessern. Bei der vorliegenden Erfindung wird der Graben der STI-Vorrichtung mit einem leitfähigen Material befüllt. Das leitfähige Material sollte so gewählt werden, dass hieran eine Bias- Spannung bzw. Vorspannung angelegt werden kann. In einer bevorzugten Ausführungsform ist das leitfähige Material ein Polysilizium. Es wird ein Dotierungsmittel zu dem Polysilizium gegeben, so dass der mit Polysilizium befüllte STI-Graben eine Bias-Spannung aushalten bzw. aufrechterhalten kann. Diese Bias-Spannung verändert die Grenzspannung des parasitären Bereichs der MOS-Vorrichtung (d. h. des Bereichs, in welchem ein Leckstrom zwischen benachbarten Transistoren auftritt), wodurch weiterhin der unterschwellwertige Leckstrom zwischen benachbarten Transistoren verringert wird.

Ein anderer Aspekt der vorliegenden Erfindung liegt darin, ein "Latch-up" zu minimieren. Latch-up tritt in einer herkömmlichen MOS-Technologie, bekannt als komplementäre MOS (CMOS), auf. Bei CMOS sind MOS-Transistorenpaare miteinander verbunden. Ein Transistor ist der n-Typ (NMOS), wo Elektronen den Strom transportieren. Der andere Transistor ist p-Typ (PMOS), wo der Strom durch positiv geladene Löcher transportiert wird. Die NMOS- und PMOS- Transistoren sind komplementär, da nur ein Transistor zur Zeit aktiv ist.

Das Anlegen einer positiven Spannung an die Gates der NMOS- und PMOS- Transistoren aktiviert den NMOS-Transistor, während der PMOS-Transistor abgeschaltet wird. Das Anlegen einer negativen Spannung (oder 0 Volt) an die Gates der PMOS- und NMOS-Transistoren schaltet den PMOS-Transistor an, während der NMOS-Transistor abgeschaltet wird. Der Betrieb eines Transistors während der andere ausgeschaltet bleibt, konserviert Energie bzw. Leistung auf dem Chip.

Latch-up ist ein Ereignis, bei dem Strom durch das Substrat zwischen den NMOS- und PMOS- Teilen des CMOS-Schaltkreises fließt. Die parasitären Bereiche auf der CMOS-Vorrichtung für die NMOS- und PMOS-Teile erzeugen einen "Latch", wodurch der Strom fließt. Durch Latch-up wird die CMOS- Schaltkreisleistung abgebaut, indem ein hoher statischer Strom erzeugt wird, der den Schaltkreis zerstören kann. Durch die vorliegende Erfindung wird ein Latch-up minimiert, indem der Verluststrom in jedem parasitären Bereich unterdrückt wird.

Noch ein anderer Aspekt der vorliegenden Erfindung liegt darin, die elektrostatische Entladungs(ESD)-Immunität des Schaltkreises zu verbessern. Eine elektrostatische Entladung tritt auf, wenn eine hohe Spannung an einen Kontakt angelegt wird, wodurch überhöhte elektrische Felder erzeugt werden, welche einen starken Stromfluss zu einem benachbarten Bereich bewirken. Der starke Strom kann den Chip schmelzen, wodurch dieser zerstört wird. Durch die vorliegende Erfindung wird die ESD-Immunität verbessert, indem ein starker Stromfluss zwischen benachbarten Bereichen unterdrückt wird.

Gemäß einer Ausführungsform der vorliegenden Erfindung wird eine Halbleitervorrichtung zur Minimierung des untergrenzwertigen Leckstroms bereitgestellt. Die Halbleitervorrichtung weist ein Halbleitersubstrat auf, eine Vielzahl von Transistoren mit einem in dem Halbleitersubstrat gebildeten Gate-, Source- und Drain-Bereich, einem Shallow-Trench- Isolations(STI)-Bereich, der in dem Halbleitersubstrat zwischen zwei der Transistoren gebildet wird, und eine Verbindung. Der STI-Bereich beinhaltet einen Graben, eine Basisschicht bzw. Grundschicht, die sich in einem unteren Teil des Grabens befindet, und ein leitfähiges Material, welches sich über der Grundschicht in dem Graben befindet. Die Verbindung stellt einen Kontakt her, wodurch eine Bias- Spannung an das leitfähige Material angelegt werden kann, so dass der unterschwellwertige Leckstrom minimiert wird.

Gemäß einer anderen Ausführungsform der Erfindung weist die Halbleitervorrichtung weiterhin eine Vielzahl an Kondensatoren auf. Die Kondensatoren sind elektrisch mit den Transistoren verbunden, wodurch DRAM-Speicherzellen gebildet werden. Die Bias-Spannung ändert die Grenzspannung so, dass der unterschwellwertige Leckstrom zu niedrig ist, um den Kondensator der Speicherzelle zu entladen.

Gemäß noch einer anderen Ausführungsform ist das gewählte leitfähige Material Polysilizium. Gemäß noch einer anderen Ausführungsform ist das leitfähige Material des STI-Bereichs mit einem p-Typ-Material dotiert. Gemäß noch einer anderen Ausführungsform ist das leitfähige Material der STI-Region mit einem n-Typ-Material dotiert. Die p-Typ- und n-Typ- Materialen verbessern die Fähigkeit des leitfähigen Materials, eine Bias-Spannung zu überstehen bzw. diese aufrecht zu erhalten.

Die Basisschicht kann aus verschiedenen Materialen gebildet werden. In einem Beispiel ist die Grundschicht eine Oxidschicht. In einem anderen Beispiel ist die Grundschicht eine Nitridschicht. In noch einem anderen Beispiel ist die Grundschicht eine Oxid-Nitrid-Oxid-Schicht.

Gemäß noch einer anderen Ausführungsform weist die Halbleitervorrichtung weiterhin eine obere Schicht bzw. Deckschicht auf. Die obere Schicht wird oberhalb des leitfähigen Materials gebildet. Die obere Schicht weist einen offenen Bereich auf, welcher es der Verbindung ermöglicht, die leitfähige Schicht zu kontaktieren. In einem Beispiel ist die obere Schicht eine Oxidschicht. In einem anderen Beispiel ist die obere Schicht eine Nitridschicht. In noch einem anderen Beispiel ist die obere Schicht eine Oxid-Nitrid-Oxid- Schicht.

In noch einer anderen Ausführungsform der vorliegenden Erfindung wird ein Halbleiterschaltkreis mit einem verminderten unterschwellwertigen Leckstrom gebildet. Der Schaltkreis beinhaltet eine Vielzahl an Transistoren und eine STI-Einrichtung zur Isolation der Vielzahl an Transistoren voneinander. Die STI-Einrichtung beinhaltet einen flachen Graben, eine Basisschicht, die in dem Graben gebildet ist, und eine leitfähige Polysilizium-Schicht, die auf der Grundschicht gebildet ist. Die leitfähige Polysilizium- Schicht beinhaltet ein Dotierungsmittel, welches es ermöglicht, dass die STI-Vorrichtung eine Bias-Spannung übersteht bzw. aufrecht erhält.

Das dotierte Polysilizium kann mit verschiedenen Spannungswerten mit einer Bias-Spannung versehen werden, abhängig von den Halbleiterschaltkreistypen, welche von der STI getrennt werden. Gemäß einem Beispiel, bei dem die STI einen n-Typ-FET (NFET) von einem anderen NFET trennt, wird das Polysilizium mit einer Bias-Spannung unterhalb ungefähr einer Grundspannung von 0 Volt versehen. In einem anderen Beispiel, wenn die STI einen p-Typ-FET (PFET) von einem anderen PFET trennt, wird das dotierte Silizium mit einer Grundspannung oberhalb ungefähr einer Eingangspannung bzw. Ladespannung versehen.

Gemäß einer anderen Ausführungsform der vorliegenden Erfindung wird ein Verfahren zur Herstellung einer Halbleitervorrichtung bereitgestellt. Das Verfahren beinhaltet die Bildung erster und zweiter Transistoren auf einem Halbleitersubstrat, Ausbilden eines STI-Bereichs, einschließlich eines flachen Grabens in dem Halbleitersubstrat zwischen den ersten und zweiten Transistoren, Ausbilden einer Basisschicht auf einem unteren Teil des flachen Grabens, Füllen des flachen Grabens mit leitfähigem Material über die Basisschicht, und Ausbilden einer Verbindung an dem STI-Bereich, wodurch später eine Bias- Spannung hieran angelegt werden kann, so dass ein unterschwellwertiger Leckstrom zwischen den ersten und zweiten Transistoren minimiert wird. Die Reihenfolge der Ausbildung der Transistoren und des STI-Bereichs ist nicht kritisch. Beispielsweise können die Transistoren gebildet werden, bevor, während oder nachdem der STI-Bereich gebildet wird.

Gemäß noch einer weiteren Ausführungsform der vorliegenden Erfindung werden erste und zweite Kondensatoren gebildet. Der erste Kondensator wird elektrisch mit dem ersten Transistor verbunden, wodurch eine DRAM-Speicherzelle erzeugt wird. Der zweite Kondensator wird elektrisch mit dem zweiten Transistor verbunden, wodurch eine DRAM-Speicherzelle gebildet wird. Die Kondensatoren können gebildet werden, bevor, während oder nachdem die Transistoren und/oder der STI-Bereich gebildet werden.

In einer weiteren Ausführungsform des Verfahrens zur Herstellung einer Halbleitervorrichtung ist das leitfähige Material Polysilizium, welches mit einem p-Typ-Material dotiert ist. In einer anderen Ausführungsform ist das leitfähige Material Polysilizium, welches mit einem n-Typ- Material dotiert ist. Das leitfähige Material kann dotiert werden, bevor, während oder nachdem das leitfähige Material in dem flachen Graben gebildet wird.

Die Basisschicht kann eine Vielzahl von Materialen aufweisen. In einem Beispiel wird die Basisschicht ausgewählt aus der Gruppe, bestehend aus einer Oxidschicht, einer Nitridschicht und einer Oxid-Nitrid-Oxid-Schicht.

In noch einer weiteren Ausführungsform des Herstellungsverfahrens wird eine obere Schicht auf dem leitfähigen Material gebildet. Die obere Schicht kann einen offenen Bereich aufweisen. Der offene Bereich kann gebildet werden, nachdem die obere Schicht auf dem leitfähigen Material gebildet wurde, oder er kann erzeugt werden, während die obere Schicht auf dem leitfähigem Material gebildet wird. Die obere Schicht kann eine Vielzahl von Materialen aufweisen. In einem Beispiel wird die obere Schicht ausgewählt aus der Gruppe, bestehend aus einer Oxidschicht, einer Nitridschicht und einer Oxid-Nitrid-Oxid-Schicht. In einer weiteren Ausführungsform wird in dem leitfähigen Material eine Ausbuchtung unterhalb eines oberen Bereichs des Grabens vorgenommen, bevor die obere Schicht gebildet wird. In der Ausführungsform, in welcher die obere Schicht einen offenen Bereich aufweist, kann eine leitfähige Verbindung darin in Kontakt mit dem leitfähigem Material angeordnet werden.

Die Halbleitervorrichtung der vorliegenden Erfindung und das Verfahren zur Herstellung einer Halbleitervorrichtung der vorliegenden Erfindung gewährleisten eine verbesserte Isolation zwischen aktiven Elementen, wie beispielsweise Transistoren. Die STI-Vorrichtung ermöglicht es, dass Transistoren kleiner hergestellt werden können, wodurch die Menge an DRAM, die auf einen Chip passt, erhöht wird, während gleichzeitig der Unterschwellwert-Leckstrom vermindert wird.

Kurze Beschreibung der Zeichnungen

Fig. 1 ist eine schematische obere Draufsicht eines Transistorpaars auf einem Substrat, isoliert durch eine STI mit einer Bias-Spannung gemäß der vorliegenden Erfindung.
Fig. 2 ist eine schematische Querschnittsansicht des Transistorpaars, isoliert durch die in Fig. 1 gezeigte, mit einer Bias-Spannung versehene, STI.
Fig. 3 ist eine schematische Querschnittsansicht, die ein Halbleitersubstrat mit einem darin befindlichen Transistorpaar in einem Schritt des vorliegenden Herstellungsverfahrens einer Halbleitervorrichtung zeigt.
Fig. 4 ist eine schematische Querschnittsansicht, die das Ergebnis eines anderen Schritts in dem Bildungsverfahren einer Halbleitervorrichtung der vorliegenden Erfindung zeigt.
Fig. 5 ist eine schematische Querschnittsansicht, die das Ergebnis noch eines anderen Schritts in dem Bildungsverfahren einer Halbleitervorrichtung der vorliegenden Erfindung zeigt.
Fig. 6 ist eine schematische Querschnittsansicht, die das Ergebnis noch eines anderen Schritts in dem Bildungsverfahren einer Halbleitervorrichtung der vorliegenden Erfindung zeigt.
Fig. 7 ist eine schematische Querschnittsansicht, die das Ergebnis noch eines anderen Schritts in dem Bildungsverfahren einer Halbleitervorrichtung der vorliegenden Erfindung zeigt.
Fig. 8 ist eine schematische Querschnittsansicht, die das Ergebnis eines Schritts in einem anderen Verfahren zur Bildung einer Halbleitervorrichtung gemäß der vorliegenden Erfindung zeigt.
Fig. 9 ist eine schematische Querschnittsansicht, die das Ergebnis eines anderen Schritts in dem alternativen Verfahren zur Bildung einer Halbleitervorrichtung der vorliegenden Erfindung zeigt.
Fig. 10 ist eine schematische Querschnittsansicht, die das Ergebnis noch eines anderen Schritts in dem alternativen Verfahren zur Bildung einer Halbleitervorrichtung der vorliegenden Erfindung zeigt.
Gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung wird eine Halbleitervorrichtung gebildet, mit einem flachen Graben bzw. einer flachen Vertiefung in einem Substrat, einer Basisschicht in einem unteren Bereich des Grabens, einem leitfähigen Material über der Basisschicht, welches den flachen Graben füllt, und einer Verbindung an der Oberseite des leitfähigen Materials. Das leitfähige Material wird so gewählt, dass es eine Bias-Spannung überstehen bzw. aufrechterhalten kann. Vorzugsweise ist das leitfähige Material Polysilizium. Verschiedene Dotierungsmittel können zu dem leitfähigen Material zugegeben werden, um dessen Fähigkeit, eine Bias-Spannung zu überstehen bzw. aufrecht zu erhalten, zu verbessern. Beispielsweise ist eine nicht erschöpfende Liste möglicher Dotierungsmittel Phosphor, Arsen und Bor.
Die Bias-Spannung wird durch die Verbindung an das leitfähige Material angelegt. Die Bias-Spannung wirkt dahingehend, die Grenzspannung für einen parasitären Bereich, der sich zwischen zwei durch die Halbleitervorrichtung getrennten Transistoren bilden kann, zu erhöhen. Ohne die Halbleitervorrichtung der vorliegenden Erfindung kann durch den parasitären Bereich ein Leckstrom zwischen dem Source- Bereich eines Transistors zu dem Drain-Bereich des anderen Transistors fließen. Die erhöhte Grenzspannung des parasitären Bereichs minimiert einen Leckstrom zwischen den zwei Transistoren.
Verschiedene Dotierungsmittel können für NFETs und PFETs eingesetzt werden. Beispielsweise wird, wenn zwei NFET- Transistoren isoliert werden, ein n-Typ-Dotierungsmittel zu dem leitfähigen Material zugegeben. Wenn zwei PFET- Transistoren isoliert werden, wird ein p-Typ-Dotierungsmittel zu dem leitfähigen Material gegeben. Eine Änderung der Dotierungsmittelkonzentration ermöglicht dem Hersteller eine größere Kontrolle darüber, wie viel Bias-Spannung an die STI- Vorrichtung angelegt werden kann. Die Dotierungsmittelkonzentration kann über einen breiten Bereich variieren. Vorzugsweise liegt die Konzentration in dem Bereich von ungefähr 10¹⁵ bis 10²⁰ Teilen pro Kubikzentimetern.
Die Basisschicht wirkt als ein Isolator zwischen dem leitfähigen Material und dem Halbleitersubstrat. Verschiedene Materialien können als die Basisschicht fungieren.
Beispielsweise kann die Basisschicht ein Oxid, ein Nitrid oder eine Schichtstruktur aus Oxid, Nitrid und Oxid (ONO) sein. Während die Tiefe des flachen Grabens (shallow trench) im Bereich von 0,2 µm liegt, kann die Basisschicht sehr dünn hergestellt werden. Beispielsweise kann die Basisschicht in der Größenordnung von 10 oder 20 nm Dicke liegen. Ein Fachmann erkennt, dass dieser Bereich ein ungefährer Wert ist. Die dünne Basisschicht würde normalerweise die Grenzspannung des parasitären Bereichs vermindern. Die Bias- Spannung an der leitfähigen Schicht korrigiert jedoch diese Verminderung.
Es ist wichtig, dass es dem Hersteller ermöglicht wird, eine genaue Kontrolle über den Leckstrom zu haben, aufgrund dessen, dass die Bias-Spannung durch den Hersteller gewählt werden kann. Der Verluststrom kann um einen Faktor von 10 bis 100 oder mehr verringert werden. Wenn der Verluststrom beispielsweise normalerweise 1 fA betrüge, würde das Anlegen einer 100 mV Bias-Spannung an das leitfähige Material zu einem verminderten Verluststrom von 0,1 fA führen. Die Bias- Spannung wird so gewählt, dass der verminderte Leckstrom die Speicherzelle nicht entladen würde.
Zusätzlich zur Basisschicht und dem leitfähigen Material kann die STI-Einrichtung weiterhin eine obere Schicht aufweisen. Die obere Schicht kann einen weiteren Schutz des leitfähigen Materials bieten. Wie die Basisschicht kann die obere Schicht aus verschiedenen Materialien hergestellt sein, wie bspw. Oxid, Nitrid oder ONO. Die obere Schicht kann 2 bis 3 nm dünn sein oder so dick wie gewünscht. Die relative Dicke des leitfähigen Materials, der unteren Schicht und der oberen Schicht sind einstellbar, solange die Kombination bis an die Oberseite des Grabens an diesen Punkt des Herstellungsprozesses reicht.
Verschiedene Ausführungsformen der vorliegenden Erfindung werden nun mit Bezug auf die Figuren erklärt. Fig. 1 zeigt schematisch eine obere Draufsicht 1 eines Paares von Transistoren 2 und 4 in einem Substrat. Kondensatoren (nicht gezeigt) sind elektrisch mit den Transistoren 2 und 4 verbunden, um Speicherzellen 6 und 8 zu bilden. Die Transistoren sind durch die Halbleitervorrichtung 16 der vorliegenden Erfindung umgeben. Die Speicherzelle 6 wird durch die Gate-Steuerleitung 10 gesteuert. Die Speicherzelle 8 wird durch die Gate-Steuerleitung 12 gesteuert. Pfeil 14 zeigt, wie ein Leckstrom von dem Source-Bereich von Transistor 4 zu dem Drain-Bereich von Transistor 2 fließt.
Wie oben angemerkt, würde ein typischer Leckstrom von 1 fA zwischen den Transistoren 2 und 4 ausreichen, um die Speicherzelle bei einem höheren Spannungspotential zu entladen. Die Halbleitervorrichtung 16 erhöht jedoch die Grenzspannung, was den Leckstrom so vermindert, dass die Speicherzellen unbeeinflusst bleiben. Der Schutzring 18 umgibt die Transistoren 2 und 4, die Speicherzellen 6 und 8 und die Halbleitervorrichtung 16. Der Schutzring ist ein aktiver Bereich, der einen elektrischen Kontakt zu dem Substrat bereitstellt. Der Schutzring 18 wirkt zur Isolierung einer NMOS-Region von einer PMOS-Region auf dem Substrat, um ein Latch-up zu minimieren.
Fig. 2 zeigt schematisch eine Querschnittsansicht 20 einer Halbleitervorrichtung 16 aus Fig. 1. Die Halbleitervorrichtung 16 der vorliegenden Erfindung befindet sich zwischen und auf beiden Seiten der Transistoren 2 und 4 und der Speicherzellen 6 und 8 (nicht gezeigt). Ein Leckstrom fließt, wie durch Pfeil 14 angezeigt ist, unter dem Teil der Halbleitervorrichtung 16 zwischen den Transistoren 2 und 4. Wie oben erklärt ist, wird dieser Leckstrom auf einen Wert vermindert, der diesen für die Speicherzellen harmlos macht.
Fig. 3-7 zeigen schematisch das Fortschreiten bei der Herstellung einer Halbleitervorrichtung gemäß einer Ausführungsform der Erfindung. Insbesondere zeigen Fig. 3-7, wie eine mit einer Bias-Spannung bzw. Vorspannung versehene Halbleitervorrichtung der vorliegenden Erfindung erzeugt wird. Die Schritte sind in logischer Reihenfolge angegeben, es ist jedoch nicht beabsichtigt, dass diese Reihenfolge einschränkt, wie die Halbleitervorrichtung in der Praxis gebildet wird. Einige Schritte, die separat gezeigt sind, können gleichzeitig durchgeführt werden.
Fig. 3 ist eine schematische Querschnittsansicht eines Substrats 30 mit einem ersten Transistor 32 und einem zweiten Transistor 34. Fig. 4 ist eine schematische Querschnittsansicht von Graben 36, nachdem dieser in einem Substrat 30 zwischen Transistoren 32 und 34 gebildet wurde. Der Graben 36 kann durch verschiedene Mittel gebildet werden. Beispielsweise kann der Graben 30 über Reaktivionenätzen (RIE) geätzt werden. Welches Verfahren auch verwendet wird, es sollte ein Graben mit im wesentlichen vertikalen Seitenwänden erzeugt werden. Es sei angemerkt, dass obwohl Graben 36 in Fig. 4 so gezeigt ist, als wäre er zwischen den Transistoren 32 und 34 gebildet, der Graben so gebildet wird, dass die Transistoren wie in Fig. 1 und 2 gezeigt, umgeben sind.
Als nächstes zeigt Fig. 5 den Graben 36 nachdem eine Basisschicht 38 am Boden gebildet wurde. Fig. 5 zeigt, dass die Basisschicht 38 anfänglich entlang des Bodens und der Seiten des Grabens gebildet werden kann. Der Teil der Basisschicht 38, der den Seiten des Grabens benachbart ist, wird entfernt, so dass ein leitfähiges Material in dem Graben gebildet werden kann. Die Basisschicht 38 kann durch verschiedene Mittel gebildet werden. Wenn die Basisschicht 38 beispielsweise ein Oxid ist, kann es in dem Graben 36 aufgewachsen werden. Ein Aufwachsverfahren ist, den Grund des Grabens trockenem Sauerstoff auszusetzen. Ein anderes Aufwachsverfahren ist, den Boden des Grabens einer Kombination von H₂- und O₂-Gasen auszusetzen. Noch ein anderes Oxid-Aufwachsverfahren ist die Plasmaoxidation. Andere Verfahren zur Bildung einer Oxid-Basisschicht sind dem Fachmann bekannt.
Fig. 6 zeigt Graben 36, nachdem das leitfähige Material 40 auf der Basisschicht 38 gebildet wurde. Das leitfähige Material 40 kann durch verschiedene Verfahren gebildet werden. Beispielsweise kann das leitfähige Material 40 abgeschieden werden. Ein bevorzugtes Verfahren der Abscheidung ist die chemische Gasphasenabscheidung (CVD). Bei der CVD werden gasförmige Reaktanten nahe dem Teil des Substrats, wo eine Abscheidung gewünscht ist, bereitgestellt. Durch Wahl einer geeigneten Temperatur und eines geeigneten Drucks setzen sich die gasförmigen Reaktanten als festes Material auf dem gewünschten Teil des Substrats ab.
Nachdem das leitfähige Material 40 auf der Basisschicht 38 gebildet wurde, kann es mittels verschiedener Verfahren poliert oder geglättet werden, was zu einer flachen oder planarisierten Oberfläche (nicht gezeigt) führt. Ein bevorzugtes Verfahren der Planarisierung der Oberfläche ist das chemisch-mechanische Polieren (CMP). Eine Planarisierung ist bevorzugt, da hierdurch eine glatte Oberfläche bereitgestellt wird, falls andere Materialien auf der leitfähigen Schicht angeordnet werden sollen.
Das Dotierungsmittel (nicht gezeigt) kann zu dem leitfähigen Material 40 entweder während oder nach Bildung des leitfähigen Materials 40 in den Graben 36 zugegeben werden. Beispielsweise kann das Dotierungsmittel während der CVD als ein Gas zugemischt werden. Alternativ kann das Dotierungsmittel nach Abscheidung in das leitfähige Material 40 eindiffundiert werden. Verschiedene Dotierungsmittel können eingesetzt werden, abhängig davon, ob die STI- Vorrichtung in einem n-Typ oder einem p-Typ-Substrat gebildet wird. Die Dotierungsmittelkonzentration kann variiert werden, abhängig von der gewünschten Bias-Spannung.
Fig. 7 zeigt die Halbleitervorrichtung nachdem Verbindung 42 auf dem leitfähigem Material 40 gebildet wurde. Die Verbindung 42 stellt einen Kontakt bereit, so dass die Bias- Spannung an das leitfähige Material der Halbleitervorrichtung angelegt werden kann. Die Verbindung 42 kann durch irgendeines der oben erklärten Mittel gebildet werden.
Fig. 8-10 zeigen schematisch das Fortschreiten der Herstellung einer anderen Halbleitervorrichtung gemäß der vorliegenden Erfindung. Die in Fig. 8-10 dargestellten Schritte sind weitere Verfahrensschritte, die nach den zuvor in Fig. 3-6 gezeigten Schritten stattfinden. Fig. 8 zeigt die Halbleitervorrichtung von Fig. 6, nachdem das leitfähige Material ausgespart bzw. eingebuchtet wurde. Die ausgesparte Oberfläche des leitfähigen Materials 40 befindet sich an einer Höhe unterhalb der Oberfläche des Substrats 60. Die Aussparung kann auf verschiedene Weisen durchgeführt werden, beispielsweise durch RIE. Anstelle eines Aussparens ist es möglich, das leitfähige Material anfänglich zu bilden, ohne es bis an die Oberseite des Grabens aufzufüllen.
Fig. 9 zeigt die Halbleitervorrichtung, nachdem die obere Schicht 46 auf dem leitfähigen Material 40 gebildet wurde. Die obere Schicht kann eine unter verschiedenen Zusammensetzungen aufweisen. Eine bevorzugte Zusammensetzung ist eine Oxidschicht, die auf dem leitfähigen Material 40 gebildet werden kann. Eine andere bevorzugte Zusammensetzung ist eine Nitridschicht, die auf dem leitfähigen Material 40 gebildet werden kann. Noch eine andere bevorzugte Zusammensetzung ist eine Oxid-Nitrid-Oxid-Schicht, die auf dem leitfähigen Material 40 gebildet werden kann.
Schließlich zeigt Fig. 10 die Halbleitervorrichtung, nachdem Verbindung 42 gebildet wurde. Die Verbindung 42 stellt einen Kontakt bereit, so dass eine Bias-Spannung an das leitfähige Material der STI-Vorrichtung angelegt werden kann. Die Verbindung 42 kontaktiert das leitfähige Material 40 durch einen Spalt in der oberen Schicht 46. Der Spalt kann während der Bildung der oberen Schicht 46 erzeugt werden. Beispielsweise kann eine Maske über einen Teil des Grabens angeordnet werden, so dass die obere Schicht, dort, wo sich die Maske befindet, nicht gebildet wird. Alternativ kann ein Teil der oberen Schicht 46 geätzt werden, um den Spalt zu erzeugen.
Obwohl die Erfindung hier mit Bezug auf bestimmte Ausführungsformen beschrieben wurden, ist gemeint, dass diese Ausführungsformen lediglich illustrativ für die Prinzipien und Anwendungen der vorliegenden Erfindung sind. Es ist daher selbstverständlich, dass verschiedene Abwandlungen an den illustrativen Ausführungsformen vorgenommen werden können, und dass andere Anordnungen erdacht werden können, ohne vom durch die anliegenden Ansprüche definierten Gedanken und Umfang der vorliegenden Erfindung abzuweichen.

Claims

1. Halbleitervorrichtung, mit:

a) einem Halbleitersubstrat;

b) einer Vielzahl von Transistoren mit einem Gate-, einem Source- und einem Drain-Bereich, die in dem Halbleitersubstrat gebildet sind;

c) einem Shallow-Trench-Isolations(STI)-Bereich, der in dem Halbleitersubstrat zwischen zwei der Vielzahl von Transistoren gebildet ist, wobei der STI-Bereich einen Graben, ein in dem Graben befindliches leitfähiges Material und eine Basisschicht, die zwischen dem Graben und dem leitfähigen Material angeordnet ist, aufweist; und

d) einer Verbindung, die mit dem STI-Bereich verbunden ist, wodurch eine Bias-Spannung an das leitfähige Material angelegt werden kann, so dass ein Unterschwellwert-Leckstrom zwischen den zwei Transistoren minimiert wird.

2. Halbleitervorrichtung nach Anspruch 1, die weiterhin eine Vielzahl an Kondensatoren aufweist, wobei jeder Transistor elektrisch mit mindestens einem der Vielzahl von Kondensatoren verbunden ist.

3. Halbleitervorrichtung nach Anspruch 1, wobei das leitfähige Material Polysilizium ist.

4. Halbleitervorrichtung nach Anspruch 1, wobei das leitfähige Material mit einem p-Typ-Material dotiert ist.

5. Halbleitervorrichtung nach Anspruch 1, wobei das halbleitende Material mit einem n-Typ-Material dotiert ist.

6. Halbleitervorrichtung nach Anspruch 1, wobei die Basisschicht aus der Gruppe ausgewählt ist, bestehend aus einer Oxid-Schicht, einer Nitrid-Schicht und einer Oxid-Nitrid-Oxid-Schicht.

7. Halbleitervorrichtung nach Anspruch 1, die weiterhin eine obere Schicht aufweist, die auf dem leitfähigen Material gebildet ist, wobei die obere Schicht einen offenen Bereich aufweist, so dass die Verbindung das leitfähige Material kontaktieren kann.

8. Halbleiterschaltkreis mit einem verminderten Unterschwellwert-Leckstrom, mit:

a) einem Halbleitersubstrat;

b) einer Vielzahl von Transistoren, die sich in dem Halbleitersubstrat befinden;

c) einem Shallow-Trench-Isolations(STI)-Bereich, der sich in dem Halbleitersubstrat befindet, zur Abtrennung mindestens zweier der Vielzahl von Transistoren voneinander, wobei der STI-Bereich einen flachen Graben, eine in dem flachen Graben befindliche Basisschicht und ein auf der Basisschicht befindliches leitfähiges Polysiliziummaterial aufweist; und

d) einer Verbindung mit dem STI-Bereich, wobei das leitfähige Polysiliziummaterial ein Dotierungsmittel aufweist, so dass eine Bias-Spannung durch die Verbindung an den STI-Bereich angelegt werden kann.

9. Halbleiterschaltkreis nach Anspruch 8, wobei das dotierte Polysilizium so betrieben werden kann, dass eine Bias-Spannung oberhalb ungefähr einer Eingangsspannung aufrechterhalten werden kann.

10. Halbleitervorrichtung nach Anspruch 8, wobei das dotierte Polysilizium so betrieben werden kann, dass eine Bias-Spannung unterhalb ungefähr einer Grundspannung aufrechterhalten werden kann.

11. Verfahren zur Herstellung einer Halbleitervorrichtung, mit den Schritten:

a) Bilden erster und zweiter Transistoren auf einem Halbleitersubstrat;

b) Bilden eines STI-Bereichs, der einen flachen Graben in dem Halbleitersubstrat zwischen den ersten und zweiten Transistoren aufweist;

c) Befüllen des flachen Grabens mit leitfähigem Material; und

d) Bilden einer Verbindung an dem STI-Bereich, wodurch eine Bias-Spannung später daran angeschlossen werden kann, so dass ein Unterschwellwert-Leckstrom zwischen den ersten und zweiten Transistoren minimiert wird.

12. Verfahren nach Anspruch 11, das weiterhin die Ausbildung erster und zweiter Kondensatoren umfasst, wobei der erste Kondensator elektrisch mit dem ersten Transistor verbunden wird, und der zweite Kondensator elektrisch mit dem zweiten Transistor verbunden wird.

13. Verfahren nach Anspruch 11, wobei das leitfähige Material Polysilizium ist, wobei das Verfahren weiterhin die Dotierung des Polysiliziums mit einem p-Typ-Dotierungsmittel umfasst.

14. Verfahren nach Anspruch 11, wobei das leitfähige Material Polysilizium ist, wobei das Verfahren weiterhin das Dotieren des Polysiliziums mit einem n-Typ-Dotierungsmittel umfasst.

15. Verfahren nach Anspruch 11, weiterhin umfassend das Ausbilden einer oberen Schicht auf dem leitfähigen Material, bevor die Verbindung gebildet wird.

16. Verfahren nach Anspruch 15, weiterhin umfassend das Erzeugen eines offenen Bereichs in der oberen Schicht und Anordnen der Verbindung in Kontakt mit dem leitfähigen Material.

17. Verfahren nach Anspruch 15, wobei die obere Schicht ausgewählt ist aus der Gruppe, bestehend aus einer Oxidschicht, einer Nitridschicht, und einer Oxid- Nitrid-Oxid-Schicht.

18. Verfahren nach Anspruch 15, weiterhin umfassend das Aussparen des leitfähigen Materials unterhalb eines oberen Bereichs des Grabens, bevor die obere Schicht gebildet wird.

19. Verfahren nach Anspruch 11, weiterhin umfassend das Ausbilden einer Basisschicht in dem flachen Graben, bevor der flache Graben mit dem leitfähigen Material gefüllt wird.

20. Verfahren nach Anspruch 19, wobei die Basisschicht ausgewählt ist aus der Gruppe, bestehend aus einer Oxidschicht, einer Nitrid-Schicht und einer Oxid- Nitrid-Oxid-Schicht.