JPH0770717B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0770717B2 JPH0770717B2 JP9757888A JP9757888A JPH0770717B2 JP H0770717 B2 JPH0770717 B2 JP H0770717B2 JP 9757888 A JP9757888 A JP 9757888A JP 9757888 A JP9757888 A JP 9757888A JP H0770717 B2 JPH0770717 B2 JP H0770717B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体装置に関し、さらに詳しくは、高耐
圧電界効果トランジスタ構造にあつて、ドレインにバイ
アス電圧を印加させた場合での不可逆破壊を防止するた
めの改良構造に係るものである。
圧電界効果トランジスタ構造にあつて、ドレインにバイ
アス電圧を印加させた場合での不可逆破壊を防止するた
めの改良構造に係るものである。
従来例によるこの種の高耐圧電界効果トランジスタ構造
として、こゝでは、例えば、特開昭60−83348号（特願
昭58−190777号）公報に開示された半導体装置の概要構
成を第３図に示す。
として、こゝでは、例えば、特開昭60−83348号（特願
昭58−190777号）公報に開示された半導体装置の概要構
成を第３図に示す。
すなわち，この第３図従来例による電界効果トランジス
タ構成において、符号１はＰ型シリコン基板（または、
Ｐ型ウエル）であり、2,2aはこのＰ型シリコン基板１の
主面上に形成された素子間分離用の厚いフィールド酸化
膜である。
タ構成において、符号１はＰ型シリコン基板（または、
Ｐ型ウエル）であり、2,2aはこのＰ型シリコン基板１の
主面上に形成された素子間分離用の厚いフィールド酸化
膜である。
また、３は前記フィールド酸化膜２の直下の一部に設け
られたチャネルストッパ用のP+型アイソレーション領
域、４は前記Ｐ型シリコン基板１の主面に形成されたN+
型ソース領域であり、５は同主面上に形成された薄いゲ
ート酸化膜、６はその上に形成されて厚い酸化膜2a上に
延びるゲート電極であつてゲート領域を形成し、７はこ
のゲート領域を挟み前記N+型ソース領域４に対向して形
成されたＮ＋型ドレイン領域であり、さらに、８は前記
ゲート領域とN+型ドレイン領域７との間で、前記厚い酸
化膜2aに覆われて形成された第１のN-型不純物拡散領
域、９はこの第１のN-型不純物拡散領域８を除く前記N+
型ドレイン領域７の部分を取り囲んで隣接され、前記P+
型アイソレーション領域３との間に所定距離を距てゝ形
成された第２のN-型不純物拡散領域である。
られたチャネルストッパ用のP+型アイソレーション領
域、４は前記Ｐ型シリコン基板１の主面に形成されたN+
型ソース領域であり、５は同主面上に形成された薄いゲ
ート酸化膜、６はその上に形成されて厚い酸化膜2a上に
延びるゲート電極であつてゲート領域を形成し、７はこ
のゲート領域を挟み前記N+型ソース領域４に対向して形
成されたＮ＋型ドレイン領域であり、さらに、８は前記
ゲート領域とN+型ドレイン領域７との間で、前記厚い酸
化膜2aに覆われて形成された第１のN-型不純物拡散領
域、９はこの第１のN-型不純物拡散領域８を除く前記N+
型ドレイン領域７の部分を取り囲んで隣接され、前記P+
型アイソレーション領域３との間に所定距離を距てゝ形
成された第２のN-型不純物拡散領域である。
しかして、この従来例構成の場合，トランジスタをオン
させるために、Ｐ型シリコン基板１とN+型ソース領域４
とを0Vに保持した状態で、N+ドレイン領域７に正の所定
バイアス電圧（通常,5V程度）を印加し、ゲート電極６
に正の所定バイアス電圧（通常,5V程度）を印加させる
と、エレクトロンは、このN+型ソース領域４から、ゲー
ト酸化膜５の直下に形成されるチャネル領域を通り、か
つ第１のN-型不純物拡散領域８を経た上でN+型ドレイン
領域７に至り、このようにして電流が流れる。
させるために、Ｐ型シリコン基板１とN+型ソース領域４
とを0Vに保持した状態で、N+ドレイン領域７に正の所定
バイアス電圧（通常,5V程度）を印加し、ゲート電極６
に正の所定バイアス電圧（通常,5V程度）を印加させる
と、エレクトロンは、このN+型ソース領域４から、ゲー
ト酸化膜５の直下に形成されるチャネル領域を通り、か
つ第１のN-型不純物拡散領域８を経た上でN+型ドレイン
領域７に至り、このようにして電流が流れる。
また、一方,P型シリコン基板１とN+型ソース領域４とゲ
ート電極６とを0Vに保持しておき、この状態で、N+型ド
レイン領域７に正のバイアス電圧を印加させてゆくと、
第１のN-型不純物拡散領域８の左端，または右端部分に
電界集中がなされ、こゝでは、いわゆる，アバランシェ
・ブレークダウンを生ずることになる。
ート電極６とを0Vに保持しておき、この状態で、N+型ド
レイン領域７に正のバイアス電圧を印加させてゆくと、
第１のN-型不純物拡散領域８の左端，または右端部分に
電界集中がなされ、こゝでは、いわゆる，アバランシェ
・ブレークダウンを生ずることになる。
前記構成による従来例装置にあつては、前記したよう
に、N+型ドレイン領域７に正のバイアス電圧を印加させ
た場合に、第１のN-型不純物拡散領域８の左端，または
右端部分に電界集中を生ずることになるが、この際，一
方で、第１のN-型不純物拡散領域８での電界集中を避け
るために、不純物濃度を高くすると、デバイス自体が不
可逆破壊される惧れがあり、また、他方，この第１のN-
型不純物拡散領域８の不純物濃度を低くすると、これが
高抵抗となつて、デバイス自体のgm（トランスコンダク
タンス）が悪くなると云う問題点があつた。
に、N+型ドレイン領域７に正のバイアス電圧を印加させ
た場合に、第１のN-型不純物拡散領域８の左端，または
右端部分に電界集中を生ずることになるが、この際，一
方で、第１のN-型不純物拡散領域８での電界集中を避け
るために、不純物濃度を高くすると、デバイス自体が不
可逆破壊される惧れがあり、また、他方，この第１のN-
型不純物拡散領域８の不純物濃度を低くすると、これが
高抵抗となつて、デバイス自体のgm（トランスコンダク
タンス）が悪くなると云う問題点があつた。
この発明は、従来のこのような問題点を解消するために
なされたものであつて、その目的とするところは、高耐
圧電界効果トランジスタ構造における不可逆破壊を防止
すると共に、併せてgm及び耐圧の値を適正に保持し得る
ようにした，この種の半導体装置を提供することであ
る。
なされたものであつて、その目的とするところは、高耐
圧電界効果トランジスタ構造における不可逆破壊を防止
すると共に、併せてgm及び耐圧の値を適正に保持し得る
ようにした，この種の半導体装置を提供することであ
る。
前記目的を達成するために、この発明に係る半導体装置
は、所定導電形の基板，またはウエル上に設けられると
ころの，逆導電形の高濃度ソース・ドレイン領域のう
ち，少なくとも何れか一方に隣接させて、チャネルスト
ッパとしての同一導電形の高濃度不純物領域との間に接
合部を形成する逆導電形の低濃度不純物拡散領域を設け
たものである。
は、所定導電形の基板，またはウエル上に設けられると
ころの，逆導電形の高濃度ソース・ドレイン領域のう
ち，少なくとも何れか一方に隣接させて、チャネルスト
ッパとしての同一導電形の高濃度不純物領域との間に接
合部を形成する逆導電形の低濃度不純物拡散領域を設け
たものである。
すなわち，この発明は、第１導電形の基板またはウエル
にあつて、素子間分離酸化膜，その直下の第１導電形の
高濃度不純物領域で距てられた主面上に、薄いゲート酸
化膜，その上のゲート電極からなるゲート領域と、この
ゲート領域を挟んで第２導電形の高濃度ソース領域，お
よびドレイン領域とを設けた電界効果トランジスタ構造
において、前記ソース領域，ドレイン領域のうちの少な
くとも何れか一方と、前記ゲート領域との間に厚い酸化
膜で覆われた第２導電形の第１の低濃度不純物拡散領域
を設けると共に、この第１の低濃度不純物拡散領域を設
けたソース領域，ドレイン領域に隣接させて、前記高濃
度不純物領域との間に接合部を形成する第２導電形の第
２の低濃度不純物拡散領域を設けたことを特徴とする半
導体装置である。
にあつて、素子間分離酸化膜，その直下の第１導電形の
高濃度不純物領域で距てられた主面上に、薄いゲート酸
化膜，その上のゲート電極からなるゲート領域と、この
ゲート領域を挟んで第２導電形の高濃度ソース領域，お
よびドレイン領域とを設けた電界効果トランジスタ構造
において、前記ソース領域，ドレイン領域のうちの少な
くとも何れか一方と、前記ゲート領域との間に厚い酸化
膜で覆われた第２導電形の第１の低濃度不純物拡散領域
を設けると共に、この第１の低濃度不純物拡散領域を設
けたソース領域，ドレイン領域に隣接させて、前記高濃
度不純物領域との間に接合部を形成する第２導電形の第
２の低濃度不純物拡散領域を設けたことを特徴とする半
導体装置である。
従つて、この発明装置においては、第１導電形の基板，
またはウエル上に、ゲート領域，およびこのゲート領域
を挟んで第２導電形の高濃度ソース・ドレイン各領域を
設けた状態で、これらの高濃度領域のうちの少なくとも
何れか一方と、ゲート領域との間に第２導電形の第１の
低濃度不純物拡散領域を設け、かつ同領域を設けたソー
ス・ドレイン各領域に隣接させて、第１導電形の高濃度
不純物領域との間に接合部を形成する第２導電形の第２
の低濃度不純物拡散領域を設けて構成したから、これら
の接合部を形成する各領域の不純物濃度を最適化設定さ
せることにより、ドレイン領域側にバイアス電圧を印加
させたときに生ずる電界集中を、第１の低濃度不純物拡
散領域の左端，または右端部分から、高濃度不純物領域
と第２の低濃度不純物拡散領域との接合部に移し得るも
ので、この場合，第１の低濃度不純物拡散領域での耐圧
に対し、接合部での耐圧を幾分低く設定させれば、デバ
イスでの耐圧，ならびにgmの値を適正に保持して、その
不可逆破壊を防止できるのである。
またはウエル上に、ゲート領域，およびこのゲート領域
を挟んで第２導電形の高濃度ソース・ドレイン各領域を
設けた状態で、これらの高濃度領域のうちの少なくとも
何れか一方と、ゲート領域との間に第２導電形の第１の
低濃度不純物拡散領域を設け、かつ同領域を設けたソー
ス・ドレイン各領域に隣接させて、第１導電形の高濃度
不純物領域との間に接合部を形成する第２導電形の第２
の低濃度不純物拡散領域を設けて構成したから、これら
の接合部を形成する各領域の不純物濃度を最適化設定さ
せることにより、ドレイン領域側にバイアス電圧を印加
させたときに生ずる電界集中を、第１の低濃度不純物拡
散領域の左端，または右端部分から、高濃度不純物領域
と第２の低濃度不純物拡散領域との接合部に移し得るも
ので、この場合，第１の低濃度不純物拡散領域での耐圧
に対し、接合部での耐圧を幾分低く設定させれば、デバ
イスでの耐圧，ならびにgmの値を適正に保持して、その
不可逆破壊を防止できるのである。
以下、この発明に係る半導体装置の各別の実施例につ
き、第１図および第２図を参照して詳細に説明する。
き、第１図および第２図を参照して詳細に説明する。
第１図はこの発明装置の一実施例を適用した電界効果ト
ランジスタの概要を模式的に示す断面構成図であり、こ
の第１図実施例構成において、前記第３図従来例構成と
同一符号は同一または相当部分を示している。
ランジスタの概要を模式的に示す断面構成図であり、こ
の第１図実施例構成において、前記第３図従来例構成と
同一符号は同一または相当部分を示している。
すなわち，この第１図に示す実施例構成においても、符
号１はＰ型シリコン基板（または、ウエル）であり、2,
2aはこのＰ型シリコン基板１の主面上に形成された素子
間分離用の厚いフィールド酸化膜である。
号１はＰ型シリコン基板（または、ウエル）であり、2,
2aはこのＰ型シリコン基板１の主面上に形成された素子
間分離用の厚いフィールド酸化膜である。
また、３は前記フィールド酸化膜２の直下の一部に設け
られたチャネルストッパ用のP+型アイソレーション領域
（高濃度不純物拡散領域）、４は前記Ｐ型シリコン基板
１の主面に形成されたN+型ソース領域であり、５は同主
面上に形成された薄いゲート酸化膜、６はその上に形成
されて厚い酸化膜2a上に延びるゲート電極であつてゲー
ト領域を形成、７はこのゲート領域を挟み前記N+型ソー
ス領域４に対向して形成されけたN+型ドレイン領域であ
る。
られたチャネルストッパ用のP+型アイソレーション領域
（高濃度不純物拡散領域）、４は前記Ｐ型シリコン基板
１の主面に形成されたN+型ソース領域であり、５は同主
面上に形成された薄いゲート酸化膜、６はその上に形成
されて厚い酸化膜2a上に延びるゲート電極であつてゲー
ト領域を形成、７はこのゲート領域を挟み前記N+型ソー
ス領域４に対向して形成されけたN+型ドレイン領域であ
る。
さらに、８は前記ゲート領域とN+型ドレイン領域７との
間で、前記厚い酸化膜2aに覆われて形成された第１のN-
型不純物拡散領域、９はこの第１のN-型不純物拡散領域
８を除く前記N+型ドレイン領域７の部分を取り囲んで隣
接され、前記P+型アイソレーション領域３に接して形成
された第２のN-型不純物拡散領域である。
間で、前記厚い酸化膜2aに覆われて形成された第１のN-
型不純物拡散領域、９はこの第１のN-型不純物拡散領域
８を除く前記N+型ドレイン領域７の部分を取り囲んで隣
接され、前記P+型アイソレーション領域３に接して形成
された第２のN-型不純物拡散領域である。
しかして、この実施例構成においては、トランジスタを
オンさせるため、Ｐ型シリコン基板１とN+型ソース領域
４とを0Vに保持した状態で、N+型ドレイン領域７に正の
所定バイアス電圧（通常,5V程度）を印加し、ゲート電
極６に正の所定バイアス電圧（通常,5V程度）を印加さ
せると、前記した従来例構成の場合と同様に、エレクト
ロンは、このN+型ソース領域４から、ゲート酸化膜５の
直下に形成されるチャネル領域を通つて、第１のN-型不
純物拡散領域８を経た後，N+型ドレイン領域７に至り、
このようにして電流が流れる。
オンさせるため、Ｐ型シリコン基板１とN+型ソース領域
４とを0Vに保持した状態で、N+型ドレイン領域７に正の
所定バイアス電圧（通常,5V程度）を印加し、ゲート電
極６に正の所定バイアス電圧（通常,5V程度）を印加さ
せると、前記した従来例構成の場合と同様に、エレクト
ロンは、このN+型ソース領域４から、ゲート酸化膜５の
直下に形成されるチャネル領域を通つて、第１のN-型不
純物拡散領域８を経た後，N+型ドレイン領域７に至り、
このようにして電流が流れる。
また、一方,P型シリコン基板１とN+型ソース領域４とゲ
ート電極６とをOVに保持しておき、この状態で、N+型ド
レイン領域７に正のバイアス電圧を印加させてゆくと、
こゝでは、P+型アイソレーション領域３と第２のN-型不
純物拡散領域９との不純物濃度を最適化させておくこと
により、前記した従来例構成の場合，第１のN-型不純物
拡散領域８の左端，または右端部分に生じていた電界集
中を、これらの第２のN-型不純物拡散領域９とP+アイソ
レーション領域３との接合部に移動させ得るもので、こ
の場合，前者第１のN-型不純物拡散領域８の左端，また
は右端部分での耐圧よりも、後者第２のN-型不純物拡散
領域９とP+アイソレーション領域３との接合部での耐圧
が幾分か低目になるように設定しておけば、デバイス自
体の耐圧，ひいてはgmの値をあまり低下させずに、その
不可逆破壊を防止できるのである。
ート電極６とをOVに保持しておき、この状態で、N+型ド
レイン領域７に正のバイアス電圧を印加させてゆくと、
こゝでは、P+型アイソレーション領域３と第２のN-型不
純物拡散領域９との不純物濃度を最適化させておくこと
により、前記した従来例構成の場合，第１のN-型不純物
拡散領域８の左端，または右端部分に生じていた電界集
中を、これらの第２のN-型不純物拡散領域９とP+アイソ
レーション領域３との接合部に移動させ得るもので、こ
の場合，前者第１のN-型不純物拡散領域８の左端，また
は右端部分での耐圧よりも、後者第２のN-型不純物拡散
領域９とP+アイソレーション領域３との接合部での耐圧
が幾分か低目になるように設定しておけば、デバイス自
体の耐圧，ひいてはgmの値をあまり低下させずに、その
不可逆破壊を防止できるのである。
また、前記第１図実施例構成においては、N+型ドレイン
領域７の側にのみ、厚い酸化膜2a,および第1,第２のN-
型不純物拡散領域8,9を形成させているが、第２図実施
例構成に示すように、N+型ソース領域４の側にあつて
も、これらを全く同様に形成させてもよく、この場合に
は、両領域4,7の何れをソース，もしくはドレインに利
用しても差支えはない。
領域７の側にのみ、厚い酸化膜2a,および第1,第２のN-
型不純物拡散領域8,9を形成させているが、第２図実施
例構成に示すように、N+型ソース領域４の側にあつて
も、これらを全く同様に形成させてもよく、この場合に
は、両領域4,7の何れをソース，もしくはドレインに利
用しても差支えはない。
なお、前記各実施例においては、Ｐ型シリコン基板１を
用いているが、Ｎ型シリコン基板上に形成されるＰ型ウ
エルを用いてもよく、また、各実施例では、Ｎチャネル
電界効果トランジスタに適用する場合について述べてい
るが、導電形式を逆に設定することにより、Ｐチャネル
電界効果トランジスタにも適用できて同様な作用，効果
を得られることは勿論である。
用いているが、Ｎ型シリコン基板上に形成されるＰ型ウ
エルを用いてもよく、また、各実施例では、Ｎチャネル
電界効果トランジスタに適用する場合について述べてい
るが、導電形式を逆に設定することにより、Ｐチャネル
電界効果トランジスタにも適用できて同様な作用，効果
を得られることは勿論である。
以上詳述したように、この発明によれば、第１導電形の
基板，またはウエル上に、ゲート領域，およびこのゲー
ト領域を挟んで第２導電形の高濃度ソース・ドレイン領
域を設けた電界効果トランジスタにおいて、これらのソ
ース・ドレイン領域のうちの少なくとも何れか一方と、
ゲート領域との間に第２導電形の第１の低濃度不純物拡
散領域を設け、かつ同領域を設けたソース・ドレイン領
域に隣接させて、チャネルストッパとしての第１導電形
の高濃度不純物領域との間に接合部を形成する第２導電
形の第２の低濃度不純物拡散領域を設けた構成，つま
り、換言すると、第１導電形の高濃度不純物領域と第２
導電形の第２の低濃度不純物拡散領域とを、接合部を形
成して隣接構成させたから、これらの各領域の不純物濃
度を最適化させておくことにより、ドレイン領域側にバ
イアス電圧を印加させたときに生ずる電界集中を、第１
の低濃度不純物拡散領域の左端，または右端部分から、
高濃度不純物領域と第２の低濃度不純物拡散領域との接
合部に容易に移し得るもので、こゝでは、第１の低濃度
不純物拡散領域での耐圧に対し、接合部での耐圧を幾分
低く設定させておけば、この種の電界効果トランジスタ
の耐圧，およびそのgmの値を殆んど低下させずに、デバ
イスの不可逆破壊を効果的に防止できて、その信頼性向
上に役立ち、しかも、従来例に比較するとき、構造的に
も簡単で容易に実施できるなどの優れた特長を有するも
のである。
基板，またはウエル上に、ゲート領域，およびこのゲー
ト領域を挟んで第２導電形の高濃度ソース・ドレイン領
域を設けた電界効果トランジスタにおいて、これらのソ
ース・ドレイン領域のうちの少なくとも何れか一方と、
ゲート領域との間に第２導電形の第１の低濃度不純物拡
散領域を設け、かつ同領域を設けたソース・ドレイン領
域に隣接させて、チャネルストッパとしての第１導電形
の高濃度不純物領域との間に接合部を形成する第２導電
形の第２の低濃度不純物拡散領域を設けた構成，つま
り、換言すると、第１導電形の高濃度不純物領域と第２
導電形の第２の低濃度不純物拡散領域とを、接合部を形
成して隣接構成させたから、これらの各領域の不純物濃
度を最適化させておくことにより、ドレイン領域側にバ
イアス電圧を印加させたときに生ずる電界集中を、第１
の低濃度不純物拡散領域の左端，または右端部分から、
高濃度不純物領域と第２の低濃度不純物拡散領域との接
合部に容易に移し得るもので、こゝでは、第１の低濃度
不純物拡散領域での耐圧に対し、接合部での耐圧を幾分
低く設定させておけば、この種の電界効果トランジスタ
の耐圧，およびそのgmの値を殆んど低下させずに、デバ
イスの不可逆破壊を効果的に防止できて、その信頼性向
上に役立ち、しかも、従来例に比較するとき、構造的に
も簡単で容易に実施できるなどの優れた特長を有するも
のである。
第１図，および第２図はこの発明装置の各別の実施例を
適用した電界効果トランジスタの概要をそれぞれ模式的
に示す断面構成図であり、また、第３図は従来例による
電界効果トランジスタの概要を模式的に示す断面構成図
である。 １……Ｐ型シリコン基板（型ウエル）、2,2a……厚い
フィールド酸化膜、３……P+型アイソレーション領域
（高濃度不純物拡散領域）、４……N+型ソース領域、５
および６……薄いゲート酸化膜，およびゲート電極（ゲ
ート領域）、７……N+型ドレイン領域、８……第１のN-
型不純物拡散領域、９……第２のN-型不純物拡散領域。
適用した電界効果トランジスタの概要をそれぞれ模式的
に示す断面構成図であり、また、第３図は従来例による
電界効果トランジスタの概要を模式的に示す断面構成図
である。 １……Ｐ型シリコン基板（型ウエル）、2,2a……厚い
フィールド酸化膜、３……P+型アイソレーション領域
（高濃度不純物拡散領域）、４……N+型ソース領域、５
および６……薄いゲート酸化膜，およびゲート電極（ゲ
ート領域）、７……N+型ドレイン領域、８……第１のN-
型不純物拡散領域、９……第２のN-型不純物拡散領域。
Claims (1)
- 【請求項１】第１導電形の基板またはウエルにあつて、
素子間分離酸化膜，その直下の第１導電形の高濃度不純
物領域で距てられた主面上に、薄いゲート酸化膜，その
上のゲート電極からなるゲート領域と、このゲート領域
を挟んで第２導電形の高濃度ソース領域，およびドレイ
ン領域とを設けた電界効果トランジスタ構造において、
前記ソース領域，ドレイン領域のうちの少なくとも何れ
か一方と、前記ゲート領域との間に厚い酸化膜で覆われ
た第２導電形の第１の低濃度不純物拡散領域を設けると
共に、この第１の低濃度不純物拡散領域を設けたソース
領域，ドレイン領域に隣接させて、前記高濃度不純物領
域との間に接合部を形成する第２導電形の第２の低濃度
不純物拡散領域を設けたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9757888A JPH0770717B2 (ja) | 1988-04-20 | 1988-04-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9757888A JPH0770717B2 (ja) | 1988-04-20 | 1988-04-20 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01268171A JPH01268171A (ja) | 1989-10-25 |
| JPH0770717B2 true JPH0770717B2 (ja) | 1995-07-31 |
Family
ID=14196128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9757888A Expired - Fee Related JPH0770717B2 (ja) | 1988-04-20 | 1988-04-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0770717B2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0487022B1 (en) * | 1990-11-23 | 1997-04-23 | Texas Instruments Incorporated | A method of simultaneously fabricating an insulated gate-field-effect transistor and a bipolar transistor |
| JP2000286346A (ja) | 1999-01-27 | 2000-10-13 | Seiko Epson Corp | 半導体装置およびその製造方法 |
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