DE69101640T2

DE69101640T2 - Binäre speicherzelle.

Info

Publication number: DE69101640T2
Application number: DE69101640T
Authority: DE
Inventors: Lars Carlstedt
Original assignee: Carlstedt Elektronik AB
Current assignee: Carlstedt Elektronik AB
Priority date: 1990-08-02
Filing date: 1991-08-01
Publication date: 1994-07-21
Anticipated expiration: 2011-08-02
Also published as: JPH05508729A; IL99052A0; CN1059799A; SK402592A3; EP0541683A1; DE69107460D1; KR930701818A; CN1061865A; FI930434A; IL99056A; LTIP381A; WO1992002876A1; WO1992002932A1; LTIP382A; HU9300175D0; US5239502A; BG97385A; WO1992002875A1; US5379387A; JPH05508730A

Description

Diese Erfindung bezieht sich auf eine Bitspeicherzelle in einem Speicher.

HINTERGRUND DER ERFINDUNG

Ein konventioneller Assoziativspeicher weist Speicherzellen auf, die in einen assoziativen Bereich und einen Speicherbereich aufgeteilt sind. Das Einschreiben von Information in einen Assoziativspeicher erfolgt ohne Addressen. Der Speicherzellenbereich wird gewöhnlich als schieberegister angeordnet.
Der Computer wurde während der 40er Jahre erfunden. Seither wurde er mit einer revolutionären Geschwindigkeit entwickelt. Trotzdem weisen heutige Computer nahezu dieselbe Architektur auf wie die ersten.
Die meisten Verbesserungen wurden auf der Hardwareseite gemacht. Die Einführung von VLSI und der Fortschritt in der Lithographie haben es ermöglicht, Einchip-Computer zu fertigen, die nur fünf Jahre zuvor als Supercomputer bezeichnet wurden. Die Baumaße sind exponentiell geschrumpft und betragen nun weniger als 1 um. Die Taktrate sowie die Zahl aktiver Transistoren haben um viele Größenordnungen zugenommen. Vermutlich werden physikalische Beschränkungen die Leiterbreite auf 0,2 um begrenzen.

ZIELE DER ERFINDUNG

Das Hauptziel der Erfindung ist die Bereitstellung einer Bitspeicherzelle, die vor allem an einen Assoziativspeicher angepaßt ist, welcher als aktiver Bestandteil eines Computers dienen kann und damit nicht nur Information speichert, sondern auch an logischen Operationen teilnimmt.
Ein weiteres Ziel der Erfindung ist es, eine Bitspeicherzelle zu schaffen, die eine sehr hohe Packungsdichte aufweisen kann.
Ein weiteres Ziel der Erfindung ist die Bereitstellung einer in VLSI-Technik (VLSI = Very Large Scale Integration, dt. Höchstintegration) impementierbaren Bitspeicherzelle.
Noch ein weiteres Ziel der Erfindung ist die Schaffung einer für Operationen mit hoher Arbeitsgeschwindigkeit optimierten Bitspeicherzelle.
Eine ein Flipflop mit zwei Mehremittertransistoren aufweisende Bitspeicherzelle, die Merkmale zur Anpassung an einen Assoziativspeicher besitzt, ist in der US-A-3,634,833 beschrieben. Diese Zelle besitzt vergleichbare Möglichkeiten. Ihre Steuerung und Überwachung wird jedoch lediglich auf ihren Mehrfachemittern durchgeführt, was sie ziemlich empfindlich auf externe Störfelder macht.
Eine Bitspeicherzelle mit einem basisgesteuerte Transistoren enthaltenden Flipflop ist in der JP-60-273712 beschrieben. Diese Speicherzelle ist nur zum Einschreiben und Auslesen von Daten in die bzw. aus der Speicherzelle gedacht, und damit nicht zur Verwendung in einem Assoziativspeicher. Sie besitzt daher keine vergleichbaren Fähigkeiten. Die Schreib- und Lesesteuerung wird mittels verschiedener Betriebsspannungspotentiale auf der Versorgungsleitung und verschiedener Potentiale auf der Masseleitung in Abhängigkeit davon, ob eine Schreib- oder Leseoperation ausgeführt werden soll, vermittelt. Das Schreib- und Leseergebnis wird auf zwei wechselseitig verschiedene Spannungspegel aufweisenden Anschlußstücken geliefert. Dies bedeutet, daß alle vier Verbindungen zu der Speicherzelle gesteuert und/oder überwacht werden müssen.
Die FR-A-2,091,964 zeigt eine lediglich zum Schreiben und Lesen und damit nicht für einen Speicher assoziativer Art vorgesehene Speicherzelle. Die Zelle ein kompliziertes Flipflop, das zwei Transistoren und eine Vielzahl von Widerständen umfaßt. Sie besitzt vier Anschlüsse, von denen einer eine konstante Versorgungsspannung aufweist und einer eine durch eine Wortwahlschaltung angesteuerte Wortleitung ist. Zwei Schaltungen sind an die beiden verbleibenden Anschlüsse angeschlossen, wobei eine der Schaltungen zum Beschreiben der Zelle und die andere Schaltung zum Lesen des Inhalts der durch die Wortleitung ausgewählten Zelle vorgesehen ist.

ZUSAMMENFASSUNG DER ERFINDUNG

Die Erfindung befaßt sich mit einer Bitspeicherzelle für einen Assoziativspeicher, in der ein Wert vstore speicherbar ist, der entweder 'wahr' oder 'falsch' ist, wobei die Zelle eine solche Struktur aufweist, daß sie in mehrere verschiedene Funktionszustände setzbar ist und einen ersten, konstant mit einer Versorgungsspannung belieferten Anschluß aufweist und einen zweiten, dritten und vierten Anschluß, von denen jeder in wenigstens drei verschiedene Steuerungszustände setzbar ist, wobei jede Kombination der Steuerungszustände auf dem zweiten, dritten und vierten Anschluß die Speicherzelle in einen einzelnen der Funktionszustände setzt.
Eine Speichereinheit zur Ausführung in VLSI-Technik, mit einer Speicherbitzelle, welche umfaßt:
einen ersten, einen zweiten, einen dritten und einen vierten Anschluß;
ein ein kreuzgekoppeltes Paar von jeweils einen Emitter oder eine Drainelektrode aufweisenden Transistoren und zugehörige Lasten umfassendes Flipflop, das seine Versorgungsspannung zwischen dem ersten und zweiten Anschluß aufweist und von jeder Seite über den dritten und vierten Anschluß steuerbar ist und einen ersten und einen zweiten, auf wechselseitig verschiedene Spannungspegel setzbaren Leitungsknoten besitzt, wobei eine der Spannungspegelkombinationen einen gespeicherten Bitwert 'wahr' und die andere einen gespeicherten Bitwert 'falsch' bedeutet, und einen zwischen dem dritten Anschluß und dem ersten Leitungsknoten angeschlossenen ersten separaten Gleichrichter, und einen zwischen dem vierten Anschluß und dem zweiten Leitungsknoten angeschlossenen zweiten separaten Gleichrichter; die Speichereinheit umfaßt ferner: ein erstes, an den dritten und vierten Anschluß angeschlossenes Mittel und ein zweites, an den zweiten Anschluß angeschlossenes Mittel, wobei an den ersten Anschluß eine Versorgungsspannung konstant angelegt ist, wobei der zweite, dritte und vierte Anschluß mit Hilfe des ersten und zweiten Mittels verschiedene Setzzustände einnehmen können, derart, daß die Zelle aus einer Menge von Funktionszuständen einzelne Funktionszustände einnehmen kann, von denen jeder durch eine fest zugeordnete Kombination von Setzzuständen an dem zweiten, dritten und vierten Anschluß dargestellt wird, wobei bei einem Funktionszustand zum Vergleichen des Zellen zustandes mit Eingabedaten das erste Mittel ein Paar von komplementären Eingabesignalen an den dritten und vierten Anschluß anlegt, und wobei das zweite Mittel ein drittes Mittel zum Vorladen des zweiten Anschlusses auf einen Bebezugsspannungspegel sowie ein viertes Mittel zum Erkennen einer Spannungsänderung an dem zweiten Anschluß umfaßt.
Speichereinheit, in welcher die Setzzustände für den zweiten, dritten und vierten Anschluß der Zellenschaltung "High"-Pegel, "Low"-Pegel, für den dritten und vierten Anschluß kein Strom in die Zelle, Strom in die Zelle, und für den zweiten (acc) der Anschlüsse auch noch Strom aus der Zelle sind, wobei "High"- und "Low"-Pegel darauf bezogen sind, ob die Spannungen als positiv oder negativ verlaufend angesehen werden, d.h. darauf bezogen, ob die Spannung an dem ersten Anschluß positiv oder negativ in Bezug zu Erde ist.
Der zweite Anschluß ist ein Zugriffsanschluß, und der dritte und vierte Anschluß (d, d*) weisen Signale auf, die zueinander invertierte Pegel besitzen, wenn die Zellenschaltung beschrieben oder gelesen wird.
Sie wird durch einen Steuerzyklus gesteuert, welcher zwei Phasen umfaßt: eine erste Vorladephase, in welcher der zweite, dritte und vierte Anschluß an eine zwischen der Spannung des ersten Anschlusses und Erde liegende Zusatzspannung angeschlossen werden, und eine zweite Betriebsphase, um sie in einen vorgeschriebenen Funktionszustand zu setzen, wobei "High"- und "Low"-Pegel in Bezug zu der Zusatzspannung genommen werden und darauf bezogen sind, ob die Spannungen in der Schaltung als positiv oder negativ verlaufend angesehen werden.
Die erfindungsgemäße Speicherbitzelle ist in der Lage, viele Funktionen auszuführen, obwohl sie nur vier Verbindungen umfaßt, von denen drei steuerbar sind. Sie enthält sehr wenig Komponenten. Dies ergibt die Möglichkeit, eine kompakte Speichereinheit, die eine riesige Menge von Speicherbitzellen enthält, herzustellen.
Ein vor allem zum Zusammenwirken mit einem Reduktionscomputer geeigneter Assoziativspeicher, für den die erfindungsgemäße Bitspeicherzelle besonders geeignet ist, ist in der anhängigen PCT-Patentanmeldung mit der Veröffentlichungsnummer WO 92/02932 beschrieben.

KURZBESCHREIBUNG DER ZEICHNUNGEN

Für ein tieferes Verständnis der vorliegenden Erfindung und ihrer weiteren Ziele und Vorteile wird nun auf die nachfolgende Beschreibung unter Bezugnahme auf die beigefügten Zeichnungen verwiesen. Es zeigen schematisch:
Fig. 1 eine erste Ausführungsform einer Bitspeicherzelle in einer speicherzelle, und
Fig. 2. eine zweite Ausführungsform einer Bitspeicherzelle in einer Speicherzelle und mit ihr verbundene Treiber- und Leseschaltungen.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Die erfindungsgemäße Bitspeicherzelle, nachstehend Bitzelle genannt, ist als Bitzelle in einem Speicherfeld in einer Speicherzelle vorgesehen, welche eine große Anzahl von Bitzellen umfaßt, die durch externe zusammengesetzte digitale Information, die an alle Bitzellen über einen mit Treiber- und Leseschaltungen verbundenen Informationsbus verteilt wird, gesteuert werden. Eine Information auf externen Anschlüssen wird in die Zellen eingeschrieben. Eine Information in den Zellen wird aus den Zellen zu externen Anschlüssen ausgelesen.
Jede Bitzelle in jedem Speicherfeld kann von einem Kopf des Speicherfeldes so gesteuert werden, daß die Bitzellen eine der folgenden Operationen zu gegebener Zeit durchführen können:
ruhen bei welcher jede der Bitzellen einen gespeicherten Bitwert gespeichert hält,
lesen bei welcher ein gespeicherter Bitwert in der Bitzelle gelesen wird,
schreiben bei welcher ein Bitwert in die Bitzelle geschrieben wird,
vergleichen bei welcher ein aus Bitwerten zusammengesetztes, in erfindungsgemäßen Bitzellen gespeichertes Datenwort mit einem anderen Datenwort verglichen wird.
Die Steuerung ist von logischen Bedingungen abhängig. Diese sind nicht Teil der vorliegenden Erfindung und werden deshalb nicht in dieser Anmeldung beschrieben.
Die in Fig. 1 dargestellte Ausführungsform einer erfindungsgemäßen Bitzelle ist mit zwei Drähten d und d* an die externe Steuerung angeschlossen. Ein mit dem Kopf (nicht dargestellt) verbundener Draht verbindet alle Bitzellen innerhalb einer Speicherzelle, welche mehrere, beispielsweise 38 Bitzellen umfaßt. Alle Bitzellen in einer Speicherzelle werden durch Signale auf dem Leiter acc gesteuert. Die anderen mit der Bitzelle verbundenen Leiter d und d* sind an korrespondierende Bitzellen in anderen Speicherzellen in einem Speicher, welcher eine große Anzahl von Speicherzellen umfaßt, angeschlossen.
Es ist beabsichtigt, den gesamten Speicher in VLSI-Technik zu implementieren (VLSI = Very Large Scale Integration). Jede Bitzelle weist deshalb einen zur Implementierung in der VLSI-Technik angepaßten Aufbau auf und ist für hohe Pakkungsdichte einer großen Zahl von Bitzellen optimiert. Wie aus Fig. 1 ersichtlich, hat die Bitzelle nur vier Anschlüsse, d.h. einen ersten Anschluß Vcc, der konstant mit einer Versorgungsspannung beaufschlagt wird, und einen zweiten, dritten und vierten Anschluß acc, d, d*, von denen jeder in wenigstens drei verschiedene Steuerungszustände setzbar ist, wie nachstehend detaillierter beschrieben wird.
Die in Fig. 1 dargestellte Bitzelle ist eine Viertransistor- CMOS-Zelle. Die Transistoren sind in dem dargestellten Ausführungsbeispiel n-Typ Transistoren. Die Komponenten in der Bitzellenschaltung können jedoch vielfach verschiedener Art sein, was aus einer nachstehend angegebenen Komponentenliste ersichtlich wird. Die Viertransistor-CMOS-Zelle ist statisch und weist eine Ohm'sche Last auf. Die Zelle ist ein von jeder Seite steuerbares Flipflop. Zwischen dem Zugriffsleiter acc und dem Versorgungsleiter Vcc sind zwei Serienschaltungen, von denen jede den Source/Drain-Pfad eines MOS-FET und einer Last T1,L1 bzw. T2,L2 umfaßt, parallel zueinander vorgesehen. Der Drain des Transistors T1 ist mit dem Gate des Transistors T2 verbunden und der Drain des Transistors T2 ist mit dem Gate des Transistors T1 verbunden. Eine Diode D1 ist zwischen dem Leiter d und der Verbindung n1 des Drains des Transistors T1, der Last L1 und des Gates des Transistors T2 angeschlossen. Eine Diode D2 ist zwischen dem Leiter d* und der Verbindung n2 des Drains des Transistors T2, der Last L2 und des Gates des Transistors T1 angeschlossen. Jede der Dioden D1 und D2 wird durch einen MOSFET gelieferte dessen Drain und Gate miteinander verbunden sowie an die Leiter d bzw. d* angeschlossen sind.
Die wesentlichen Eigenschaften der Schaltungselemente liegen darin, daß die Dioden D1 und D2 Elemente sind, die Stromfluß nur in einer Richtung bezüglich der Leiter d und d* zulassen, und daß die Transistoren aktive Elemente sind, in denen der Strom durch Veränderung der Potentiale an ihren Gates gesteuert werden kann. Die Verbindungen n1 und n2 sind Knotenpunkte, an welchen ein auf eine Einbit-Information bezogenes Potential speicherbar ist. Jede Last ist ein Element, das sich wie ein Widerstand verhält.
In der Ausführungsform in Fig. 1 ist die Spannung Vcc als High-Potential dargestellt. Die Dioden D1 und D2 sind dann so gerichtet, daß Strom von den Leitern d bzw. d* zu den Knotenpunkten n1 bzw. n2 fließt. Der Widerstand eines aktiven Elements T1 bzw. T2 wird erniedrigt, wenn das Potential an seiner Gateelektrode anwächst. Folglich wird der Knotenpunkt an seinem Drain dann abgesenkt werden. In anderen Ausführungsformen können jedoch Potentiale und Ströme so gewählt werden, daß sie die entgegengesetzten Richtungen zu denjenigen in der Ausführungsform gemäß Fig. 1 aufweisen.
Die Komponenten in der Schaltung in Fig. 1 können in vielfach verschiedener Weise gewählt werden. Die Dioden D1 und D2 können unter den folgenden Komponenten gewählt werden:
(1). ein n-Kanal MOSFET, bei welchem der Drain und das Gate miteinander verbunden sind (positive Spannungen).
(2). ein p-Kanal MOSFET, bei welchem der Drain und das Gate miteinander verbunden sind (negative Spannungen).
(3). eine pn-Diode (positive Spannungen, negative Spannungen mit umgekehrter Diode).
(4). eine Schottky-Diode (positive Spannungen, negative Spannungen mit umgekehrter Diode).
Als aktive Elemente T1 und T2 können die folgenden Komponenten verwendet werden:
(1). ein n-Kanal MOSFET (positive Spannungen).
(2). ein p-Kanal MOSFET (negative Spannungen).
(3). ein npn-Transistor (positive Spannungen).
(4). ein pnp-Transistor (negative Spannungen).
Als Lasten L1 und L2 können die folgenden Komponenten verwendet werden:
(1). ein Widerstand.
(2). ein n-Kanal Anreicherungs-MOSFET, dessen Drain und Gate miteinander verbunden sind (positive Spannungen).
(3). ein p-Kanal Anreicherungs-MOSFET, dessen Drain und Gate miteinander verbunden sind (negative Spannungen).
(4). ein n-Kanal Verarmungs-MOSFET, dessen Source und Gate miteinander verbunden sind (positive Spannungen).
(5). ein p-Kanal Verarmungs-MOSFET, dessen Source und Gate miteinander verbunden sind (negative Spannungen).
(6). ein n-Kanal MOSFET, dessen Gate als Steuerelektrode und dessen Source und Drain als Treiberanschlüsse vorgesehen sind (positive Spannungen).
(7). ein p-Kanal MOSFET, dessen Gate als Steuerelektrode und dessen Source und Drain als Treiberanschlüsse vorgesehen sind (negative Spannungen).
(8). ein pnp-Transistor, dessen Basis als Steuerelektrode und dessen Emitter und Kollektor als Treiberanschlüsse vorgesehen sind (positive Spannungen).
(9). ein npn-Transistor, dessen Basis als Steuerelektrode und dessen Emitter und Kollektor als Treiberanschlüsse vorgesehen sind (negative Spannungen).
Mit positiven und negativen Spannungen ist gemeint, daß Vcc positiv bzw. negativ in Bezug auf Erdpotential ist. Die nachstehend verwendete "Low"- und "High"-Spannung ist folglich darauf bezogen, ob die Spannungen in der Bitzelle als positiv oder negativ verlaufend angesehen werden, d.h. darauf bezogen, ob die Spannung Vcc an dem ersten Anschluß positiv oder negativ in Bezug auf Erde ist.
Eine zweite Ausführungsform der Bitzellenschaltung, zusammen mit Treibern für die Bitzellenleiter d, d* und acc ist in Fig. 2 dargestellt. Elemente, die zu Elementen in Fig. 1 korrespondieren, wurden mit denselben Bezugszeichen versehen. Die Bitzelle 7' ist durch gestrichelte Linien umrandet dargestellt. Die Last ist der Source/Drain-Pfad eines MOSFET I1 bzw. I2, der als p-Typ in dieser Ausführungsform dargestellt ist, d.h. der entgegengesetzte Typ zu den Typen der Transistoren T1 und T2, die in dieser Ausführungsform als n- Typ dargestellt sind. Das Gate des Transistors I1 ist mit dem Knotenpunkt n2 verbunden, und das Gate des Transistors I2 ist mit dem Knotenpunkt n1 verbunden.
Gemäß den Ausführungsformen der Bitzelle sowohl nach Fig. 1 als auch nach Fig. 2 kann die Bitzelle einen Wert vstore speichern, wobei der Wert entweder 'wahr' oder 'falsch' ist. Die Bitzelle besitzt eine solche Struktur, daß sie durch Anlegen verschiedener Potentiale an die Leiter acc, d und d* in verschiedene Funktionszustände setzbar ist.
Die Steuerungszustände sind High-Pegel, Low-Pegel, Strom in die Zelle bei allen Leitern und auch Strom aus der Zelle bei dem Leiter acc. Der Leiter acc ist ein von einem Kopf 8 ausgehender Zugriffsleiter, der mit allen Bitzellen 7' in einem Speicherzellenfeld verbunden ist. Die dritten und vierten Leiter d und d* weisen Signale auf, die zueinander invertiert sind, wenn die Zellen beschrieben oder gelesen werden und der Zugriffsleiter acc im LOW-Zustand ist.
Die Treiber- und Leseverstärker in dem Kopf 8 sind in Fig. 2 in einem gestrichelten Rechteck schematisch dargestellt. Die Ansteuerung des Zugriffsleiters acc wird in dem Kopf 8 ausgeführt, welcher seinerseits durch eine externe Steuerung gesteuert wird, die ein Computer sein kann, und die die Spannungen Vr und V3 und auch ein Vorladesignal prech liefert. Ein in diesem Ausführungsbeispiel als n-Typ dargestellter erster Transistor T3 ist mit seiner Source an die Spannung Vr angeschlossen, mit seinem Drain an den Zugriffsleiter acc in allen Bitzellen 7' in einer Speicherzelle, und sein Gate wird mit dem Vorladesignal prech, welches als ein Taktsignal angesehen werden kann, beaufschlagt. Ein in diesem Ausführungsbeispiel als n-Typ dargestellter zweiter Transistor T4 ist mit seiner Source an eine Spannung 0V angeschlossen, mit seinem Drain an den Zugriffsleiter acc in allen Bitzellen 7' in einer Speicherzelle, und sein Gate wird durch eine externe Steuerung angesteuert, welche eine Spannung V3 setzt, die auf High-Pegel liegt, wenn die Spannung 0V an dem Zugriffsleiter acc angelegt werden soll. Wie vorstehend erwähnt, wird der Leiter acc mit allen Bitzellen in einer beispielsweise 38 Bitzellen umfassenden Speicherzelle verbunden, und damit weisen alle Bitzellen dieselbe Steuerung hinsichtlich des Leiters acc auf. Zur Steuerung des Leiters acc wird in einer ersten Phase eine Vorladung bewirkt, wobei der MOSFET T3 in seinen leitenden Zustand gesteuert wird und damit der Leiter acc auf die Spannung Vr gesetzt wird. In der nächsten Phase wird das Signal V3, das abhängig von der Art der zu bewirkenden Steuerung - Low- oder High-Spannung für den Leiter acc - High oder Low ist, dem MOSFET T4 zugeführt. Der Spannungspegel des Leiters acc wird in einem Verstärker AMP verstärkt und zu den externen Schaltungen zur weiteren Operation übertragen. Die Bereitstellung der Steuersignale am Kopf 8 wie auch an der nachstehend beschriebenen Treiberschaltung 9, und die Verwendung der Eingangs- und Ausgangssignale dieser Schaltungen sind nicht Teil dieser Erfindung und werden deshalb nicht weiter beschrieben.
Eine Ausführungsform einer Treiber- und Leseschaltung für die Bitzellenleiter d und d* ist in Fig. 2 in einem weiteren gestrichelten Rechteck dargestellt. Es ist jedoch anzumerken, daß die Schaltung 9 nur eine mögliche Art darstellt, wie die Leiter d und d* getrieben und gelesen werden.
Die Schreibschaltung für den Leiter d umfaßt ein erstes Paar Transistoren T5 und T6, von denen in dem Ausführungsbeispiel der erste als n-Typ und der zweite als p-Typ dargestellt ist, und die mit ihren Drains mit dem Leiter d verbunden sind und einen Spannungsteiler liefern. Der Transistor T5 ist mit seiner Source an ein Potential Vr angeschlossen und sein Gate wird mit dem Vorladesignal prech beaufschlagt. Der andere Transistor T6 ist mit seiner Source an das Potential Vcc angeschlossen und sein Gate wird mit dem Steuersignal V4 beaufschlagt, welches in den Low-Zustand geht, wenn das Potential Vcc an den Leiter d angelegt werden soll, wie nachstehend weiter erklärt wird. Die Schreibschaltung für den Leiter d umfaßt auch eine Reihenschaltung der Source/Drain- Pfade eines p-Typ Transistors T9 und eines n-Typ Transistors T10, die zwischen der Spannungsquelle Vcc und dem Drain eines n-Typ Transistors T11 angeschlossen sind, dessen Source mit Erde verbunden ist und dessen Gate mit einem Eingang 'write' von der externen Steuerung verbunden ist. Die Verbindung zwischen den Drainanschlüssen der Transistoren T9 und T10 ist an das Gate des Transistors T6 angeschlossen und weist die Spannung V4 auf. Das Gate des Transistors T9 wird mit dem invertierten Vorladesignal prech* beaufschlagt, wodurch das Gate T6 mit der Sourcespannung Vcc über einen leitenden Transistor T9 während der Vorladephase verbunden wird.
Die Schreibschaltung für den Leiter d* umfaßt ein zweites Paar von seriengeschalteten Transistoren T7 und T8, von denen der erste als n-Typ und der zweite als p-Typ in dem Ausführungsbeispiel dargestellt ist, und deren Drainanschlüsse mit dem Leiter d* verbunden sind, und die auch einen Spannungsteiler liefern. Der Transistor T7 ist mit seiner Source an ein Potential Vr angeschlossen, und sein Gate ist mit dem Vorladesignal prech beaufschlagt. Der andere Transistor T8 ist mit seiner Source an ein Potential Vcc angeschlossen, und sein Gate wird mit einem Steuersignal V5 beaufschlagt, das in den Low-Zustand übergeht, wenn das Potential Vcc an den Leiter d* angelegt werden soll.
Die Schreibschaltung für den Leiter d* umfaßt ebenfalls eine Reihenschaltung der Source/Drain-Pfade eines p-Typ Transistors T12 und eines n-Typ Transistors T13, die zwischen die Spannungsquelle Vcc und den Drain des Transistors T11 geschaltet sind. Die Verbindung zwischen den Drainanschlüssen der Transistoren T12 und T13 ist an das Gate des Transistors T8 angeschlossen und führt die Spannung V5. Das Gate des Transistors T12 wird mit dem invertierten Vorladesignal prech* beaufschlagt, wodurch das Gate des Transistors T8 mit der Source-Spannung Vcc über einen leitenden Transistor T12 während einer Vorladephase verbunden wird.
Der zur Ein- und Ausgabe vorgesehene externe Leiter EIN/AUSG ist mit zwei Dreizustandsinvertern verbunden. Einer der Dreizustandsinverter, dessen Ausgang an den Leiter EIN/AUSG angeschlossen ist, umfaßt eine Serienschaltung der Source/Drain-Pfade von zwei n-Typ Transistoren T14, T15 und zwei p- Typ Transistoren T16, T17. Das Gate des Transistors T16 ist an einen das Signal bitin liefernden externen Steuerleiter angeschlossen und das Gate des Transistors T15 wird mit dem invertierten Signal bitin* beaufschlagt. Der zweite der Dreizustandsinverter, dessen Eingang mit dem Leiter EIN/AUSG verbunden ist, umfaßt eine Serienschaltung der Source/Drain- Pfade von zwei n-Typ Transistoren T18, T19 und zwei p-Typ Transistoren T20, T21. Das Gate des Transistors T19 ist an einen das Signal bitin liefernden externen Steuerleiter angeschlossen und das Gate des Transistors T20 wird mit dem invertierten Signal bitin* beaufschlagt. Der Ausgang des zweiten Dreizustandsinverters ist an das Gate des Transistors T13 angeschlossen und über einen Inverter INV an das Gate des Transistors T10.
Ein Leseverstärker umfaßt einen n-Typ Transistor T22, dessen Source mit Erde verbunden ist, dessen Gate an eine konstante Spannung Vbias angeschlossen ist, welche den Transistor T22 dauernd leitend und in Funktion als Stromerzeuger hält, und dessen Drain mit einer Parallelschaltung von zwei hintereinander geschalteten Source/Drain-Pfaden eines n-Typ Transistors und eines p-Typ Transistors, T23, T24 bzw. T25, T26, verbunden ist, deren anderes Ende mit der Versorgungspannung Vcc verbunden ist. Die Gateanschlüsse der p-Typ Transistoren T24 und T25 sind miteinander verbunden und an die Verbindung der Drainanschlüsse der Transistoren T23 und T24 angeschlossen. Das Gate des Transistors T23 ist an den Leiter d der Bitzelle 7' angeschlossen und das Gate des Transistors T25 ist an den Leiter d* angeschlossen.
Bei jeder Taktperiode werden die Signale prech und prech* in eine Vorladephase, in welcher das Signal prech High ist und in eine Schaltphase make, in welcher das Signal prech Low ist und die anderen Steuersignale von der externen Steuerung die auszuführende Operation bestimmen, unterteilt. Folglich werden während der Vorladephase die Leiter d, d* und acc über die Transistoren T5, T7 bzw. T3 auf die Spannung Vr vorgeladen.
Die Signale bitin und bitin* steuern, wann Daten zu und von der Bitzelle 7' gesendet werden. Wenn das Signal bitin Low und das Signal bitin* High ist, dann werden Daten von der Bitzelle zum Leiter EIN/AUSG durch den ersten Dreizustandsinverter übertragen. Wenn das Signal bitin High und das Signal bitin* Low ist, dann werden Daten zu der Bitzelle von dem Leiter EIN/AUSG durch den zweiten Dreizustandsinverter übertragen.
Bei der Leseoperation in Phase 2, nach dem Vorladen der Leiter d, d* und acc auf Vr, werden die Leiter d und d* erdfrei belassen, und der Leiter acc wird durch eine High-Spannung V3, die den Transistor T4 leitend macht, auf die Spannung 0V gesetzt. Dies bewirkt, daß der Knotenpunkt mit dem niedersten Potential, angenommen n1, auf ein Potential zwischen Vr und 0V abgesenkt wird. Deswegen fließt ein Strom vom Leiter d zum Knotenpunkt n1 zum Leiter acc. Dieser Strom entlädt den Leiter d, d.h. die Spannung auf dem Leiter d wird abgesenkt. Diese Spannungsverringerung wird durch den Leseverstärker T22 bis T26 gemessen. Das Ergebnis des Auslesens wird an der Verbindung zwischen den Drainanschlüssen der Transistoren T25 und T26 geliefert und in den Eingang des ersten Dreizustandsinverters T14 bis T17 eingespeist. Das Signal bitin im Low-Zustand und das Signal bitin* im High- Zustand besorgen einen Übertrag des gelesenen und verstärkten Bitwertes an den Eingangs/Ausgangsleiter EIN/AUSG. Es ist wichtig, daß die Leiter d und d* während der Phase 2 nicht in einer aktiven Weise gesteuert werden, da sonst keine Spannungsverringerung auf einem der Leiter erreicht wird.
Für die Laseoperation werden somit d als auch d* anfänglich mit dem Potential Vr versorgt. Sowohl d als auch d* werden im wesentlichen auf dem Potential Vr gehalten, aber einer von ihnen sinkt wegen des "Eingangsstromes" in die Zelle, der einen der Leiter d, d* entlädt, etwas ab. Da hier Vr als "Low" definiert ist, wird das Niedrigpotential tiefer liegen als "Low". d und d* ergeben die Lesewerte. d niedriger als d* ergibt FALSCH, d höher als d* WAHR. Für die Operationen nicht schreiben, falsch schreiben, wahr schreiben, nicht schreiben und nicht dergleichen liefern die Informationspotentiale auf den Leitern d und d* keinerlei Information.
Für eine Schreiboperation in Phase 2, nach der Entladung der Leiter d, d* und acc auf Vr, wird der Leiter acc durch eine High-Spannung V3, die den Transistor T4 leitend macht, auf die Spannung 0V gesetzt. Der zu speichernde Wert wird auf dem Ein-/Ausgangsleiter EIN/AUSG bereitgestellt. Die Signale bitin im High-Zustand und bitin* im Low-Zustand veranlassen den zweiten Dreizustandsinverter T18 bis T21, den Wert am Leiter EIN/AUSG auf seinen Ausgang zu übertragen. Wenn das Steuersignal 'write' am Gate des Transistors T11 auf High ist, verbindet es die Sourceanschlüsse der Transistoren T10 und T13 mit 0V.
Ein High-Signal von dem zweiten Dreizustandsinverter T18 bis T21, d.h. eine zu schreibende "0" oder falsch, steuert den Transistor T13 in den leitenden Zustand, wobei die Spannung v5 auf Low-Spannung gesetzt wird, und wobei der Transistor T8 in den leitenden Zustand gesteuert wird und der Leiter d* auf die Spannung Vcc gesetzt wird, d.h. High. Das invertierte Signal von dem zweiten Dreizustandsinverter wird, wenn es in das auf Low liegende Gate des Transistors T10 eingespeist wird, diesen in nichtleitendem Zustand halten, wobei die Spannung V4, die während der Vorlade-Phase mit der Spannungsquelle Vcc verbunden ist, auf dieser Spannung gehalten wird. Der Transistor T6 wird im nichtleitenden Zustand gehalten, und die Spannung Vr, die während des Vorlade-Intervalls über den Transistor T5 mit dem Leiter d verbunden ist, wird gehalten.
Ein Low-Signal von dem zweiten Dreizustandsinverter T18 bis T21, d.h. eine zu schreibende "1" oder wahr, wird die Schreibschaltung T5, T6, T9, T10 über den Inverter INV so steuern, daß diese den Leiter d auf die High-Spannung Vcc setzt, während die Schreibschaltung T7, T8, T12, T13 den Leiter d* auf der Spannung Vr, auf die er während der Vorlade-Phase gesetzt wurde, hält.
Wie aus den vorstehenden Beispielen ersichtlich, werden die Speicherknotenpunkte n1 und n2 in der Ausführungsform gemäß Fig. 2 in der folgenden Operationsart verwendet. Einer der Knotenpunkte n1, n2 oder beide werden während der zweiten Phase des Operationszyklusses geladen oder entladen, abhängig davon, welche der Steuersignale V3, V4 und V5 verwendet werden sollen, d.h. ob der Leiter acc auf 0V gesetzt wird oder ob einer (oder beide) der Leiter d und d* auf Vcc gesetzt wird.
Wie vorstehend erwähnt, besteht jeder Operationszyklus aus einer Vorladeperiode und einer Ausführungsperiode. Wenn daher nachstehend erwähnt wird, daß der Leiter acc auf High- Pegel gesetzt ist, wird darunter verstanden, daß das Signal V3 den Transistor T4 nicht zum Setzen der Spannung 0V auf dem Leiter acc während der Ausführungsperiode veranlaßt. Wenn nachstehend erwähnt wird, daß der Leiter d oder d* auf Low-Pegel gesetzt ist, wird gleichfalls darunter verstanden, daß das Steuersignal V4 oder V5 den Transistor T6 oder T8 nicht in einen Zustand steuert, in welchem er über die Spannung Vcc, welche höher ist als die Spannung Vr, an die Leiter d oder d* während der Ausführungsperiode koppelt. Wenn die Leiter d oder d* jedoch auf High-Pegel gesetzt werden, dann wird der Transistor T6 oder T8 so gesteuert, daß er über die Spannung Vcc an den Leiter koppelt.
Der Speicherzellenbereich kann ziemlich ausgedehnt sein, beispielsweise 256 Speicherzellen enthalten, was bedeutet, daß jedes Transistorenpaar T5, T6 bzw. T7, T8 mit einem Leiter verbunden ist, der eine Bitzelle innerhalb aller beispielsweise 256 Bitzellen der Speicherzellen bedient. Deshalb müssen die Größen der Transistoren an die gesamten Buskapazitäten und die gewünschte Geschwindigkeit angepaßt werden.
Die Spannung Vr sollte von einem kurzgeschlossenen Inverter erzeugt werden, um eine bekannte Beziehung zwischen Vr und dem Treiberverstärker-Inverter beizubehalten. Die Zugriffsschaltungen im Kopf sollen die Bitzellen steuern und auch die Information von den Bitzellen erfassen.
Die folgenden Funktionszustände können durch die Steuerungszustände gesetzt werden:
ruhen in welchem die Zellenschaltung lediglich den Wert vstore speichert,
falsch lesen in welchem der Wert vstore='falsch' gelesen werden kann,
wahr lesen in welchem der Wert vstore='wahr' gelesen werden kann,
nicht lesen in welchem die Zelle lediglich den Wert vstore speichert,
falsch schreiben in welchem der gespeicherte Wert vstore auf 'falsch' gesetzt wird,
wahr schreiben in welchem der gespeicherte Wert vstore auf 'wahr' gesetzt wird,
nicht schreiben in welchem die Zelle lediglich den Wert vstore speichert,
falsch vergl. in welchem der gespeicherte Wert vstore mit einem Wert 'falsch' verglichen wird,
wahr vergl. in welchem der gespeicherte Wert vstore mit einem Wert 'wahr' verglichen wird,
nicht vergl. in welchem die Zelle lediglich den Wert vstore speichert. Im folgenden wird eine Operationstabelle für verschiedene Operationsmodi einer Bitzelle dargestellt: Op.-Modus acc d d* ruhen falsch lesen wahr lesen nicht lesen falsch schreiben wahr schreiben nicht schreiben falsch vergl. wahr vergl. nicht vergl. High Low beliebig Eingangsstrom
Bei falsch vergl. und wahr vergl. sollte der Leiter acc den Zustand 'Ausgangsstrom' aufweisen, sofern ein Vergleichsergebnis VERSCHIEDEN ist.
Bei den Operationen falsch vergl. oder wahr vergl. liefert der Leiter acc (Zugriffsleiter) das Ergebnis des Vergleichs. Der Leiter acc wird auf Vr vorgeladen und das Eingabedatum auf dem Leiter d und dessen inverser Wert auf dem Leiter d* geliefert. Wenn der in der Bitzelle gespeicherte Wert von dem Eingabedatum verschieden ist, wird der Leiter acc durch eine der Dioden D1 oder D2 und durch den korrespondierenden n-Typ Transistor T1 oder T2 geladen. Dies wird durch einen Verstärkertransistor T11 im Kopf 8 festgestellt. Wenn ein Vergleichsergebnis ENTSPRECHEND festgestellt wird, wird der Leiter acc auf dem Potential Vr gehalten.
Die Ausdrücke Eingangsstrom und Ausgangsstrom drücken aus, daß eine Ladung auf bzw. von dem betreffenden Leiter während eines zeitlichen Ablaufs bewegt wird. Dies wird gewöhnlich durchgeführt, indem der Leiter auf HIGH bzw. LOW im Operationsmodus RUHEN initialisiert und dann in den aktuellen Modus umgeschaltet wird. Ein Strom wird dann den betreffenden Leiter entladen bwz. beladen. Wenn kein Strom vorhanden ist, wird keine nennenswerte Ladung transportiert. Deswegen wird die Spannung während des Zeitlichen Ablaufs nicht geändert.

Claims

1. Speichereinheit zur Ausführung in VLSI-Technik, mit einer Speicherbitzelle, welche umfaßt:

einen ersten, einen zweiten, einen dritten und einen vierten Anschluß (Vcc, acc, d, d*);

ein ein kreuzgekoppeltes Paar von jeweils einen Emitter oder eine Sourceelektrode aufweisenden Transistoren und zugehörige Lasten (T1, T2, L1, L2; T1, T2, I1, I2) umfassendes Flipflop, das seine Versorgungsspannung zwischen dem ersten (Vcc) und zweiten (acc) Anschluß aufweist und von jeder Seite über den dritten und vierten Anschluß (d, d*) steuerbar ist und einen ersten und einen zweiten, auf wechselseitig verschiedene Spannungspegel setzbaren Leitungsknoten (n1, n2) besitzt, wobei eine der Spannungspegelkombinationen einen gespeicherten Bitwert 'wahr' und die andere einen gespeicherten Bitwert 'falsch' bedeutet, und einen zwischen dem dritten Anschluß (d) und dem ersten Leitungsknoten (n1) angeschlossenen ersten separaten Gleichrichter (D1), und einen zwischen dem vierten Anschluß (d*) und dem zweiten Leitungsknoten (n2) angeschlossenen zweiten separaten Gleichrichter (D2); die Speichereinheit umfaßt ferner: ein erstes, an den dritten und vierten Anschluß (d, d*) angeschlossenes Mittel (9) und ein zweites, an den zweiten Anschluß (acc) angeschlossenes Mittel (8), dadurch gekennzeichnet, daß an den ersten Anschluß eine Versorgungsspannung konstant angelegt ist, daß der zweite, dritte und vierte Anschluß mit Hilfe des ersten und zweiten Mittels (9 und 8) verschiedene Setzzustände einnehmen können, derart, daß die Zelle aus einer Menge von Funktionszuständen einzelne Funktionszustände einnehmen kann, von denen jeder durch eine fest zugeordnete Kombination von Setzzuständen an dem zweiten, dritten und vierten Anschluß dargestellt wird, und daß bei einem Funktionszustand zum Vergleichen des Zellenzustandes mit Eingabedaten das erste Mittel (9) ein Paar von komplementären Eingabesignalen an den dritten und vierten Anschluß (d, d*) anlegt, und daß das zweite Mittel (8) ein drittes Mittel (T3) zum Vorladen des zweiten Anschlusses (acc) auf einen Bezugsspannungspegel (Vr) sowie ein viertes Mittel (AMP) zum Erkennen einer Spannungsänderung an dem zweiten Anschluß umfaßt.

2. Speichereinheit nach Anspruch 1, dadurch gekennzeichnet, daß die Setzzustände für den zweiten, dritten und vierten Anschluß der Zellenschaltung "High"-Pegel, "Low"- Pegel, für den dritten und vierten Anschluß kein Strom in die Zelle, Strom in die Zelle, und für den zweiten (acc) der Anschlüsse auch noch Strom aus der Zelle sind, wobei "High"- und "Low"-Pegel darauf bezogen sind, ob die Spannungen als positiv oder negativ verlaufend angesehen werden, d.h. darauf bezogen, ob die Spannung (Vcc) an dem ersten Anschluß positiv oder negativ in Bezug zu Erde ist.

3. Speichereinheit nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß sowohl das erste als auch das zweite Mittel (9,8) dazu ausgebildet sind, bei allen Funktionszuständen der Zellenschaltung den zweiten, dritten und vierten Anschluß (acc, d, d*) durch einen Steuerzyklus zu steuern, welcher zwei Phasen umfaßt: eine erste Vorladephase, in welcher der zweite, dritte und vierte Anschluß an eine zwischen der Spannung (Vcc) des ersten Anschlusses und Erde liegende Zusatzspannung (Vr) angeschlossen sind, und eine zweite Betriebsphase, um sie in einen vorgeschriebenen Funktionszustand zu setzen, wobei "High"- und "Low"-Pegel in Bezug zu der Zusatzspannung (Vr) genommen werden und darauf bezogen sind, ob die Spannungen in der Schaltung als positiv oder negativ verlaufend angesehen werden.

4. Speichereinheit nach einem der Ansprüche 1 bis 3, in welcher die Zellenschaltung (T1, T2, L1, L2, D1, D2; T1, T2, I1, I2, D1, D2) durch Verschiedene Kombinationen von Setzzuständen an dem zweiten, dritten und vierten Anschluß in folgende Funktionszustände setzbar ist:

ruhen in welchem die Zellenschaltung lediglich den genannten Bitwert speichert,

lesen in welchem der Bitwert aus der Zellenschaltung ausgelesen werden kann,

nicht lesen in welchem die Zellenschaltung lediglich den Bitwert speichert,

falsch schreiben in welchem der in der Zellenschaltung gespeicherte Bitwert auf 'falsch' gesetzt wird,

wahr schreiben in welchem der in der Zellenschaltung gespeicherte Bitwert auf 'wahr' gesetzt wird,

nicht schreiben in welchem die Zellenschaltung lediglich den Bitwert speichert,

falsch vergl. in welchem der in der Zellenschaltung gespeicherte Bitwert mit einem Wert 'falsch' verglichen wird,

wahr vergl. in welchem der in der Zellenschaltung gespeicherte Bitwert mit einem Wert 'wahr' verglichen wird,

nicht vergl. in welchem die Zellenschaltung lediglich den Bitwert speichert.

5. Speichereinheit nach einem der vorangehenden Ansprüche, in welcher "Low"- und "High"-Spannung darauf bezogen sind, ob die Spannungen in der Bitzelle als positiv oder negativ verlaufend angesehen werden, d.h. darauf bezogen, ob die Spannung Vcc an dem ersten Anschluß positiv oder negativ in Bezug zu Erde ist, dadurch gekennzeichnet, daß eine Betriebsart 'ruhen' durch das zweite und erste Mittel (8,9), welche die Kombination High, Low, Low an dem zweiten, dritten und vierten Anschluß (acc, d, d*) setzen, vermittelt wird.

6. Speichereinheit nach einem der vorangehenden Ansprüche, in welcher "Low"- und "High"-Spannung darauf bezogen sind, ob die Spannungen in der Bitzelle als positiv oder negativ verlaufend angesehen werden, d.h. darauf bezogen, ob die Spannung Vcc an dem ersten Anschluß positiv oder negativ in Bezug zu Erde ist, dadurch gekennzeichnet, daß eine Betriebsart 'falsch lesen', welche die Kombination Low, Eingangsstrom, Low an dem zweiten, dritten und vierten Anschluß (acc, d, d*) aufweist, durch das zweite und erste Mittel vermittelt wird.

7. Speichereinheit nach einem der vorangehenden Ansprüche, in welcher "Low"- und "High"-Spannung darauf bezogen sind, ob die Spannungen in der Bitzelle als positiv oder negativ verlaufend angesehen werden, d.h. darauf bezogen, ob die Spannung Vcc an dem ersten Anschluß positiv oder negativ in Bezug zu Erde ist, dadurch gekennzeichnet, daß eine Betriebsart 'wahr lesen', welche die Kombination Low, Low, Eingangsstrom an dem zweiten, dritten und vierten Anschluß (acc, d, d*) aufweist, durch das zweite und erste Mittel vermittelt wird.

8. Speichereinheit nach einem der vorangehenden Ansprüche, in welcher "Low"- und "High"-Spannung darauf bezogen sind, ob die Spannungen in der Bitzelle als positiv oder negativ verlaufend angesehen werden, d.h. darauf bezogen, ob die Spannung Vcc an dem ersten Anschluß positiv oder negativ in Bezug zu Erde ist, dadurch gekennzeichnet, daß eine Betriebsart 'nicht lesen' und 'nicht schreiben' durch das zweite Mittel, welches den zweiten Anschluß (acc) auf High setzt, vermittelt wird.

9. Speichereinheit nach einem der vorangehenden Ansprüche, in welcher "Low"- und "High"-Spannung darauf bezogen sind, ob die Spannungen in der Bitzelle als positiv oder negativ verlaufend angesehen werden, d.h. darauf bezogen, ob die Spannung Vcc an dem ersten Anschluß positiv oder negativ in Bezug zu Erde ist, dadurch gekennzeichnet, daß der zweite Anschluß ein Zugriffsanschluß (acc) ist, und daß das erste Mittel beim Beschreiben der Zellenschaltung ein Paar von komplementären Eingabesignalen an dem dritten und vierten Anschluß (d, d*) anlegt, und daß das zweite Mittel ein fünftes Mittel zum Setzen des zweiten Anschlusses (acc) auf einen "Low"-Pegel umfaßt.

10. Speichereinheit nach einem der vorangehenden Ansprüche, in welcher "Low"- und "High"-Spannung darauf bezogen sind, ob die Spannungen in der Bitzelle als positiv oder negativ verlaufend angesehen werden, d.h. darauf bezogen, ob die Spannung Vcc an dem ersten Anschluß positiv oder negativ in Bezug zu Erde ist, dadurch gekennzeichnet, daß das zweite Mittel dazu ausgebildet ist, verschiedene Kombinationen von komplementären Eingabesignalen auf dem dritten und vierten Anschluß (d, d*) für die Betriebsarten 'falsch vergl.' und 'wahr vergl.' zu setzen.

11. Speichereinheit nach einem der vorangehenden Ansprüche, in welcher "Low"- und "High"-Spannung darauf bezogen sind, ob die Spannungen in der Bitzelle als positiv oder negativ verlaufend angesehen werden, d.h. darauf bezogen, ob die Spannung Vcc an dem ersten Anschluß positiv oder negativ in Bezug zu Erde ist, dadurch gekennzeichnet, daß eine Betriebsart 'nicht vergl.' durch das erste Mittel (9), welches sowohl den dritten als auch den vierten Anschluß (d, d*) auf Low setzt, und durch Betätigen des dritten und vierten Mittels (T3 und AMP) im zweiten Mittel (8) vermittelt wird.

12. Speichereinheit nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, daß das Flipflop die folgende Konfiguration aufweist: zwischen dem zweiten Anschluß (acc) und dem ersten Anschluß (Vcc) sind eine erste und eine zweite, jeweils den Source/Drain-Pfad eines Transistors und eine Last (T1, L1 und T2, L2) umfassende Serienschaltung zueinander parallel geschaltet vorgesehen, wobei die Verbindung zwischen der Last und dem Transistor in der ersten Serienschaltung der erste Leitungsknoten (n1) ist, der an das Gate des Transistors in der zweiten Serienschaltung angeschlossen ist, und wobei die Verbindung zwischen der Last und dem Transistor in der zweiten Serienschaltung der zweite Leitungsknoten ist, der an das Gate des Transistors in der ersten Serienschaltung angeschlossen ist, daß ein erstes Gleichrichterelement (D1) zwischen dem dritten Anschluß (d) und dem ersten Leitungsknoten angeschlossen ist, welches Stromfluß nur in einer Richtung bezüglich des dritten Anschlusses zuläßt und daß ein zweites Gleichrichterelement (D2) zwischen dem vierten Anschluß (d*) und dem zweiten Leitungsknoten (n2) angeschlossen ist, welches Stromfluß nur in einer Richtung bezüglich des vierten Anschlusses zuläßt.

13. Speichereinheit nach Anspruch 12, dadurch gekennzeichnet, daß die Gleichrichterelemente (D1 und D2) unter den folgenden Komponenten ausgewählt sind:

(1). ein n-Kanal MOSFET, bei welchem der Drain und das Gate miteinander verbunden sind (positive Spannungen).

(2). ein p-Kanal MOSFET, bei welchem der Drain und das Gate miteinander verbunden sind (negative Spannungen).

(3). eine pn-Diode (positive Spannungen, negative Spannungen mit umgekehrter Diode).

(4). eine Schottky-Diode (positive Spannungen, negative Spannungen mit umgekehrter Diode).

14. Speichereinheit nach Anspruch 12, dadurch gekennzeichnet, daß die Transistoren (T1 und T2) unter den folgenden Komponenten ausgewählt sind:

(1). ein n-Kanal MOSFET (positive Spannungen),

(2). ein p-Kanal MOSFET (negative Spannungen),

(3). ein bipolarer npn-Transistor (positive Spannungen),

(4). ein bipolarer pnp-Transistor (negative Spannungen).

15. Speichereinheit nach Anspruch 12, dadurch gekennzeichnet, daß die Lasten (L1 und L2) unter den folgenden Komponenten ausgewählt sind:

(1). ein Widerstand,

(2). ein n-Kanal Anreicherungs-MOSFET, dessen Drain und Gate miteinander verbunden sind (positive Spannungen),

(3). ein p-Kanal Anreicherungs-MOSFET, dessen Drain und Gate miteinander verbunden sind (negative Spannungen),

(4). ein n-Kanal Verarmungs-MOSFET, dessen Source und Gate miteinander verbunden sind (positive Spannungen),

(5). ein p-Kanal Verarmungs-MOSFET, dessen Source und Gate miteinander verbunden sind (negative Spannungen),

(6). ein n-Kanal MOSFET, dessen Gate als Steuerelektrode und dessen Source und Drain als Treiberanschlüsse vorgesehen sind (positive Spannungen),

(7). ein p-Kanal MOSFET, dessen Gate als Steuerelektrode und dessen Source und Drain als Treiberanschlüsse vorgesehen sind (negative Spannungen),

(8). ein bipolarer pnp-Transistor, dessen Basis als Steuerelektrode und dessen Emitter und Kollektor als Treiberanschlüsse vorgesehen sind (positive Spannungen),

(9). ein bipolarer npn-Transistor, dessen Basis als Steuerelektrode und dessen Emitter und Kollektor als Treiberanschlüsse vorgesehen sind (negative Spannungen).