DE3688696T2

DE3688696T2 - Leseverstaerker fuer einen nichtfluechtigen speicher.

Info

Publication number: DE3688696T2
Application number: DE86115696T
Authority: DE
Inventors: Bruce Edward Engles; Bruce Lee Morton
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1985-11-25
Filing date: 1986-11-12
Publication date: 1993-11-04
Anticipated expiration: 2006-11-13
Also published as: US4713797A; JPS62132299A; HK183595A; EP0224125A3; KR870005394A; EP0224125B1; EP0224125A2; DE3688696D1; KR930008640B1; JPH0750557B2

Description

Erfindungsgebiet

Die vorliegende Erfindung betrifft Leseverstärker und insbesondere Verfahren zum Lesen von Daten, die in Speicherzellen eines nichtflüchtigen Speichers gespeichert sind.

Hintergrund der Erfindung

Nichtflüchtige Speicher enthalten Speicher, die Daten selbst bei Abschalten der Stromversorgung behalten. Typische Speicher dieser Kategorie sind verschiedene Nurlesespeicher (ROMs), zum Beispiel maskenprogrammierbare ROMs, löschbare programmierbare ROMs (EPROMs) und elektrisch löschbare Nurlesespeicher (EEPROMs). Diese Speicher haben typischerweise Speicherzellen, die sich entweder in einem Zustand hoher oder niedriger Leitfähigkeit befinden. Im Fall von EPROMs und EEPROMs haben die Speicherzellen entweder eine relativ hohe oder eine relativ niedrige Schwellenspannung, die zum Erzielen der hohen und niedrigen Leitfähigkeitszustände verwendet wird. Ein anderes typisches Merkmal besteht darin, daß die Speicherzellen einen einzigen Ausgang haben, der mit einer Bitleitung verbunden ist. Folglich waren eine Anzahl von Leseverstärkern für ROMs einseitig geerdet. In jüngerer Zeit ist es jedoch üblicher geworden, Referenzzellen (gemeinhin auch Ersatzzellen "dummy cells" genannt) zu verwenden, so daß Differenzverstärkungsverfahren verwendet werden konnten.
Differenzverfahren wurden lange bei Random-Speichern wie dynamischen RAMs (DRAMs) und statischen RAMS (SRAMs) verwendet. Wegen des Ladungsspeicheraspekts von DRAMs und der den SRAMs eigenen Spannungsdifferenz waren diese Verfahren in erster Linie spannungsorientierte Lösungen. Eine Abwandlung dieser Verfahren für die Verwendung bei nichtflüchtigen Speichern hatte ein verbessertes Lesen zu Folge. Ein Beispiel davon ist in Fig. 2 "A Programmable 80 ns 1Mb CMOS EPROM", Saito et al, Seiten 176-177, DIGEST OF TECHNICAL PAPERS, 1985 IEEE International Solid-State Circuits Conference, dargelegt. Dieser Ansatz verwendet den inhärenten Stromführungsaspekt von nichtflüchtigen Zellen, um eine Spannungsdifferenz zu erzeugen, die dann von einem Differenzverstärker verstärkt wird. Dieses Verfahren ist jedoch in erster Linie noch ein Differenzspannungs-Verstärkungsverfahren. Ein Problem besteht in einer erheblichen Funktionsabhängigkeit von Veränderungen der Prozeßparameter. Der an dem Differenzspannungsverstärker festgelegte Vorspannungspunkt ist abhängig von einem Verhältnis der Leitfähigkeiten eines P-Kanal-Transistors und eines schwebenden N-Kanal-Transistors. Obwohl Transistoren des gleichen Typs über Prozeßabweichungen hinweg gut gleichlaufen, tun es Transistoren verschiedenen Typs nicht. Es besteht ein gewisser Gleichlauf zwischen normalen N- und P-Kanal-Transistoren und zwischen normalen N-Kanal-Transistoren und N-Kanal-Transistoren mit schwebendem Gate. Es ist folglich wünschenswert, daß die Funktion verhältnislos sein sollte, anstatt vom Verhältnis von Transistoren unterschiedlicher Typen abzuhängen.
Aus "Japanese Laid-Open Patent Publikation No. 60-70591" ist ferner bekannt, einen Leseverstärker zu haben, in dem ein Stromspiegel zum Festlegen eines Stroms entsprechend der Leitfähigkeit eines Lastkreises vorhanden ist, der ROM-Zellen und einen Stromspiegel zum Festlegen eines Stroms entsprechend einer Ersatzstromquelle, die den gleichen Aufbau hat wie der Lastkreis, umfaßt. Die zwei Ströme werden dann verglichen, um den logischen Zustand einer ausgewählten Speicherzelle zu ermitteln.
Europäische Patentanmeldung Nr. EP-A-0136170 zusammen mit einem Artikel in "Electronics International", Vol 56, Nr. 4, Feb. 1983, Seiten 89-93 und US-Patent Nr. 3,939,731 legen den die vorliegende Erfindung betreffenden Gegenstand offen.

Zusammenfassung der Erfindung

Eine Aufgabe der vorliegenden Erfindung ist es, ein verbessertes Leseverfahren für einen nichtflüchtigen Speicher bereitzustellen.
Eine andere Aufgabe der Erfindung ist es, einen nichtflüchtigen Speicher mit verbesserter Unempfindlichkeit gegen Prozeßveränderungen bereitzustellen.
Eine weitere Aufgabe der Erfindung ist es, ein Datenlesesystem mit verbesserter Unempfindlichkeit gegen Prozeßveränderungen bereitzustellen.
Diese und andere Aufgaben werden erfüllt bei einem Speicher mit:
einer Anordnung von nichtflüchtigen Speicherzellen, die sich entweder in einem programmierten oder unprogrammierten Zustand befinden, worin der programmierte Zustand eine erste Leitfähigkeit und der unprogrammierte Zustand eine zweite Leitfähigkeit hat;
Dekodiereinrichtung zum Auswählen einer Speicherzelle als Reaktion auf eine Adresse und zum Verbinden der ausgewählten Speicherzelle mit einer gemeinsamen Datenleitung;
einer Referenzspeicherzelle, die unprogrammiert ist und die zweite Leitfähigkeit hat;
erster Master-Stromspiegeleinrichtung, verbunden mit der Referenzspeicherzelle, zum Festlegen eines der zweiten Leitfähigkeit proportionalen Referenzstroms;
zweiter Master-Stromspiegeleinrichtung, verbunden mit der Datenleitung, zum Festlegen eines logischen Zustandsstroms bezogen auf die Leitfähigkeit der ausgewählten Speicherzelle;
erster Slave-Stromspiegeleinrichtung, verbunden mit der ersten Master-Stromspiegeleinrichtung, zum Festlegen einer Referenzstromgrenze zwischen einem erstem Stromversorgungsanschluß und einem Ausgangsknoten als vorbestimmtes Verhältnis des Referenzstroms;
zweiter Slave-Stromspiegeleinrichtung, verbunden mit der zweiten Master-Stromspiegeleinrichtung, zum Festlegen einer Steuerstromgrenze zwischen einem zweiten Stromversorgungsanschluß und dem Ausgangsknoten als vorbestimmtes Verhältnis des logischen Zustandsstroms, wobei die Steuerstromgrenze eine erste Größe hat, wenn der logische Zustandsstrom auf die erste Leitfähigkeit bezogen ist, und eine zweite Größe hat, wenn der logische Zustandsstrom auf die zweite Leitfähigkeit bezogen ist;
wobei der Ausgangsknoten ein Ausgangssignal mit einem ersten logischen Zustand bereitstellt, wenn die zweite Slave-Stromspiegeleinrichtung die Steuerstromgrenze auf die erste Größe festlegt, und das Ausgangssignal mit einem zweitem logischen Zustand bereitstellt, wenn die zweite Slave-Stromspiegeleinrichtung die Steuerstromgrenze auf die zweite Größe festlegt;
gekennzeichnet durch
Abschalteinrichtung, verbunden mit dem Ausgangsknoten, zum Halten des Ausgangsknotens auf einem vorbestimmten logischen Zustand für eine vorbestimmte Zeitdauer, die einem Übergang der Adresse folgt, wobei der vorbestimmte logische Zustand der logische Zustand ist, von dem aus ein Schalten in den anderen logischen Zustand schneller ist als ein Zurückschalten von dem anderen logischen Zustand in den vorbestimmten logischen Zustand.

Kurzbeschreibung der Zeichnungen

Fig. 1 ist eine Kombination eines Blockschaltbilds und eines Schaltbilds einer erfindungsgemäßen bevorzugten Ausführung eines Speichers.
Fig. 2 stellt eine Transistorkennlinie dar, die zum Verständnis des Speichers von Fig. 1 nützlich ist;
Fig. 3 stellt eine Transistorkennlinie dar, die zum Verständnis des Speichers von Fig. 1 nützlich ist;
Fig. 4 stellt eine Transistorkennlinie dar, die zum Verständnis des Speichers von Fig. 1 nützlich ist;
Fig. 5 stellt eine Transistorkennlinie dar, die zum Verständnis des Speichers von Fig. 1 nützlich ist; und
Fig. 6 ist eine Kombination eines Blockschaltbilds und eines Schaltbilds eines Teils des Speichers von Anspruch 1.

Beschreibung der Erfindung

In Fig. 1 ist ein Speicher 10 dargestellt, der allgemein aus einem Leseverstärker 11, einer Speicheranordnung 12, einem Spaltendekodierer 13, einem Reihendekodierer 14, einem Ausgangspuffer 16, einem Steuertaktgeber 17, einem Referenzspannungsgenerator 18, den Kopplungstransistoren 19, 20, 21, 22, 23, 24, 26 und 27, den Bitleitungsvorladungstransistoren 28, 29, 30 und einer Datenleitung 31 besteht. Die Transistoren 19-24 und 26-30 sind N-Kanal-Transistoren. Der Speicher 10 hat N- und P-Kanal-Transistoren zum Steuern der Anordnung 12. Die N-Kanal-Transistoren haben eine Schwellenspannung zwischen 0.5 und 0.8 Volt. Die P-Kanal-Transistoren haben eine Schwellenspannung zwischen -0.5 und -0.8 Volt. Die Anordnung 12 besteht aus Transistoren mit schwebendem Gate, die entweder in einem niedrigen oder hohen Schwellenzustand sind. Die in Fig. 1 dargestellten Transistoren mit schwebendem Gate, die die Anordnung 12 bilden, sind Transistoren 32, 33, 34, 35, 36 und 37, die Bitleitungen 38, 39 und die Wortleitungen 41 und 42. Die Transistoren mit schwebendem Gate sind EPROM-Zellen, die auf den niedrigen Schwellenspannungszustand durch das Anlegen von ultraviolettem Licht gelöscht werden und auf den hohen Schwellenzustand elektrisch programmiert werden. Dies ist herkömmlich für EPROM-Zellen. Der Leseverstärker 11 besteht aus den N-Kanal-Transistoren 44, 45, 46 und 47 und den P-Kanal-Transistoren 51, 52, 53 und 54.
Der Spaltendekodierer 13 stellt eine Mehrzahl von Ausgängen zum Auswählen, welche Bitleitung die Daten an die Datenleitung 31 liefern wird, bereit. Der Spaltendekodierer 13 veranlaßt, wie durch eine an den Spaltendekodierer angelegte Spaltenadresse bestimmt, daß zwei dieser Ausgänge aktiv werden, um die Bitauswahl zu vollziehen. Die in Fig. 1 gezeigten Ausgänge sind die Signale C1, C2, C3 und C4. Der Transistor 19 hat einen Drain, der mit Datenleitung 31 verbunden ist, ein Gate zum Empfangen von Signal C2 aus dem Spaltendekodierer 13 und eine Source. Transistor 20 hat einen mit der Source von Transistor 19 verbundenen Drain, ein Gate zum Empfangen von Signal C4 aus dem Spaltendekodierer 13 und eine mit Bitleitung 38 verbundene Source. Transistor 21 hat einen mit Datenleitung 31 verbundenen Drain, ein Gate zum Empfangen eines Signals C1 aus dem Spaltendekodierer 13 und eine Source. Transistor 22 hat einen mit der Source von Transistor 21 verbundenen Drain, ein Gate zum Empfangen von Signal C3 aus dem Spaltendekodierer 13 und eine mit Bitleitung 39 verbundene Source. Wenn Bitleitung 38 von der Spaltenadresse ausgewählt wird, treibt der Spaltendekodierer 13 die Signale C2 und C4 aktiv auf ein logisches Hoch, so daß die Transistoren 19 und 20 die Bitleitung 38 mit der Datenleitung 31 verbinden. Wenn Bitleitung 39 von der Spaltenadresse ausgewählt wird, treibt der Spaltendekodierer 13 die Signale C1 und C3 aktiv auf ein logisches Hoch, so daß die Transistoren 21 und 22 die Bitleitung 39 mit der Datenleitung 31 verbinden. Die Transistoren 23 und 24 werden verwendet, um die Kopplungstransistorpaare 19-20 und 21-22 zu simulieren. Der Transistor 23 hat ein mit einem positiven Stromversorgungsanschluß VDD verbundenes Gate zum Empfangen einer positiven Versorgungsspannung, z. B. 5 Volt, einen Drain und eine Source. Transistor 24 hat einen mit der Source von Transistor 23 verbundenen Drain, ein mit VDD verbundenes Gate und eine mit Bitleitung 40 verbundene Source.
Der Referenzspannungsgenerator 18 hat einen Ausgang, der eine Referenzspannung VR von etwa 2.1 Volt liefert. Die Spannung VR wird verwendet, um die Spannung an einer ausgewählten Bitleitung, z. B. eine der Bitleitungen 38 und 39, zu begrenzen. Die Spannung VR begrenzt über die Datenleitung 31 die Bitleitungsspannung. Die Spannung auf der Datenleitung 31 wird über den Transistor 26 begrenzt. Transistor 26 hat einen mit einem Dateneingang von Leseverstärker 11 verbundenen Drain, ein Gate zum Empfangen der Spannung VR aus dem Referenzspannungsgenerator 18 und eine mit Datenleitung 31 verbundene Source. Die Spannung auf Datenleitung 31 wird somit auf die Spannung VR von etwa 2.1 Volt minus der Schwellenspannung von Transistor 26 begrenzt. Diese Schwellenspannung, einschließlich Bodeneffekt, der in der Technik bekannt ist, wird nominal 0.9 Volt sein. Somit wird die Spannung auf der Datenleitung 31 auf 2.1 minus 0.9 gleich 1.2 Volt begrenzt. Mit der spannungsbegrenzten Datenleitung 31 wird eine ausgewählte Bitleitung ebenfalls begrenzt. Transistor 27 wird verwendet, um die Wirkung von Transistor 26 anzupassen. Transistor 27 hat einen mit einem Referenzeingang von Leseverstärker 11 verbundenen Drain, ein Gate zum Empfangen von Spannung VR aus Generator 18 und eine mit dem Drain von Transistor 23 verbundene Source. Transistor 27 begrenzt die Spannung an dem Drain von Transistor 23 in der gleichen Weise wie der Transistor 26 die Spannung auf der Datenleitung 31 begrenzt. Mit dem spannungsbegrenzten Drain von Transistor 23 wird Bitleitung 40 in der gleichen Weise wie eine ausgewählte Bitleitung in der Spannung begrenzt wird.
Transistoren 28-30 dienen zum Vorladen der Bitleitungen 38-40 auf eine Spannung nahe Massepotential als Reaktion auf ein von Steuertaktgeber 17 erzeugtes Bitleitungsvorladesignal BP. Die Transistoren 28, 29 und 30 haben jeweils ein Gate zum Empfangen des Signals BP von Taktgeber 17, eine mit Masse verbundene Source und einen Drain. Die Drains der Transistoren 28, 29 und 30 sind mit den Bitleitungen 38, 39 bzw. 40 verbunden. Wenn Taktgeber 17 das Signal BP aktiv auf ein logisches Hoch treibt, laden die Transistoren 28-30 die Bitleitungen 38-40 durch Entladen der Bitleitungen 38-40 deutlich unter die Spannung, auf die die Bitleitungen 38-40 durch die Spannung VR und die Transistoren 26 und 27 begrenzt sind, vor.
Die Transistoren 32-37 werden entweder auf eine hohe oder eine niedrige Schwellenspannung programmiert. Der niedrige Schwellenzustand ist der gelöschte Zustand, der nach Belichten mit ultraviolettem Licht erreicht wird. Die Programmierung von Anordnung 12 erfolgt durch selektives Anheben der Schwellenspannung der Transistoren mit schwebendem Gate, z. B. der Transistoren 32-35, die die Anordnung 12 bilden. Die Transistoren 36 und 37 dienen als Referenzen und befinden sich nur im gelöschten Zustand. Der Transistor 32 hat einen mit Bitleitung 38 verbundenen Drain, ein mit Wortleitung 41 verbundenes Gate und eine mit Masse verbundene Source. Transistor 33 hat einen mit Bitleitung 38 verbundenen Drain, ein mit Wortleitung 42 verbundenes Gate und ein mit Masse verbundene Source. Transistor 34 hat einen mit Bitleitung 39 verbundenen Drain, ein mit Wortleitung 41 verbundenes Gate und eine mit Masse verbundene Source. Transistor 35 hat einen mit Bitleitung 39 verbundenen Drain, ein mit Wortleitung 42 verbundenes Gate und eine mit Masse verbundene Source. Transistor 36 hat einen mit Bitleitung 40 verbundenen Drain, ein mit Wortleitung 41 verbundenes Gate und eine mit Masse verbundene Source. Transistor 37 hat einen mit Bitleitung 40 verbundenen Drain, ein mit Wortleitung 42 verbundenes Gate und eine mit Masse verbundene Source. Reihendekodierer 14 hat eine Mehrzahl von Reihendekodierer-Ausgangssignalen zum Freigeben einer Wortleitung, die von einer von dem Reihendekodierer 14 empfangenen Reihenadresse ausgewählt wird. Als Reaktion auf die Reihenadresse veranlaßt der Reihendekodierer 14, daß eines dieser Reihendekodierer-Ausgangssignale aktiv wird. Diese Art von Reihendekodierer ist in der Technik bekannt. Reihendekodierer-Ausgangssignale R1 und R2 sind als Ausgänge des Reihendekodierers 14 dargestellt. Der Reihendekodierer 14 gibt Signal R1 auf Wortleitung 41 und Signal R2 auf Wortleitung 42 aus. Eine Wortleitung wird freigegeben, wenn das Jeweilige Reihendekodierer-Ausgangssignal auf einem logischen Hoch aktiv ist. Wortleitung 41 wird freigegeben, wenn der Reihendekodierer 14 Signal R1 auf einem logischen Hoch bereitstellt. Wortleitung 42 wird freigegeben, wenn der Reihendekodierer 14 Signal R2 auf einem logischen Hoch bereitstellt. Wenn Wortleitung 41 freigegeben ist, werden die Transistoren 32, 34 und 36 entsprechend der Schwellenspannung, auf die sie programmiert sind, aktiviert. Es ist wünschenswert, daß die hohe Schwellenspannung über VDD ist, so daß der Speicherzellen-Transistor, der auf den hohen Spannungszustand programmiert wurde, vollständig nichtleitend sein wird, wenn die Wortleitung, mit der er verbunden ist, freigegeben wird. Der niedrige Spannungszustand sollte deutlich unter der Spannung einer freigegebenen Wortleitung liegen, so daß ein Speicherzellen-Transistor mit dem niedrigen Spannungszustand hoch leitfähig sein wird, wenn die Wortleitung, mit der er verbunden ist, freigegeben wird.
In der Praxis kann die hohe Schwellenspannung VDD Jedoch nicht überschreiten. Ein Speicherzellen-Transistor, der auf den hohen Spannungszustand programmiert ist, kann in der Tat leitend sein, wenn die Wortleitung freigegeben wird. Die hohen und niedrigen Schwellenspannungszustände müssen dann auf der Basis eines relativen Leitfähigkeitsgrades unterschieden werden, anstatt einfach zwischen leitenden und nichtleitenden Speicherzellen zu unterscheiden. Bitleitung 40 und die damit verbundenen Speicherzellen dienen als Referenz zum Nachbilden einer unprogrammierten Zelle. Leseverstärker 11 vergleicht die Leitfähigkeit seines Referenzeingangs mit der seines Dateneingangs um zu bestimmen, ob die ausgewählte Speicherzelle, die mit dem Dateneingang verbunden ist, sich im hohen oder niedrigen Schwellenzustand befindet. Leseverstärker 11 liefert ein Leseverstärkerausgangssignal SO auf einem logischen Hoch, wenn die ausgewählte Speicherzelle sich in dem niedrigen Schwellenzustand, der der relativ höhere Leitfähigkeitszustand ist, befindet. Signal SO wird auf einem logischen Tief geliefert, wenn die ausgewählte Speicherzelle sich in dem hohen Schwellenspannungszustand, der der relativ niedrigere Leitfähigkeitszustand ist, befindet. Puffer 16 hat einen Eingang zum Empfangen des Signals SO und einen Ausgang zum Liefern des Datenausgangssignals DO. Puffer 16 empfängt ein Chip-Freigabesignal CE und ein Pufferfreigabesignal BE. Das Chip-Freigabesignal CE wird aus einem extern erzeugten Signal *CE abgeleitet, das den Speicher 10 bei einem logischen Tief freigibt und bei einem logischen Hoch sperrt. Diese Funktion von Speicher 10 als Reaktion auf das Signal *CE ist herkömmlich. Signal CE ist komplementär zu Signal *CE. Verstärker 16 wird freigegeben, wenn Signal CE ein logisches Hoch ist, und wird gesperrt, wenn Signal CE ein logisches Tief ist. Puffer 16 wird durch ein von Taktgeber 17 empfangenes Pufferfreigabesignal BE getaktet. Wenn Signal BE aktiv ist, liefert Puffer 16 das Signal DO, das auf den logischen Zustand von Signal SO reagiert. Wenn Signal BE inaktiv ist, ist Puffer 16 inaktiv und liefert Signal DO als eine hohe Impedanz. Ein Puffer mit diesem Impedanzmerkmal ist allgemein als Tristate-Puffer bekannt. Taktgeber 17 umfaßt eine Zeitgebereigenschaft, so daß das Signal BE genau in dem aktiven Zustand bereitgestellt wird, wenn der Leseverstärker 11 das Signal SO als gültige Anzeige des Programmierzustands der ausgewählten Speicherzelle liefert. Der Puffer 16 hat ein vergleichsweise großes Treibervermögen, das ihn veranlaßt, einen erheblichen Strom zu ziehen, wenn er seinen Zustand ändert. Signal BE dient zum Halten von Puffer 16 in einem vorbestimmten Zustand, dreistufig, bis Signal SO den logischen Zustand der angesprochenen Speicherzelle anzeigt. Dies verhindert, daß irgendein Teil des aktuellen Lesevorgangs durch Schaltspannungsspitzen oder durch in die Anordnung 12 eingekoppelte Störungen, die auftreten, wenn Puffer 16 die logischen Zustände wechselt, gestört wird.
Transistor 51 hat einen Drain und ein Gate, die mit dem Drain von Transistor 26 verbunden sind und als Dateneingang von Leseverstärker 11 wirken, und eine mit VDD verbundene Source. Transistor 54 hat einen Drain und ein Gate, die mit dem Drain von Transistor 27 verbunden sind und als Referenzeingang von Leseverstärker 11 wirken, und eine mit VDD verbundene Source. Transistor 52 hat eine mit VDD verbundene Source, ein mit dem Drain und dem Gate von Transistor 51 verbundenes Gate und einen Drain als Ausgang von Leseverstärker 11. Transistor 44 hat einen mit dem Drain von Transistor 52 verbundenen Drain, ein Gate zum Empfangen eines Leseverstärker-Rückstellsignals SR aus Taktgeber 17 und eine mit einem Knoten 56 verbundene Source. Der Leseverstärker 11 wird durch Signal SR zurückgestellt, das bei einem logischen Hoch aktiv wird und veranlaßt, daß Signal SO ein logisches Tief wird. Knoten 56 wird durch Transistor 47 während der Funktion des Leseverstärkers 11 auf Masse geklemmt. Transistor 47 hat einen mit Knoten 56 verbundenen Drain und ein Gate zum Empfangen des Chip-Freigabesignals CE. Der Leseverstärker 11 wird durch das aktive Chip-Freigabesignal CE, freigegeben. Wenn das Signal CE aktiv ist, klemmt Transistor 47 den Knoten 56 auf Masse. Signal Ce ist ein Signal, das außerhalb des Speichers 10 bereitgestellt wird. Wenn Signal CE aktiv ist, zeigt es an, daß der Speicher auf die Adressen, die er empfängt, zu reagieren hat, um entweder ein Lesen oder ein Schreiben auszuführen. Somit kann für die Zwecke der Funktion der Knoten 56 als Masse angesehen werden. Transistor 45 hat einen mit dem Drain von Transistor 52 verbundenen Drain, eine mit Knoten 56 verbundene Source und ein Gate. Transistor 46 hat eine mit Knoten 56 verbundene Source, einen Drain und ein Gate, die mit dem Gate von Transistor 45 verbunden sind. Transistor 53 hat einen mit dem Gate und dem Drain von Transistor 46 verbundenen Drain, eine mit VDD verbundene Source und ein mit dem Gate und dem Drain von Transistor 54 verbundenes Gate.
Der Leseverstärker 11 wird für einen neuen Lesevorgang bereitgemacht, wenn Signal SR aktiv wird, das Signal SO auf ein logisches Tief zurücksetzt. Signal SR ist als logischer Hoch-Impuls von einer Dauer von 45-85 ns aktiv. Diese Dauer von Signal SR auf einem logischen Hoch ändert sich mit Prozeßveränderungen. Signal SR wird aktiv als
Reaktion auf einen Adreßübergang oder als Reaktion auf das inaktiv werdende Signal CE. Wenn sich eine Adresse geändert hat, wird eine neue Bitleitung und/oder eine neue Wortleitung ausgewählt. Als Reaktion auf den Adreßübergang wird auch Signal BP als logischer Hoch-Impuls von etwa 10 ns Dauer aktiviert. Dieses lädt die Bitleitungen einschließlich der Bitleitung 38 unter die Spannungsgrenze von etwa 1.2 Volt vor, die durch Signal VR über Transistor 26 geliefert wird. Angenommen, daß Transistor 32 die neu ausgewählte Speicherzelle ist, die von dem Reihendekodierer 14, der Wortleitung 41 auswählt, und dem Spaltendekodierer 13, der Bitleitung 38 auswählt, ausgewählt ist. Wortleitung 41 wird freigegeben und Bitleitung 38 wird mit Datenleitung 31 verbunden. Die Transistoren 32 und 36 empfangen folglich logische Hoch-Eingänge an ihren Gates. Ferner angenommen, daß Transistor 32 sich im gelöschten oder niedrigen Schwellenzustand, der der Zustand relativ hoher Leitfähigkeit ist, befindet. Transistor 36 als Referenzzelle befindet sich ebenfalls im niedrigen Schwellenzustand. Alle Transistoren in Anordnung 12 sind dicht angepaßt. Folglich haben die Transistoren 32 und 36 praktisch die gleiche Leitfähigkeit.
Von Transistor 51 wird Strom an die Bitleitung 38 geliefert. Dieser Strom wird von der Leitfähigkeit des Transistors 32 und der spannungsbegrenzenden Wirkung von Signal VR bestimmt. Ähnlich liefert Transistor 54 Strom an Bitleitung 40. Der über Transistor 54 an die Bitleitung 40 angelegte Strom wird von der Leitfähigkeit des Transistors 36 und der spannungsbegrenzenden Wirkung von Signal VR bestimmt.
Mit Bitleitungen 38 und 40 auf der gleichen Spannung und Transistoren 32 und 36 mit der gleichen Leitfähigkeit sind die Ströme durch die Transistoren 51 und 54 die gleichen. Infolge der Gate-Drain-Verbindung werden die Transistoren 51 und 54 in den Sättigungsbetriebsbereich getrieben. Der Sättigungsbetriebsbereich ist als der Betriebsbereich gekennzeichnet, bei dem der Strom durch den Transistor durch die Gate-Source-Spannung begrenzt wird und nur leicht mit Zunahme der Größe der Drain-Source-Spannung zunehmen kann.
Die Transistoren 52 und 53 bilden Stromspiegel mit den Transistoren 51 und 54. Die Transistoren 51 und 52 bilden einen Stromspiegel 61, bei dem Transistor 51 der Master und Transistor 52 der Slave ist. Die Transistoren 53 und 54 bilden einen Stromspiegel 62, bei dem Transistor 54 der Master und Transistor 53 der Slave ist. Die Verstärkungen und Schwellwerte der Transistoren 53 und 54 sind angepaßt, so daß sie gleich sind. Die tatsächlichen Werte der Verstärkungen und Schwellen von Transistoren sind über Prozeßveränderungen hinweg, die wahrscheinlich eintreten, schwer konstant zu halten. Die relativen Verstärkungen und Schwellenwerte von gleichen Transistortypen sind jedoch bei Prozeßveränderungen recht konstant, wenn beim Layout der Transistoren Sorgfalt angewandt wird. Die Fähigkeit zum Aufrechterhalten der relativen Verstärkungen und Schwellen ist in der Technik bekannt. Folglich kann man sich darauf verlassen, daß die Verstärkungen und Schwellen der Transistoren 53 und 54 gleich sind. Der durch Transistor 54 fließende Strom wird folglich in einem Verhältnis eins zu eins zu Transistor 53 reflektiert. Bei einer Stromspiegelanordnung wird der Master in die Sättigung gezwungen, und der Slave hat die gleiche Gate-Source-Spannung wie der Master, so daß der durch den Slave fließende Strom ein Verhältnis des durch den Master fließenden Stroms sein wird, was durch die Verstärkungsverhältnisse des Masters und des Slaves bestimmt wird, solange als kein anderer Mechanismus am Werk ist, um den Strom unter den durch die Verstärkungsverhältnisse festgelegten Wert zu begrenzen. Die Transistoren 46 und 47 liegen in Reihe mit Transistor 53, haben aber eine ausreichende Verstärkung, um keine Strombegrenzung durch Transistor 53 zu verursachen. Der Strom durch Transistor 53 entspricht weitgehend dem Strom durch Transistor 54. Transistor 46 hat den gleichen Strom wie Transistor 53 und daher den gleichen wie Transistor 54. Die Transistoren 45 und 46 bilden einen Stromspiegel 63, bei dem Transistor 46 der Master und Transistor 45 der Slave ist. Transistor 45 ist so gewählt, daß er die gleiche Verstärkung hat wie Transistor 46, so daß Transistor 45 auf das Führen von nicht mehr als den durch Transistor 54 fließenden Strom begrenzt ist.
Transistor 52 ist so gewählt, daß er die zweifache Verstärkung von Transistor 51 hat, so daß das Stromführungsvermögen von Transistor 52 doppelt so groß ist wie der durch Transistor 51 fließende Strom. Ein bequemes Verfahren, doppelte Verstärkung zu erzielen, besteht darin, zwei identische Transistoren parallel herzustellen. Dies ist auch zum Erreichen einer angepaßten Schwellenspannung angenehm. Im Fall der Auswahl einer unprogrammierten Speicherzelle ist der durch die Transistoren 51 und 52 fließende Strom praktisch der gleiche. Dies hat zur Folge, daß Transistor 52 das zweifache Stromführungsvermögen von Transistor 45 hat. In einem solchen Fall ist Transistor 45 im Sättigungsbereich, aber Transistor 52 ist im Triodenbereich. Fig. 2 zeigt Kurven des Drain-Stroms über der Größe der Drain-Source-Spannung (VDS) der Transistoren 52 und 45 für diese beschriebene Situation, bei der das Stromführungsvermögen von Transistor 52 doppelt so groß ist wie das von Transistor 45. Fig. 3 zeigt die gleiche Information wie Fig. 2 außer, daß anstelle des über der Größe von VDS aufgetragenen Drain-Stroms der Drain-Strom über der Drain-Source-Spannung, wie durch die Spannung von Signal SO dargestellt, aufgetragen ist. Der Schnittpunkt der Kurven ist die Spannung, bei der das Signal SO als eine Folge von Transistor 52 mit dem doppelten Stromführungsvermögen von Transistor 45 sein wird. Die resultierende Spannung von Signal SO liegt sehr nahe bei VDD, wie Fig. 3 zeigt. Der Puffer 16 erkennt somit leicht Signal SO als ein logisches Hoch für den Fall, bei dem eine ausgewählte Speicherzelle sich im niedrigen Schwellenzustand befindet.
Wenn die ausgewählte Speicherzelle, im vorliegenden Beispiel Transistor 32, sich im hohen Schwellenspannungszustand befindet, ist die Leitfähigkeit der ausgewählten Speicherzelle viel geringer als die der ausgewählten Referenzzelle, im vorliegenden Beispiel Referenzzelle 36. Der Strom durch Transistor 32 als ausgewählter Speicher-Zelle wird durch die Spannung auf der Bitleitung 38 und die Leitfähigkeit von Transistor 32 bestimmt. Bei der wesentlich verminderten Leitfähigkeit für den hohen Schwellenzustand und der gleichen Bitleitungsspannung wird der Strom im Vergleich zu dem niedrigen Schwellenspannungszustand wesentlich vermindert. Typischerweise wird die Leitfähigkeit von Transistor 32 für den hohen Schwellenspannungszustand mindestens 10mal kleiner sein als für den niedrigen Schwellenzustand. Der Leseverstärker 11 ist jedoch wirksam, selbst wenn das Leitfähigkeitsverhältnis zwischen niedriger und hoher Schwellenspannung viel kleiner als 10 ist. Wenn zum Beispiel ein Verhältnis von vier zu eins zwischen den logischen Zuständen besteht, beträgt der aus Transistor 51 von Transistor 32 gezogene Strom ein viertel des Stroms, der aus Transistor 54 von Transistor 36 gezogen wird. Das Stromführungsvermögen von Transistor 45 ist gleich dem durch den Transistor 54 fließenden Strom. Da bei diesem Beispiel der durch Transistor 54 fließende Strom viermal größer ist als der Strom durch Transistor 51, ist das Stromführungsvermögen von Transistor 45 viermal größer als der Stromfluß durch Transistor 51. Das Stromführungsvermögen von Transistor 52 ist zweimal größer als der durch Transistor 51 fließende Strom. Daher ist das Stromführungsvermögen von Transistor 45 zweimal so groß wie das von Transistor 52.
In Fig. 4 sind Kurven des Drain-Stroms über der Drain-Source-Spannung für diese Situation dargestellt, bei der das Stromführungsvermögen von Transistor 45 zweimal so groß ist wie das von Transistor 52. Die gleiche Information ist in Fig. 5 dargestellt außer, daß anstelle der gegen den Drain-Strom aufgetragenen Größe der Drain-Source-Spannung die Spannung von Signal SO gegen den Drain-Strom aufgetragen ist. Der Schnittpunkt der zwei Kurven in Fig. 5 ist die resultierende Spannung von Signal SO. Wie Fig. 5 zeigt, ist die resultierende Spannung von Signal SO sehr nahe an null oder Massepotential. Diese Spannung kann von Puffer 16 leicht als logisches Tief für den Fall erkannt werden, bei dem die ausgewählte Speicherzelle auf den hohen Schwellenspannungszustand programmiert ist.
Wenn das Stromführungsvermögen von Transistor 52 zweimal so groß ist wie das von Transistor 45, liefert Leseverstärker 11 Signal SO mit einer Spannung, die leicht als logisches Hoch zu erkennen ist. Wenn das Stromführungsvermögen von Transistor 45 zweimal so groß ist wie das von Transistor 52, liefert Leseverstärker 11 Signal SO mit einer Spannung, die leicht als logisches Tief zu erkennen ist. Die Transistoren 54, 53 und 46 dienen zum Begrenzen des Stromführungsvermögens von Transistor 45 entsprechend der Leitfähigkeit einer ausgewählten Referenzspeicherzelle. Transistor 51 dient zum Begrenzen des Stromführungsvermögens von Transistor 52 entsprechend der Leitfähigkeit der ausgewählten Speicherzelle. Transistor 54 stellt einen Referenzstrom her, der auf die Leitfähigkeit einer Referenzzelle bezogen ist. Die Transistoren 46, 53 und 54 veranlassen, daß der Strom von Transistor 45 auf den Referenzstrom begrenzt wird. Die Leitfähigkeit der Referenzzelle ist so gemacht, daß sie praktisch der Leitfähigkeit einer Speicherzelle im niedrigen Spannungszustand entspricht, da die Referenzzeile wie eine Speicherzelle hergestellt wird und im unprogrammierten Zustand, der der niedrige Spannungszustand ist, belassen wird. Transistor 51 stellt einen Strom her, der den logischen Zustand einer ausgewählten Speicherzelle repräsentiert. Wenn der logische Zustand der ausgewählten Speicherzelle der gleiche ist wie der der Referenzzelle, veranlaßt der Strom durch Transistor 51, daß das Stromführungsvermögen von Transistor 52 wesentlich größer wird als das von Transistor 45. Wenn der logische Zustand der ausgewählten Speicherzelle von dem der Referenzzelle abweicht, veranlaßt der Strom durch Transistor 51, daß das Stromführungsvermögen von Transistor 52 wesentlich kleiner wird als das von Transistor 45.
Fig. 6 zeigt ein Blockschaltbild des Steuertaktgebers 17. Steuertaktgeber 17 umfaßt einen Adreßübergangsdetektor (ATD) 71, Inverter 72, 73, Verstärker 74 und 75, eine Wortleitung 76, einen Transistor mit schwebendem Gate 77, eine Stromquelle 78, eine Bitleitung 79, einen Rückstellkreis 80, ein Nand-Gatter 81 und einen Verzögerungskreis 82. Als Antwort auf eine Änderung in einem Spalten- oder Reihenadreßübergang erzeugt der ATD eine Signal *PC als logischen Tief-Impuls mit einer Dauer von etwa 10 ns. Der Stern (*) vor einem Signal zeigt an, daß das Signal bei einem logischen Tief aktiv ist. Die Inverter 72 und 73 haben haben jeweils einen Eingang zum Empfangen von Signal PC und je einen Ausgang. Verstärker 75 hat einen mit dem Ausgang von Inverter 72 verbundenen Eingang und einen mit Wortleitung 76 verbundenen Ausgang. Verstärker 75 bildet zusammen mit Inverter 72 die gleiche Schaltung wie sie von dem Reihendekodierer 14 zum Freigeben der Wortleitung verwendet wird. Wortleitung 76 ist als Wortleitung genauso gebildet wie zum Beispiel Wortleitung 41 in Anordnung 12. Transistor mit schwebendem Gate 77 ist ein unprogrammierter Transistor mit schwebendem Gate, der ein mit Wortleitung 76 verbundenes Gate, einen mit Stromquelle 78 verbundenen Drain und eine mit Masse verbundene Source hat. Transistor 77 ist am Ende von Wortleitung 76 angeschlossen. Wortleitung 76 hat eine Mehrzahl von daran angeschlossenen Transistoren mit schwebendem Gate, z. B. Transistoren 83 und 84. Die Gesamtzahl der daran angeschlossenen Transistoren mit schwebendem Gate ist die gleiche wie für eine Wortleitung in Anordnung 12 von Fig. 1.
Wenn Signal *PC ein logisches Tief ist, ist der Ausgang von Inverter 72 eine logisches Hoch, das den Rückstellkreis 80 aktiviert, der mit dem Ausgang von Inverter 72 verbunden ist. Wenn aktiviert, setzt der Rückstellkreis 80 Wortleitung 76 und Bitleitung 79 auf Masse zurück. Wenn Signal *PC ein logisches Tief ist, liefert Inverter 73 auch einen logischen Hoch-Ausgang an einen Eingang von Verstärker 74. Verstärker 74 hat einen mit dem Ausgang von Inverter 73 verbundenen Eingang und einen Ausgang zum Bereitstellen des Bitleitungs-Vorladesignals BP. Nach Empfang des logischen Hochs von Inverter 73 schaltet Verstärker 74 Signal BP von einem logischen Tief auf ein logisches Hoch. Dieses veranlaßt, daß die Bitleitungen von Anordnung 12 auf ein Potential nahe Masse vorgeladen werden.
Wenn Signal *PC auf ein logisches Hoch zurückschaltet, liefert Inverter 72 einen logischen Tief-Ausgang, der Rückstellkreis 80 deaktiviert und Inverter 75 veranlaßt, ein logisches Hoch auf Wortleitung 76 analog zu Reihendekodierer 14, der eine Wortleitung freigibt, bereitzustellen. Wortleitung 76 mit den daran angegeschlossenen Transistoren, z. B. Transistoren 83 und 84, simuliert die Verzögerung beim Freigeben einer Wortleitung in Anordnung 12. Die Verzögerung beim Freigeben einer Wortleitung in Anordnung 12 wird mit Prozeßveränderungen, z. B. Leitfähigkeit des Polysiliziums und Wortleitungsbreite und -Tiefe, variieren. Diese Veränderungen werden bei Wortleitung 76 ausgeglichen, um Änderungen der Wortleitungsverzögerung auszugleichen. Transistor 77 empfängt das logische Hoch und beginnt als Reaktion darauf, Strom von Stromspiegel 78 zu ziehen. Es besteht eine Verzögerungszeit von der Zeit an, daß Signal *PC erstmals durch Schalten auf ein logisches Tief anzeigt, daß ein Adreßübergang vorhanden war, bis Transistor 77 freigegeben wird. Die Verzögerungszeit ist die Summierung der Dauer des logischen Tiefs von Impuls *PC, der Verzögerung von Inverter 72 und Inverter 73 und der Laufzeitverzögerung entlang Wortleitung 76. Die Verzögerung von einem Adreßübergang bis zum Freigeben von Transistor 77 ist die gleiche wie von einem Adreßübergang bis zum Reihendekodierer 14, der eine Speicherzelle am Ende einer Wortleitung freigibt. Dies ist gewährleistet, weil die für die Verzögerung beim Freigeben von Transistor 77 verwendete Schaltung eine Kopie der zum Freigeben einer Speicherzelle am Ende einer Wortleitung verwendeten Schaltung ist.
Der Transistor mit schwebendem Gate 77 zieht einen Referenzstrom aus dem Stromspiegel 78, den der Stromspiegel 78 benutzt, um Bitleitung 79 zu versorgen. Da Transistor 77 ein Transistor mit schwebendem Gate ist, zieht er einen Strom, der dem einer Speicherzelle entspricht. Außerdem hat Transistor 77 die Schwellenspannung eines Transistors mit schwebendem Gate im unprogrammierten Zustand, wie z. B. die Referenztransistoren 36 und 37. Folglich umfaßt der Steuerblock 17 den Ausgleich der Schwellenspannungsabweichung über Prozeßveränderungen hinweg und Veränderungen der Umgebung. Der Stromspiegel 78 benutzt den durch Transistor 77 gezogenen Strom zum Bestimmen des an die Bitleitung 79 angelegten Stroms, um Bitleitung 79 auf eine Spannung aufzuladen, die von dem NAND-Gatter 81 ermittelt wird. NAND-Gatter 81 hat einen ersten Eingang, der mit dem Ende von Bitleitung 79 verbunden ist, einen zweiten Eingang zum Empfangen von Signal *PC und einen Ausgang zum Bereitstellen von Signal SR. Verzögerungskreis 82 hat einen Eingang zum Empfangen von Signal SR und einen Ausgang zum Bereitstellen von Signal BE. Bitleitung 79 ist so gemacht, daß sie Kapazitätseigenschaften analog zu einer Bitleitung, z. B. Bitleitung 38 in Anordnung 12, hat. An jede Bitleitung 38 in Anordnung 12 ist der Drain von so vielen Transistoren mit schwebendem Gate angeschlossen wie Wortleitungen vorhanden sind. Diese Drains tragen merkmerklich zu der Kapazität von Bitleitung 38 bei. Diese Drain-Kapazität ändert sich mit dem Prozeß. Außerdem hat diese Drain-Kapazität eine einzigartige Beziehung zu Spannung. Um das Verhalten der Bitleitungen in Anordnung 12 auszugleichen, wird der Bitleitung 79 zusätzliche Kapazität hinzugefügt, die von der gleichen Art ist wie die von Drains von Transistoren mit schwebendem Gate. Die Drains der Transistoren mit schwebendem Gate sind N+ Bereiche, die in dem Substrat gebildet sind, in dem Speicher 10 gebildet ist. Folglich werden N+ Bereiche, die denen der Drains von Transistoren mit schwebendem Gate vergleichbar sind, der Bitleitung 79 hinzugefügt, um die gewünschte zusätzliche Kapazität zu bilden. Diese hinzugefügte Kapazität ist durch einen Kondensator 90 angezeigt, der zwischen Bitleitung 79 und Masse in Fig. 6 geschaltet ist. Kondensator 90 hat somit Eigenschaften, die mit denen der Drain-Kapazität auf Bitleitung 39 vergleichbar sind. Folglich werden Veränderungen der Verzögerung infolge von Veränderungen der Drain-Kapazität auf Bitleitung 39 eine ähnliche Veränderung der Verzögerung auf Bitleitung 79 hervorrufen. Wenn Bitleitung 79 eine ausreichende Spannung erreicht, um als logisches Hoch erkannt zu werden, wird NAND-Gatter 81 Signal SR solange als logisches Tief ausgeben wie der Ausgang von Inverter 72 ein logisches Tief ist. Dar Ausgang von Inverter 72 ist ein logisches Tief, außer als Reaktion auf einen Adreßübergang, der Signal *PC veranlaßt, auf ein logisches Tief zu springen. Während Signal *PC ein logisches Tief ist, gibt NAND-Gatter 81 Signal SR auf logischem Hoch aus und Rückstellkreis 80 setzt Bitleitung 79 und Wortleitung 76 zurück. Bevor Signal *PC auf ein logisches Tief schaltet, wird Bitleitung 79 normalerweise Hoch sein, so daß NAND-Gatter Signal SR auf logisch Tief liefert. Nach Schalten von Signal *PC auf logisch Tief, wird Signal SR auf logisch Hoch geschaltet und dort für die Dauer, während der Signal *PC logisch Tief ist, gehalten. Bis das Signal *PC auf logisch Hoch zurückgeschaltet hat, hat Rückstellkreis 80 Bitleitung 79 auf logisch Tief zurückgestellt. Bitleitung 79 veranlaßt dann NAND-Gatter 81, Signal SR auf logisch Hoch bereitzustellen, bis Bitleitung 79 auf logisch Hoch durch die gerade frei gegebene Wortleitung 76 aufgeladen ist, wobei Transistor 77 Strom aus dem Stromspiegel 78 zieht und der Stromspiegel 78 Strom an Bitleitung 79 anlegt, um den Ladungsstrom bereitzustellen, der Bitleitung 79 veranlaßt, ein logisches Hoch zu erreichen. Signal SR ist somit auf logisch Hoch von der Zeit, daß ein Adreßübergang ermittelt wird, bis Bitleitung 79 auf logisch Hoch geladen ist. Die Zeitdauer vom Schalten des Signals *PC auf logisch Tief bis Bitleitung 79 während der Zeit, in der Signal SR Hoch ist, auf logisch Hoch geladen ist, wird für optimale Funktion des Leseverstärkers 11 ausgewählt. Die zum Bestimmen der Dauer des logischen Hochs von Signal SR ausgewählten Elemente, wurden ausgewählt, um Veränderungen in Speicher 10, die die Geschwindigkeit, mit der Daten gelesen werden könnten, beeinflußten, auszugleichen. Insbesondere für die Bitleitungsabweichungen, die Wortleitungsabweichungen und die Schwellenspannungsabweichungen der unprogrammierten Speicherzellen gibt es in dem Steuerblock 17, der die Dauer von Signal SR bei logisch Hoch festlegt, entsprechende inhärente Abweichungen.
Signal SR wird benutzt, um über Transistor 44 die Drains der Transistoren 52 und 45 auf Masse zu halten, bis die ausgewählte Bitleitung tatsächlich bereit ist, gelesen zu werden. Die ausgewählte Bitleitung ist nicht bereit, gelesen zu werden, bis die Bitleitung geladen wurde, weil Transistor 51 den Strom liefert, der die Bitleitung lädt. Wenn die ausgewählte Speicherzelle die hohe Schwellenspannung hat, hängt der Erkennungsmechanismus von dem relativ kleinen vorhandenen Stromfluß durch Transistor 51 ab. Während des Ladens der ausgewählten Bitleitung ist jedoch der Strom durch Transistor 51 nicht wesentlich kleiner als der durch Transistor 54, so daß Signal SO während des Ladens der ausgewählten Bitleitung auf logisch Hoch gehen würde, wenn Transistor 44 es nicht auf Masse halten würde. Ein Schalten von Signal SO auf logisch Hoch während des Ladens der ausgewählten Bitleitung würde auftreten, selbst wenn die ausgewählte Speicherzelle im hohen Schwellenspannungszustand ist. Signal SR soll ein logisches Tief sein, wenn die ausgewählte Speicherzelle im hohen Schwellenspannungszustand ist. Würde Transistor 44 das Signal SO während des Ladens der ausgewählten Bitleitung nicht auf logisch Tief halten, dann würde im Fall einer ausgewählten Speicherzelle mit hoher Schwellenspannung eine Erholungszeit für Signal SO vorhanden sein, um auf logisch Tief zurückzuschalten. Wenn die gewählte Speicherzelle im niedrigen Schwellenspannungszustand ist, ist natürlich eine Übergangszeit für Signal SO vorhanden, um von logisch Tief auf logisch Hoch zu schalten. Diese Übergangszeit ist kleiner als sie für einen Übergang von logisch Hoch nach logisch Tief sein würde, da Transistor 52 das zweifache Stromführungsvermögen von Transistor 45 hat, so daß die Kapazität an den Drains der Transistoren 45 und 52 schnell geladen wird. Die ausgewählte Speicherzelle kann, selbst wenn sie im hohen Schwellenzustand ist, etwas Leckstrom haben, der im Transistor 52 gespiegelt würde und dann einem Übergang des Signals SO von logisch Hoch nach logisch Tief entgegenwirken würde.
Das Timing von Signal SR ist folglich sehr kritisch, da es lange genug auf logisch Hoch sein muß, um den potentiellen Falschübergang von Signal SO zu vermeiden, während es nicht so lange ein logisches Hoch ist, daß es Leseverstärker 11 daran hindert, einen Lesevorgang auszuführen, sobald die ausgewählte Bitleitung bereit ist. Folglich wird große Sorgfalt angewandt, um sicherzustellen, daß Signal SR genau dann erscheint, wenn die ausgewählte Bitleitung aufgeladen ist. Dies wird erreicht, indem für Steuertaktgeber 17 Schaltungselemente der gleichen Art verwendet werden wie sie im Speicher 10 beim Zugreifen auf eine ausgewählte Speicherzelle verwendet werden. Durch Anpassen der Schaltungselemente variiert das von Taktgebeber 17 bereitgestellte Timing über Prozeßveränderungen hinweg in der gleichen Weise wie die übrige Schaltung von Speicher 10, die die Zugriffszeit steuert. Folglich wird für den Fall, bei dem der einzelne Prozeß eine schnellere Zugriffszeit liefert, der Taktgeber 17 ebenfalls schneller, so daß Signal SR immer noch genau dann bereitgestellt wird, wenn eine Bitleitung bereit ist, gelesen zu werden. Taktgeber 17 modelliert die schlechteste Zugriffszeit, die für eine ausgewählte Speicherzelle gilt, die sich am Ende einer Wortleitung befindet. Da die Spezifikation der Zugriffszeit für den ungünstigsten Zustand gilt, schadet es nicht, durch Verzögern der Zugriffszeit für die schnelleren Positionen, den ungünstigsten Positionen zu entsprechen.

Claims

1. Speicher mit:

einer Anordnung (12) nichtflüchtiger Speicherzellen, die sich entweder in einem programmierten oder unprogrammierten Zustand befinden, worin der programmierte Zustand eine erste Leitfähigkeit und der unprogrammierte Zustand eine zweite Leitfähigkeit hat;

Dekodiereinrichtung (13, 14) zum Auswählen einer Speicherzelle als Reaktion auf eine Adresse und zum Verbinden der ausgewählten Speicherzelle mit einer gemeinsamen Datenleitung (31);

einer Referenzspeicherzelle (36, 37), die unprogrammiert ist und die zweite Leitfähigkeit hat;

erster Master-Stromspiegeleinrichtung (46, 53, 54), verbunden mit der Referenzspeicherzelle, zum Festlegen eines der zweiten Leitfähigkeit proportionalen Referenzstroms;

zweiter Master-Stromspiegeleinrichtung (51), verbunden mit der Datenleitung, zum Festlegen eines logischen Zustandsstroms bezogen auf die Leitfähigkeit der ausgewählten Speicherzelle;

erster Slave-Stromspiegeleinrichtung (45), verbunden mit der ersten Master-Stromspiegeleinrichtung, zum Festlegen einer Referenzstromgrenze zwischen einem erstem Stromversorgungsanschluß und einem Ausgangsknoten (SO) als vorbestimmtes Verhältnis des Referenzstroms; zweiter Slave-Stromspiegeleinrichtung (52), verbunden mit der zweiten Master-Stromspiegeleinrichtung, zum Festlegen einer Steuerstromgrenze zwischen einem zweiten Stromversorgungsanschluß und dem Ausgangsknoten als vorbestimmtes Verhältnis des logischen Zustandsstroms, wobei die Steuerstromgrenze eine erste Größe hat, wenn der logische Zustandsstrom auf die erste Leitfähigkeit bezogen ist, und eine zweite Größe hat, wenn der logische Zustandsstrom auf die zweite Leitfähigkeit bezogen ist;

wobei der Ausgangsknoten ein Ausgangssignal mit einem ersten logischen Zustand bereitstellt, wenn die zweite Slave-Stromspiegeleinrichtung (52) die Steuerstromgrenze auf die erste Größe festlegt, und das Ausgangssignal mit einem zweitem logischen Zustand bereitstellt, wenn die zweite Slave-Stromspiegeleinrichtung die Steuerstromgrenze auf die zweite Größe festlegt;

gekennzeichnet durch:

Abschalteinrichtung (17, 44), verbunden mit dem Ausgangsknoten, zum Halten des Ausgangsknotens auf einem vorbestimmten logischen Zustand für eine vorbestimmte Zeitdauer, die einem Übergang der Adresse folgt, wobei der vorbestimmte logische Zustand der logische Zustand ist, von dem aus ein Schalten in den anderen logischen Zustand schneller ist als ein Zurückschalten von dem anderen logischen Zustand in den vorbestimmten logischen Zustand.

2. Speicher nach Anspruch 1, worin die Abschalteinrichtung umfaßt:

Adreßübergangseinrichtung (71) zum Bereitstellen eines Übergangssignals als Reaktion auf einen Adreßübergang;

Verzögerungseinrichtung (81), verbunden mit der Adreßübergangseinrichtung, zum Bereitstellen eines Verzögerungssignals (SR) für die vorbestimmte Zeitdauer als Reaktion auf das Übergangssignal; und

wobei die Abschalteinrichtung (44) mit der Verzögerungseinrichtung verbunden ist, um den Ausgangsknoten für die Dauer des Übergangssignals auf einem vorbestimmten Spannungspegel zu halten.

3. Speicher nach Anspruch 2, worin die Abschalteinrichtung einen Transistor (44) mit einer ersten Stromelektrode, die mit dem ersten Stromversorgungsanschluß verbunden ist, einer Steuerelektrode zum Empfangen des Verzögerungssignals und einer zweiten Stromelektrode, die mit dem Ausgangsknoten verbunden ist, umfaßt.

4. Speicher nach Anspruch 1, worin der erste Master-Stromspiegel umfaßt:

einen ersten Transistor (54) mit einer ersten Stromelektrode, die mit dem zweiten Stromversorgungsanschluß verbunden ist, und einer Steuerelektrode und einer zweiten Stromelektrode, die beide mit der Referenzspeicherzelle verbunden sind;

einen zweiten Transistor (53) mit einer ersten Stromelektrode, die mit dem zweiten Stromversorgungsanschluß verbunden ist, einer Steuerelektrode, die mit der Steuerelektrode des ersten Transistors verbunden ist, und einer zweiten Stromelektrode; und

einen dritten Transistor (46) mit einer ersten Stromelektrode, die mit dem ersten Stromversorgungsanschluß verbunden ist, und einer Steuerelektrode und einer zweiten Stromelektrode, die beide mit der zweiten Stromelektrode des zweiten Transistors und mit dem ersten Slave-Stromspiegel (45) verbunden sind.

5. Speicher nach Anspruch 4, worin die zweite Master-Stromspiegeleinrichtung einen vierten Transistor (51) umfaßt mit einer ersten Stromelektrode, die mit dem zweiten Stromversorgungsanschluß verbunden ist, und einer Steuerelektrode und einer zweiten Stromelektrode, die beide mit dem zweiten Slave-Stromspiegel und der gemeinsamen Datenleitung verbunden sind.

6. Speicher nach Anspruch 5, worin der erste Slave-Stromspiegel einen fünften Transistor (45) umfaßt mit einer ersten Stromelektrode, die mit dem ersten Stromversorgungsanschluß verbunden ist, einer Steuerelektrode, die mit der Steuerelektrode des dritten Transistors (46) verbunden ist, und einer zweiten Stromelektrode, die mit dem Ausgangsknoten verbunden ist.

7. Speicher nach Anspruch 6, worin der zweite Slave-Stromspiegel einen sechsten Transistor (52) umfaßt mit einer ersten Stromelektrode, die mit dem zweiten Stromversorgungsanschluß verbunden ist, einer Steuerelektrode, die mit der Steuerelektrode des vierten Transistors (51) verbunden ist, und einer zweiten Stromelektrode, die mit dem Ausgangsknoten verbunden ist.

8. Speicher nach Anspruch 7, weiter umfassend:

Referenzspannungs-Generatoreinrichtung (18) zum Erzeugen einer Referenzspannung (VR); und

einen siebten Transistor (26), der zwischen den vierten Transistor (51) und die gemeinsame Datenleitung (31) geschaltet ist, mit einer ersten Stromelektrode, die mit der zweiten Stromelektrode des vierten Transistors verbunden ist, einer Steuerelektrode zum Empfangen der Referenzspannung, und einer zweiten Stromelektrode, die mit der gemeinsamen Datenleitung verbunden ist.