RO109487B1 - Dispozitiv de memorie - Google Patents

Dispozitiv de memorie Download PDF

Info

Publication number
RO109487B1
RO109487B1 RO93-00112A RO9300112A RO109487B1 RO 109487 B1 RO109487 B1 RO 109487B1 RO 9300112 A RO9300112 A RO 9300112A RO 109487 B1 RO109487 B1 RO 109487B1
Authority
RO
Romania
Prior art keywords
connection
voltages
positive
cell
negative
Prior art date
Application number
RO93-00112A
Other languages
English (en)
Inventor
Lars Gunnar Carlstedt
Original Assignee
Carlstedt Elektronik Ab
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Carlstedt Elektronik Ab filed Critical Carlstedt Elektronik Ab
Publication of RO109487B1 publication Critical patent/RO109487B1/ro

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/483—Computations with numbers represented by a non-linear combination of denominational numbers, e.g. rational numbers, logarithmic number system or floating-point numbers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F8/00—Arrangements for software engineering
    • G06F8/30—Creation or generation of source code
    • G06F8/31—Programming languages or programming paradigms
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F8/00—Arrangements for software engineering
    • G06F8/30—Creation or generation of source code
    • G06F8/31—Programming languages or programming paradigms
    • G06F8/311—Functional or applicative languages; Rewrite languages
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
    • G06F9/3001—Arithmetic instructions
    • G06F9/30014—Arithmetic instructions with variable precision
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
    • G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Software Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Computing Systems (AREA)
  • Mathematical Optimization (AREA)
  • Mathematical Analysis (AREA)
  • Pure & Applied Mathematics (AREA)
  • Computational Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Nonlinear Science (AREA)
  • Devices For Executing Special Programs (AREA)
  • Stored Programmes (AREA)
  • Static Random-Access Memory (AREA)
  • Complex Calculations (AREA)
  • Executing Machine-Instructions (AREA)
  • Saccharide Compounds (AREA)
  • Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
  • Multi Processors (AREA)
  • Hardware Redundancy (AREA)
  • Exchange Systems With Centralized Control (AREA)
  • Advance Control (AREA)
  • Vehicle Body Suspensions (AREA)
  • Medicines That Contain Protein Lipid Enzymes And Other Medicines (AREA)
  • Pharmaceuticals Containing Other Organic And Inorganic Compounds (AREA)
  • Management, Administration, Business Operations System, And Electronic Commerce (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Mobile Radio Communication Systems (AREA)
  • Paper (AREA)
  • Steering Control In Accordance With Driving Conditions (AREA)
  • Semiconductor Memories (AREA)
  • Measuring Pulse, Heart Rate, Blood Pressure Or Blood Flow (AREA)
  • Monitoring And Testing Of Nuclear Reactors (AREA)

Description

Invenția se referă la un dispozitiv de memorie pentru implementare în tehnici VLSI(VLSI= integrare pe scară foarte largă), având în alcătuire celule de stocare bit special adaptate unei memorii asociative.
O memorie asociativă convențională are celule de stocare divizate într-o zonă asociativă și o zonă de stocare. Scrierea informației în memoria asociativă se face fără adresă. Zona de stocare este obișnuit aranjată ca registre de deplasare.
Calculatorul a fost inventat în anii 1940. De atunci s-a dezvoltat extrem de rapid, în ciuda acestui fapt, calculatoarele de azi au aproape aceeași arhitectură cu primele.
Introducerea VLSI și progresul ta litografie au permis construirea cu un singur circuit integrat a unor calculatoare care, cu numai cinci ani ta urmă, erau denumite supercalculatoare. Dimensiunile liniilor s-au redus exponențial și acum sunt mai mici de un micron. Frecvența de tact, ca și numărul de tranzistoare active au crescut cu mai multe ordine de mărime. Limite de ordin fizic nu vor permite probabil coborârea lățimii liniei sub 0,2 microni.
Se cunoaște o celulă de stocare bit cu caracteristici ce se pot adapta unei memorii asociative, descrisă în brevetul USA 3634833, având în alcătuire un flip-flop constituit din două tranzistoare multiemitor. Această celulă are caracteristici comparabile, dar are dezavantajul că, controlul și comanda ei se face numai prin multiemitori, ceea ce o face sensibilă la interferența cu câmpuri exterioare.
O celulă de stocare bit având în alcătuire un flip-flop format din tranzistoare cu control prin bază, este descrisă în brevetul JP 60-273712. Această celulă de memorie este destinată doar pentru scrierea și citirea în și din celula de memorie și deci, nu pentru utilizare într-o memorie asociativă, neavând caracteristici comparabile. Controlul scrierii și citirii se face prin aplicarea de diferite tensiuni pe linia de alimentare și de diferite tensiuni pe linia de masă, depinzând de operația de scriere sau citire ce urmează a fi efectuată. Rezultatul scrierii și citirii este furnizat pe două coneziuni cu niveluri de tensiune reciproc diferite. Aceasta înseamnă că toate cele patru conexiuni ale celulei de memorie trebuie să fie controlate și/sau monitorizate.
Brevetul FR A-2091964 prezintă o celulă de memorie destinată, doar scrierii și citirii, nu pentru utilizare într-o memorie asociativă. Celula include un flip-flop complicat, cu două tranzistoare și o mulțime de rezistoare. Are patru conexiuni, una având tensiune de alimentare constantă și o alta fiind o linie de cuvânt comandată de un circuit de selectare a cuvântului. La cele două conexiuni rămase sunt conectate două circuite, unul dintre ele fiind destinat scrierii în celulă și celălalt, citirii conținutului din celula selectată de linia de cuvânt.
Problema pe care o rezolvă invenția, este realizarea unui dispozitiv de memorie pentru implementare în tehnici VLSI, având celula de stocare bit, special adaptată unei memorii asociative, care acționează cu o parte activă a calculatorului, nu numai prin stocarea informației, dar și prin participarea la operații logice.
Dispozitivul de memorie pentru implementare în tehnici VLSI incluzând:
- o celulă de memorie bit, având în alcătuire:
- o primă, o a doua, o a treia și o a patra conexiune și
- un flip-flop constituit dintr-o pereche de tranzistoare cuplate în cruce, fiecare având un emitor sau un electrod de drenă și sarcini asociate, cu tensiunea de alimentare între prima și a doua conexiune și fiind controlabil de fiecare parte prin a treia și a patra conexiune și având un prim și un al doilea nod, setabile pe niveluri de tensiuni reciproc diferite, una din combinațiile nivelurilor de tensiune indicând valoarea unui bit stocat adevărat, iar cealaltă valoare a unui bit stocat fals, și un prim element redresor, conectat între a treia conexiune și primul nod și al doilea element redresor conectat între a patra conexiune și al doilea nod, dispozitivul de memorie mai incluzând:
- un prim mijloc conectat la a treia și a patra conexiune și
- un al doilea mijloc conectat la a doua conexiune;
Dispozitivul, conform invenției, înlătură dezavantajele de mai sus, prin aceea că, primei conexiuni fiindu-i constant furnizată o tensiune de alimentare, a treia și a patra conexiune pot fi aduse într-un set de stări diferite prin primul mijloc și al doilea mijloc, astfel că celula poate lua câteva stări funcționale dintr-un set de stări funcționale, fiecare stare corespunzând unei combinații stabilite din setul de stări pentru a doua, a treia și a patra conexiune; iar într-o stare funcțională pentru compararea stării celulei cu datele de intrare, primul mijloc, plasează o pereche de semnale de intrare complementare pe a treia și a patra conexiune, și al doilea mijloc include un al treilea mijloc pentru preîncărcarea celei de a doua conexiuni la un nivel de tensiune de referință și un al patrulea mijloc pentru detectarea schimbării de tensiune la a doua conexiune.
Setul de stări, pentru a doua, a treia și a patra conexiune ale circuitului celulei sunt: nivel înalt (high), nivel jos (low), fără curent în celulă, curent spre celula pentru a treia și a patra conexiune, și, de asemenea, curent dinspre celula pentru a doua conexiune, nivelul înalt și jos depinzând de faptul, dacă tensiunile sunt considerate ca pozitive sau negative, adică dacă tensiunea de la prima conexiune este pozitivă sau negativă în raport cu masa, a doua conexiune fiind o conexiune de acces, iar a treia și a patra conexiune având la scriere și citire în circuitul celulei semnale cu niveluri inversate.
Celula este controlată printr-un ciclu de control incluzând două faze, o primă fază de preîncărcare în care a doua, a treia și a patra conexiune sunt conectate la o tensiune suplimentară, situată între tensiunea primei conexiuni și masă, și o a doua fază de operare pentru aducerea sa într-o stare funcțională prescrisă, un nivel înalt și un nivel jos fiind luate față de tensiunea suplimentară, nivelurile înalt și jos fiind condiționate de faptul, dacă tensiunile din circuit sunt pozitive sau negative.
O celulă de memorie bit, conform invenției, este în stare să realizeze multe funcții, deși include numai patru conexiuni, din care doar trei sunt controlabile. Include foarte puține componente. Aceasta dă posibilitatea realizării unui dispozitiv de stocare compact incluzând o cantitate imensă de celule de memorie bit.
Totodată, celula de memorie bit, conform invenției, este optimizată pentru operații de viteză mare.
O memorie asociativă, special concepută să coopereze cu un calculator tip reducție și pentru care celula de stocare bit, conform invenției, se potrivește în mod special, este descrisă în cererea de brevet PCT apărută în publicația WO 92/02932.
Pentru o înțelegere cât mai completă a prezentei invenții, a obiectelor invenției și avantajelor rezultate, se dau, ni continuare, exemple de realizare a invenției, în legătură și cu fig. 1 și 2 care reprezintă:
- fig.l, schema electrici a unui prim exemplu de realizare a unei celule de stocare bit, într-o celulă de stocare, și
- fig.2, schema unui al doilea exemplu de realizare a celulei de stocare bit, într-o celulă de stocare și circuitele de comandă și sesizare conectate la ea.
Celula de stocare bit, oonform invenției, numită mai jos celulă bit, eae destinată să fie o celulă bit într-un câmp de stocare, într-o celulă ce include un număr mase de celule bit, controlate de informații digitale externe, distribuite tuturor celulelor bit prin magistrala de informații conectată la circuitele de comandă și sesizare. O informație din conexiunile externe este scrisă ii celule. O informație în celule este citită din celule la conexiunile externe. Fiecare celulă bit, în fiecare câmp de stocare poate fi controlată printr-un controler al câmpul· de stocare, astfel, încât celula bit să poată realiza una din următoarele operații:
- rest (repaos) - în fiecare celulă bit păstrează valoarea bitului stocat;
- read (citește) - în care valoarea bitului stocat în celula bit este citită;
- write (scrie) - în care valoarea unui bit este înscrisă în celula bit;
- compare (compară) - în care un cuvânt de date, alcătuit din valorile bit stocate în celulele bit, este comparat cu alt cuvânt de date.
Controlul depinde de condițiile logice. Acestea nu fac obiectul prezentei invenții și de aceea nu sunt descrise aici. într-un prim exemplu de realizare celula bit, conform invenției, (fig.l) este conectată la un control extern cu două fire d și d*. Un fir acc conectat la un bloc de control (nereprezentat) interconectează toate celulele bit cu celula de stocare, care include mai multe, de exemplu 38, celule bit. Toate celulele bit în celula de stocare sunt controlate de semnale pe un fir acc. Celelalte fire d și d*, conectate la celula bit, sunt conectate la celulele bit corespunzătoare în alte celule de stocare în memorie, care include o mare cantitate de celule de stocare.
întreaga memorie este destinată să fie implementată în tehnicile VLSI. Fiecare celulă bit este astfel concepută, încât să fie implementată în tehnicile VLSI și este optimizată pentru o înaltă densitate de împachetare a unei mari cantități de celule bit. Așa cum apare în fig.l, celula bit are doar patru conexiuni (fire); o primă conexiune Vcc căreia îi este furnizată o tensiune de alimentare și o a doua, a treia și a patra conexiune, acc, d, d*, fiecare din ele fiind adusă în cel puțin trei stări de control diferite, așa cum va fi precizat mai jos.
în exemplul de realizare fig.l, celula bit este o celula CMOS cu patru tranzistoare. Tranzistoarele în exemplul de realizare sunt de tip n, dar componentele circuitului din celula bit pot fi alese din mai multe tipuri, ceea ce va rezulta din lista componentelor menționate mai jos. Celula CMOS cu patru tranzistoare este statică și are o sarcină rezistivă. Celula este un flip-flop controlabil din fiecare parte. între firul de acces acc și firul de alimentare Vcc, sunt legate în paralel două serii de conexiuni, fiecare incluzând traseul sursă/drenă a unui
MOS FET și o sarcină TI, LI și respectiv T2, L2. Drena tranzistorului TI este conectată la poarta tranzistorului T2 și drena tranzistorului T2 este conectată la poarta tranzistorului TI. O diodă Dl este conectată între firul d și interconexiunea nl aflată între drena tranzistorului TI, sarcina LI și poarta tranzistorului T2. O diodă D2 este conectată între firul d* și interconexiunea n2 aflată între drena tranzistorului T2, sarcina L2 și poarta tranzistorului TI. Fiecare din cele două diode Dl și D2 este realizată dintr-un MOS FET având drena și poarta conectate între ele și conectate la firul d, respectiv d*.
Caracteristicile esențiale ale elementelor circuitului, constau în aceea că diodele Dl și n2 permit curgerea curentului doar într-o direcție, relativ la firele d și d*, și că tranzistoarele sunt elemente active în care curentul poate fî controlat prin variația tensiunii porților lor. Interconexiunile nl și n2 sunt noduri în care tensiunea corespunzătoare unei informații bit este stocabilă. Fiecare sarcină este un element care se comportă ca un rezistor.
în exemplul de realizare din fig.l, tensiunea Vcc are o valoare înaltă. Diodele Dl și D2 sunt astfel montate, încât curentul curge de la firele d sau d* la nodurile nl sau respectiv n2. Rezistența unui element activ TI sau respectiv T2, scade atunci când tensiunea la electrodul porții sale crește. Astfel, potențialul nodului de Ia drena respectivă scade. Dar, în alte exemple de realizare, tensiunile și curenții pot fi aleși astfel, încât să aibă sensuri opuse celor prezentate în exemplul de realizare din fig.l.
Componentele circuitului din fig. 1 pot fi alese dintr-o multitudine de variante. Diodele Dl si D2 pot fi selectate dintre următoarele componente:
(1) - MOS FET canal -n în care drena și poarta sunt interconectate (tensiuni pozitive).
(2) - MOS FET canal-p în care drena și poarta sunt interconectate (tensiuni negative).
(3) - diodă -pn (tensiuni pozitive, tensiuni negative cu dioda inversată).
(4) - diodă Schottky (tensiuni pozitive, tensiuni negative cu dioda inversată).
Ca elemente active TI și T2 pot fi utilizate:
(1) - MOS FET canal-n (tensiuni pozitive) (2) - MOS FET canal -p (tensiuni negative) (3) - tranzistor npn (tensiuni pozitive) (4) - tranzistor pnp (tensiuni negative)
Ca sarcini LI si L2 pot fi utilizate următoarele componente:
(1) - un rezistor (2) - MOS FET - canal n - cu îmbogățire, având drena și poarta interconectate (tensiuni pozitive) (3) - MOS FET - canal p - cu îmbogățire, având drena și poarta interconectate (tensiuni negative) (4) - MOS FET - canal n - cu sărăcire, având drena și poarta interconectate (tensiuni pozitive) (5) - MOS FET - canal p - cu sărăcire, având drena și poarta interconectate (tensiuni negative) (6) - MOS FET - canal n - având poarta ca electrod de control și sursa și drena ca niște conexiuni de comandă (tensiuni pozitive) (7) - MOS FET - canal p - având poarta ca electrod de control și sursa și drena ca niște conexiuni de comandă (tensiuni negative) (8) - tranzistor - npn - având baza ca electrod de control si emitorul și colectorul ca niște conexiuni de comandă (tensiuni pozitive) (9) - tranzistor - pnp - având baza ca electrod de control și emitorul și colectorul ca niște conexiuni de comandă (tensiuni negative).
Tensiuni pozitive și negative înseamnă de fapt, că Vcc este pozitivă sau respectiv, negativă în raport cu masa. Tensiunile low (joasă) și high (înaltă), utilizate mai jos, sunt condiționate de faptul, dacă tensiunile în celula bit sunt considerate ca pozitive sau negative, adică condiționate de faptul dacă tensiunea Vcc a primei conexiuni este pozitivă sau negativă în raport cu masa.
Un al doilea exemplu de realizare a circuitului celulei bit, împreună cu circuitele de comandă pentru conexiunile celulei bit, firele d, d* și acc, este prezentat în fig.2. Elementele corespunzătoare celor din fig. 1, au aceleași semne de referință. Celula bit 7' este înconjurată cu o linie întreruptă. Sarcina este traseul sursă/drenă a unui MOS FET II și respectiv 12, de tip p, în acest exemplu de realizare, adică tipul opus tipului tranzistoarelor TI si T2 de tip n, în acest exemplu de realizare. Poarta tranzistorului II este conectată la nodul n2 și poarta tranzistorului 12 este conectată cu nodul nl.
Referitor la ambele exemple de realizare, din fig. 1 și 2, celula bit poate stoca o valoare Vslore care este fie adevărat fie fals. Celula bit are o structură astfel, încât este adusă în câteva stări funcționale diferite, aplicând diferite tensiuni pe firele acc, d și d*.
Stările de control sunt: nivel high, nivel low, curent spre celulă pentru toate firele și, de asemenea, curent dinspre celulă pentru firul acc. Firul acc este un fir de acces ce pleacă de la un bloc de control 8 conectat la toate celulele bit 7' ale celulei de stocare.
Al treilea și al patrulea fir d și d* au semnale inversate, unul față de altul, când este efectuată o operație de scriere sau citire a celulelor și firul de acces acc este low.
în blocul de control 8, înconjurat de o linie întreruptă în fig.2, se află amplificatoare de comandă și sesizare. Controlul firului de acces acc este efectuat de blocul 8, care la rândul său este controlat din exterior, de exemplu, de un calculator care asigură niște tensiuni Vr și V3, precum și un semnal de preîncărcare prech. Un prim tranzistor T3, în acest exemplu de realizare de tipul n, are sursa conectată la tensiunea Vr, drena la firul de acces acc în toate celulele bit 7' din celula de stocare și poarta este alimentată cu semnalul de preîncărcare prech care ar putea fi considerat drept semnal de ceas. Un al doilea tranzistor T4, în acest exemplu de realizare, de tip n, are sursa conectată la tensiunea OV, drena la firul de acces acc în toate celulele bit 7' din celula de stocare, și poarta este controlată de un control din exterior care asigură o tensiune V3 ce va fi high când tensiunea OV va fi aplicată firului de acces acc. După cum s-a precizat mai sus firul va fi conectat la toate celulele bit din celula de stocare, care, de exemplu, include 38 celule bit și deci toate celulele bit vor avea același control prin firul acc. Pentru controlul firului acc o preâncărcare este efectuată într-o primă fază, aducând MOS FET T3 în stare de conducție și aplicând firului acc tensiunea Vr. în faza următoare semnalul V3 fiind, fie high (înalt), fie ”Iow” (jos), funcție de tipul de control, tensiunea low sau high pentru firul acc este furnizată la MOS FET T4. Nivelul de tensiune al firului acc este amplificat într-un amplificator AMP și transferat circuitelor externe pentru alte operațiuni. Asigurarea semnalelor de control pentru circuitul 8, ca și pentru circuitul de comandă 9, descrise mai jos, și folosirea semnalelor de intrare și ieșire ale acestor circuite nu constituie obiectul acestei invenții și de aceea nu vor fi detaliate.
Un exemplu de realizare a circuitului de comandă și sesizare 9 pentru firele d și d* ale celulei bit este reprezentat în fig.2 încadrat de o altă linie întreruptă. Dar, menționăm că circuitul 9 din fig.2 ilustrează doar un singur mod de control și sesizare pentru firele d și d*.
Circuitul de scriere pentru firul d include o primă pereche de tranzistoare T5 și T6, primul fiind de tip n și al doilea de tip p în exemplul de realizare, având drenele conectate la firul d și asigurând un divizor de tensiune. Tranzistorul T5 are sursa conectată la o tensiune Vr, iar poarta este alimentată cu semnalul de preîncărcare prech. Celălalt tranzistor T6 are drena conectată la tensiunea Vcc și poarta alimentată cu un semnal de control V4 care devine low când tensiunea Vcc este furnizată firului d, așa cum se va arăta mai jos. Circuitul de scriere pentru firul d, de asemenea, include niște conexiuni de trasee sursă/drenă ale unui tranzistor T9 de tip p și ale unui tranzistor TIO tip n, conectate între tensiunea de alimentare Vcc și drena unui alt tranzistor Tll de tip n, care are sursa conectată la masă și poarta conectată la intrarea write de control exterior. Interconexiunea între drenele tranzistoarelor T9 și TIO este conectată la poarta tranzistorului T6 și are tensiunea V4. Poarta tranzistorului T9 este alimentată cu semnalul de preîncărcare inversat prech* prin conectarea porții tranzistorului T6 la tensiunea de alimentare Vcc prin tranzistorul T9 în stare de conducție hi faza de preîncărcare.
Circuitul de scriere pentru firul d* include o a doua pereche de tranzistoare cuplate T7 și T8, primul fiind de tip n și al doilea de tip p, în acest exemplu de realizare, având drenele conectate la firul d* și asigurând, de asemenea, un divizor de tensiune. Tranzistorul T7 are sursa conectată la tensiunea Vr și poarta alimentată cu semnalul de preîncărcare prech. Celălalt tranzistor T8 are drena conectată la tensiunea Vcc și poarta alimentată cu un semnal de control V5 care devine low când tensiunea Vcc va fi furnizată firului d*.
Circuitul de scriere pentru firul d*, de asemenea, include niște conexiuni de trasee sursă/drenă ale unui tranzistor T12 de tip p și ale unui tranzistor T13 de tip n, conectate între tensiunea de alimentare Vcc și drena tranzistorului Tll. Interconectarea între drenele tranzistoarelor T12 și T13 este conectată la poarta tranzistorului T8 și are tensiunea V5. Poarta tranzistorului T12 este alimentată cu semnalul de preîncărcare inversat prech conectând poarta tranzistorului T8 Ia tensiunea de alimentare Vcc prin tranzistorul T12 în stare de conducție în faza de preîncărcare.
Un fir extern IN/OUT pentru intrare și ieșire este conectat la două inversoare cu trei stări (tristate). Unul din inversoare având ieșirea conectată la firul IN/OUT include niște conexiuni de trasee sursă/drenă a două tranzistoare T14 și T15 de tip n și două tranzistoare T16 și T17 de tip p. Poarta tranzistorului T16 este conectată la un fir de control extern, ce asigură un semnal bitin și poarta tranzistorului T15 este alimentată cu semnalul inversat bitin*. Al doilea inversor tristate, având intrarea conectată la firul IN/OUT, include niște conexiuni de trasee sursă/drenă a două tranzistoare T18 și T19 de tip n și două tranzistoare T20 și T21 de tip p. Poarta tranzistorului T19 este conectată la firul de control extern ce asigură semnalul bitin, și poarta tranzistorului T20, este alimentată cu semnalul inversat bitin*. Ieșirea celui de al doilea inversor tristate este conectată la poarta tranzistorului T13 și printr-un inversor INV la poarta tranzistorului T10r
Un amplificator de citire, include un tranzistor T22 de tip n, având sursa conectată la masă, poarta conectată la o tensiune constantă Vbias care menține tranzistorul T22, în stare de conducție funcționând ca generator de curent și drena conectată la o conexiune în paralel a două conexiuni în serie ale traseelor sursă/drenă ale unui tranzistor tip n și un tranzistor tip p, T23 și T24 și respectiv T25 și T26 având celălalt capăt conectat la tensiunea de alimentare Vcc. Porțile tranzistoarelor T24 și T26 de tip p, sunt interconectate și conectate la interconexiunea drenelor tranzistorilor T23 și T24. Poarta tranzistorului T23 este conectată la firul d al celulei bit 7' și poarta tranzistorului T25 este conectata la firul d*.
Fiecare perioadă a tactului (semnalele prech și prech*) este divizată într-o fază de prefricărcare, în care semnalul prech este înalt, și o fază de lucru, în care semnalul prech este jos celelalte semnale de control din controlul extern determinând operația ce va fi efectuată. Astfel, la faza de preîncărcare firele d, d* și acc sunt preîncărcate la tensiunea Vr, prin tranzistoarele T5, T7 și respectiv T3.
Semnalele bitin și bitin* controlează când datele sunt transmise spre și dinspre celula bit 7'. Când semnalul bitin este jos și semnalul bitin* este înalt, atunci datele vor fi transferate spre celula bit de la firul IN/OUT prin al doilea inversor cu trei stări.
La operația de citire, în faza doi, după preîncărcarea firelor d, d* și acc la Vr, firele d și d* sunt lăsate flotante și firul acc este pus la tensiunea 0V, de tensiunea înaltă V3, care aduce tranzistorul T4 în stare de conducție. Aceasta determină ca nodul cu cea mai joasă tensiune, de exemplu nl să fie coborât la o tensiune între Vr și OV. Din această cauză, curentul curge de la firul d Ia nodul nl și la firul acc. Acest curent descarcă firul d, adică tensiunea pe firul d este mai coborâtă. Această reducere de tensiune este măsurată de amplificatorul de citire T22 și T26. Rezultatul citirii este furnizat prin interconexiunea dintre drenele tranzistoarelor T25 și T26 la intrarea primului inversor tristate T14-T17. Semnalul bitin fiind jos și semnalul bitin* fiind înalt asigură transferul valorii bitului citit și amplificat la firul de intrare/ieșire IN/OUT.
Este important ca firele d și d* să nu fie comandate în mod activ în timpul fazei doi, întrucât nu s-ar obține nici o reducere de tensiune pe nici unul din fire.
Astfel, pentru operația de citire, atât d cât și d* sunt alimentate inițial la o tensiune Vr. Atât d, cât și d* sunt substanțial ținute la tensiunea Vr, dar unul dintre ele cade într-o oarecare măsură, din cauza curentului înspre celulă current în care descarcă unul din firele d, d*. întrucât Vr este definit ca low tensiunea joasă va fi mai coborâtă decât low. Nivelele pe firele d și d* indică valoarea citită: d mai jos decăț d* indică FALS, d mai înalt decât d* ADEVĂRAT.
Pentru operațiile don't write, write false, write true, don't read și don’t comp, tensiunile din firele d și d* nu dau nici o informație.
Pentru operația de scriere în faza doi după preîncărcarea firelor d, d* și acc la Vr, firul acc este pus la tensiunea OV, de tensiunea înaltă V3 care aduce tranzistorul T4 în stare de conducție. Valoarea care este stocată este furnizată la intrarea/ieșirea firului IN/OUT. Semnalele bitin înalt și bitin* jos activează al doilea inversor tristate T18-T21 să transfere valoarea pe firul IN/OUT la ieșirea sa. Semnalul de control write (scriere) fiind înalt pe poarta tranzistorului Tll, conectează sursele tranzistoarelor TIO și T13 la OV.
Un semnal înalt de la al doilea inversor tristate T18-T21, adică 0 sau Fals, pentru a fi înscris, aduce tranzistorul T13 în stare de conducție, aducând tensiunea V5 în stare joasă, tranzistorul T8 este controlat astfel, încât să fie în stare de conducție și firul d* este pus la tensiunea Vcc, adică îhaltă. Semnalul inversat de la al doilea inversor tristate furnizat la poarta tranzistorului TIO, fiind jos, îl va menține pe acesta în stare de non-conducție, tensiunea V4 fiind conectată la tensiunea de alimentare Vcc în timpul fazei de preîncărcare, va fi menținută la această tensiune. Tranzistorul T6 va fi menținut în stare de non-conducție, iar tensiunea Vr conectată la firul d în timpul intervalului de preîncărcat prin tranzistorul T5 va fi menținută.
Un semnal jos de la al doilea inversor tristate T18-T21, adică un 1 sau adevărat, va controla circuitul de scriere T5, T6, T9 și TIO pentru firul d aducându-1 la tensiunea înaltă Vcc prin inversorul INV, în timp ce circuitul de scriere T7, T8, T12 și T13 va menține firul d* la tensiunea Vr, la care a fost deja adus în timpul fazei de preîncărcare.
Ceea ce este evident din exemplele de mai sus, nodurile de stocare nl și n2 sunt, în exemplul de realizare arătat în fig.2, folosite în următorul mod de operare: unul din nodurile nl, n2 sau amândouă sunt încărcate sau descărcate în timpul celei de-a doua faze a ciclului de lucru în funcție de care din semnalele de control V3, V4 și V5 este utilizat, adică dacă firul acc este pus la 0V sau dacă unul din (sau ambele) firele d și d* este pus la Vcc.
După cum s-a menționat mai sus, fiecare ciclu de lucru este compus dintr-o perioadă de preîncărcare și o perioadă de execuție. Astfel, când este menționat mai jos că firul acc este high (înalt), înseamnă că semnalul V3 nu comandă tranzistorul T4 astfel, încât sa aducă tensiunea 0V la firul acc în timpul perioadei de execuție. în mod similar, când este menționat mai jos că firul d sau d* este low (jos) înseamnă că semnalul de control V4 sau V5 nu comandă tranzistoarele T6 sau T8 încât să cupleze prin ele tensiunea Vcc, mai înaltă decât tensiunea Vr, la firul d sau d* în timpul perioadei de execuție, când firul d sau d* este înalt, atunci tranzistorul T6 sau T8 va fi comandat astfel, încât să conecteze tensiunea Vcc la fir.
Zona celulei de stocare ar mai putea fi extinsă, de exemplu, incluzând 256 celule de stocare, ceea ce înseamnă că fiecare pereche de tranzistoare T5 și T6 și respectiv T7 și T8 este conectată la un fir ce deservește o celulă în toate celulele de stocare, adică 256 celule bit. De aceea, dimensiunile tranzistorului trebuie să fie adaptate capacității magistralei totale și vitezei dorite.
Tensiunea Vr ar putea fi obținută de la un inversor pentru a menține o relație cunoscută între Vr și inversorul amplificator de comandă. Circuitele de acces în blocul 8 trebuie să comande celulele bit și totodată să capteze informația de la celulele bit.
Următoarele stări funcționale simt stabilite prin stările de control: rest (repaos) - în care celula doar stochează valoarea V^, read false (citește fals) - în care valoarea Vsto„ = fals poate fi citită, read true (citește adevărat) - în care valoarea Vslore = adevărat poate fi citită, don't read (nu citește) - în care celula doar stochează valoarea Vslorc, write false (scrie fals) - în care valoarea stocată Vstore este setată pe fals, write true (scrie adevărat) - în care valoarea stocată Vslo„ este setată pe adevărat, don't write (nu scrie) - în care celula doar stochează valoarea Vstore, comp.false (compară fals) -în care valoarea stocată este comparată cu valoarea fals, comp.true (compară adevărat) - în care valoarea stocată Vstore este comparată cu valoarea adevărat, don't comp, (nu compară) - în care celula doar stochează valoarea - Vslore.
Mai jos, este prezentat tabelul de stări pentru diferite moduri de operare ale unei celule bit:
Mod operare acc d d*
rest high(înalt) low(jos) Iowțjos)
read false low current in low
read true low low current in
don't read high arbitrar arbitrar
write false low low high
write true low high low
don't write high arbitrar arbitrar
comp, false arbitrar low high
comp, true arbitrar high low
don't comp. arbitrar low low
Pentru operațiile comp.false și 20 comp.true, firul acc va avea starea current out dacă rezultatul comparației este diferit.
Pentru operațiile comp.false sau comp.true, firul acc dă rezultatul comparației. Firul acc este preîncărcat la Vr și data de 25 intrare este furnizată firului d, și valoarea inversată firului d*. Dacă valoarea stocată în celula bit este diferită de data de intrare, firul acc va fi încărcat printr-una din diodele Dl sau D2, și prin tranzistorul TI sau T2 de tip n. 30 Aceasta este detectată prin tranzistorul amplificator TI din blocul 8. Firul acc va fi menținut la tensiunea Vr, în cazul în care în urma comparației se constată POTRIVIRE.
Expresiile current in și current 35 out arată că încărcarea se face spre interior și respectiv din interior pe firul în discuție în timpul unei secvențe de timp. Aceasta se obține în mod obișnuit, prin inițierea firului pe high sau low în modul de operare rest și 40 apoi trecerea în modul dorit Un curent va descărca sau încărca apoi firul în discuție. Când nu există curent nici o sarcină apreciabilă nu va fi transportată. De aceea, nici o modificare de tensiune nu va apare în timpul 45 secvenței de timp.
Deși invenția a fost descrisă cu referite la exemple de realizare specifice, specialiștii în domeniu vor înțelege că pot fi operate diferite modificări și piesele similare pot înlocui ele- 50 mentele componente fără a ieși din domeniul de aplicație și obiectul invenției, în plus, modificările pot fi operate fără a depăși și caracteristicile esențiale ale invenției.

Claims (15)

  1. Revendicări
    1. Dispozitiv de memorie pentru implementarea în tehnici VLSI incluzând:
    - o celulă de memorie bit, având în alcătuire:
    - o primă, o a doua, o a treia și o a patra conexiune (Vcc, acc, d, d*)și
    - un flip-flop format dintr-o pereche de tranzistoare cuplate în cruce, fiecare având un emitor sau un electrod de drenă și sarcini asociate (TI, T2, LI, L2; TI, T2, II, 12), flipflop-ul având tensiunea de alimentare între prima (Vcc) și a doua (acc) conexiune și fiind controlabil de fiecare parte prin a treia și a patra conexiune (d și d*) și având un prim și un al doilea nod (nl și n2), setabile pe niveluri de tensiune reciproc diferite, una din combinațiile nivelurilor de tensiune indicând valoarea unui bit stocat adevărat și cealaltă valoare a unui bit stocat fals, și un prim element redresor (Dl), conectat între a treia conexiune (d) și primul nod (nl) și un al doilea element redresor (D2) conectat între a patra conexiune (d*) și al doilea nod (n2); dispozitivul de memorie mai incluzând:
    - un prim mijloc (9) conectat la a treia și a patra conexiune (d,d*) și
    - un al doilea mijloc (8) conectat la a doua conexiune (acc); caracterizat prin aceea că primei conexiuni fiindu-i furnizată o tensiune de alimentare, a doua, a treia și a patra conexiune pot fi aduse într-un set de stări diferite prin primul mijloc (9) și al doilea mijloc (8), astfel, că celula poate lua stări funcționale dintr-un set de stări funcționale, fiecare stare corespunzând unei combinații stabilite din setul de stări pentru a doua, a treia și a patra conexiune; iar într-o stare funcțională, pentru compararea stării celulei cu datele de intrare, primul mijloc (9) plasează o pereche de semnale de intrare complementare pe a treia și a patra conexiune (d,d*), și al doilea mijloc (8) include un al treilea mijloc (T3) pentru preîncărcarea celei de a doua conexiuni (acc) la un nivel de tensiune de referință (Vr) și un al patrulea mijloc (AMP) pentru detectarea schimbării de tensiune la a doua conexiune.
  2. 2. Dispozitiv de memorie, conform revendicării 1, caracterizat prin aceea că setul de stări pentru a doua, a treia și a patra conexiune ale circuitului celulei sunt: nivel high (înalt), nivel low (jos), fără curent în celulă, curent spre celulă pentru a treia și a patra conexiune (d,d*), și de asemenea, curent dinspre celulă pentru a doua conexiune (acc), nivelul înalt” și jos depinzând de faptul dacă tensiunile sunt considerate ca pozitive, sau negative, adică dacă tensiunea de la prima conexiune (Vcc) este pozitivă sau negativă în raport cu masa.
  3. 3. Dispozitiv de memorie, conform revendicărilor 1 sau 2, caracterizat prin aceea că pentru toate stările funcționale ale circuitului celulei, atât primul mijloc (9), cât și al doilea mijloc (8) este adaptat să controleze a doua, a treia și a patra conexiune (acc, d, d*) printr-un ciclu de control incluzând două faze, o prima fază de preîncărcare în care a doua, a treia și a patra conexiune sunt conectate la o tensiune suplimentară (Vr), situată între tensiunea primei conexiuni (Vcc) și masă, și o a doua fază de operare pentru aducerea sa într-o stare funcțională prescrisă, un nivel high și un nivel low fiind considerate față de tensiunea suplimentară (Vr), nivelurile high și low fiind condiționate de faptul dacă tensiunile din circuit sunt pozitive sau negative.
  4. 4. Dispozitiv de memorare, conform revendicărilor 1,2 și 3, caracterizat prin aceea că circuitele celulei (TI, T2, LI, L2, Dl, D2; TI, T2, II, 12, Dl, D2) este adus în următoarele stări funcționale prin diferite combinații ale setului de stări pentru a doua, a treia și a patra conexiune:
    rest - în care circuitul celulei doar stochează valoarea unui bit;
    read - în care valoarea bitului poate fi citită din circuitul celulei;
    don't read - în care circuitul celulei doar stochează valoarea unui bit;
    write false - în care valoarea unui bit stocata în circuitul celulei este setată pe fals;
    write true - în care valoarea unui bit stocată în circuitul celulei este setată pe adevărat; don't write - în care circuitul celulei doar stochează valoarea unui bit;
    comp.false - în care valoarea unui bit stocată în circuitul celulei este comparată cu valoarea fals;
    comp.true - în care valoarea unui bit stocată în circuitul celulei este comparată cu valoarea adevărat;
    don't comp. - în care circuitul celulei doar stochează valoarea unui bit.
  5. 5. Dispozitiv de memorie, conform oricăreia din revendicările precedente, în care tensiunile low și high sunt condiționate de faptul dacă tensiunile din celula bit sunt pozitive sau negative, adică tensiunea Vcc de la prima conexiune este pozitivă sau negativă în raport cu masa, caracterizat prin aceea că modul de operare rest este asigurat de primul și al doilea mijloc (9 și 8), punând următoarea combinație pe a doua, a treia și a patra conexiune (acc, d și d*): high, low și low.
  6. 6. Dispozitiv de memorie, conform oricăreia din revendicările precedente, în care tensiunile low” și high sunt condiționate de faptul dacă, tensiunile din celula bit sunt pozitive sau negative, adică dacă, tensiunea Vcc de la prima conexiune este pozitivă sau negativă în raport cu masa, caracterizat prin aceea că modul de operare read false este asigurat de primul și al doilea mijloc (8 și 9) cu următoarea combinație pe a doua, a treia și a patra conexiune (acc, d și d*): low, current in și low.
  7. 7. Dispozitiv de memorie, conform oricăreia din revendicările precedente, în care tensiunile low și high” sunt condiționate de faptul dacă, tensiunile din celula bit sunt pozitive sau negative, adică dacă, tensiunea Vcc de la prima conexiune este pozitivă sau negativă în raport cu masa, caracterizat prin aceea că modul de operare read true este asigurat de primul și al doilea mijloc (9 și 8) cu următoarea combinație pe a doua, a treia si a patra conexiune (acc, d și d*): low, low și current in.
  8. 8. Dispozitiv de memorie, conform oricăreia din revendicările precedente, în care tensiunile low și high sunt condiționate de faptul dacă, tensiunile din celula bit sunt pozitive sau negative, adică dacă, tensiunea Vcc de la prima conexiune este pozitivă sau negativă în raport cu masa, caracterizat prin aceea că modul de operare don't read și don't write este asigurat de al doilea mijloc (8) punând a doua conexiune (acc) pe nivel high.
  9. 9. Dispozitiv de memorie, conform oricăreia din revendicările precedente, în care tensiunile low și high sunt condiționate de faptul dacă tensiunile din celula bit sunt pozitive sau negative, adică dacă, tensiunea (Vcc) de la prima conexiune este pozitivă sau negativă în raport cu masa, caracterizat prin aceea că a doua conexiune este o conexiune de acces (acc) și la scriere, primul mijloc (9) pune o pereche de semnale de intrare complementare pe a treia și a patra conexiune (d și d*), iar al doilea mijloc include un al cincilea mijloc (T4) pentru punerea celei de a doua conexiuni (acc) pe nivel low.
  10. 10. Dispozitiv de memorie, conform oricăreia din revendicările precedente, în care tensiunile low și high sunt condiționate de faptul dacă, tensiunile din celula bit sunt pozitive sau negative, adică dacă, tensiunea Vcc de la prima conexiune este pozitivă sau negativă în raport cu masa, caracterizat prin aceea că primul mijloc (9) este adaptat să pună combinații diferite ale semnalelor de intrare complementare pe a treia și a patra conexiune (d și d*) pentru modurile de operare comp.false și comp.true.
  11. 11. Dispozitiv de memorie, conform oricăreia din revendicările precedente, în care tensiunile low și high sunt condiționate de faptul dacă, tensiunile din, celula bit sunt pozitive sau negative, adică dacă, tensiunea (Vcc) de la prima, conexiune este pozitivă sau negativă în raport cu masa, caracterizat prin aceea că modul de operare don't comp. este asigurat de primul mijloc (9) punând, atât a treia , cât și a patra conexiune (d și d*) și low și prin operarea celui de-al treilea și al patrulea mijloc (T3 și AMP) din al doilea mijloc (8).
  12. 12. Dispozitiv de memorie, conform revendicărilor 1,2...10,11, caracterizat prin aceea că, flip-flop-ul are următoarea configurație: între a doua conexiune (acc) și prima conexiune (Vcc) sunt legate în paralel o primă și o a doua serie de conexiuni, fiecare incluzând traseul sursă/drenă a unui tranzistor și o sarcină (TI,LI și T2,L2), interconexiunea între sarcină și tranzistor în prima serie de conexiuni fiind primul nod (nl) conectat la poarta tranzistorului din a doua serie de conexiuni și interconexiunea între sarcină și tranzistor, în a doua serie de conexiuni fiind al doilea nod (n2) conectat la poarta tranzistorului în prima serie de conexiuni, un prim element redresor (Dl) fiind conectat între a treia conexiune (d) și primul nod (nl) permițând curentului să treacă numai în direcția celei de a treia conexiuni, iar un al doilea element redresor (D2) fiind conectat între a patra conexiune (d*) și al doilea nod (n2), permițând curentului să treacă doar în direcția celei de a patra conexiuni.
  13. 13. Dispozitiv de memorie, conform revendicării 12, caracterizat prin aceea că elementele redresoare (Dl și D2) sunt alese dintre următoarele componente:
    (1) - MOS FET canal -n în care drena și poarta sunt interconectate (tensiuni pozitive), (2) - MOS FET canal -p în care drena și poarta sunt interconectate (tensiuni negative), (3) - diodă - pn (tensiuni pozitive, tensiuni negative cu dioda inversată), (4) - diodă Schottky (tensiuni pozitive, tensiuni negative cu dioda inversată).
  14. 14. Dispozitiv de memorie, conform revendicării 12, caracterizat prin aceea că tranzistoarele (TI și T2) sunt alese din următoarele componente:
    (1) - MOS FET canal-n (tensiuni pozitive), (2) - MOS FET canal-p (tensiuni negative), (3) - tranzistor bipolar npn (tensiuni pozitive), (4) - tranzistor bipolar pnp (tensiuni negative).
  15. 15. Dispozitiv de memorie, conform revendicării 12, caracterizat prin aceea că sarcinile (LI și L2) sunt alese dintre următoarele componente:
    (1) - un rezistor (2) - MOS FET - canal n - cu îmbogățire, având drena și poarta interconectate (tensiuni pozitive), (3) - MOS FET - canal p - cu îmbogățire, având drena și poarta interconectate (tensiuni negative), (4) - MOS FET - canal n - cu sărăcire, având drena și poarta interconectate (tensiuni pozitive), (5) - MOS FET - canal p - cu sărăcire, având drena și poarta interconectate (tensiuni negative), (6) - MOS FET - canal n - având poarta ca electrod de control și sursa și drena ca niște conexiuni de comandă (tensiuni pozitive), (7) - MOS FET - canal p - având poarta ca electrod de control și sursa și drena ca niște conexiuni de comandă (tensiuni negative), (8) - tranzistor bipolar npn - având baza ca electrod de control și emitorul și colectorul ca niște conexiuni de comandă (tensiuni pozitive), (9) - tranzistor bipolar pnp - având baza ca electrod de control și emitorul și colectorul ca niște conexiuni de comandă (tensiuni negative).
RO93-00112A 1990-08-02 1991-08-01 Dispozitiv de memorie RO109487B1 (ro)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
SE9002558A SE9002558D0 (sv) 1990-08-02 1990-08-02 Processor
PCT/SE1991/000512 WO1992002933A1 (en) 1990-08-02 1991-08-01 Bit storage cell

Publications (1)

Publication Number Publication Date
RO109487B1 true RO109487B1 (ro) 1995-02-28

Family

ID=20380081

Family Applications (1)

Application Number Title Priority Date Filing Date
RO93-00112A RO109487B1 (ro) 1990-08-02 1991-08-01 Dispozitiv de memorie

Country Status (23)

Country Link
US (6) US5379387A (ro)
EP (6) EP0548094A1 (ro)
JP (6) JPH05508723A (ro)
KR (1) KR930701818A (ro)
CN (6) CN1027198C (ro)
AT (5) ATE118640T1 (ro)
AU (6) AU654295B2 (ro)
BG (3) BG97381A (ro)
CA (6) CA2086539A1 (ro)
DE (5) DE69102065T2 (ro)
ES (3) ES2056655T3 (ro)
FI (3) FI930433A (ro)
HU (3) HUT63505A (ro)
IL (6) IL99052A (ro)
LT (6) LTIP384A (ro)
NO (3) NO930303L (ro)
NZ (3) NZ239240A (ro)
RO (1) RO109487B1 (ro)
SE (1) SE9002558D0 (ro)
SK (2) SK391392A3 (ro)
TW (5) TW215959B (ro)
WO (6) WO1992002876A1 (ro)
ZA (6) ZA916118B (ro)

Families Citing this family (117)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1993024888A1 (en) * 1992-05-22 1993-12-09 Massachusetts Institute Of Technology Response resolver for associative memories and parallel processors
JP3376604B2 (ja) * 1992-07-20 2003-02-10 カシオ計算機株式会社 情報管理装置
IT1270230B (it) 1994-06-16 1997-04-29 Enichem Sintesi Composizione catalitica e processo per l'alchilazione di composti aromatici
US5619711A (en) * 1994-06-29 1997-04-08 Motorola, Inc. Method and data processing system for arbitrary precision on numbers
GB2293468B (en) * 1994-09-21 1999-09-29 Sony Uk Ltd Data processing systems
JP3037089B2 (ja) * 1994-12-14 2000-04-24 川崎製鉄株式会社 連想メモリ
FR2736737B1 (fr) * 1995-07-12 1997-08-14 Alcatel Nv Dispositif de gestion de relations entre des objets
US5943242A (en) * 1995-11-17 1999-08-24 Pact Gmbh Dynamically reconfigurable data processing system
US7266725B2 (en) 2001-09-03 2007-09-04 Pact Xpp Technologies Ag Method for debugging reconfigurable architectures
US6103579A (en) 1996-01-31 2000-08-15 Micron Technology, Inc. Method of isolating a SRAM cell
US6750107B1 (en) * 1996-01-31 2004-06-15 Micron Technology, Inc. Method and apparatus for isolating a SRAM cell
US5964825A (en) * 1996-02-09 1999-10-12 Texas Instruments Incorporated Manipulation of boolean values and conditional operation in a microprocessor
US5706224A (en) * 1996-10-10 1998-01-06 Quality Semiconductor, Inc. Content addressable memory and random access memory partition circuit
DE19651075A1 (de) 1996-12-09 1998-06-10 Pact Inf Tech Gmbh Einheit zur Verarbeitung von numerischen und logischen Operationen, zum Einsatz in Prozessoren (CPU's), Mehrrechnersystemen, Datenflußprozessoren (DFP's), digitalen Signal Prozessoren (DSP's) oder dergleichen
DE19654593A1 (de) * 1996-12-20 1998-07-02 Pact Inf Tech Gmbh Umkonfigurierungs-Verfahren für programmierbare Bausteine zur Laufzeit
US6338106B1 (en) 1996-12-20 2002-01-08 Pact Gmbh I/O and memory bus system for DFPS and units with two or multi-dimensional programmable cell architectures
DE19654595A1 (de) 1996-12-20 1998-07-02 Pact Inf Tech Gmbh I0- und Speicherbussystem für DFPs sowie Bausteinen mit zwei- oder mehrdimensionaler programmierbaren Zellstrukturen
DE19654846A1 (de) 1996-12-27 1998-07-09 Pact Inf Tech Gmbh Verfahren zum selbständigen dynamischen Umladen von Datenflußprozessoren (DFPs) sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstrukturen (FPGAs, DPGAs, o. dgl.)
JP3961028B2 (ja) 1996-12-27 2007-08-15 ペーアーツェーテー イクスペーペー テクノロジーズ アクチエンゲゼルシャフト データフロープロセッサ（ｄｆｐ）の自動的なダイナミックアンロード方法並びに２次元または３次元のプログラミング可能なセルストラクチャを有するモジュール（ｆｐｇａ，ｄｐｇａ等）
US6374346B1 (en) 1997-01-24 2002-04-16 Texas Instruments Incorporated Processor with conditional execution of every instruction
DE19704044A1 (de) * 1997-02-04 1998-08-13 Pact Inf Tech Gmbh Verfahren zur automatischen Adressgenerierung von Bausteinen innerhalb Clustern aus einer Vielzahl dieser Bausteine
DE19704728A1 (de) * 1997-02-08 1998-08-13 Pact Inf Tech Gmbh Verfahren zur Selbstsynchronisation von konfigurierbaren Elementen eines programmierbaren Bausteines
US6542998B1 (en) 1997-02-08 2003-04-01 Pact Gmbh Method of self-synchronization of configurable elements of a programmable module
DE19704742A1 (de) 1997-02-11 1998-09-24 Pact Inf Tech Gmbh Internes Bussystem für DFPs, sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstrukturen, zur Bewältigung großer Datenmengen mit hohem Vernetzungsaufwand
WO1998047077A1 (de) * 1997-04-15 1998-10-22 Gmd - Forschungszentrum Informationstechnik Gmbh Frei programmierbares, universelles parallel-rechnersystem zur durchführung von allgemeinen berechnungen
US8686549B2 (en) 2001-09-03 2014-04-01 Martin Vorbach Reconfigurable elements
US5943492A (en) * 1997-12-05 1999-08-24 Digital Equipment Corporation Apparatus and method for generating external interface signals in a microprocessor
DE19861088A1 (de) 1997-12-22 2000-02-10 Pact Inf Tech Gmbh Verfahren zur Reparatur von integrierten Schaltkreisen
DE19807872A1 (de) 1998-02-25 1999-08-26 Pact Inf Tech Gmbh Verfahren zur Verwaltung von Konfigurationsdaten in Datenflußprozessoren sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstruktur (FPGAs, DPGAs, o. dgl.
US6236585B1 (en) * 1998-05-13 2001-05-22 Texas Instruments Incorporated Dynamic, data-precharged, variable-entry-length, content addressable memory circuit architecture with multiple transistor threshold voltage extensions
WO2002013000A2 (de) 2000-06-13 2002-02-14 Pact Informationstechnologie Gmbh Pipeline ct-protokolle und -kommunikation
WO2000077652A2 (de) 1999-06-10 2000-12-21 Pact Informationstechnologie Gmbh Sequenz-partitionierung auf zellstrukturen
US6097651A (en) * 1999-06-30 2000-08-01 Quicklogic Corporation Precharge circuitry in RAM circuit
SE516171C2 (sv) * 1999-07-21 2001-11-26 Ericsson Telefon Ab L M Processorarkitektur anpassas för programspråk med sekventiellt instruktionsflöde
US6799243B1 (en) 2000-06-14 2004-09-28 Netlogic Microsystems, Inc. Method and apparatus for detecting a match in an intra-row configurable cam system
US6801981B1 (en) 2000-06-14 2004-10-05 Netlogic Microsystems, Inc. Intra-row configurability of content addressable memory
US6542391B2 (en) * 2000-06-08 2003-04-01 Netlogic Microsystems, Inc. Content addressable memory with configurable class-based storage partition
US6813680B1 (en) 2000-06-14 2004-11-02 Netlogic Microsystems, Inc. Method and apparatus for loading comparand data into a content addressable memory system
US6751701B1 (en) 2000-06-14 2004-06-15 Netlogic Microsystems, Inc. Method and apparatus for detecting a multiple match in an intra-row configurable CAM system
US6934795B2 (en) * 1999-09-23 2005-08-23 Netlogic Microsystems, Inc. Content addressable memory with programmable word width and programmable priority
US6944709B2 (en) * 1999-09-23 2005-09-13 Netlogic Microsystems, Inc. Content addressable memory with block-programmable mask write mode, word width and priority
EP1107107A1 (en) * 1999-12-10 2001-06-13 Koninklijke Philips Electronics N.V. Parallel data processing and shuffling
AU774704B2 (en) * 2000-01-13 2004-07-08 Yutaka Yasukura Electronic information inquiring method
US6560670B1 (en) 2000-06-14 2003-05-06 Netlogic Microsystems, Inc. Inter-row configurability of content addressable memory
US6246601B1 (en) * 2000-06-14 2001-06-12 Netlogic Microsystems, Inc. Method and apparatus for using an inter-row configurable content addressable memory
US6963882B1 (en) * 2000-10-02 2005-11-08 International Business Machines Corporation Method and apparatus for processing a list structure
US8058899B2 (en) 2000-10-06 2011-11-15 Martin Vorbach Logic cell array and bus system
KR100413384B1 (ko) * 2000-10-24 2004-01-03 주식회사 삼양제넥스 옥피로부터 수용성 식이섬유의 제조 방법
GB2370380B (en) * 2000-12-19 2003-12-31 Picochip Designs Ltd Processor architecture
US6990555B2 (en) * 2001-01-09 2006-01-24 Pact Xpp Technologies Ag Method of hierarchical caching of configuration data having dataflow processors and modules having two- or multidimensional programmable cell structure (FPGAs, DPGAs, etc.)
US9037807B2 (en) 2001-03-05 2015-05-19 Pact Xpp Technologies Ag Processor arrangement on a chip including data processing, memory, and interface elements
US7844796B2 (en) 2001-03-05 2010-11-30 Martin Vorbach Data processing device and method
US7444531B2 (en) 2001-03-05 2008-10-28 Pact Xpp Technologies Ag Methods and devices for treating and processing data
US7058637B2 (en) * 2001-05-15 2006-06-06 Metatomix, Inc. Methods and apparatus for enterprise application integration
US7890517B2 (en) * 2001-05-15 2011-02-15 Metatomix, Inc. Appliance for enterprise information integration and enterprise resource interoperability platform and methods
US6925457B2 (en) * 2001-07-27 2005-08-02 Metatomix, Inc. Methods and apparatus for querying a relational data store using schema-less queries
US20030208499A1 (en) * 2002-05-03 2003-11-06 David Bigwood Methods and apparatus for visualizing relationships among triples of resource description framework (RDF) data sets
WO2005029365A2 (en) * 2003-07-07 2005-03-31 Metatomix, Inc. Surveillance, monitoring and real-time events platform
US6856992B2 (en) * 2001-05-15 2005-02-15 Metatomix, Inc. Methods and apparatus for real-time business visibility using persistent schema-less data storage
US7302440B2 (en) * 2001-07-27 2007-11-27 Metatomix, Inc. Methods and apparatus for statistical data analysis and reduction for an enterprise application
ATE478381T1 (de) 2001-06-20 2010-09-15 Richter Thomas Verfahren zur bearbeitung von daten
US7996827B2 (en) 2001-08-16 2011-08-09 Martin Vorbach Method for the translation of programs for reconfigurable architectures
US7434191B2 (en) 2001-09-03 2008-10-07 Pact Xpp Technologies Ag Router
US8686475B2 (en) 2001-09-19 2014-04-01 Pact Xpp Technologies Ag Reconfigurable elements
EP1483682A2 (de) 2002-01-19 2004-12-08 PACT XPP Technologies AG Reconfigurierbarer prozessor
DE10390689D2 (de) 2002-02-18 2005-02-10 Pact Xpp Technologies Ag Bussysteme und Rekonfigurationsverfahren
US8914590B2 (en) 2002-08-07 2014-12-16 Pact Xpp Technologies Ag Data processing method and device
US7657861B2 (en) 2002-08-07 2010-02-02 Pact Xpp Technologies Ag Method and device for processing data
AU2003286131A1 (en) 2002-08-07 2004-03-19 Pact Xpp Technologies Ag Method and device for processing data
JP4388895B2 (ja) 2002-09-06 2009-12-24 ペーアーツェーテー イクスペーペー テクノロジーズ アクチエンゲゼルシャフト リコンフィギュアラブルなシーケンサ構造
EP1588286A2 (en) * 2002-10-07 2005-10-26 Metatomix, Inc. Methods and apparatus for identifying related nodes in a directed graph having named arcs
US7130229B2 (en) 2002-11-08 2006-10-31 Intel Corporation Interleaved mirrored memory systems
US7017017B2 (en) * 2002-11-08 2006-03-21 Intel Corporation Memory controllers with interleaved mirrored memory modes
JP4700611B2 (ja) 2003-08-28 2011-06-15 ペーアーツェーテー イクスペーペー テクノロジーズ アクチエンゲゼルシャフト データ処理装置およびデータ処理方法
DE102004013180A1 (de) * 2004-03-17 2005-10-06 Giesecke & Devrient Gmbh Speicherbereinigung (Garbage Collection) für Smart Cards
US7665063B1 (en) 2004-05-26 2010-02-16 Pegasystems, Inc. Integration of declarative rule-based processing with procedural programming
US8335704B2 (en) * 2005-01-28 2012-12-18 Pegasystems Inc. Methods and apparatus for work management and routing
US7570503B1 (en) 2005-05-20 2009-08-04 Netlogic Microsystems, Inc. Ternary content addressable memory (TCAM) cells with low signal line numbers
WO2007082730A1 (de) 2006-01-18 2007-07-26 Pact Xpp Technologies Ag Hardwaredefinitionsverfahren
US20090132232A1 (en) * 2006-03-30 2009-05-21 Pegasystems Inc. Methods and apparatus for implementing multilingual software applications
US8924335B1 (en) 2006-03-30 2014-12-30 Pegasystems Inc. Rule-based user interface conformance methods
US7827451B2 (en) * 2006-05-24 2010-11-02 International Business Machines Corporation Method, system and program product for establishing decimal floating point operands for facilitating testing of decimal floating point instructions
US8250525B2 (en) 2007-03-02 2012-08-21 Pegasystems Inc. Proactive performance management for multi-user enterprise software systems
US7697444B2 (en) * 2007-09-07 2010-04-13 Fujitsu Limited Testing a circuit using a shared bandwidth test bus
GB2454865B (en) 2007-11-05 2012-06-13 Picochip Designs Ltd Power control
JP4529098B2 (ja) * 2008-07-29 2010-08-25 ソニー株式会社 演算処理装置および方法、並びにプログラム
US10481878B2 (en) * 2008-10-09 2019-11-19 Objectstore, Inc. User interface apparatus and methods
US8843435B1 (en) 2009-03-12 2014-09-23 Pegasystems Inc. Techniques for dynamic data processing
US8468492B1 (en) 2009-03-30 2013-06-18 Pegasystems, Inc. System and method for creation and modification of software applications
GB2470037B (en) 2009-05-07 2013-07-10 Picochip Designs Ltd Methods and devices for reducing interference in an uplink
GB2470771B (en) 2009-06-05 2012-07-18 Picochip Designs Ltd A method and device in a communication network
GB2470891B (en) 2009-06-05 2013-11-27 Picochip Designs Ltd A method and device in a communication network
US8666720B2 (en) * 2009-08-04 2014-03-04 Henry Chung-herng Chang Software extensions to a high level description language simulator to provide infrastructure for analog, mixed-signal, RF modeling and verification
GB2474071B (en) 2009-10-05 2013-08-07 Picochip Designs Ltd Femtocell base station
GB2482869B (en) 2010-08-16 2013-11-06 Picochip Designs Ltd Femtocell access control
US8880487B1 (en) 2011-02-18 2014-11-04 Pegasystems Inc. Systems and methods for distributed rules processing
GB2489919B (en) 2011-04-05 2018-02-14 Intel Corp Filter
GB2489716B (en) 2011-04-05 2015-06-24 Intel Corp Multimode base system
GB2491098B (en) 2011-05-16 2015-05-20 Intel Corp Accessing a base station
US9195936B1 (en) 2011-12-30 2015-11-24 Pegasystems Inc. System and method for updating or modifying an application without manual coding
JP2013242700A (ja) * 2012-05-21 2013-12-05 Internatl Business Mach Corp <Ibm> コード最適化方法、プログラム及びシステム
US11150721B2 (en) * 2012-11-07 2021-10-19 Nvidia Corporation Providing hints to an execution unit to prepare for predicted subsequent arithmetic operations
US9519804B2 (en) 2013-02-05 2016-12-13 Hackproof Technologies, Inc. Domain-specific hardwired symbolic machine that validates and maps a symbol
US10303881B2 (en) 2013-02-05 2019-05-28 Hackproof Technologies Inc. Soft-wired radio (SWR) web machine
KR102413501B1 (ko) * 2014-07-30 2022-06-27 모비디어스 리미티드 명령어 사전인출을 위한 방법 및 장치
US10469396B2 (en) 2014-10-10 2019-11-05 Pegasystems, Inc. Event processing with enhanced throughput
WO2017066427A1 (en) 2015-10-13 2017-04-20 Hackproof Technologies, Inc. Soft-wired radio (swr) web machine
US10698599B2 (en) 2016-06-03 2020-06-30 Pegasystems, Inc. Connecting graphical shapes using gestures
US10698647B2 (en) 2016-07-11 2020-06-30 Pegasystems Inc. Selective sharing for collaborative application usage
CN118468126A (zh) * 2016-07-17 2024-08-09 Gsi 科技公司 在恒定的处理时间内查找k个极值
KR102467698B1 (ko) * 2016-07-26 2022-11-16 삼성전자주식회사 적층형 메모리 장치, 이를 포함하는 시스템 및 그 동작 방법
US10956572B2 (en) 2016-08-22 2021-03-23 Hackproof Technologies Inc. Domain-specific hardwired web browser machine
GB2562520A (en) * 2017-05-17 2018-11-21 John Hamlin Derrick Digital processing connectivity
US10514914B2 (en) * 2017-08-29 2019-12-24 Gsi Technology Inc. Method for min-max computation in associative memory
US11048488B2 (en) 2018-08-14 2021-06-29 Pegasystems, Inc. Software code optimizer and method
CN110690991B (zh) * 2019-09-10 2021-03-19 无锡江南计算技术研究所 一种基于逻辑树的无阻塞网络归约计算装置、方法
US11567945B1 (en) 2020-08-27 2023-01-31 Pegasystems Inc. Customized digital content generation systems and methods

Family Cites Families (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL272844A (ro) * 1960-12-22
US3253265A (en) * 1961-12-29 1966-05-24 Ibm Associative memory ordered retrieval
DE1921577B2 (de) * 1969-04-28 1972-04-06 Nixdorf Computer Ag, 4790 Paderborn Trommelartige vorrichtung zn buchungs- und schreibautomaten mit greifeinrichtung zum erfassen und einziehen von kontokarten o dgl
SE374973B (ro) * 1970-02-17 1975-03-24 Western Electric Co
US3610967A (en) * 1970-02-27 1971-10-05 Ibm Integrated memory cell circuit
US3634833A (en) * 1970-03-12 1972-01-11 Texas Instruments Inc Associative memory circuit
US4503511A (en) * 1971-08-31 1985-03-05 Texas Instruments Incorporated Computing system with multifunctional arithmetic logic unit in single integrated circuit
US3878513A (en) * 1972-02-08 1975-04-15 Burroughs Corp Data processing method and apparatus using occupancy indications to reserve storage space for a stack
US3953866A (en) * 1974-05-10 1976-04-27 Signetics Corporation Cross coupled semiconductor memory cell
DE2460150C2 (de) * 1974-12-19 1984-07-12 Ibm Deutschland Gmbh, 7000 Stuttgart Monolitisch integrierbare Speicheranordnung
GB1540299A (en) * 1975-02-15 1979-02-07 Mathematik Datenverarbeitung G Computer employing reduction language
FR2337398A1 (fr) * 1975-12-30 1977-07-29 Ibm France Dispositif d'ecriture rapide pour cellules de memoire
DE3105503A1 (de) * 1981-02-14 1982-09-02 Brown, Boveri & Cie Ag, 6800 Mannheim Assoziativer zugriffsspeicher
DE3270597D1 (en) * 1981-06-30 1986-05-22 Fujitsu Ltd Data processing system
US4502118A (en) * 1981-07-07 1985-02-26 Burroughs Corporation Concurrent network of reduction processors for executing programs stored as treelike graphs employing variable-free applicative language codes
US4447875A (en) * 1981-07-07 1984-05-08 Burroughs Corporation Reduction processor for executing programs stored as treelike graphs employing variable-free applicative language codes
JPS58147889A (ja) * 1982-02-26 1983-09-02 Mitsubishi Electric Corp 半導体装置
US4709327A (en) * 1983-05-31 1987-11-24 Hillis W Daniel Parallel processor/memory circuit
DE3335423A1 (de) * 1983-09-29 1985-04-04 Siemens AG, 1000 Berlin und 8000 München Schaltung zur spannungsvervielfachung
US4654780A (en) * 1984-06-05 1987-03-31 Burroughs Corporation Parallel register transfer mechanism for a reduction processor evaluating programs stored as binary directed graphs employing variable-free applicative language codes
US4615003A (en) * 1984-06-05 1986-09-30 Burroughs Corporation Condition concentrator and control store for a reduction processor evaluating programs stored as binary directed graphs employing variable-free applicative language codes
US4644464A (en) * 1984-06-05 1987-02-17 Burroughs Corporation Graph manager for a reduction processor evaluating programs stored as binary directed graphs employing variable-free applicative language codes
US4785393A (en) * 1984-07-09 1988-11-15 Advanced Micro Devices, Inc. 32-Bit extended function arithmetic-logic unit on a single chip
US4734848A (en) * 1984-07-17 1988-03-29 Hitachi, Ltd. Combination reduction processing method and apparatus
JPS61107596A (ja) * 1984-10-31 1986-05-26 Nec Corp 連想記憶装置
US4616315A (en) * 1985-01-11 1986-10-07 Burroughs Corporation System memory for a reduction processor evaluating programs stored as binary directed graphs employing variable-free applicative language codes
US4598361A (en) * 1985-01-11 1986-07-01 Burroughs Corporation Allocator for a reduction processor evaluating programs stored as binary directed graphs employing variable-free applicative language codes
US5173872A (en) * 1985-06-13 1992-12-22 Intel Corporation Content addressable memory for microprocessor system
US5021945A (en) * 1985-10-31 1991-06-04 Mcc Development, Ltd. Parallel processor system for processing natural concurrencies and method therefor
US4847755A (en) * 1985-10-31 1989-07-11 Mcc Development, Ltd. Parallel processing method and apparatus for increasing processing throughout by parallel processing low level instructions having natural concurrencies
US4777622A (en) * 1985-11-26 1988-10-11 Max-Planck-Gesellschaft Zur Foerderung Der Wissenschaften E.V. Associative data storage system
JPS62134890A (ja) * 1985-12-05 1987-06-17 Matsushita Electric Ind Co Ltd 半導体記憶装置
EP0227348A3 (en) * 1985-12-11 1991-09-25 Advanced Micro Devices, Inc. Content addressable memory circuit and method
JPH0810553B2 (ja) * 1986-06-13 1996-01-31 松下電器産業株式会社 記憶回路
GB2211638A (en) * 1987-10-27 1989-07-05 Ibm Simd array processor
US4922413A (en) * 1987-03-24 1990-05-01 Center For Innovative Technology Method for concurrent execution of primitive operations by dynamically assigning operations based upon computational marked graph and availability of data
GB8718056D0 (en) * 1987-07-30 1987-09-03 Int Computers Ltd Data processing system
JPH01223697A (ja) * 1988-03-01 1989-09-06 Mitsubishi Electric Corp 内容番地付け記憶装置
US4928260A (en) * 1988-05-11 1990-05-22 Advanced Micro Devices, Inc. Content addressable memory array with priority encoder
US4890260A (en) * 1988-05-11 1989-12-26 Advanced Micro Devices Content addressable memory array with maskable and resettable bits
US5099450A (en) * 1988-09-22 1992-03-24 Syracuse University Computer for reducing lambda calculus expressions employing variable containing applicative language code
JPH02187993A (ja) * 1989-01-13 1990-07-24 Mitsubishi Electric Corp 連想メモリ装置
GB8901924D0 (en) * 1989-01-28 1989-03-15 Int Computers Ltd Data processing system
KR910009445B1 (ko) * 1989-02-02 1991-11-16 정호선 신경회로망을 이용한 연상메모리(Associative memory)
US5072422A (en) * 1989-05-15 1991-12-10 E-Systems, Inc. Content-addressed memory system with word cells having select and match bits
US5175843A (en) * 1989-10-30 1992-12-29 General Electric Company Computer-aided design method for restructuring computational networks to minimize shimming delays
US5201056A (en) * 1990-05-02 1993-04-06 Motorola, Inc. RISC microprocessor architecture with multi-bit tag extended instructions for selectively attaching tag from either instruction or input data to arithmetic operation output
US5014195A (en) * 1990-05-10 1991-05-07 Digital Equipment Corporation, Inc. Configurable set associative cache with decoded data element enable lines

Also Published As

Publication number Publication date
JPH05508722A (ja) 1993-12-02
LTIP381A (en) 1994-12-27
ATE105952T1 (de) 1994-06-15
NO930303D0 (no) 1993-01-28
CN1062426A (zh) 1992-07-01
KR930701818A (ko) 1993-06-12
ZA916116B (en) 1992-05-27
DE69107460D1 (de) 1995-03-23
CA2088577A1 (en) 1992-02-03
DE69102065T2 (de) 1994-09-01
US5379387A (en) 1995-01-03
NO930302L (no) 1993-03-31
EP0541685A1 (en) 1993-05-19
WO1992002876A1 (en) 1992-02-20
WO1992002932A1 (en) 1992-02-20
TW215483B (ro) 1993-11-01
EP0548094A1 (en) 1993-06-30
WO1992002877A1 (en) 1992-02-20
NZ239242A (en) 1994-12-22
LTIP384A (en) 1994-11-25
AU8331691A (en) 1992-03-02
ZA916120B (en) 1993-01-27
EP0541683B1 (en) 1994-02-23
DE69106369D1 (de) 1995-02-09
IL99052A (en) 1994-12-29
NZ239240A (en) 1995-03-28
DE69101242D1 (de) 1994-03-31
SK402592A3 (en) 1993-09-09
AU654149B2 (en) 1994-10-27
JPH05508730A (ja) 1993-12-02
ATE104084T1 (de) 1994-04-15
BG97381A (bg) 1993-12-24
IL99053A0 (en) 1992-07-15
DE69101640T2 (de) 1994-07-21
DE69107460T2 (de) 1995-10-05
ES2050545T3 (es) 1994-05-16
NO930302D0 (no) 1993-01-28
IL99056A0 (en) 1992-07-15
ES2051129T3 (es) 1994-06-01
FI930433A0 (fi) 1993-02-01
CA2087022A1 (en) 1992-02-03
FI930433A (fi) 1993-02-01
LTIP382A (en) 1994-11-25
IL99051A0 (en) 1992-07-15
LTIP379A (en) 1994-11-25
US5555434A (en) 1996-09-10
CN1061865A (zh) 1992-06-10
CA2086539A1 (en) 1992-02-03
HU9300175D0 (en) 1993-04-28
CN1030019C (zh) 1995-10-11
HU9300263D0 (en) 1993-05-28
AU8325091A (en) 1992-03-02
CN1059225A (zh) 1992-03-04
EP0541684A1 (en) 1993-05-19
IL99055A (en) 1994-12-29
EP0541678A1 (en) 1993-05-19
CA2086591A1 (en) 1992-02-03
NZ239239A (en) 1994-08-26
NO930301L (no) 1993-03-23
CA2087023A1 (en) 1992-02-03
CN1030018C (zh) 1995-10-11
US5325501A (en) 1994-06-28
IL99055A0 (en) 1992-07-15
LTIP380A (en) 1994-12-27
LTIP385A (en) 1994-11-25
SK391392A3 (en) 1994-06-08
ZA916121B (en) 1992-05-27
US5437049A (en) 1995-07-25
AU8333191A (en) 1992-03-02
JPH05508723A (ja) 1993-12-02
ZA916119B (en) 1992-05-27
DE69102065D1 (de) 1994-06-23
IL99052A0 (en) 1992-07-15
AU8390291A (en) 1992-03-02
NO930301D0 (no) 1993-01-28
NO930303L (no) 1993-03-23
SE9002558D0 (sv) 1990-08-02
US5239502A (en) 1993-08-24
US5241491A (en) 1993-08-31
AU8331291A (en) 1992-03-02
CN1058667A (zh) 1992-02-12
EP0541682B1 (en) 1994-12-28
ZA916123B (en) 1992-04-29
EP0541678B1 (en) 1994-05-18
FI930435A (fi) 1993-04-02
JPH05508725A (ja) 1993-12-02
BG97385A (bg) 1993-12-24
WO1992002874A1 (en) 1992-02-20
ZA916118B (en) 1992-05-27
FI930434A (fi) 1993-04-02
ES2056655T3 (es) 1994-10-01
CN1027198C (zh) 1994-12-28
EP0541684B1 (en) 1994-04-06
EP0541682A1 (en) 1993-05-19
EP0541683A1 (en) 1993-05-19
TW215960B (ro) 1993-11-11
ATE116455T1 (de) 1995-01-15
AU8332991A (en) 1992-03-02
TW199213B (ro) 1993-02-01
DE69101640D1 (de) 1994-05-11
HUT63505A (en) 1993-08-30
FI930434A0 (fi) 1993-02-01
EP0541685B1 (en) 1995-02-15
CN1059413A (zh) 1992-03-11
FI930435A0 (fi) 1993-02-01
BG97386A (bg) 1993-12-24
HUT63710A (en) 1993-09-28
IL99054A0 (en) 1992-07-15
DE69101242T2 (de) 1994-06-01
WO1992002933A1 (en) 1992-02-20
ATE101933T1 (de) 1994-03-15
JPH05508952A (ja) 1993-12-09
WO1992002875A1 (en) 1992-02-20
ATE118640T1 (de) 1995-03-15
AU654295B2 (en) 1994-11-03
JPH05508729A (ja) 1993-12-02
TW215959B (ro) 1993-11-11
CA2086592A1 (en) 1992-02-03
IL99056A (en) 1994-11-11
HU9204177D0 (en) 1993-03-29
TW199926B (ro) 1993-02-11
CN1059799A (zh) 1992-03-25

Similar Documents

Publication Publication Date Title
RO109487B1 (ro) Dispozitiv de memorie
US6639834B2 (en) Data register and access method thereof
US5040146A (en) Static memory cell
US3967252A (en) Sense AMP for random access memory
US4125877A (en) Dual port random access memory storage cell
JPS5812676B2 (ja) センス増幅器
CN101599300A (zh) 利用升高电压的静态随机访问存储器
JPS6161198B2 (ro)
US3969707A (en) Content-Addressable Memory capable of a high speed search
US4397001A (en) Semiconductor memory device
US4974205A (en) Josephson memory and read/write circuit
EP0233968B1 (en) Non-clocked static memory cell
US4764899A (en) Writing speed in multi-port static rams
JPS5849951B2 (ja) マルチ・アクセス・メモリ
US4910711A (en) Bicmos read/write control and sensing circuit
US4627034A (en) Memory cell power scavenging apparatus and method
JPS59217290A (ja) 半導体メモリ
US3573756A (en) Associative memory circuitry
US5251173A (en) High-speed, low DC power, PNP-loaded word line decorder/driver circuit
US4964081A (en) Read-while-write ram cell
US5179538A (en) Memory system including CMOS memory cells and bipolar sensing circuit
JPS62129996A (ja) 可変行励振を有するメモリセル
JPS6117077B2 (ro)
US6304103B1 (en) FPGA using RAM control signal lines as routing or logic resources after configuration
US20230253042A1 (en) Semiconductor device and semiconductor system